KR102384865B1 - 반도체 소자 제조 방법 - Google Patents

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Abstract

본 발명의 기술적 사상에 따른 반도체 소자 제조 방법은, 기판 상에 핀(fin) 구조를 형성하는 단계, 핀 구조 상에 제1 공정으로 제1 두께의 인터페이스막을 형성하는 단계, 인터페이스막 상에 제1 공정과 다른 제2 공정으로 제1 두께보다 두꺼운 제2 두께의 게이트 유전막을 형성하는 단계, 및 게이트 유전막을 제1 및 제2 공정과 다른 제3 공정으로 치밀화(densification)하는 단계를 포함하되, 치밀화하는 단계 후, 인터페이스막의 상기 제1 두께는 실질적으로 동일하다.

Description

반도체 소자 제조 방법{Method for fabricating semiconductor device}
본 발명의 기술적 사상은 반도체 소자 제조 방법에 관한 것으로, 더욱 상세하게는, 핀 구조의 전계 효과 트랜지스터(FinFET)를 포함하는 반도체 소자의 제조 방법에 관한 것이다.
고용량 및 고집적의 소자 구현을 위하여, 반도체 소자의 크기는 점점 더 작아지고 있다. 단위 면적당 반도체 소자의 집적도를 늘리기 위하여, 반도체 소자 개개의 크기를 줄이고 반도체 소자들 간의 간격을 좁힘으로써, 반도체 소자의 밀도를 높이고 있다. 그러나 2차원 평면 구조의 반도체 소자는 반도체 소자의 크기가 줄어듦에 따라 수평 채널의 길이가 짧아지는 단채널 효과(Short Channel Effect)가 발생할 수 있다. 이러한 단채널 효과를 방지하기 위하여, 핀 구조의 전계 효과 트랜지스터(FinFET)가 채용되고 있다. 핀 구조의 전계 효과 트랜지스터는 그 구조적인 특징으로 인하여, 유효 채널 길이를 확보하여 단채널 효과를 방지할 수 있고 게이트 폭을 증가시켜 동작 전류의 크기를 증가시킬 수 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는, 우수한 전기적 특성 및 우수한 공정 효율을 갖는 반도체 소자 제조 방법을 구현하는 것이다.
본 발명의 기술적 사상이 해결하고자 하는 과제는, 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 기술적 사상에 따른 반도체 소자 제조 방법은, 기판 상에 핀(fin) 구조를 형성하는 단계; 상기 핀 구조 상에 제1 공정으로 제1 두께의 인터페이스막을 형성하는 단계; 상기 인터페이스막 상에 상기 제1 공정과 다른 제2 공정으로 상기 제1 두께보다 두꺼운 제2 두께의 게이트 유전막을 형성하는 단계; 및 상기 게이트 유전막을 상기 제1 및 제2 공정과 다른 제3 공정으로 치밀화(densification)하는 단계;를 포함하되, 상기 치밀화하는 단계 후, 상기 인터페이스막의 상기 제1 두께는 실질적으로 동일하다.
본 발명의 기술적 사상에 따른 반도체 소자 제조 방법은, 핀 구조가 형성된 기판 상에 복수의 유전막들이 적층된 다층 유전막 구조체를 형성하는 단계; 상기 기판에 산소 플라즈마 처리를 수행하는 단계; 및 상기 산소 플라즈마 처리된 다층 유전막 구조체 상에 게이트 라인을 형성하는 단계;를 포함하되, 상기 산소 플라즈마 처리를 수행하는 단계에서 상기 핀 구조의 손실이 발생하지 않는다.
본 발명의 기술적 사상에 따른 반도체 소자 제조 방법은, 기판 상에 핀 구조를 형성하는 단계; 상기 핀 구조 상에 소스/드레인 영역을 형성하는 단계; 상기 핀 구조 상에 제1 두께의 제1 실리콘산화막을 형성하는 단계; 상기 제1 실리콘산화막 상에 상기 제1 두께보다 두꺼운 제2 두께의 제2 실리콘산화막을 형성하는 단계; 상기 기판을 플라즈마 처리하는 단계; 및 상기 핀 구조 상에서 상기 핀 구조와 교차하는 방향으로 연장되고 상기 소스/드레인 영역에 대면하는 게이트 라인을 형성하는 단계;를 포함한다.
본 발명의 기술적 사상에 따른 반도체 소자 제조 방법에 따르면, 핀 구조에서의 실리콘(Si) 소모를 억제하면서도, 게이트 유전막의 치밀화를 통하여 우수한 전기적 특성을 갖는 반도체 소자를 제조하는 효과가 있다.
도 1은 본 발명의 기술적 사상의 실시예에 따른 반도체 소자 제조 방법으로 제조된 반도체 소자의 개념도이다.
도 2는 본 발명의 기술적 사상의 실시예에 따른 반도체 소자 제조 방법으로 제조된 반도체 소자의 레이아웃 다이어그램이다.
도 3은 본 발명의 기술적 사상의 실시예에 따른 반도체 소자 제조 방법으로 제조된 반도체 소자의 단면 사시도이다.
도 4는 본 발명의 기술적 사상의 실시예에 따른 반도체 소자 제조 방법을 나타내는 블록도이다.
도 5a 내지 도 5g는 본 발명의 기술적 사상의 실시예에 따른 반도체 소자 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 6은 본 발명의 기술적 사상의 실시예에 따른 반도체 소자 제조 방법으로 제조된 반도체 소자의 특성을 나타내는 그래프이다.
도 7은 본 발명의 기술적 사상의 실시예에 따른 반도체 소자 제조 방법에 사용되는 플라즈마 처리 장치를 설명하기 위한 개략도이다.
도 8은 본 발명의 기술적 사상의 실시예에 따른 반도체 소자 제조 방법으로 제조된 반도체 소자를 포함하는 시스템을 나타내는 구성도이다.
이하, 첨부한 도면들을 참조하여 본 발명의 기술적 사상의 실시예에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 기술적 사상의 실시예에 따른 반도체 소자 제조 방법으로 제조된 반도체 소자의 개념도이다.
도 1의 (a)를 참조하면, 본 발명의 기술적 사상에 따른 일 실시예의 반도체 소자(1000)는 메모리 셀 어레이 영역(1010) 및 메모리 셀 어레이 영역(1010)의 주변으로 주변 회로 영역(1020)을 포함할 수 있다.
메모리 셀 어레이 영역(1010)에는 메모리 소자가 배치될 수 있다. 상기 메모리 소자는 예를 들어, SRAM(Static Random Access Memory), DRAM(Dynamic RAM), MRAM(Magnetic RAM), PRAM(Phase change RAM), RRAM(Resistive RAM), 플래시 메모리(Flash Memory) 등일 수 있으나, 이에 한정되는 것은 아니다.
주변 회로 영역(1020)에는 메모리 셀 어레이 영역(1010)에 배치된 메모리 소자를 구동하는데 필요한 회로 소자가 배치될 수 있다. 상기 회로 소자는 예를 들어, 읽기 회로(read circuit), 쓰기 회로(write circuit) 등일 수 있으나, 이에 한정되는 것은 아니다.
도 1의 (b)를 참조하면, 본 발명의 기술적 사상에 따른 다른 실시예의 반도체 소자(1100)는 로직 영역(1110) 및 SRAM 영역(1120)을 포함할 수 있다.
일부 실시예들에서, 로직 영역(1110)에는 후술하는 반도체 소자 제조 방법으로 제조된 반도체 소자(도 5g의 100)가 배치될 수 있다. 예시적으로 로직 영역(1110) 및 SRAM 영역(1120)을 도시하였으나 이에 한정되는 것은 아니고, 로직 영역(1110)과 다른 메모리 소자가 형성되는 영역, 예를 들어, DRAM, MRAM, PRAM, RRAM, 플래시 메모리 등이 형성되는 영역이 적용될 수 있다.
도 2는 본 발명의 기술적 사상의 실시예에 따른 반도체 소자 제조 방법으로 제조된 반도체 소자의 레이아웃 다이어그램이고, 도 3은 본 발명의 기술적 사상의 실시예에 따른 반도체 소자 제조 방법으로 제조된 반도체 소자의 단면 사시도이다.
도 2 및 도 3을 같이 참조하면, 반도체 소자(100)는 제1 방향(X 방향)으로 연장되는 핀(fin) 구조의 활성 영역(FA)을 가지는 기판(110)을 포함한다. 도 3에는 상기 핀 구조의 활성 영역(FA)의 하면의 레벨이 점선(BL)으로 표시되어 있다.
상기 기판(110)은 실리콘(Si) 또는 저머늄(Ge)과 같은 반도체, 또는 SiGe, SiC, GaAs, InAs, 또는 InP와 같은 화합물 반도체를 포함할 수 있다. 일부 실시예들에서, 상기 기판(110)은 Ⅲ-Ⅴ족 물질 및 Ⅳ족 물질 중 적어도 하나로 이루어질 수 있다. 상기 Ⅲ-Ⅴ족 물질은 적어도 하나의 Ⅲ족 원소와 적어도 하나의 Ⅴ족 원소를 포함하는 화합물일 수 있다.
상기 Ⅲ-Ⅴ족 물질은 Ⅲ족 원소로서 인듐(In), 갈륨(Ga), 및 알루미늄(Al) 중 적어도 하나의 원소와, Ⅴ족 원소로서 비소(As), 인(P), 및 안티몬(Sb) 중 적어도 하나의 원소를 포함하는 화합물일 수 있다. 예를 들어, 상기 Ⅲ-Ⅴ족 물질은 InP, InzGa1-zAs(0≤z≤1), 및 AlzGa1 - zAs(0≤z≤1)로부터 선택될 수 있다.
상기 Ⅳ족 물질은 실리콘(Si) 또는 저머늄(Ge)일 수 있다. 그러나 본 발명의 기술적 사상에 따른 반도체 소자에서 사용 가능한 Ⅲ-Ⅴ족 물질 및 Ⅳ족 물질이 이에 한정되는 것은 아니다. 상기 Ⅲ-Ⅴ족 물질과 저머늄(Ge)과 같은 Ⅳ족 물질은 저전력, 고속 트랜지스터를 만들 수 있는 채널 재료로 이용될 수 있다. 실리콘(Si) 기판에 비해 전자의 이동도가 높은 Ⅲ-Ⅴ족 물질, 예를 들어, GaAs로 이루어지는 반도체 기판과, 실리콘(Si) 기판에 비해 정공의 이동도가 높은 반도체 물질, 예를 들어, 저머늄(Ge)으로 이루어지는 반도체 기판을 이용하여 고성능 CMOS를 형성할 수 있다.
일부 실시예들에서, 상기 기판(110) 상에 NMOS 트랜지스터를 형성하는 경우, 상기 기판(110)은 앞서 예시한 Ⅲ-Ⅴ족 물질들 중 어느 하나로 이루어질 수 있다. 다른 실시예들에서, 상기 기판(110) 상에 PMOS 트랜지스터를 형성하는 경우, 상기 기판(110)의 적어도 일부는 저머늄(Ge)으로 이루어질 수 있다. 다른 실시예들에서, 상기 기판(110)은 SOI(Silicon On Insulator) 구조를 가질 수 있다. 상기 기판(110)은 도전 영역, 예를 들어, 불순물이 도핑된 웰(well), 또는 불순물이 도핑된 구조물을 포함할 수 있다.
상기 기판(110)상에서 상기 핀 구조의 활성 영역(FA)의 하부 측벽은 소자분리막(112)으로 덮여 있으며, 상기 핀 구조의 활성 영역(FA)은 기판(110)의 주면(X-Y 평면)에 대하여 수직인 제3 방향(Z 방향)을 따라 상기 소자분리막(112) 상으로 핀 구조로 돌출되어 있다.
상기 기판(110)상의 핀 구조의 활성 영역(FA) 상에는 인터페이스막(116), 게이트 유전막(118), 및 게이트 라인(GL)이 제1 방향(X 방향)에 교차하는 제2 방향(Y 방향)으로 연장되어 있다.
상기 게이트 유전막(118) 및 게이트 라인(GL)은 핀 구조의 활성 영역(FA) 각각의 상면 및 양 측벽과, 소자분리막(112)의 상면을 덮으면서 연장될 수 있다. 상기 핀 구조의 활성 영역(FA)과 게이트 라인(GL)이 교차하는 지점에서 트랜지스터(TR)가 형성될 수 있다. 상기 트랜지스터(TR)는 각각 핀 구조의 활성 영역(FA)의 상면 및 양 측벽에서 채널이 형성되는 3차원 구조의 전계 효과 트랜지스터(Field Effect Transistor)로 이루어질 수 있다.
상기 인터페이스막(116), 상기 게이트 유전막(118), 및 상기 게이트 라인(GL)의 양 측벽은 게이트 절연 스페이서(124)로 덮여 있다. 일부 실시예들에서, 상기 게이트 절연 스페이서(124)는 상기 게이트 라인(GL)의 측벽 상에서 게이트 유전막(118)에 접하고 상기 게이트 라인(GL)의 측벽을 덮는 물질, 예를 들어, 실리콘질화막을 포함할 수 있다.
상기 인터페이스막(116)은 핀 구조의 활성 영역(FA)의 노출 표면을 산화시켜 얻어질 수 있는 것으로서, 핀 구조의 활성 영역(FA)과 게이트 유전막(118)과의 사이의 계면(interface) 불량을 방지하는 역할을 할 수 있다. 일부 실시예들에서, 상기 인터페이스막(116)은 저유전 물질막, 예를 들어, 실리콘산화막, 실리콘산질화막, 또는 이들의 조합으로 이루어질 수 있다. 다른 실시예들에서, 상기 인터페이스막(116)은 실리케이트 또는 실리케이트와 앞서 예시된 저유전 물질막과의 조합으로 이루어질 수 있다. 일부 실시예들에서, 상기 인터페이스막(116)은 하부 유전막으로 지칭될 수 있다.
상기 게이트 유전막(118)은 실리콘산화막, 고유전막, 또는 이들의 조합으로 이루어질 수 있다. 상기 고유전막은 실리콘산화막보다 유전 상수가 더 큰 물질로 이루어질 수 있다. 상기 게이트 유전막(118)은 원자층 증착(Atomic Layer Deposition, ALD) 공정, 화학 기상 증착(Chemical Vapor Deposition, CVD) 공정, 또는 물리 기상 증착(Physical Vapor Deposition, PVD) 공정에 의해 형성될 수 있으나, 이에 한정되는 것은 아니다. 일부 실시예들에서, 상기 게이트 유전막(118)은 상부 유전막으로 지칭될 수 있다.
상기 게이트 라인(GL)은 상기 게이트 유전막(118) 상에서 상기 핀 구조의 활성 영역(FA) 각각의 상면 및 양 측면을 덮으면서 상기 핀 구조의 활성 영역(FA)과 교차하는 방향으로 연장된다. 상기 게이트 라인(GL)은 제1 금속 함유층(MGA) 및 제2 금속 함유층(MGB)을 포함할 수 있다.
상기 제1 금속 함유층(MGA)은 일함수를 조절하는 역할을 할 수 있다. 상기 제2 금속 함유층(MGB)은 상기 제1 금속 함유층(MGA)의 상부에 형성된 공간을 채우는 역할을 할 수 있다. 일부 실시예들에서, 상기 제1 금속 함유층(MGA)은 티타늄(Ti), 탄탈륨(Ta), 알루미늄(Al), 및 이들의 조합으로 이루어지는 금속을 포함할 수 있다. 일부 실시예들에서, 상기 제1 금속 함유층(MGA)은 단일막 또는 다중막으로 이루어질 수 있다.
상기 제2 금속 함유층(MGB)은 상부 일함수 조절막, 도전성 배리어막, 갭필(gap-fill) 금속막, 또는 이들의 조합을 포함할 수 있다. 상기 상부 일함수 조절막은 TiAl, TiAlC, TiAlN, TiC, TaC, HfSi, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 상기 도전성 배리어막은 금속 질화막, 예를 들어, TiN, TaN, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 상기 갭필 금속막은 상기 도전성 배리어막 상에 남아 있는 게이트 공간을 채우도록 형성될 수 있다. 상기 갭필 금속막은 텅스텐(W)으로 이루어질 수 있다. 상기 상부 일함수 조절막, 도전성 배리어막, 및 상기 갭필 금속막은 각각 ALD, CVD, 또는 PVD 공정에 의해 형성될 수 있다. 일부 실시예들에서, 상기 상부 일함수 조절막, 상기 도전성 배리어막, 및 상기 갭필 금속막 중 적어도 하나가 생략될 수 있다.
상기 게이트 라인(GL)의 일측에서 상기 핀 구조의 활성 영역(FA) 상에 소스/드레인 영역(120)이 형성되어 있다. 상기 소스/드레인 영역(120)은 상기 핀 구조의 활성 영역(FA)으로부터 에피택셜 성장된 반도체 층을 포함할 수 있다. 일부 실시예들에서, 상기 소스/드레인 영역(120)은 에피택셜 성장된 SiGe 층을 포함하는 임베디드 SiGe 구조를 가질 수 있다. 상기 SiGe 층은 서로 다른 저머늄(Ge) 함량을 가질 수 있다. 다른 실시예들에서, 상기 소스/드레인 영역(120)은 에피택셜 성장된 실리콘(Si) 층, 또는 에피택셜 성장된 SiC 층으로 이루어질 수 있다.
상기 게이트 라인(GL)의 사이에는 게이트간 절연막(132)이 형성되어 있다. 상기 게이트간 절연막(132)은 이웃하는 2개의 게이트 라인(GL) 사이에서 상기 소스/드레인 영역(120)을 덮도록 형성될 수 있다. 상기 게이트간 절연막(132)은 실리콘산화막으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
ALD 공정을 이용하여 게이트 유전막(118)을 형성한 후, 본 발명의 기술적 사상에 따른 치밀화(densification) 공정이 진행될 수 있다. ALD 공정에 의해 형성된 게이트 유전막(118)은 막질이 치밀하지 않고 결함이 다수 포함될 수 있다. 특히, ALD 공정에 의해 형성된 게이트 유전막(118)은 계면 특성이 좋지 않아, 누설 전류의 원인이 될 수 있다. 따라서, 본 발명의 기술적 사상에 따른 치밀화 공정을 통해, ALD 공정에 의해 형성된 게이트 유전막(118)을 치밀화함으로써, 계면 특성이 향상된 게이트 유전막(118)이 형성될 수 있다. 또한, 이미 인터페이스막(116) 및 게이트 유전막(118)이 형성된 기판(110)에 대해 저온의 플라즈마를 이용하여 치밀화 공정을 실시하므로, 기판(110)에 포함되는 핀 구조를 구성하는 실리콘(Si) 소모는 억제하면서도, 치밀한 구조를 갖는 게이트 유전막(118)이 형성될 수 있다.
이에 따라, 본 발명의 기술적 사상에 따른 반도체 소자 제조 방법을 통해, 우수한 전기적 특성 및 우수한 공정 효율을 갖는 반도체 소자 제조 방법을 구현하는 것이 가능하다.
도 4는 본 발명의 기술적 사상의 실시예에 따른 반도체 소자 제조 방법을 나타내는 블록도이다.
도 4를 참조하면, 기판 상에 핀 구조를 형성하는 단계(S100), 핀 구조 상에 제1 공정으로 제1 두께의 인터페이스막을 형성하는 단계(S200), 인터페이스막 상에 제1 공정과 다른 제2 공정으로 제1 두께보다 두꺼운 제2 두께의 게이트 유전막을 형성하는 단계(S300), 및 게이트 유전막을 제1 및 제2 공정과 다른 제3 공정으로 치밀화하는 단계(S400)를 포함하는 반도체 소자 제조 방법을 나타낸다.
고용량 및 고집적의 소자 구현을 위하여, 반도체 소자의 크기는 점점 더 작아지고 있다. 단위 면적당 반도체 소자의 집적도를 늘리기 위하여, 반도체 소자 개개의 크기를 줄이고 반도체 소자들 간의 간격을 좁힘으로써, 반도체 소자의 밀도를 높이고 있다. 그러나 2차원 평면 구조의 반도체 소자는 반도체 소자의 크기가 줄어듦에 따라 수평 채널의 길이가 짧아지는 단채널 효과(Short Channel Effect)가 발생할 수 있다. 이러한 단채널 효과를 방지하기 위하여, 핀 구조의 전계 효과 트랜지스터(FinFET)가 채용되고 있다.
핀 구조의 전계 효과 트랜지스터는 그 구조적인 특징으로 인하여, 유효 채널 길이를 확보하여 단채널 효과를 방지할 수 있고 게이트 폭을 증가시켜 동작 전류의 크기를 증가시킬 수 있다는 장점이 있으나, 최근 고집적의 소자 구현을 위하여, 핀 구조의 전계 효과 트랜지스터를 구성하는 각각의 핀 구조 크기도 줄어듦에 따라, 핀 구조의 손실을 억제하면서도 게이트 유전막의 막질 특성을 개선하여 우수한 전기적 특성을 갖는 반도체 소자를 제조하는 방안이 다방면으로 연구되고 있다.
본 발명의 기술적 사상은 저온의 플라즈마 처리 공정을 이용하여 핀 구조의 손실을 억제하면서도 게이트 유전막의 치밀화를 가능하게 하는 반도체 제조 방법에 관한 것으로서, 상기 제1 단계(S100) 내지 상기 제4 단계(S400)에서의 구체적인 반도체 소자 제조 방법은 후술하는 도 5a 내지 도 5g를 참조하여 각각의 공정 단계를 상세히 설명하도록 한다.
도 5a 내지 도 5g는 본 발명의 기술적 사상의 실시예에 따른 반도체 소자 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
보다 구체적으로, 도 2의 X-X' 선 단면에 대응하는 부분을 공정 순서에 따라 일점쇄선을 기준으로 좌측에 도시하고, Y-Y' 선 단면에 대응하는 부분을 공정 순서에 따라 일점쇄선을 기준으로 우측에 도시하였다.
도 5a를 참조하면, 기판(110)을 준비한다. 상기 기판(110)의 종류 및 상기 기판(110)을 구성하는 물질은 앞서 설명한 바와 동일하므로, 여기서는 상세한 설명을 생략하도록 한다. 일부 실시예들에서, 상기 기판(110)은 소정의 MOS 영역을 가질 수 있다. 예를 들어, 상기 기판(110)은 PMOS 영역 또는 NMOS 영역을 가질 수 있다.
상기 기판(110)의 일부 영역을 식각하여, 기판(110)의 주면(X-Y 평면)으로부터 상부인 제3 방향(Z 방향)으로 돌출되고 제1 방향(X 방향)으로 연장되는 핀 구조의 활성 영역(FA)을 형성한다. 상기 핀 구조의 활성 영역(FA)의 하면의 레벨이 점선(BL)으로 표시되어 있다.
일부 실시예들에서, 상기 기판(110) 중 도면에 예시된 부분은 PMOS 트랜지스터 및 NMOS 트랜지스터 중 어느 하나를 형성하기 위한 영역일 수 있다. 상기 핀 구조의 활성 영역(FA)은 상기 핀 구조의 활성 영역(FA)에 형성하고자 하는 MOS 트랜지스터의 채널 타입에 따라 P형 또는 N형의 불순물 확산 영역들(미도시)을 포함할 수 있다.
상기 기판(110) 상에 핀 구조의 활성 영역(FA)을 덮는 절연막을 형성한 후, 상기 절연막을 에치백(etch-back)하여 소자분리막(112)을 형성한다. 상기 핀 구조의 활성 영역(FA)이 상기 소자분리막(112)의 상면 위로 돌출되어 노출된다.
상기 소자분리막(112)은 실리콘산화막, 실리콘질화막, 실리콘산질화막, 또는 이들의 조합으로 이루어질 수 있다. 상기 소자분리막(112)은 열산화막으로 이루어지는 절연 라이너(미도시)와, 상기 절연 라이너 상에 형성된 매립 절연막(미도시)을 포함할 수 있다.
도 5b를 참조하면, 핀 구조의 활성 영역(FA) 상에서 상기 핀 구조의 활성 영역(FA)에 교차하여 연장되는 더미 게이트 구조체(DGS)를 형성한다.
상기 더미 게이트 구조체(DGS)는 각각 핀 구조의 활성 영역(FA) 상에 순차적으로 적층된 더미 게이트 유전막(D114), 더미 게이트 라인(D116), 및 더미 게이트 캡핑층(D118)을 포함할 수 있다. 일부 실시예들에서, 더미 게이트 유전막(D114)은 실리콘산화막을 포함할 수 있다. 상기 더미 게이트 라인(D116)은 폴리실리콘을 포함할 수 있다. 상기 더미 게이트 캡핑층(D118)은 실리콘산화막, 실리콘질화막, 및 실리콘산질화막 중 적어도 하나를 포함할 수 있다.
그 후, 상기 더미 게이트 구조체(DGS)의 양 측벽에 게이트 절연 스페이서(124)를 형성한다. 상기 게이트 절연 스페이서(124)는 상기 더미 게이트 구조체(DGS)의 측벽을 덮는 실리콘질화막을 포함할 수 있다. 상기 게이트 절연 스페이서(124)를 형성하기 위하여, ALD, CVD, 또는 PVD 공정을 이용할 수 있다.
그 후, 상기 더미 게이트 구조체(DGS)의 양 측에서 노출되는 핀 구조의 활성 영역(FA) 상에 에피택셜 성장 공정에 의해 반도체 층을 형성하여 소스/드레인 영역(120)을 형성한다. 상기 소스/드레인 영역(120)은 핀 구조의 활성 영역(FA)의 상면보다 더 높은 레벨의 상면을 가질 수 있다.
도시되지는 않았지만, 소스/드레인 영역(120)은 특정한 단면 형상을 가질 수 있다. 예를 들어, 상기 소스/드레인 영역(120)에서 Y-Z 평면을 따라 자른 단면 형상이 사각형, 오각형, 육각형 등과 같은 다각형, 원형, 또는 타원형일 수 있다.
상기 소스/드레인 영역(120)은 불순물이 도핑된 반도체 층으로 이루어질 수 있다. 일부 실시예들에서, 상기 소스/드레인 영역(120)은 불순물이 도핑된 실리콘(Si), SiGe, 또는 SiC로 이루어질 수 있다.
그 후, 상기 소스/드레인 영역(120), 상기 더미 게이트 구조체(DGS), 및 상기 게이트 절연 스페이서(124)를 덮는 게이트간 절연막(132)을 형성한다.
일부 실시예들에서, 상기 게이트간 절연막(132)을 형성하기 위하여, 상기 소스/드레인 영역(120), 상기 더미 게이트 구조체(DGS), 및 상기 게이트 절연 스페이서(124)를 충분한 두께로 덮는 절연막을 형성할 수 있다. 그 후, 상기 더미 게이트 구조체(DGS)가 노출될 수 있도록 상기 절연막이 형성된 결과물을 평탄화하여, 평탄화된 상면을 가지는 게이트간 절연막(132)을 형성할 수 있다.
도 5c를 참조하면, 상기 게이트간 절연막(132)을 통해 노출되는 더미 게이트 구조체(도 5b의 DGS)를 제거하여 게이트 공간(GH)을 형성한다.
상기 게이트 공간(GH)을 통해 게이트 절연 스페이서(124) 및 핀 구조의 활성 영역(FA)이 노출될 수 있다.
상기 더미 게이트 구조체(도 5b의 DGS)를 제거하기 위하여 습식 식각 공정을 이용할 수 있다. 상기 습식 식각을 수행하기 위하여, 예를 들어, HNO3, DHF(diluted fluoric acid), NH4OH, TMAH(tetramethyl ammonium hydroxide), KOH, 또는 이들의 조합으로 이루어지는 식각액을 사용할 수 있으나, 이에 한정되는 것은 아니다.
상기 더미 게이트 구조체(도 5b의 DGS)를 제거하기 위하여 습식 식각 공정을 수행하는 동안, 상기 더미 게이트 구조체(도 5b의 DGS)가 식각액에 의해 제거됨에 따라 게이트 절연 스페이서(124)가 상기 식각액에 노출될 수 있다. 상기 게이트 절연 스페이서(124)는 더미 게이트 구조체(도 5b의 DGS)를 제거하기 위하여 사용되는 식각액에 대하여 비교적 우수한 내성을 가지는 물질로 구성될 수 있다.
도 5d를 참조하면, 게이트 공간(GH) 각각의 내부를 채우도록 인터페이스막(116) 및 게이트 유전막(118)을 차례로 형성한다.
상기 인터페이스막(116)을 형성하는 공정은 게이트 공간(GH) 내에서 노출되는 핀 구조의 활성 영역(FA)의 일부를 산화시키는 공정을 포함할 수 있다. 상기 인터페이스막(116)은 그 위에 형성되는 게이트 유전막(118)과 하부의 핀 구조의 활성 영역(FA)과의 사이의 계면 불량을 방지하는 역할을 할 수 있다. 일부 실시예들에서, 상기 인터페이스막(116)은 실리콘산화막, 실리콘산질화막, 실리케이트막, 또는 이들의 조합으로 이루어질 수 있다.
상기 게이트 유전막(118)은 상기 인터페이스막(116)의 상면, 상기 게이트 절연 스페이서(124)의 측벽, 및 상기 게이트간 절연막(132)의 상면을 컨포멀하게 덮도록 형성될 수 있다.
상기 게이트 유전막(118)은 실리콘산화막, 고유전막, 또는 이들의 조합으로 이루어질 수 있다. 상기 고유전막은 실리콘산화막보다 유전 상수가 더 큰 물질로 이루어질 수 있다. 예를 들어, 상기 게이트 유전막(118)은 약 10 내지 25의 유전 상수를 가질 수 있다.
상기 인터페이스막(116)의 상면 및 상기 게이트 공간(GH)의 측면을 따라 게이트 유전막(118)이 형성될 수 있다. 상기 게이트 유전막(118)은 일정한 두께(118T)로 형성될 수 있다. 일부 실시예들에서, 상기 인터페이스막(116)의 두께(116T)는 상기 게이트 유전막(118)의 두께(118T)보다 작을 수 있다.
또한, 상기 인터페이스막(116)은 열산화 공정으로 형성될 수 있고, 상기 게이트 유전막(118)은 ALD 공정으로 형성될 수 있다. 이 경우, 상기 열산화 공정의 공정 온도는 상기 ALD 공정의 공정 온도보다 높을 수 있다.
구체적으로, ALD 공정을 이용한 게이트 유전막(118)의 형성은, 예를 들어, 약 200℃ 내지 800℃ 범위에서 이뤄질 수 있다. 먼저, 실리콘 전구체(precursor)가 제공될 수 있다. 제공된 실리콘 전구체에 의해, 상기 인터페이스막(116)의 상면, 상기 게이트 절연 스페이서(124)의 측벽, 및 상기 게이트간 절연막(132)의 상면을 따라 단일 실리콘층이 형성될 수 있다. 상기 인터페이스막(116)의 상면, 상기 게이트 절연 스페이서(124)의 측벽, 및 상기 게이트간 절연막(132)의 상면과 결합하지 못한 실리콘 전구체를 제거하기 위하여 퍼지(purge)를 한다. 퍼지 후, 단일 실리콘층을 산화시킨다. 단일 실리콘층을 산화시켜 실리콘 산화막을 형성하기 위해, 산소 전구체가 제공될 수 있다. 단일 실리콘층이 실리콘 산화막으로 산화된 후, 산소 전구체를 제거하기 위하여 퍼지를 한다. 이와 같은 단계를 통해, ALD 공정을 이용한 실리콘산화막 생성의 한 주기가 완료된다. 원하는 두께의 게이트 유전막(118)이 실리콘산화막으로 형성되도록, 상기 주기를 반복적으로 실시할 수 있다.
ALD 공정을 이용하여 형성된 게이트 유전막(118)은 상기 인터페이스막(116)의 상면, 상기 게이트 절연 스페이서(124)의 측벽, 및 상기 게이트간 절연막(132)의 상면을 따라 컨포멀하게 형성된다. ALD 공정은 실리콘(Si) 소스를 제공하기 때문에, 일정한 두께(118T)로 게이트 유전막(118)이 형성될 수 있다. 또한, ALD 공정은 실리콘(Si) 소스를 제공하므로, 핀 구조의 손실을 초래하지 않을 수 있다.
도 5e를 참조하면, 치밀화 공정(DP)을 통해, 게이트 유전막(118)이 치밀화될 수 있다. 치밀화 공정(DP)은 상기 인터페이스막(116)의 상면, 상기 게이트 절연 스페이서(124)의 측벽, 및 상기 게이트간 절연막(132)의 상면을 따라 형성된 게이트 유전막(118)을 산화시킬 수 있다. 즉, 게이트 유전막(118)이 실리콘산화막을 포함할 할 경우, 치밀화 공정(DP)을 통해 실리콘산화막을 다시 산화시킬 수 있다.
앞서 설명한 바와 같이, ALD 공정을 이용하여 원하는 두께의 게이트 유전막(118)을 형성한 후, 치밀화 공정(DP)이 진행될 수 있다. ALD 공정에 의해 형성된 게이트 유전막(118)은 막질이 치밀하지 않고 결함이 다수 포함될 수 있다. 특히, ALD 공정에 의해 형성된 게이트 유전막(118)은 계면 특성이 좋지 않아, 누설 전류의 원인이 될 수 있다. 따라서, 치밀화 공정(DP)을 통해, ALD 공정으로 형성된 게이트 유전막(118)을 산화시킴으로써, 계면 특성이 향상된 게이트 유전막(118)을 형성할 수 있다.
치밀화 공정(DP)은 플라즈마 처리 공정으로 진행될 수 있다. 열산화 공정과 같은 고온 처리 공정은 핀 구조에 포함된 실리콘(Si)의 산화를 수반하므로, 핀 구조의 손실을 초래할 수 있다. 이는 고집적화에 따라 핀 구조의 크기가 점차 축소되는 추세의 반도체 소자에 있어서, 여러 가지 특성의 열화를 유발할 수 있다. 이에 반해, 게이트 유전막(118)이 형성된 기판(110)에 대해 저온의 플라즈마를 이용하여 치밀화 공정(DP)을 실시하면, 기판(110)에 포함되는 핀 구조를 구성하는 실리콘(Si) 소모는 억제하면서도, 치밀한 구조를 갖는 게이트 유전막(118)이 형성될 수 있다.
치밀화 공정(DP)으로 플라즈마 처리 공정을 진행한 후, 상기 게이트 유전막(118)의 산화도가 증가할 수 있고, 상기 게이트 유전막(118)을 구성하는 실리콘(Si) 원소와 산소(O) 원소 사이의 스트레인(strain)이 감소할 수 있다. 즉, 상기 게이트 유전막(118)이 치밀화될 수 있다.
또한, 플라즈마 처리 공정으로 상기 치밀화 공정(DP)을 진행한 후, 상기 인터페이스막(116)의 제1 두께(116T)는 상기 치밀화 공정(DP)을 진행하기 전과 실질적으로 동일할 수 있다. 즉, 핀 구조의 높이(FH) 역시 플라즈마 처리 공정으로 상기 치밀화 공정(DP)을 진행하기 전 및 진행한 후가 동일할 수 있다. 왜냐하면, 상기 플라즈마 처리 공정의 공정 온도가 상기 인터페이스막(116)을 형성할 때 이용되는 열산화 공정의 공정 온도보다 낮기 때문이다.
상기 치밀화 공정(DP)을 진행한 후의 게이트 유전막(118)의 막질 특성은 후술하는 도 6을 참조하여 상세히 설명하도록 한다. 또한, 상기 플라즈마 처리 공정을 진행하기 위한 플라즈마 처리 장치는 후술하는 도 7을 참조하여 상세히 설명하도록 한다.
도 5f를 참조하면, 게이트 공간(도 5d의 GH)의 내부를 채우도록 게이트 라인(GL)을 형성한다.
상기 게이트 라인(GL)은 제1 금속 함유층(MGA) 및 제2 금속 함유층(MGB)을 순차적으로 포함할 수 있다. 일부 실시예들에서, 상기 제1 금속 함유층(MGA) 및 제2 금속 함유층(MGB)은 각각 ALD, MOALD(metal organic ALD), 또는 MOCVD(metal organic CVD) 공정에 의해 형성될 수 있으나, 이에 한정되는 것은 아니다. 상기 게이트 라인(GL)이 금속 물질로 형성되므로, 이를 금속 게이트 구조라고 지칭할 수 있다.
도 5g를 참조하면, 도 5f의 결과물에 대하여 평탄화 공정에 의해 불필요한 부분들을 제거하여, 게이트 라인(GL) 및 게이트 유전막(118)을 각각 게이트 공간(도 5d의 GH) 내에 남아 있는 게이트 라인(GL) 및 게이트 유전막(118)으로 분리한다.
상기 평탄화 공정의 결과로서, 게이트 절연 스페이서(124), 및 게이트간 절연막(132)이 각각의 상면으로부터 소정 두께만큼 소모되어, 상기 게이트 절연 스페이서(124) 및 게이트간 절연막(132)의 제3 방향(Z 방향)을 따르는 크기, 즉, 수직 방향 두께가 작아질 수 있으며, 게이트 라인(GL)의 상면 주위에서 게이트 유전막(118)의 상면, 게이트 절연 스페이서(124)의 상면, 및 게이트간 절연막(132)의 상면이 노출될 수 있다. 상기 평탄화 공정은 에치백 공정 또는 CMP(Chemical Mechanical Polishing) 공정으로 진행될 수 있다.
이와 같은 본 발명의 기술적 사상에 따른 반도체 소자의 제조 방법을 통하여, 우수한 전기적 특성 및 우수한 공정 효율을 갖는 핀 구조의 전계 효과 트랜지스터(FinFET)를 포함하는 반도체 소자를 형성할 수 있다.
도 6은 본 발명의 기술적 사상의 실시예에 따른 반도체 소자 제조 방법으로 제조된 반도체 소자의 특성을 나타내는 그래프이다.
도 6을 참조하면, 치밀화 공정(도 5e의 DP)을 진행한 후의 게이트 유전막(도 5e의 118)을 DHF 용액에 침지하여, 계면 산화 두께에 따른 습식 식각양의 관계를 나타낸다.
열산화 공정으로 치밀화 공정을 진행한 후의 게이트 유전막과 비교하여, 본 발명의 기술적 사상에 따른 플라즈마 처리 공정으로 치밀화 공정(도 5e의 DP)을 진행한 후의 게이트 유전막(도 5e의 118)은 DHF 용액에서 습식 식각양이 일정하게 유지되는 동시에 계면 성장은 억제됨을 알 수 있다. 또한, 열산화 공정과 비교하여 플라즈마 처리 공정은 상대적 저온 공정으로 진행되므로, 동일한 계면 산화 두께에서 습식 식각양을 억제하는 효과를 가짐을 알 수 있다.
도 7은 본 발명의 기술적 사상의 실시예에 따른 반도체 소자 제조 방법에 사용되는 플라즈마 처리 장치를 설명하기 위한 개략도이다.
도 7을 참조하면, 플라즈마 처리 장치(500)는 프로세스 챔버(510), 기판(110)이 부착되는 기판 홀더(520), 및 진공 펌프 시스템(550)을 포함한다. 기판(110)은 앞서 설명한 기판일 수 있다. 프로세스 챔버(510)는 프로세스 영역(545) 내에 플라즈마의 생성을 용이하게 하도록 구성될 수 있다. 이온화 가스 또는 공정 가스들의 혼합 가스가 가스 분배 시스템(540)을 통해 주입된다. 공정 가스로 비활성 가스에 산소를 포함하는 가스를 주입하여 사용할 수 있다. 본 발명의 기술적 사상에 따르면, 상기 비활성 가스는 헬륨(He)이고, 상기 산소를 포함하는 가스는 O2 또는 N2O일 수 있다. 또한, 상기 가스 분배 시스템(540)을 이용하여 상기 공정 가스에서 O2/(He+O2)의 수치는 최대 0.5가 되도록 조절할 수 있다. 공정 가스의 유동을 위해, 공정 압력은 진공 펌프 시스템(550)을 사용하여 제어된다.
기판(110)은 클램프 시스템(528)을 통해 기판 홀더(520)에 부착될 수 있다. 또한, 기판 홀더(520)는 기판 홀더(520) 및 기판(110)의 온도를 제어하도록 구성되는 가열/냉각 시스템(미도시)을 포함할 수 있다.
또한, 기판(110)과 기판 홀더(520) 사이의 열 전도를 향상시키기 위하여, 후면 제어 시스템(526)을 통해 기판(110)의 후면에 열 전달 물질이 전달될 수 있다. 상기 후면 제어 시스템(526)은 기판(110)의 온도 제어가 요구되는 경우 이용될 수 있다.
기판 홀더(520)는 하부 전극(522)을 포함할 수 있으며, 이를 통해 RF 전력이 프로세스 영역(545) 내의 플라즈마에 공급될 수 있다. 예를 들어, 기판 홀더(520)는 RF 생성기(530)로부터 임피던스 정합 네트워크(532)를 통한 기판 홀더(520)로의 RF 전력의 송신을 통하여, RF 전압에서 전기적으로 바이어스될 수 있다. RF 바이어스는 플라즈마를 형성하여 유지시키는 역할을 할 수 있다. 본 발명의 기술적 사상에 따르면, 상기 플라즈마는 산소 라디칼을 포함할 수 있다. 상기 산소 라디칼은 가스 분배 시스템(540)을 이용하여 공급된 공정 가스 중 산소를 포함하는 가스인 O2 또는 N2O로부터 생성될 수 있다.
상기 플라즈마는 리모트 산소 플라즈마 방식 또는 다이렉트 산소 플라즈마 방식으로 형성될 수 있다. 또한, RF 전압에서의 하부 전극(522)의 전기적 바이어스는 바이어스 신호 제어기(531)를 사용하여 펄스될 수 있다. RF 전력은 복수의 주파수들에서 하부 전극(522)에 인가된다. 임피던스 정합 네트워크(532)는 반사 전력(reflected power)을 감소시킴으로써, 프로세스 챔버(510) 내의 플라즈마로의 RF 전력의 공급을 향상시킬 수 있다.
제어기(555)는 플라즈마 처리 장치(500)의 출력들을 모니터링할 뿐 아니라, 플라즈마 처리 장치(500)의 입력들을 전달하고 활성화시키기에 충분한 제어 전압들을 생성할 수 있다. 또한, 제어기(555)는 후면 제어 시스템(526), 클램프 시스템(528), RF 생성기(530), 바이어스 신호 제어기(531), 임피던스 정합 네트워크(532), 가스 분배 시스템(540), 및 진공 펌프 시스템(550)에 결합되어 정보를 교환할 수 있다.
플라즈마 처리 장치(500)는 상부 전극(570)을 더 포함할 수 있으며, RF 전력이 상부 RF 생성기(572)로부터 상부 임피던스 정합 네트워크(574)를 통해 상부 전극(570)에 결합될 수 있다.
또한, 플라즈마 처리 장치(500)는 공정 온도 제어기(590)를 포함할 수 있다. 상기 공정 온도 제어기(590)를 통하여 프로세스 영역(545)의 공정 온도를 약 300℃ 내지 700℃로 조절하여 본 발명의 기술적 사상에 따른 치밀화 공정(도 5e의 DP)을 진행할 수 있다. 이러한 공정 온도는 기판(110)에서 열산화가 일어나지 않는 낮은 온도에 해당하므로, 기판(110)에 형성된 핀 구조에서의 실리콘(Si) 소모를 억제하면서도, 게이트 유전막(도 5e의 118)의 치밀화를 통하여 우수한 전기적 특성을 갖는 반도체 소자를 제조하는 효과가 있다.
도 8은 본 발명의 기술적 사상의 실시예에 따른 반도체 소자 제조 방법에 의해 제조된 반도체 소자를 포함하는 시스템을 나타내는 구성도이다.
도 8을 참조하면, 시스템(2000)은 제어기(2010), 입/출력 장치(2020), 기억 장치(2030), 인터페이스(2040), 및 버스(2050)를 포함한다.
시스템(2000)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 일부 실시예들에서, 상기 모바일 시스템은 휴대용 컴퓨터, 웹 타블렛(web tablet), 모바일 폰, 디지털 뮤직 플레이어, 또는 메모리 카드일 수 있다.
제어기(2010)는 시스템(2000)에서의 실행 프로그램을 제어하기 위한 것으로, 마이크로프로세서, 디지털 신호 처리기(digital signal processor), 마이크로콘트롤러, 또는 이와 유사한 장치로 이루어질 수 있다.
입/출력 장치(2020)는 시스템(2000)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 시스템(2000)은 입/출력 장치(2020)를 이용하여 외부 장치, 예를 들어, 개인용 컴퓨터 또는 네트워크에 연결되고, 외부 장치와 서로 데이터를 교환할 수 있다. 입/출력 장치(2020)는, 예를 들어, 터치 패드, 키보드, 또는 표시장치(display)일 수 있다.
기억 장치(2030)는 제어기(2010)의 동작을 위한 데이터를 저장하거나, 제어기(2010)에서 처리된 데이터를 저장할 수 있다. 상기 기억 장치(2030)는 앞서 설명한 본 발명의 기술적 사상의 실시예에 따른 반도체 소자 제조 방법에 의해 제조된 반도체 소자(도 5g의 100)를 포함할 수 있다.
인터페이스(2040)는 상기 시스템(2000)과 외부 장치 사이의 데이터 전송 통로일 수 있다. 제어기(2010), 입/출력 장치(2020), 기억 장치(2030), 및 인터페이스(2040)는 버스(2050)를 통해 서로 통신할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 반도체 소자
110: 기판
FA: 핀 구조의 활성 영역
116: 인터페이스막
118: 게이트 유전막
DP: 치밀화 공정
500: 플라즈마 처리 장치

Claims (10)

  1. 기판 상에 핀(fin) 구조를 형성하는 단계;
    상기 핀 구조 상에 제1 공정으로 제1 두께의 인터페이스막을 형성하는 단계;
    상기 인터페이스막 상에 상기 제1 공정과 다른 제2 공정으로 상기 제1 두께보다 두꺼운 제2 두께의 게이트 유전막을 형성하는 단계; 및
    상기 게이트 유전막을 상기 제1 및 제2 공정과 다른 제3 공정으로 치밀화(densification)하는 단계;를 포함하되,
    상기 치밀화하는 단계 후, 상기 인터페이스막의 상기 제1 두께는 실질적으로 동일한 반도체 소자 제조 방법.
  2. 제1항에 있어서,
    상기 제1 공정은 열산화 공정이고,
    상기 제2 공정은 원자층 증착 공정이고,
    상기 제3 공정은 산소 플라즈마 처리 공정인 것을 특징으로 하는 반도체 소자 제조 방법.
  3. 제2항에 있어서,
    상기 제2 및 제3 공정의 공정 온도는 상기 제1 공정의 공정 온도보다 낮은 것을 특징으로 하는 반도체 소자 제조 방법.
  4. 제3항에 있어서,
    상기 제3 공정의 공정 온도는 300℃ 내지 700℃인 것을 특징으로 하는 반도체 소자 제조 방법.
  5. 제2항에 있어서,
    상기 산소 플라즈마 처리 공정은 공정 가스로 비활성 가스에 산소를 포함하는 가스를 주입하여 사용하는 것을 특징으로 하는 반도체 소자 제조 방법.
  6. 제5항에 있어서,
    상기 공정 가스에서, 상기 비활성 가스는 헬륨(He)이고 상기 산소를 포함하는 가스는 O2 또는 N2O인 것을 특징으로 하는 반도체 소자 제조 방법.
  7. 제6항에 있어서,
    상기 공정 가스에서, O2/(He+O2)의 수치는 최대 0.5인 것을 특징으로 하는 반도체 소자 제조 방법.
  8. 제2항에 있어서,
    상기 산소 플라즈마 처리 공정은 리모트 산소 플라즈마 방식 또는 다이렉트 산소 플라즈마 방식인 것을 특징으로 하는 반도체 소자 제조 방법.
  9. 제1항에 있어서,
    상기 치밀화하는 단계 후,
    상기 핀 구조의 손실이 없는 것을 특징으로 하는 반도체 소자 제조 방법.
  10. 제1항에 있어서,
    상기 인터페이스막 및 상기 게이트 유전막은 동일한 물질로 구성되는 것을 특징으로 하는 반도체 소자 제조 방법.
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