CN106653603B - 改善半导体结构漏电流的方法 - Google Patents
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Abstract
一种改善半导体结构漏电流的方法，包括：提供基底；在所述基底表面形成第一高k栅介质层；在所述第一高k栅介质层表面形成第二高k栅介质层，且所述第二高k栅介质层内掺杂有结晶抑制离子；对第一高k栅介质层和第二高k栅介质层进行退火处理，在退火处理过程中，所述结晶抑制离子向所述第一高k栅介质层内扩散；在第二高k栅介质层表面形成栅电极层。本发明提高第一高k栅介质层和第二高k栅介质层的致密度，减少第一高k栅介质层和第二高k栅介质层内的缺陷含量，且减缓或抑制第一高k栅介质层结晶化，减缓或抑制第二高k栅介质层结晶化，使得第一高k栅介质层和第二高k栅介质层保持较高的相对介电常数，改善形成的半导体结构的电学性能。
Description
技术领域
本发明涉及半导体制作技术领域，特别涉及一种改善半导体结构漏电流的方法。
背景技术
集成电路尤其超大规模集成电路的主要半导体器件是金属-氧化物-半导体场效应管(MOS晶体管)。随着集成电路制作技术的不断发展，半导体器件技术节点不断减小，半导体结构的几何尺寸遵循摩尔定律不断缩小。当半导体结构尺寸减小到一定程度时，各种因为半导体结构的物理极限所带来的二级效应相继出现，半导体结构的特征尺寸按比例缩小变得越来越困难。其中，在半导体制作领域，最具挑战性的是如何解决半导体结构漏电流大的问题。半导体结构的漏电流大，主要是由传统栅介质层厚度不断减小所引起的。
当前提出的解决方法是，采用高k栅介质材料代替传统的二氧化硅栅介质材料，并使用金属作为栅电极，以避免高k材料与传统栅电极材料发生费米能级钉扎效应以及硼渗透效应。高k金属栅的引入，减小了半导体结构的漏电流。
尽管高k金属栅极的引入能够在一定程度上改善半导体结构的电学性能，但是现有技术形成的半导体结构的电学性能仍有待提高。
发明内容
本发明解决的问题是提供一种改善半导体结构漏电流的方法，提高半导体结构的电学性能。
为解决上述问题，本发明提供一种改善半导体结构漏电流的方法，包括：提供基底；在所述基底表面形成第一高k栅介质层；在所述第一高k栅介质层表面形成第二高k栅介质层，且所述第二高k栅介质层内掺杂有结晶抑制离子；对所述第一高k栅介质层和第二高k栅介质层进行退火处理，在所述退火处理过程中，所述结晶抑制离子向所述第一高k栅介质层内扩散；在所述第二高k栅介质层表面形成栅电极层。
可选的，所述结晶抑制离子适于抑制或减缓第一高k栅介质层结晶化；所述结晶抑制离子适于抑制或减缓第二高k栅介质层结晶化。
可选的，所述退火处理适于提高第一高k栅介质层的致密度；所述退火处理适于提高第二高k栅介质层的致密度。
可选的，所述退火处理适于减小第一高k栅介质层内的缺陷含量；所述退火处理适于减小第二高k栅介质层内的缺陷含量。
可选的，所述结晶抑制离子包括钼、钽或铋。
可选的，所述结晶抑制离子包括钼，在进行所述退火处理之前，所述第二高k栅介质层中结晶抑制离子的浓度为1E16atom/cm3至1E22atom/cm3。
可选的，在形成所述第二高k栅介质层的过程中，原位自掺杂所述结晶抑制离子。
可选的，所述结晶抑制离子向所述第一高k栅介质层内扩散的深度为第一高k栅介质层厚度的0至1/3。
可选的，所述第一高k栅介质层的厚度为5埃～15埃；所述第二高k栅介质层的厚度为5埃～20埃。
可选的，所述第一高k栅介质层的材料为HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2或Al2O3；所述第二高k栅介质层的材料为HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2或Al2O3。
可选的，所述退火处理为激光退火或尖峰退火，退火处理的退火温度为750摄氏度至900摄氏度。
可选的，在形成所述第一高k栅介质层之前，在所述基底表面形成界面层，所述第一高k栅介质层位于界面层表面。
可选的，所述界面层包括热氧化层以及位于热氧化层表面的化学氧化层。
可选的，形成所述界面层的工艺步骤包括：采用化学浸润法，在所述基底表面形成化学氧化层；对所述基底以及化学氧化层进行退火工艺，在所述化学氧化层与基底之间形成热氧化层。
可选的，所述退火工艺的退火氛围包含O2，且O2体积浓度为1ppm～10ppm。
可选的，所述界面层位于基底部分表面，在形成所述界面层之前，还包括步骤：在所述基底部分表面形成伪栅；在所述伪栅两侧的基底内形成源漏区；在所述伪栅两侧的基底表面形成层间介质层，所述层间介质层覆盖伪栅侧壁；刻蚀去除所述伪栅，暴露出基底表面。
可选的，所述界面层位于基底整个表面，在所述第二高k栅介质层表面形成栅电极层之前，在所述第二高k栅电极层表面形成伪栅膜；图形化所述伪栅膜、第二高k栅介质层以及第一高k栅介质层，从而在图形化后的第二高k栅介质层表面形成伪栅；在所述伪栅两侧的基底内形成源漏区；在所述伪栅两侧的基底表面形成层间介质层，所述层间介质层覆盖伪栅侧壁；去除所述伪栅；在所述第二高k栅介质层表面形成栅电极层。
可选的，在形成所述伪栅膜之前，对所述第一高k栅介质层和第二高k栅介质层进行所述退火处理；或者，在去除所述伪栅之后，对所述第一高k栅介质层和第二高k栅介质层进行所述退火处理。
可选的，所述界面层位于基底整个表面，在进行所述退火处理之后，在第二高k栅介质层表面形成栅电极层；图形化所述栅电极层、第二高k栅介质层以及第一高k栅介质层，形成栅极结构；在所述栅极结构两侧的基底内形成源漏区；在所述栅极结构两侧的基底表面形成层间介质层，所述层间介质层覆盖栅极结构侧壁。
可选的，所述基底包括：衬底；位于衬底表面的分立的鳍部；位于衬底表面的隔离层，所述隔离层覆盖鳍部部分侧壁表面，且所述隔离层顶部低于鳍部顶部。
与现有技术相比，本发明的技术方案具有以下优点：
本发明提供的改善半导体结构漏电流的方法的技术方案中，在基底表面形成第一高k栅介质层，在第一高k栅介质层表面形成第二高k栅介质层，且所述第二高k栅介质层内掺杂有结晶抑制离子；接着，对第一高k栅介质层和第二高k栅介质层进行退火处理。在所述退火处理过程中，位于第二高k栅介质层内的结晶抑制离子能够减缓或抑制第二高k栅介质层结晶化，防止第二高k栅介质层由非晶态转化为多晶态，使得第二高k栅介质层保持较高的相对介电常数，减小半导体结构漏电流；并且，在退火过程中，所述结晶抑制离子还向第一高k栅介质层内扩散，位于第一高k栅介质层内的结晶抑制离子减缓或阻止第一高k栅介质层结晶化，使得第一高k栅介质层保持较高的相对介电常数，减小半导体结构漏电流；同时，由于第二高k栅介质层与基底之间形成有第一高k栅介质层，所述第一高k栅介质层能够阻止结晶抑制离子向基底内扩散或向第一高k栅介质层与基底之间的界面层内扩散，从而避免对基底或界面层造成不必要的掺杂。因此，本发明形成的半导体结构具有优良的电学性能。
进一步，所述结晶抑制离子向所述第一高k栅介质层内扩散的深度为第一高k栅介质层厚度的0至1/3，使得第一高k栅介质层在退火过程中保持良好的性能，且有效的避免结晶抑制离子对基底或界面层造成不必要的扩散。
更一步，在所述基底与第一高k栅介质层之间还形成有界面层，所述界面层包括热氧化层以及位于热氧化层表面的化学氧化层，其中，所述热氧化层与基底之间以及与化学氧化层之间均具有良好的界面性能，所述热氧化层与基底以及化学氧化层接触紧密，并且后续在所述化学氧化层表面形成第一高k栅介质层时，化学氧化层与第一高k栅介质层之间易形成Hf-Si-O的缓和结构，从而使得化学氧化层与第一高k栅介质层之间的界面状态好，且形成的第一高k栅介质层具有较高的质量。
附图说明
图1至图10为本发明一实施例提供的半导体结构形成过程的剖面结构示意图。
具体实施方式
如背景技术所述，现有技术形成的半导体结构的电学性能有待提高。
经研究发现，为了提高高k栅介质层和界面层的致密度，减少高k栅介质层内的缺陷含量，通常需要对高k栅介质层和界面层(interfacial layer)进行退火处理。然而，高k栅介质层材料的结晶温度较低，在所述退火处理过程中容易结晶化(crystallization)，高k栅介质层的材料在退火处理过程中由非晶态(amorphous)朝多晶态(crystal)转化，造成电学性质的退化，使得高k栅介质层的相对介电常数减小，且栅极结构中的漏电流(leakagecurrent)增加。严重的，当高k栅介质层材料的结晶化程度较大时，高k栅介质层中的杂质和载流子沿着晶粒间的孔隙移动，最后导致高k栅介质层发生穿通，半导体结构中的漏电流大。
并且，在半导体结构的形成工艺过程中，所述高k栅介质层还经历一次或多次退火工艺，在所述退火工艺环境中，高k栅介质层的材料也易发生结晶化。
为此，提出一种解决高k栅介质层在退火处理过程中发生结晶化问题的方法，在形成的高k栅介质层内掺杂结晶抑制离子，所述结晶抑制离子为金属离子，例如为钼、钽或铋，在对高k栅介质层进行退火处理时，位于高k栅介质层内的结晶抑制离子有利于减缓高k栅介质层结晶化的速率，从而达到抑制高k栅介质层由非晶态向多晶态转变。然而，进一步研究发现，尽管高k栅介质层的结晶化问题得到了改善，但是半导体结构的电学性能仍较差，例如半导体结构的漏电流较大。
经分析，在对高k栅介质层进行退火处理过程中，位于高k栅介质层内的结晶抑制离子具有扩散速度，所述结晶抑制离子易扩散至界面层内，造成界面层的电学性质发生改变，所述界面层获得导电性，进而导致半导体结构的电学性能仍较差。
为解决上述问题，本发明提供一种改善半导体结构漏电流的方法，提供基底；在所述基底表面形成第一高k栅介质层；在所述第一高k栅介质层表面形成第二高k栅介质层，且所述第二高k栅介质层内含有结晶抑制离子；对所述第一高k栅介质层和第二高k栅介质层进行退火处理，在所述退火处理过程中，所述结晶抑制离子向所述第一高k栅介质层内扩散；在所述第二高k栅介质层表面形成栅电极层。本发明通过掺杂结晶抑制离子，抑制或减缓第一高k栅介质层和第二高k栅介质层结晶化，使得第一高k栅介质层和第二高k栅介质层保持较高的相对介电常数，改善半导体结构的漏电流问题，提高半导体结构的电学性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图1至图10为本发明一实施例提供的半导体结构形成过程的剖面结构示意图。
参考图1，提供基底；在所述基底表面形成伪栅104。
本实施例中，以形成的半导体结构为鳍式场效应管为例，所述基底包括：衬底101；位于衬底101表面的鳍部102；位于衬底101表面的隔离层103，所述隔离层103覆盖鳍部102部分侧壁表面，且所述隔离层103顶部低于鳍部102顶部。所述伪栅104横跨所述鳍部102，且覆盖鳍部102部分顶部表面和侧壁表面。
在另一实施例中，所述半导体器件为平面晶体管，所述基底为平面基底，所述平面基底为硅衬底、锗衬底、硅锗衬底或碳化硅衬底、绝缘体上硅衬底或绝缘体上锗衬底、玻璃衬底或III-V族化合物衬底(例如氮化镓衬底或砷化镓衬底等)，栅极结构形成于所述平面基底表面。
所述衬底101的材料为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底101还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底；所述鳍部102的材料包括硅、锗、锗化硅、碳化硅、砷化镓或镓化铟；所述隔离层103作为半导体器件的隔离结构，起到电隔离相邻鳍部102的作用，所述隔离层103的材料为氧化硅、氮化硅或氮氧化硅。本实施例中，所述衬底101为硅衬底，所述鳍部102的材料为硅，所述隔离层103的材料为氧化硅。
所述伪栅104替后续形成的栅极结构占据空间位置。所述伪栅104的材料为氧化硅、多晶硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳。本实施例中，所述伪栅104的材料为多晶硅，为了避免后续刻蚀去除伪栅104的工艺对基底造成过刻蚀，所述伪栅104与基底之间还能够形成氧化层。
在一个实施例中，形成所述伪栅104的工艺步骤包括：在所述基底表面形成伪栅膜；在所述伪栅膜表面形成图形化层，所述图形化层定义出待形成的伪栅104的位置和形貌；以所述图形层为掩膜，图形化所述伪栅膜，去除位于部分基底表面的伪栅膜，形成所述伪栅104。本实施例中，所述伪栅104侧壁表面还形成有侧墙(未标示)，所述侧墙的材料为氮化硅。
在形成所述伪栅104之后，在所述伪栅104两侧的基底内形成源漏区，本实施例中，所述源漏区位于伪栅104两侧的鳍部102内。在一个实施例中，形成的半导体结构为PMOS器件，所述源漏区的掺杂离子为P型离子，例如为B、Ga或In。在另一实施例中，形成的半导体结构为NMOS器件，所述源漏区的掺杂离子为N型离子，例如为P、As或Sb。
参考图2，在所述伪栅104两侧的基底表面形成层间介质层105，所述层间介质层105覆盖伪栅104侧壁。
本实施例中，所述层间介质层105位于隔离层103表面；所述层间介质层105顶部与伪栅104顶部齐平。
在一个具体实施例中，形成所述层间介质层105的工艺步骤包括：在所述伪栅104两侧的隔离层103表面形成层间介质膜，所述层间介质膜覆盖伪栅104的顶部表面和侧壁表面，且所述层间介质膜顶部高于伪栅104顶部；去除高于伪栅104顶部的层间介质膜，形成所述层间介质层105。
所述层间介质层105的材料为氧化硅、氮化硅、氮氧化硅或碳氮氧化硅。本实施例中，所述层间介质层105的材料与伪栅104的材料不同，所述层间介质层105的材料为氧化硅。
参考图3，刻蚀去除所述伪栅104(参考图2)，暴露出基底表面。
本实施例中，采用干法刻蚀工艺，刻蚀去除所述伪栅104，暴露出鳍部102的顶部表面和侧壁表面。所述干法刻蚀工艺对伪栅104的刻蚀速率大于对层间介质层105的刻蚀速率。
在本实施例中，所述伪栅104与基底之间还形成有氧化层，所述氧化层起到刻蚀缓冲的作用，干法刻蚀工艺对伪栅104的刻蚀速率大于对氧化层的刻蚀速率，从而避免干法刻蚀工艺对鳍部102造成刻蚀速率。
参考图4，在所述鳍部102顶部表面和侧壁表面形成化学氧化层(chemical oxidelayer)106。
本实施例中，所述化学氧化层106位于基底部分表面，后续在所述化学氧化层106的基础上形成界面层(IL，Interfacial Layer)。一方面，所述界面层作为栅极结构的一部分，与后续形成的高k栅介质层构成的叠层结构作为栅介质层；另一方面，所述界面层为后续形成高k栅介质层提供良好的界面基础，从而提高形成的高k栅介质层的质量，减小高k栅介质层与基底之间的界面态密度，且避免高k栅介质层与基底直接接触造成的不良影响。
并且，本实施例中，采用化学浸润(chemical dip)的方法在基底表面形成所述化学氧化层106，采用化学浸润氧化生长的氧化硅容易与后续形成的第一高k栅介质层材料之间形成Hf-Si-O的混合结构，从而改善界面层与第一高k栅介质层之间的界面状态，并且能够提高后续生长的第一高k栅介质层的性质。
本实施例中，所述化学氧化层106的材料为氧化硅，所述化学氧化层106的厚度为2埃至20埃。
在一个实施例中，形成所述化学氧化层106的方法包括：采用硫酸和双氧水的混合溶液对所述鳍部102进行浸润处理，浸润处理的反应温度为120摄氏度至180摄氏度，硫酸和双氧水的体积比为1:1至5:1。
在另一实施例中，形成所述化学氧化层106的方法包括：采用氨水和双氧水的混合溶液对所述鳍部102进行浸润处理，浸润处理的反应温度为25摄氏度至45摄氏度，氨水和双氧水的体积比为1:4至1:25。
参考图5，对所述化学氧化层106和鳍部102进行退火工艺，在所述鳍部102与化学氧化层106之间形成热氧化层(thermal oxide)107。
所述热氧化层107与鳍部102之间接触紧密，使得热氧化层107与鳍部102之间的界面性能优良；并且，所述热氧化层107还与化学氧化层106之间接触紧密，使得热氧化层107与化学氧化层106之间的界面性能优良。因此，形成的所述热氧化层107有利于提高鳍部102与化学氧化层106之间的界面性能。并且，由前述分析可知，后续形成的第一高k栅介质层位于化学氧化层106表面，所述化学氧化层106有利于提高形成的第一高k栅介质层的性质，提高化学氧化层106与第一高k栅介质层之间的界面状态。
因此，本实施例中，所述热氧化层107以及位于热氧化层107表面的化学氧化层106共同作为界面层，既提高了基底与界面层之间的界面性能，又能够提高界面层与后续形成的第一高k栅介质层之间的界面性能，提高后续形成的第一高k栅介质层的性能。
所述热氧化层106的材料为氧化硅。所述热氧化层106的厚度不宜过薄，否则热氧化层106不足以改善鳍部102与化学氧化层107之间的界面性能；所述热氧化层106的厚度也不宜过厚，否则界面层占栅介质层的比重过大，且鳍部102被氧化的厚度过厚。综合上述因素考虑，本实施例中，所述热氧化层106的厚度为1埃至10埃。
所述退火工艺为激光退火(laser anneal)或flash anneal，所述退火工艺的退火温度为650摄氏度至900摄氏度。
所述退火工艺的退火氛围包含O2，还包括N2、Ar或He中的一种或多种。且为了避免形成的热氧化层106的厚度过厚，所述退火范围中O2浓度较低。本实施例中，所述退火工艺的O2体积浓度为1ppm～10ppm。
参考图6，在所述界面层表面形成第一高k栅介质层108。
本实施例中，所述第一高k栅介质层108横跨鳍部102，所述第一高k栅介质层108位于化学氧化层106表面，所述第一高k栅介质层108还位于层间介质层105的顶部表面和侧壁表面、以及隔离层103表面。
所述第一高k栅介质层108的材料为高k栅介质材料，其中，高k栅介质材料指的是，相对介电常数大于氧化硅相对介电常数的栅介质材料，所述第一高k栅介质层108的材料为HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2或Al2O3。
采用化学气相沉积、物理气相沉积或原子层沉积工艺形成所述第一高k栅介质层108。本实施例中，所述第一高k栅介质层108的材料为HfO2，所述第一高k栅介质层108的厚度为5埃至15埃，采用原子层沉积工艺形成所述第一高k栅介质层108。
由于所述第一高k栅介质层108位于化学氧化层106表面，使得化学氧化层106与第一高k栅介质层108之间容易形成Hf-Si-O的混合结构，从而改善第一高k栅介质层108与界面层之间的界面状态，并且使得形成的第一高k栅介质层108具有较高的质量。
参考图7，在所述第一高k栅介质层108表面形成第二高k栅介质层109，且所述第二高k栅介质层109内掺杂有结晶抑制离子。
所述第二高k栅介质层109的材料为高k栅介质材料，其中，高k栅介质材料指的是，相对介电常数大于氧化硅相对介电常数的栅介质材料，所述第二高k栅介质层109的材料为HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2或Al2O3。
所述结晶抑制离子包括钼、钽或铋。所述结晶抑制离子适于抑制或减缓第二高k栅介质层109结晶化，并且后续退火过程中所述结晶抑制离子还会扩散至第一高k栅介质层108中，所述结晶抑制离子还适于抑制或减缓第一高k栅介质层108结晶化。作为一种解释，在所述第二高k栅介质层109内掺杂结晶抑制离子之后，所述第二高k栅介质层109的结晶温度升高，从而使得在后续的退火处理过程中，所述第二高k栅介质层109的结晶化速率减小甚至不会发生结晶化线性。
所述第二高k栅介质层109中的结晶抑制离子浓度不宜过低，否则第二高k栅介质层109和第一高k栅介质层108的结晶温度仍较低，所述第二高k栅介质层109和第一高k栅介质层108仍较易发生结晶化；所述第二高k栅介质层109中的结晶抑制离子浓度也不宜过高，否者所述结晶抑制离子会对所述第二高k栅介质层109的性质造成不良影响，并且后续的退火处理过程中所述结晶抑制离子易扩散至界面层内。本实施例中，所述结晶抑制离子包括钼，所述第二高k栅介质层109中的结晶抑制离子浓度为1E16atom/cm3至1E22atom/cm3。
采用化学气相沉积、物理气相沉积或原子层沉积工艺形成所述第二高k栅介质层109。本实施例中，在形成所述第二高k栅介质层109的工艺过程中，原位自掺杂所述结晶抑制离子。
本实施例中，采用原子层沉积工艺形成所述第二高k栅介质层109，提高形成的第二高k栅介质层109的厚度均匀性；所述第二高k栅介质层109的材料为HfO2，所述第二高k栅介质层109的厚度为5埃至20埃。
参考图8，对所述第一高k栅介质层108和第二高k栅介质层109进行退火处理110，在所述退火处理110过程中，所述结晶抑制离子向所述第一高k栅介质层108内扩散。
所述退火处理110适于提高第一高k栅介质层108和第二高k栅介质层109的致密度，所述退火处理110还适于提高前述形成的界面层的致密度。并且，前述形成的第一高k栅介质层108和第二高k栅介质层109中具有缺陷，所述缺陷为氧空位、悬挂键或未成键离子中的一种或多种，所述退火处理110还适于减小第一高k栅介质层108和第二高k栅介质层109内的缺陷含量，从而进一步改善第一高k栅介质层108和第二高k栅介质层109的质量。
由于第二高k栅介质层109内掺杂有结晶抑制离子，所述结晶抑制离子有利于提高第二高k栅介质层109的结晶温度，因此在退火处理110过程中，所述第二高k栅介质层109内的结晶化速率减小甚至为零，从而使得第二高k栅介质层109保持非晶态状态，第二高k栅介质层109保持较高的相对介电常数，进而有利于降低漏电流。并且，在退火处理110过程中，所述结晶抑制离子还向第一高k栅介质层108内扩散，位于第一高k栅介质层108内的结晶抑制离子有利于提高第一高k栅介质层108的结晶温度，因此在退火处理110过程中，所述第一高k栅介质层108内的结晶化速率减小甚至为零，避免第一高k栅介质层108结晶化造成的不良影响，进而有利于降低半导体结构的漏电流。
并且，在所述退火处理110过程中，位于第二高k栅介质层109内的结晶抑制离子向第一高k栅介质层108内扩散，且由于第一高k栅介质层108起到的扩散缓冲作用，从而防止结晶抑制离子向界面层内扩散，避免对界面层的性能造成不良影响。本实施例中，所述结晶抑制离子扩散至第一高k栅介质层108的深度为第一高k栅介质层108厚度的0至1/3，从而有效的避免结晶抑制离子扩散至界面层内。
所述退火处理110为激光退火或尖峰退火(spike anneal)，退火温度为750摄氏度至900摄氏度，在含有H2、N2、Ar或He氛围下进行所述退火处理110。
还包括步骤，在所述第二高k栅介质层109表面形成盖帽层(未图示)，所述盖帽层有利于阻挡后续形成的栅电极层中的金属离子向第二高k栅介质层109内扩散，所述盖帽层的材料为TiN或TaN。
参考图9，在所述第二高k栅介质层109表面形成栅电极层111，所述栅电极层111顶部高于层间介质层105顶部。
所述栅电极层111为单层结构或叠层结构。本实施例中，所述栅电极层111包括：位于第二高k栅介质层109表面的功函数层以及位于功函数层表面的电极层，其中，所述电极层的材料包括Al、Cu、Ag、Au、Pt、Ni、Ti或W。
形成的半导体结构为NMOS器件时，所述功函数层的材料为N型功函数材料，包括TiAl、TaAlN、TiAlN、MoN、TaCN或AlN中的一种或几种；形成的半导体结构为PMOS器件时，所述功函数层的材料为P型功函数材料，包括Ta、TiN、TaN、TaSiN或TiSiN中的一种或几种。
在其他实施例中，所述栅电极层还能够为单层结构，栅电极层的材料包括Al、Cu、Ag、Au、Pt、Ni、Ti或W。
参考图10，去除高于层间介质层105顶部的栅电极层111。
本实施例中，所述栅电极层111顶部与层间介质层105顶部齐平；还去除高于层间介质层105顶部的第一高k栅介质层108和第二高k栅介质层109。
采用化学机械研磨工艺，研磨去除高于层间介质层105顶部的栅电极层111、第二高k栅介质层109以及第一高k栅介质层108。
本实施例中，由于在第二高k栅介质层109内掺杂有结晶抑制离子，在退火处理过程中，位于第二高k栅介质层109内的结晶抑制离子有利于减缓或抑制第二高k栅介质层109结晶化，使得第二高k栅介质层109保持较高的相对介电常数，避免第二高k栅介质层109由非晶态向多晶态转化。
并且，由于第二高k栅介质层109与界面层之间还形成有第一高k栅介质层108，所述第一高k栅介质层108不仅作为栅介质层的一部分，还能够起到阻止结晶抑制离子向界面层内扩散的作用，避免界面层的性质变差。
同时，位于第二高k栅介质层109内的结晶抑制离子会向第一高k栅介质层108内扩散，同样的，位于第一高k栅介质层108内的结晶抑制离子有利于减缓或抑制第一高k栅介质层108结晶化，使得第一高k栅介质层108保持较高的相对介电常数，避免第一高k栅介质层108由非晶态向多晶态转化。因此，本实施例中形成的栅介质层具有较高的相对介电常数，改善半导体结构的漏电流问题。
本实施例中，以后形成高k栅介质层后形成金属栅极(high k last metal gatelast)的工艺为例。在其他实施例中，还能够采用先形成高k栅介质层后形成金属栅极(highk first metal gate last)的工艺，具体的，所述界面层位于基底整个表面，有关界面层的形成工艺可参考前述实施例的说明，在所述第二高k栅介质层表面形成栅电极层之前，在所述第二高k栅电极层表面形成伪栅膜；图形化所述伪栅膜、第二高k栅介质层以及第一高k栅介质层，从而在图形化后的第二高k栅介质层表面形成伪栅；在所述伪栅两侧的基底内形成源漏区；在所述伪栅两侧的基底表面形成层间介质层，所述层间介质层覆盖伪栅侧壁；去除所述伪栅；在所述第二高k栅介质层表面形成栅电极层。在一个具体实施例中，在形成所述伪栅膜之前，对所述第一高k栅介质层和第二高k栅介质层进行退火处理。在另一个具体实施例中，在去除所述伪栅之后，对所述第一高k栅介质层和第二高k栅介质层进行退火处理。
在另一实施例中，还能够采用先形成高k栅介质层先形成金属栅极(high k firstmetal gate first)的工艺。具体的，所述界面层位于基底整个表面，在进行所述退火处理之后，在第二高k栅介质层表面形成栅电极层；图形化所述栅电极层、第二高k栅介质层以及第一高k栅介质层，形成栅极结构；在所述栅极结构两侧的基底内形成源漏区；在所述栅极结构两侧的基底表面形成层间介质层，所述层间介质层覆盖栅极结构侧壁。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (20)
1.一种改善半导体结构漏电流的方法，其特征在于，包括：
提供基底；
在所述基底表面形成第一高k栅介质层；
在所述第一高k栅介质层表面形成第二高k栅介质层，且所述第二高k栅介质层内掺杂有结晶抑制离子；
对所述第一高k栅介质层和第二高k栅介质层进行退火处理，在所述退火处理过程中，所述结晶抑制离子向所述第一高k栅介质层内扩散；
在所述第二高k栅介质层表面形成栅电极层。
2.如权利要求1所述改善半导体结构漏电流的方法，其特征在于，所述结晶抑制离子适于抑制或减缓第一高k栅介质层结晶化；所述结晶抑制离子适于抑制或减缓第二高k栅介质层结晶化。
3.如权利要求1所述改善半导体结构漏电流的方法，其特征在于，所述退火处理适于提高第一高k栅介质层的致密度；所述退火处理适于提高第二高k栅介质层的致密度。
4.如权利要求1所述改善半导体结构漏电流的方法，其特征在于，所述退火处理适于减小第一高k栅介质层内的缺陷含量；所述退火处理适于减小第二高k栅介质层内的缺陷含量。
5.如权利要求1所述改善半导体结构漏电流的方法，其特征在于，所述结晶抑制离子包括钼、钽或铋。
6.如权利要求1所述改善半导体结构漏电流的方法，其特征在于，所述结晶抑制离子包括钼，在进行所述退火处理之前，所述第二高k栅介质层中结晶抑制离子的浓度为1E16atom/cm3至1E22atom/cm3。
7.如权利要求1所述改善半导体结构漏电流的方法，其特征在于，在形成所述第二高k栅介质层的过程中，原位自掺杂所述结晶抑制离子。
8.如权利要求1所述改善半导体结构漏电流的方法，其特征在于，所述结晶抑制离子向所述第一高k栅介质层内扩散的深度为第一高k栅介质层厚度的0至1/3。
9.如权利要求1所述改善半导体结构漏电流的方法，其特征在于，所述第一高k栅介质层的厚度为5埃～15埃；所述第二高k栅介质层的厚度为5埃～20埃。
10.如权利要求1所述改善半导体结构漏电流的方法，其特征在于，所述第一高k栅介质层的材料为HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2或Al2O3；所述第二高k栅介质层的材料为HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2或Al2O3。
11.如权利要求1所述改善半导体结构漏电流的方法，其特征在于，所述退火处理为激光退火或尖峰退火，退火处理的退火温度为750摄氏度至900摄氏度。
12.如权利要求1所述改善半导体结构漏电流的方法，其特征在于，在形成所述第一高k栅介质层之前，在所述基底表面形成界面层，所述第一高k栅介质层位于界面层表面。
13.如权利要求12所述改善半导体结构漏电流的方法，其特征在于，所述界面层包括热氧化层以及位于热氧化层表面的化学氧化层。
14.如权利要求12所述改善半导体结构漏电流的方法，其特征在于，形成所述界面层的工艺步骤包括：采用化学浸润法，在所述基底表面形成化学氧化层；对所述基底以及化学氧化层进行退火工艺，在所述化学氧化层与基底之间形成热氧化层。
15.如权利要求14所述改善半导体结构漏电流的方法，其特征在于，所述退火工艺的退火氛围包含O2，且O2体积浓度为1ppm～10ppm。
16.如权利要求12所述改善半导体结构漏电流的方法，其特征在于，所述界面层位于基底部分表面，在形成所述界面层之前，还包括步骤：在所述基底部分表面形成伪栅；在所述伪栅两侧的基底内形成源漏区；在所述伪栅两侧的基底表面形成层间介质层，所述层间介质层覆盖伪栅侧壁；刻蚀去除所述伪栅，暴露出基底表面。
17.如权利要求12所述改善半导体结构漏电流的方法，其特征在于，所述界面层位于基底整个表面，在所述第二高k栅介质层表面形成栅电极层之前，在所述第二高k栅电极层表面形成伪栅膜；图形化所述伪栅膜、第二高k栅介质层以及第一高k栅介质层，从而在图形化后的第二高k栅介质层表面形成伪栅；在所述伪栅两侧的基底内形成源漏区；在所述伪栅两侧的基底表面形成层间介质层，所述层间介质层覆盖伪栅侧壁；去除所述伪栅；在所述第二高k栅介质层表面形成栅电极层。
18.如权利要求17所述改善半导体结构漏电流的方法，其特征在于，在形成所述伪栅膜之前，对所述第一高k栅介质层和第二高k栅介质层进行所述退火处理；或者，在去除所述伪栅之后，对所述第一高k栅介质层和第二高k栅介质层进行所述退火处理。
19.如权利要求12所述改善半导体结构漏电流的方法，其特征在于，所述界面层位于基底整个表面，在进行所述退火处理之后，在第二高k栅介质层表面形成栅电极层；图形化所述栅电极层、第二高k栅介质层以及第一高k栅介质层，形成栅极结构；在所述栅极结构两侧的基底内形成源漏区；在所述栅极结构两侧的基底表面形成层间介质层，所述层间介质层覆盖栅极结构侧壁。
20.如权利要求1所述改善半导体结构漏电流的方法，其特征在于，所述基底包括：衬底；位于衬底表面的分立的鳍部；位于衬底表面的隔离层，所述隔离层覆盖鳍部部分侧壁表面，且所述隔离层顶部低于鳍部顶部。
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