KR20120140112A - 반도체 장치의 제조 방법 - Google Patents

반도체 장치의 제조 방법 Download PDF

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KR20120140112A
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한정희
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한성기
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Abstract

반도체 장치의 제조 방법이 제공된다. 상기 반도체 장치의 제조 방법은, 더미 게이트 패턴이 형성된 기판을 제공하고, 상기 더미 게이트 패턴을 제거하여 게이트 형성용 트렌치를 형성하고, 상기 게이트 형성용 트렌치 내에 적층 절연막을 형성하되, 상기 적층 절연막을 형성하는 것은, 제1 고유전율막을 형성하고, 상기 제1 고유전율막을 열처리하여 제2 고유전율막을 형성하고, 상기 열처리 후에, 상기 제2 고유전율막 상에 상기 제2 고유전율막보다 비유전율이 높고, 유전 상수가 40 이상인 제3 고유전율막을 형성하는 것을 포함하고, 상기 게이트 형성용 트렌치 내에 게이트 전극을 형성하는 것을 포함한다.

Description

반도체 장치의 제조 방법{Manufacturing method of Semiconductor device}
본 발명은 반도체 장치의 제조 방법에 대한 것이다.
일반적으로, 게이트 절연막 재료로 실리콘 산화막(SiO2)을 사용한다. 그런데, 최근 반도체 장치의 집적도가 증가되면서, 게이트 절연막의 두께 감소가 요구되고 있다. 그러나, 실리콘 산화막은 3.9 정도의 낮은 유전 상수를 가지므로 실리콘 산화막으로 이루어진 게이트 절연막의 두께를 감소시키는 데에는 한계가 있으며, 실리콘 산화막의 두께를 얇게 하는 경우 반도체 기판과 게이트 전극의 사이의 직접 터널링(direct tunneling)으로 인해 누설 전류(leakage current)가 증가하는 문제점이 있다. 이에, 최근에는 직접 터널링이 방지될 정도의 두께를 유지하면서 실리콘 산화막을 사용하는 경우와 비교하여 두께를 현저히 감소시킬 수 있는 고유전율 유전체막(high-k dielectric layer)이 검토되고 있다.
그러나, 게이트 절연막으로서 고유전율 유전체막을 적용하는 경우에도 누설 전류가 발생할 수 있어 두께 감소에는 한계가 있으며 채널에서 전자 및 홀의 이동도가 감소할 수 있다.
본 발명이 해결하려는 과제는, 등가 산화막 두께(Equivalent Oxide Thickness: EOT)는 증가되지 않으면서 누설 전류가 감소하는 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 제조 방법의 일 태양은, 더미 게이트 패턴이 형성된 기판을 제공하고, 상기 더미 게이트 패턴을 제거하여 게이트 형성용 트렌치를 형성하고, 상기 게이트 형성용 트렌치 내에 적층 절연막을 형성하되, 상기 적층 절연막을 형성하는 것은, 제1 고유전율막을 형성하고, 상기 제1 고유전율막을 열처리하여 제2 고유전율막을 형성하고, 상기 열처리 후에, 상기 제2 고유전율막 상에 상기 제2 고유전율막보다 비유전율이 높고, 유전 상수가 40 이상인 제3 고유전율막을 형성하는 것을 포함하고, 상기 게이트 형성용 트렌치 내에 게이트 전극을 형성하는 것을 포함한다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 제조 방법의 다른 태양은, 비정질 상태의 제1 고유전율막을 형성하고, 상기 제1 고유전율막을 결정화하여 제2 고유전율막을 형성하고, 상기 제2 고유전율막 상에, 티타늄을 포함하는 비정질 상태의 제3 고유전율막을 형성하는 것을 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 반도체 장치의 제조 방법에 의하면, 등가 산화막 두께는 증가하지 않으면서 누설 전류가 감소되는 반도체 장치를 제조할 수 있다.
본 발명의 반도체 장치의 제조 방법에 의하면, MOSFET의 성능을 열화시키지 않는 절연막을 형성할 수 있다.
기타, 본 발명의 반도체 장치의 제조 방법에 따른 다른 다양한 효과들은 후술하는 발명의 실시를 위한 구체적인 내용에 포함되어 있다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법의 예시적인 단계를 도시한 공정 순서도이다.
도 2 내지 도 4는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 구조물의 단면도들이다.
도 5는 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법의 예시적인 단계들을 도시한 공정 순서도이다.
도 6 내지 도 11은 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 구조물의 단면도들이다.
도 12 및 도 13은 본 발명의 제3 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 구조물의 단면도들이다.
도 14는 본 발명의 제4 실시예에 따른 반도체 장치의 제조 방법의 예시적인 단계를 도시한 공정 순서도이다.
도 15 내지 도 23은 본 발명의 제4 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 구조물의 단면도들이다.
도 24 및 도 25는 본 발명의 제5 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 구조물의 단면도들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 실시예들을 첨부 도면을 참조하면서 보다 상세하게 설명하고자 한다.
우선, 도 1 내지 도 4를 참조하여 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법에 대해 설명한다. 도 1은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법의 예시적인 단계를 도시한 공정 순서도이다. 도 2 내지 도 4는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 구조물의 단면도들이다.
도 1 및 도 2를 참조하면, 기판(100) 상에 제1 고유전율막(111)을 형성한다(S1010). 구체적으로, 기판(100) 상에 고유전율을 갖는 물질을 증착하여 비정질(amorphous) 형태로 제1 고유전율막(111)을 형성할 수 있다.
기판(100)은 실리콘 기판, SOI(Silicon On Insulator) 기판, 갈륨 비소 기판, 실리콘 게르마늄 기판, 세라믹 기판, 석영 기판, 또는 디스플레이용 유리 기판 등이 사용될 수 있으나, 이에 제한되는 것은 아니다. 또한, 반도체 기판(100)은 P형 기판 또는 N형 기판이 사용될 수 있다. 도면에는 도시하지 않았지만, 기판(100)은 P형 또는 N형 불순물이 도핑되어 있는 P형 웰 또는 N형 웰을 포함할 수 있다.
제1 고유전율막(111)은 실리콘 산화막보다 유전율이 큰 물질로 형성될 수 있으며, 구체적으로 유전 상수(dielectric constatnt)가 10 이상인 물질로 형성될 수 있다. 제1 고유전율막(111)은 금속 산화물, 알칼리 토금속 산화물, 희토류 원소 산화물 등으로 형성될 수 있으며, 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물, 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 및 납 아연 니오브산염(lead zinc niobate)으로 이루어진 군으로부터 선택된 단독 또는 이들의 혼합물로 형성될 수 있으나, 이에 제한되는 것은 아니다. 또한, 제1 고유전율막(111)은 상기 물질로 이루어진 단일 또는 다층 구조일 수 있으며, 그 종류나 두께는 본 발명의 목적을 해치지 않는 범위내에서 당업자에 의해 조절 가능하다. 구체적으로, 제1 고유전율막(111)은 하프늄 산화물로 형성될 수 있으며, 보다 구체적으로, 유전 상수가 10 내지 30인 하프늄 산화물으로 형성될 수 있다.
제1 고유전율막(111)은 화학 기상 증착(Chemical Vapor Deposition: CVD), 원자층 증착(Atomic Layer Deposition: ALD) 또는 물리 기상 증착(Physical Vapor Deposition: PVD) 등의 방법으로 형성될 수 있다. 원자층 증착법을 이용하여 제1 고유전율막(111)을 형성하는 경우, 구체적으로, 기판(100) 이 위치하 챔버 내에 Hf, Zr, Al, La, Y, Gd 또는 Ta 등의 금속 소스 가스를 주입시켜 기판(100) 상에 흡착시킨다. 이 후, 퍼지 가스를 주입하여 상기 소스 가스 중 미흡착된 잔류 가스를 제거한다. 상기 퍼지 가스로는 아르곤(Ar) 또는 질소 가스 등의 불활성 가스를 사용할 수 있다. 이어서, 반응 가스를 주입하여 상기 금속 소스 가스와 반응시켜 고유전율층을 형성한다. 상기 반응 가스로는 오존, 플라즈마 산소 또는 증기(H2O) 등을 사용할 수 있다. 이와 같은 과정을 수회 반복하여 제1 고유전율막(111)을 형성할 수 있다.
도 1 및 도 3을 참조하면, 제1 고유전율막(111)을 열처리(heat treatment)(20)하여 제2 고유전율막(112)을 형성한다(S1020).
열처리(20)에 의해 제1 고유전율막(111)은 결정화될 수 있다. 제2 고유전율막(112)은 결정을 포함하여 막질이 조밀해지고 댕글링 본드(dangling bond)가 감소하므로 누설 전류(leakage current)가 감소된다.
열처리(20)는 400 ℃ 내지 1400 ℃의 온도에서 수행될 수 있으며, 퍼니스 열처리(furnace annealing), 급속 열처리(rapid thermal annealing: RTA), 스파이크 급속 열처리(spike-RTA), 플래시 램프 열처리(flash lamp annealing), 또는 레이저 열처리(laser annealing) 등으로 수행할 수 있으나, 이에 제한되는 것은 아니다. 열처리(20)의 시간은 본 발명의 목적을 해치지 않는 범위내에서 당업자가 임의로 조절할 수 있다.
제2 고유전율막(112)은 단사정계(monoclinic crystal system), 정방정계(tetragonal crystal system), 육방정계(hexagonal crystal system) 및 등축정계(cubic system)로 이루어진 군으로부터 선택된 단독 또는 이들의 혼합물인 결정형을 포함할 수 있다. 또한, 열처리(20) 과정에서 비유전율(relative permittivity)이 증가하여 제2 고유전율막(112)은 비정질 상태의 제1 고유전율막(111)보다 비유전율이 클 수 있다.
도 1 및 도 4를 참조하면, 제2 고유전율막(112) 상에 제3 고유전율막(113)을 형성한다(S1030). 구체적으로, 제2 고유전율막(112) 상에 비정질 상태로 제3 고유전율막(113)을 적층한다.
제3 고유전율막(113)은 제2 고유전율막(112) 보다 유전 상수 또는 비유전율(relative permittivity)이 큰 물질로 형성될 수 있다. 제2 고유전율막(112) 상에 제2 고유전율막(112)보다 유전 상수 또는 비유전율이 큰 물질로 제3 고유전율막(113)을 형성하여 등가 산화막 두께(Equivalent Oxide Thickness: EOT)는 증가하지 않으면서도 누설 전류는 감소한다.
제3 고유전율막(113)은 유전 상수가 40 이상인 물질로 형성될 수 있다. 유전 상수가 높은 물질로 고유전율막을 형성하는 경우 등가 산화막 두께는 감소시킬 수 있으나, 누설 전류가 증가하는 문제점이 있어 등가 산화막 두께를 감소시키는 데에 한계가 있다. 그러나, 제2 고유전율막(112) 상에 유전 상수가 40 이상인 제3 고유전율막(113)을 형성하여 고유전율막이 적층된 구조인 경우 등가 산화막 두께를 증가시키지 않으면서도 누설 전류를 감소시킬 수 있다.
구체적으로, 제3 고유전율막(113)은 티타늄 산화물(titanium oxide)(TiOx), 티타늄 스트론튬 산화물(SrTiOx), 또는 바륨 티타늄 산화물(BaTiOx) 등을 포함할 수 있다. 예를 들어, 티타늄 산화물은 유전 상수가 약 40이며, 티타늄 스트론튬 산화물은 약 170이며, 바륨 티타늄 산화물은 약 90으로, 등가 산화막의 두께를 감소시킬 수 있다. 제3 고유전율막(113)이 티타늄 산화물로 형성되는 경우, 제3 고유전율막(113)을 형성한 후에 제1 고유전율막(111)과 제3 고유전율막(113)과 동시에 열처리하는 경우 티타늄 산화물 내의 산소 원자의 이동으로 제1 고유전율막(111)의 하부에 비유전율이 낮은 산화물층이 형성될 수 있고, 이로 인해 등가 산화막 두께가 증가할 수 있다. 본 실시예에서는 티타늄 산화물로 형성된 제3 고유전율막(113)을 형성하기 전에 제1 고유전율막(111)을 열처리하여 제2 고유전율막(112)을 형성하고, 제3 고유전율막(113)에 대해서는 별도의 열처리를 실시하지 않는 바, 등가 산화막 두께의 증가를 막을 수 있다.
제3 고유전율막(113)은 화학 기상 증착(Chemical Vapor Deposition: CVD), 원자층 증착(Atomic Layer Deposition: ALD) 또는 물리 기상 증착(Physical Vapor Deposition: PVD) 등의 방법으로 적층될 수 있다.
제3 고유전율막(113)의 두께(H2)는 제2 고유전율막(112)의 두께(H1)보다 얇게 형성될 수 있다. 유전 상수가 큰 물질일수록 band gap energy가 감소하는 경향이 있어 누설 전류가 증가한다. 따라서, 비유전율이 큰 제3 고유전율막(113)이 너무 두껍게 형성되는 경우 누설 전류가 증가할 수 있다. 본 실시예에서는 제2 고유전율막(112)을 제3 고유전율막(113)보다 두껍게 형성함으로써 등가 산화막의 두께는 유지하면서도 누설 전류는 감소시키는 효과를 얻을 수 있다.
도 4를 참조하여, 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법에 의해 형성된 반도체 장치를 설명한다.
본 발명의 제1 실시예에 따른 반도체 장치(1)는, 기판(100)상에 형성된 결정질의 제2 고유전율막(112) 및 제2 고유전율막(112) 상에 형성된 제2 고유전율막(112)보다 비유전율이 큰 비정질의 제3 고유전율막(113)을 포함한다. 이 때, 결정질의 제2 고유전율막(112)은 기판(110) 상에 적층된 제1 고유전율막(111)을 열처리하여 형성된 것일 수 있다. 구체적으로, 제2 고유전율막(112)은 결정질의 하프늄 산화막으로 형성될 수 있으며, 제3 고유전율막은 비정질의 티타늄 산화막으로 형성될 수 있다. 본 실시예에 따라 제조된 반도체 장치(1)는 결정질의 제2 고유전율막(112) 및 제2 고유전율막(112) 보다 비유전율이 큰 비정질의 제3 고유전율막(113)을 포함함으로써 제2 고유전율막(112)으로만 형성된 단일막을 포함하는 경우보다 등가 산화막의 두께는 증가하지 않으면서 누설 전류는 감소시킬 수 있다.
이하, 도 5 내지 도 11을 참조하여 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법에 대해 설명한다. 도 5는 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법의 예시적인 단계들을 도시한 공정 순서도이며, 도 6 내지 도 11은 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 구조물의 단면도들이다. 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법은 제1 실시예에 따른 반도체 장치의 제조 방법을 이용한다. 도 1 내지 도 4와 실질적으로 동일한 구성요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성 요소에 대한 자세한 설명은 생략하기로 한다.
우선, 도 5를 참조하면, 기판(100) 상에 적층 절연막(110a)을 형성한다(S2010).
구체적으로, 도 5 및 도 6에 도시된 것과 같이, 기판(100) 내에는 활성 영역(active region)을 정의하는 장치 분리 영역(101)이 형성되어 있을 수 있다. 장치 분리 영역(101)은 LOCOS(LOCal Oxidation of Silicon)방법을 이용한 FOX(Field OXide) 또는 STI(Shallow Trench Isolation)일 수 있다. 장치 분리 영역(101)이 형성된 기판(100) 상에 제1 고유전율막(111)을 형성한다(S1010). 도 5 및 도 7에 도시된 것과 같이, 제1 고유전율막(111)을 열처리(20)하여 제2 고유전율막(112a)을 형성한다(S1020). 도 5 및 도 8에 도시된 것과 같이, 제2 고유전율막(112a) 상에 제3 고유전율막(113a)을 형성하여 적층 절연막(110a)을 형성한다(S1030).
이어서, 도 5 및 도 9 내지 도 10를 참조하면, 적층 절연막(110a) 상에 게이트 전극용 도전막(121)을 형성한다. 이어서, 제2 고유전율막(112a), 제3 고유전율막(113a) 및 게이트 전극용 도전막(121)을 패터닝하여 게이트 절연막(110) 및 게이트 전극(122)을 형성한다(S2020).
구체적으로, 도 9를 참조하면, 적층 절연막(110a), 즉, 제3 고유전율막(113a) 상에 게이트 전극용 도전막(121)을 증착하고, 게이트 전극용 도전막(121) 상에 게이트 절연막 및 게이트 전극이 형성될 영역이 정의된 포토레지스트 패턴(미도시)을 형성한다. 게이트 전극용 도전막(121)은 폴리실리콘 등으로 형성될 수 있으며, 화학 기상 증착 또는 스퍼터링(sputtering) 등의 방법으로 제3 고유전율막(113a) 상에 증착될 수 있다.
도 10을 참조하면, 포토레지스트 패턴을 식각 마스크로 하여 제2 고유전율막(112a), 제3 고유전율막(113a) 및 게이트 전극용 도전막(121)을 식각하고, 상기 포토레지스트 패턴을 제거하여 게이트 절연막(110) 및 게이트 전극(122)을 형성한다. 상기 식각은 건식 식각 또는 습식 식각을 이용할 수 있으며, 상기 포토레지스트 패턴은 통상의 애싱(ashing) 또는 스트립(strip) 공정에 의해 제거될 수 있다. 이에 의해 제2 고유전율막(112) 및 제3 고유전율막(113)이 순차적으로 적층된 구조를 포함하는 게이트 절연막(110)이 형성된다.
다음으로, 도 5 및 도 11을 참조하면, 기판(100) 내에 소오스/드레인 영역(131)을 형성한다(S2030). 구체적으로, 게이트 절연막(110) 및 게이트 전극(122)을 마스크로 불순물 이온을 주입하여 소오스/드레인 영역(131)을 형성한다.
또한, 도면에는 도시하지 않았으나, 게이트 절연막(110) 및 게이트 전극(122)이 형성된 기판(100)의 프로파일을 따라 스페이서 형성용 절연막을 형성하고, 이를 이방성 식각하여 게이트 절연막(110) 및 게이트 전극(122)의 측벽에 스페이서를 형성할 수 있다. 스페이서는 게이트 절연막(110) 및 게이트 전극(122)과 식각 선택비가 높은 물질로 형성될 수 있으며, 예를 들어 실리콘 질화막 등으로 형성될 수 있다.
도 11을 참조하여, 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법에 따라 제조된 반도체 장치를 설명한다.
본 발명의 제2 실시예에 따른 반도체 장치(2)는 기판(110) 상에 형성된 게이트 절연막(110), 게이트 전극(122) 및 게이트 전극(122)의 양측의 기판에 형성된 소오스/드레인 영역(131)을 포함할 수 있다.
게이트 절연막(110)은 결정질의 제2 고유전율막(112)과 비정질의 제3 고유전율막(113)이 순차적으로 적층된 구조를 포함한다. 제3 고유전율막(123)은 제2 고유전율막(112)보다 비유전율이 큰 물질로 형성될 수 있다. 구체적으로, 제2 고유전율막(112)은 결정질의 하프늄 산화물로 형성되고, 제3 고유전율막(113)은 티타늄 산화물로 형성될 수 있다. 본 실시예의 게이트 절연막(110)은 결정질의 고유전율막과 비정질의 고유전율막이 적층된 구조를 포함함으로써 등가 산화막 두께는 증가하지 않으면서 누설 전류를 감소시킬 수 있다. 또한, 제3 고유전율막(113)이 티타늄 산화물로 형성되는 경우 제1 고유전율막(111)과 제3 고유전율막(113)을 동시에 열처리하면, 열처리에 의해 제3 고유전율막(113) 내의 산소 원자가 이동할 수 있다. 산소 원자는 기판 근처까지 이동하여 산화막을 형성할 수 있으며 이로 인해 등가 산화막 두께가 증가될 수 있다. 그러나, 본 실시예에서는 제3 고유전율막(113)을 형성하기 전에 제1 고유전율막(111)을 열처리하여 제2 고유전율막(112)을 형성하므로 제3 고유전율막(113)의 열처리로 인해 등가 산화막의 두께가 증가하는 것을 막을 수 있다.
이하, 도 12 및 도 13을 참조하여 본 발명의 제3 실시예에 따른 반도체 장치의 제조 방법에 대해 설명한다. 도 12 및 도 13은 본 발명의 제3 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 구조물의 단면도들이다. 도 5 내지 도 11과 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며, 여기서는 상세한 설명을 생략하기로 한다.
도 12를 참조하면, 본 실시예에 따른 반도체 장치의 제조 방법이 제2 실시예에 따른 반도체 장치의 제조 방법과 다른 점은, 기판(100)과 게이트 절연막(110)의 사이에 층간 계면막(201)을 형성한다는 것이다. 층간 계면막(201)은 게이트 절연막(110)과 기판(100) 사이의 계면 특성을 향상시켜 누설 전류를 감소시키는 역할을 할 수 있다.
층간 계면막(201)은 실리콘 산화막, 실리콘 산질화막 또는 금속 실리케이트 산화막 등으로 형성될 수 있다. 구체적으로, 실리콘 산화막은 산소 분위기 하에서 기판(100) 표면의 소정 영역을 열산화시키거나 또는 산소 원료 및 암모니아(NH3)를 포함하는 용액으로 기판(100)의 표면을 처리하여 기판(100) 표면의 소정 영역을 산화시켜 형성할 수 있다. 상기 산소 분위기는 예를 들어, 과산화수소(H2O2), 오존(O3) 또는 수증기(H2O) 등을 주입하여 만들 수 있다. 상기 산소 원료로 과산화수소가 사용될 수 있으나, 이에 제한되는 것은 아니다. 또한, 실리콘 산화막은 원자층 증착 또는 화학 기상 증착 등의 방법으로도 형성될 수 있다. 원자층 증착법을 이용하는 경우 구체적으로, 실리콘 소스 가스로는 예를 들어, SiH4, SiH2Cl2, SiHCl3, SiCl4, Si(OC4H9)4, Si(OCH3)4 및 Si(OC2H5)4 로 이루어진 군으로부터 선택된 단독 또는 이들의 혼합물을 사용하고, 산소 소스 가스로는 H2O, O2, O3, O 라디칼, 알코올, 및 H2O2 로 이루어진 군으로부터 선택된 단독 또는 이들의 혼합물을 사용하여 층간 계면막(201)을 형성할 수 있다. 상기 실리콘 산질화막은 도면에는 도시하지 않았으나, 상술한 방법으로 실리콘 산화막을 형성한 후에, 실리콘 산화막에 질소를 주입하여(nitridation) 형성하거나 또는 실리콘 산질화물을 화학 기상 증착 등의 방법으로 증착하여 형성할 수 있다. 실리콘 산질화막은 질소를 포함하고 있으므로 실리콘 산화막보다 유전율이 증가하고 더 큰 캐패시턴스를 확보할 수 있다. 상기 금속 실리케이트 산화막은 금속 실리케이트 물질(M1 - xSixO2)로 형성할 수 있으며, 상기 금속(M)은 하프니움(Hf), 지르코니움(Zr), 탄탈륨(Ta), 타이타늄(Ti), 란타늄(La), 이트륨(Y), 세륨(Ce) 또는 알루미늄(Al)일 수 있다. 상기 금속 실리케이트 산화막은 금속 실리케이트를 기판(100) 상에 화학 기상 증착 등의 방법으로 증착하거나 금속 산화막을 증착한 뒤 열산화시켜 형성할 수 있다.
도 13을 참조하면, 층간 계면막(201) 상에 게이트 절연막(110) 및 게이트 전극(122)을 형성한다. 게이트 절연막(110)은 제2 고유전율막(112) 및 제3 고유전율막(113)을 포함한다. 이는 상술한 제2 실시예와 동일한 방법으로 형성되는 바, 여기서는 자세한 설명을 생략한다.
제3 고유전율막(113)이 티타늄 산화막으로 형성되는 경우 티타늄 산화막의 열처리시 산소 원자가 기판(100) 근처로 이동하여 층간 계면막(201)의 성장(growth)이 진행될 수 있다. 층간 계면막(201)이 성장하는 경우 등가 산화막 두께 및 누설 전류가 증가할 수 있다. 본 실시예에서는 제3 고유전율막(113)을 형성하기 전에 제1 고유전율막(111)을 열처리하여 결정화된 제2 고유전율막(122)을 형성한다. 따라서, 제3 고유전율막(113)이 열처리되지 않고 열처리에 의한 산소 원자의 이동이 없어 등가 산화막 두께 및 누설 전류가 증가하는 것을 막을 수 있다.
도 13을 참조하여, 본 발명의 제3 실시예에 따라 제조된 반도체 장치에 대해 설명한다.
본 발명의 제3 실시예에 따라 제조된 반도체 장치(3)는 기판(100)과 게이트 절연막(110)사이에 층간 계면막(201)이 형성되어 있다. 층간 계면막(201)은 게이트 절연막(110)과 기판(100) 사이의 계면 특성을 향상시켜 누설 전류를 감소시키는 한편 등가 산화막의 두께를 증가시키지 않는 역할을 할 수 있다.
이하, 도 14 내지 도 23을 참조하여 본 발명의 제4 실시예에 따른 반도체 장치의 제조 방법에 대해 설명한다. 본 실시예에 따른 반도체 장치의 제조 방법은 제1 실시예에 따른 반도체 장치의 제조 방법을 이용한다. 도 1 내지 도 4와 동일한 구성요소에 대해서는 동일한 도면 부호를 사용하며 이에 대한 자세한 설명은 생략한다.
도 14 및 도 15를 참조하면, 기판(100) 상에 더미 게이트 절연막 패턴(102) 및 더미 게이트 패턴(103)을 형성한다(S3010). 구체적으로, 장치 분리 영역(101)이 형성된 기판(100) 상에 더미 게이트 절연막(미도시) 및 더미 게이트 전극막(미도시)을 순차적으로 형성하고 더미 게이트 전극막 상에 더미 게이트 패턴이 형성될 영역이 정의된 포토레지스트 패턴(미도시)을 형성한다. 상기 포토레지스트 패턴을 마스크로 식각하여 더미 게이트 절연막 패턴(102) 및 더미 게이트 패턴(103)을 형성하고 상기 포토레지스트 패턴을 제거한다. 이어서, 더미 게이트 패턴(103)이 형성되어 있는 기판(100) 내로 불순물 이온을 주입하여 소오스/드레인 영역(131)을 형성한다. 더미 게이트 절연막은 실리콘 산화막으로 형성될 수 있으며, 열산화, 화학 기상 증착 또는 원자층 증착 등의 방법으로 형성될 수 있다. 더미 게이트 전극막은 폴리실리콘 등으로 형성될 수 있으며, 화학 기상 증착 또는 스퍼터링 등의 방법으로 형성될 수 있다.
계속해서 도 15를 참조하면, 더미 게이트 패턴(103)이 형성되 기판(100)의 프로파일을 따라 스페이서 형성용 절연막(미도시)을 형성하고, 이를 이방성 식각하여 더미 게이트 절연막 패턴(102) 및 더미 게이트 패턴(103)의 측벽 상에 스페이서(105)를 형성한다. 스페이서(105)는 더미 게이트 패턴(103)과 식각 선택비가 높은 물질로 형성될 수 있으며, 예를 들어 실리콘 질화막 등으로 형성될 수 있다.
도 14 및 도 16 내지 도 18을 참조하면, 더미 게이트 절연막 패턴(102) 및 더미 게이트 패턴(103)을 제거하여 게이트 형성용 트렌치(302)를 형성한다(S3020).
구체적으로, 도 16을 참조하면, 기판(100) 상에 더미 게이트 절연막 패턴(102) 및 더미 게이트 패턴(103)을 매립하도록 층간 절연막(301)을 형성한다. 층간 절연막(301)은 실리콘 산화막으로 형성될 수 있으며, 화학 기상 증착, 플라즈마 화학 기상 증착 등의 방법을 이용하여 형성될 수 있다. 층간 절연막(301)은 예를 들어, HDP(High Density Plasma) 산화막으로 형성될 수 있다. 층간 절연막(301)은 후속의 평탄화 공정을 통해 더미 게이트 패턴(103)의 상부면과 단차없이 형성되고, 층간 절연막(301)의 상부면은 더미 게이트 패턴(103)의 상부면보다 높게 형성된다.
도 17을 참조하면, 더미 게이트 패턴(103)의 상부면이 노출될 때까지 평탄화 공정을 실시한다. 평탄화 공정은 예를 들어, 화학 기계적 연마(chemical mechanical polishing) 또는 에치 백(etch back) 공정 등을 이용할 수 있다.
도 18을 참조하면, 더미 게이트 절연막 패턴(102) 및 더미 게이트 패턴(103)을 제거하여 게이트 형성용 트렌치(302)를 형성한다. 더미 게이트 절연막 패턴(102) 및 더미 게이트 패턴(103)을 제거함으로써 게이트 형성용 트렌치(302)내에는 기판(100)의 상부 표면이 노출될 수 있다. 더미 게이트 절연막 패턴(102) 및 더미 게이트 패턴(103)은 반응성 이온 에칭(Reactive Ion Etching)법에 의해 제거될 수 있다.
도 14 및 도 19 내지 도 21을 참조하면, 게이트 형성용 트렌치(302) 내에 적층 절연막(110a)을 형성한다(S3030).
구체적으로, 도 14 및 도 19를 참조하면, 게이트 형성용 트렌치(302) 내부에 제1 고유전율막(111)을 형성한다(S1010). 제1 고유전율막(111)은 게이트 형성용 트렌치(302) 내부에 화학 기상 증착 또는 원자층 증착 등의 방법으로 고유전 물질을 증착하여 형성한다. 이 때, 제1 고유전율막(111)은 게이트 형성용 트렌치(302)의 내부에 노출된 기판의 상면 및 게이트 형성용 트렌치(302)의 측벽을 따라 형성되고, 층간 절연막(301) 상에도 형성된다. 도 14 및 도 20을 참조하면, 제1 고유전율막(111)을 열처리(20)하여 제2 고유전율막(112a)을 형성한다(S1020). 도 14 및 도 21을 참조하면, 제2 고유전율막(112a) 상에 제3 고유전율막(113a)을 형성한다(S1030). 제3 고유전율막(113a)은 제2 고유전율막(112a) 상에 화학 기상 증착 또는 원자층 증착 등의 방법으로 고유전 물질을 증착하여 형성한다. 이 때, 제3 고유전율막(113a)은 게이트 형성용 트렌치(302)의 측벽을 따라 형성되고 층간 절연막(301) 상에도 형성된다. 이와 같은 과정에 의해, 제2 고유전율막(112a) 및 제3 고유전율막(113a)이 순차적으로 적층된 적층 절연막(110a)이 형성된다.
이어서, 도 14 및 도 22 내지 도 23을 참조하면, 게이트 형성용 트렌치(302)를 매립하는 게이트 전극(322)을 형성한다(S3040).
구체적으로, 도 22를 참조하면, 제2 고유전율막(112) 및 제3 고유전율막(113)이 형성되어 있는 게이트 형성용 트렌치(302) 내부에 금속이 매립되도록 게이트 형성용 도전막(321)을 형성한다. 게이트 형성용 도전막(321)은 알루미늄, 텅스텐 또는 몰리브덴 등을 이용하여 형성될 수 있으며, 물리 기상 증착, 스퍼터링, 또는 화학 기상 증착 등에 의해 형성될 수 있다. 게이트 형성용 도전막(321)은 게이트 형성용 트렌치(302) 내부를 채우면서 층간 절연막(301) 상에도 형성될 수 있다.
도 23을 참조하면, 층간 절연막(301) 상에 형성된 게이트 형성용 도전막(321)을 제거하면서 평탄화 공정을 수행하여 게이트 전극(322)을 형성한다. 평탄화 공정은 예를 들어, 화학 기계적 연마(chemical mechanical polishing) 또는 에치 백(etch back) 공정 등을 이용할 수 있다. 평탄화 공정에 의해 게이트 형성용 트렌치(302)의 높이가 낮아질 수 있다.
도 23을 참조하여 본 발명이 제4 실시예에 따라 제조된 반도체 장치에 대해 설명한다.
본 발명의 제4 실시예에 따라 제조된 반도체 장치(4)는, 기판(100) 상에 형성된 층간 절연막(131), 층간 절연막(131) 내에 형성된 게이트 전극(322) 및 게이트 절연막(110)을 포함한다.
게이트 절연막(110)은 층간 절연막(301) 내에 형성되며, 게이트 전극(322)의 측벽 및 하부면을 둘러싸고 있는 형태로 형성될 수 있다. 게이트 절연막(110)은 결정질의 제2 고유전율막(112) 및 비정질의 제3 고유전율막(113)이 적층된 구조를 포함한다. 이와 같은 구조로 인해 본 실시예에 따라 제조된 반도체 장치의 게이트 절연막(110)은 등가 산화막의 두께는 감소하지 않으면서 누설 전류는 감소시킬 수 있다.
이하, 도 24 및 도 25를 참조하여 본 발명의 제5 실시예에 따른 반도체 장치의 제조 방법에 대해 설명한다. 도 24 및 도 25는 본 발명의 제5 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 구조물의 단면도들이다. 도 14 내지 도 23와 동일한 구성요소에 대해서는 동일한 도면 부호를 사용하며, 여기서는 자세한 설명을 생략한다.
도 24를 참조하면, 본 실시예에 따른 제조 방법이 제4 실시예에 따른 제조 방법과 상이한 점은 게이트 형성용 트렌치(302) 내에 층간 계면막(201)을 형성하는 것이다. 구체적으로, 게이트 형성용 트렌치(302) 내부에 노출된 기판(100)의 표면을 산화시켜 층간 계면막(201)을 형성할 수 있다. 산화 후, 질소를 주입하여 층간 계면막(201)을 형성할 수도 있다. 이 때, 층간 계면막(201)은 게이트 형성용 트렌치(201) 내부에만 형성되며, 층간 절연막(301) 상에는 형성되지 않는다. 또한, 층간 계면막(201)은 게이트 형성용 트렌치(302) 내부에 화학 기상 증착 등으로 형성할 수 있다. 이 때, 도면에는 도시하지 않았으나, 층간 계면막(201)은 게이트 형성용 트렌치(302)의 내측벽 프로파일을 따라 형성되며 층간 절연막(301) 상에도 형성된다.
도 25를 참조하면, 층간 계면막(201)이 형성되어 있는 게이트 형성용 트렌치(302) 내부에 게이트 절연막(110) 및 게이트 전극(322)을 형성한다.
도 25를 참조하여, 본 발명의 제5 실시예에 따른 반도체 장치에 대해 설명한다.
본 발명의 제5 실시예에 따라 제조된 반도체 장치(5)는 기판(100) 상에 형성된 층간 절연막(131), 층간 절연막(131) 내에 형성된 게이트 절연막(110), 게이트 전극(322) 및 층간 계면막(201)을 포함한다.
층간 계면막(201)은 층간 절연막(301) 내에 형성되며 게이트 절연막(110) 및 기판(100) 사이에 형성된다. 층간 계면막(201)은 게이트 절연막(110)과 기판(100) 사이의 계면 특성을 향상시켜 누설 전류를 감소시키는 역할을 할 수 있다.
이하, 하기 실험예를 통하여 본 발명의 실시예들에 따른 반도체 제조 방법에 대해 보다 구체적으로 설명하도록 한다. 이는 본 발명의 설명을 위한 것일 뿐, 이로 인해 본 발명의 범위가 제한되지 않는다.
<실험예 > 등가 산화막 두께 및 누설 전류의 측정
다음과 같은 방법으로 기판 상에 절연막을 형성하였다.
(1) 기판 상에 비정질 하프늄 산화막을 원자층 증착법을 이용하여 형성하고 이를 급속 열처리하였다(비교예 1).
(2) 기판 상에 비정질 하프늄 산화막을 원자층 증착법을 이용하여 형성한 뒤, 상기 비정질 하프늄 산화막 상에 원자층 증착법을 이용하여 비정질 티타늄 산화막을 형성하였다(비교예 2).
(3) 기판 상에 비정질 하프늄 산화막을 원자층 증착법을 이용하여 형성한 뒤, 상기 비정질 하프늄 산화막 상에 원자층 증착법을 이용하여 비정질 티타늄 산화막을 형성하였다. 이어서, 상기 비정질 하프늄 산화막과 비정질 티타늄 산화막을 동시에 급속 열처리하였다(비교예 3).
(4) 기판 상에 비정질 하프늄 산화막을 원자층 증착법을 이용하여 형성한 뒤, 상기 비정질 하프늄 산화막을 급속 열처리하고 상기 비정질 하프늄 산화막 상에 원자층 증착법을 이용하여 비정질 티타늄 산화막을 형성하였다(실시예 1).
상기 비교예 1 내지 3 및 실시예 1에서 형성된 절연막에 대해 각각 등가 산화막 두께 및 누설 전류를 측정하여 그 결과를 하기 표 1에 나타내었다.
실시예 1 비교예 1 비교예 2 비교예 3
등가 산화막 두께(Å) 7.12 7.52 8.00 13.13
누설 전류(A/μm2) 2.3x10-10 2.8x10-9 6.5 x10-10 1.1x10-10
상기 표에 나타난 바와 같이 본 발명의 실시예들의 제조 방법에 따라 절연막을 형성한 실시예 1의 경우 비교예 1 내지 3 보다 등가 산화막의 두께 및 누설 전류가 감소하는 경향을 나타내었다. 또한, 등가 산화막 감소에 따른 누설전류 증가 경향을 바탕으로 동일한 등가 산화막 두께에서 비교한 경우 실시예 1은 비교예 1의 경우보다 약 1/10 이하로 누설 전류가 감소하였다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해 해야만 한다.
100: 기판 111: 제1 고유전율막
112: 제2 고유전율막 113: 제3 고유전율막
201: 층간 계면막

Claims (10)

  1. 더미 게이트 패턴이 형성된 기판을 제공하고,
    상기 더미 게이트 패턴을 제거하여 게이트 형성용 트렌치를 형성하고,
    상기 게이트 형성용 트렌치 내에 적층 절연막을 형성하되,
    상기 적층 절연막을 형성하는 것은, 제1 고유전율막을 형성하고, 상기 제1 고유전율막을 열처리하여 제2 고유전율막을 형성하고, 상기 열처리 후에, 상기 제2 고유전율막 상에 상기 제2 고유전율막보다 비유전율이 높고, 유전 상수가 40 이상인 제3 고유전율막을 형성하는 것을 포함하고,
    상기 게이트 형성용 트렌치 내에 게이트 전극을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 제1 고전율막이 비정질 상태로 적층되고, 상기 열처리에 의해 결정화되어 상기 제2 고유전율막으로 형성되는 반도체 장치의 제조 방법.
  3. 제2항에 있어서,
    상기 제2 고유전율막은 단사정계(monoclinic crystal system), 정방정계(tetragonal crystal system), 육방정계(hexagonal crystal system) 및 등축정계(cubic system)로 이루어진 군으로부터 선택된 단독 또는 이들의 혼합물인 결정형을 포함하는 반도체 장치의 제조 방법.
  4. 제1항에 있어서,
    상기 제1 고유전율막이 하프늄 산화물을 포함하고, 상기 제3 고유전율막은 티타늄 산화물을 포함하는 반도체 장치의 제조 방법.
  5. 제1항에 있어서,
    상기 제3 고유전율막을 형성하는 것은, 비정질 상태의 제3 고유전율막을 형성하는 것인 반도체 장치의 제조 방법.
  6. 제1항에 있어서,
    상기 기판과 상기 제1 고유전율막 사이에 층간 계면막을 형성하는 것을 더 포함하는 반도체 장치의 제조 방법.
  7. 제6항에 있어서,
    상기 층간 계면막이 실리콘 산화물, 실리콘 산질화물 및 금속 실리케이트 산화물로 이루어진 군으로부터 선택된 단독 또는 이들의 혼합물로 형성되는 반도체 장치의 제조 방법.
  8. 기판 상에 형성된 게이트 절연막 및 상기 게이트 절연막 상에 형성된 게이트 전극을 포함하되,
    상기 게이트 절연막은, 결정질의 제1 고유전율막 및 상기 제1 고유전율막보다 비유전율이 높고 유전 상수가 40 이상인 비정질의 제2 고유전율막이 순차적으로 적층된 적층 구조를 포함하는 반도체 장치.
  9. 제8항에 있어서,
    상기 제1 고유전율막이 하프늄 산화막인 반도체 장치.
  10. 제9항에 있어서,
    상기 제2 고유전율막이 티타늄 산화막인 반도체 장치.
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