KR100568448B1 - 감소된 불순물을 갖는 고유전막의 제조방법 - Google Patents

감소된 불순물을 갖는 고유전막의 제조방법 Download PDF

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Abstract

감소된 불순물을 갖는 고유전막의 제조방법이 제공된다. 이 방법은 반도체기판 상에 원자층 증착법을 사용하여 제1 유전막 및 제2 유전막으로 이루어진 적층 유전막을 형성하는 것을 구비한다. 상기 제1 유전막은 금속 유전막으로 형성되고, 상기 제2 유전막은 실리콘 산화막 또는 실리콘 산질화막으로 형성된다. 상기 적층 유전막에 대하여 후처리를 수행한다. 상기 적층 유전막을 형성하는 것과 상기 적층 유전막에 대한 후처리를 적어도 1회 반복한다.
ALD, impurity, Hf, silicate

Description

감소된 불순물을 갖는 고유전막의 제조방법{method of fabricating high-k dielectric layer having reduced impurity}
도 1은 본 발명의 실시예들에 의한 게이트 유전막의 제조방법을 설명하기 위한 흐름도이다.
도 2 내지 도 5는 본 발명의 실시예들에 의한 게이트 유전막의 제조방법을 설명하기 위한 단면도들이다.
도 도 6a 및 도 6b는 후처리에 따른 유전막 내 불순물 함량 변화를 나타내는 SIMS(Secondary Ion Mass Spectrometry) 그래프들이다.
도 7a 및 도 7 b는 NMOS 및 PMOS 에서 게이트 유전막에 따른 이동도 특성을 각각 나타낸 그래프들이다.
도 8은 게이트 유전막에 따른 계면 상태 밀도 특성을 나타낸 그래프이다.
도 9a 및 도 9b는 PMOS 및 NMOS 에서 게이트 유전막에 따른 BTI 특성을 각각 나타낸 그래프들이다.
본 발명은 반도체 소자에 사용되는 유전막의 제조방법에 관한 것으로 특히 감소된 불순물을 갖는 고유전막의 제조방법에 관한 것이다.
반도체 소자에 있어서 유전막은 다양한 용도로 사용되고 있으며 대표적으로 모스 전계효과 트랜지스터의 게이트 유전막으로 사용되고 있다. 상기 반도체 소자가 정상적으로 작동하기 위하여는 상기 게이트 유전막이 적절한 캐패시턴스(C)를 유지하여야 한다. 유전막의 캐패시턴스는 C = εㆍA/d (C:캐패시턴스, ε: 유전율, A:유전막의 표면적, d:유전막의 두께)와 같이 표시된다. 즉, 유전막의 캐패시턴스는 유전막의 유전율 및 표면적에 비례하며 두께에 반비례한다. 반도체 소자의 집적도가 높아짐에 따라 상기 반도체 소자를 구성하는 단위 셀의 면적이 감소하게 되며 그로 인해 상기 게이트 유전막의 표면적 또한 감소하게 된다. 따라서, 상기 게이트 유전막의 표면적 감소로 인한 캐패시턴스 감소를 보완하는 것이 필요하다. 이를 위하여는 유전막의 두께를 감소시키거나 유전율이 높은 유전재료를 사용하는 방법이 고려될 수 있다. 그러나, 유전막의 두께를 감소시키는 방법은 두께 감소에 따라 누설전류가 증가된다는 문제점을 갖는다. 따라서, 누설전류를 증가시키지 않으면서 적절한 캐패시턴스를 유지하기 위하여는 높은 유전율을 갖는 유전막의 적용이 요구된다.
반도체 소자의 게이트 유전막으로 적용 가능한 고유전율 유전막으로는 알루미늄 산화막(Al2O3), 하프늄 산화막(HfO2), 지르코늄 산화막(ZrO2 ), 탄탈륨 산화막 (Ta2O5) 및 티타늄 산화막(TiO2)등이 있다. 또한, 초 고유전율을 갖는 유전막으로는 BST막 및 PZT막등이 있다. 그러나, 새로운 유전막의 도입은 단순히 유전율이 높다고 적용가능한 것은 아니며 기존 반도체 소자의 제조공정과의 적합성, 신뢰성 및 생산성등 여러 요소가 종합적으로 고려되어야 한다.
이러한 관점에서 볼때 상술한 고 유전율 유전막들을 게이트 유전막으로 적용하는 경우에는 다음과 같은 문제점들이 발생할 수 있다. BST막, 티타늄 산화막 및 탄탈륨 산화막등은 실리콘 기판과의 높은 반응성으로 인하여 계면특성이 나빠져 누설 전류의 증가 또는 캐리어 이동도(carrier mobility)의 열화등이 발생할 수 있다. 알루미늄 산화막의 경우에는 열적 안정성은 비교적 우수하지만 상대적으로 낮은 유전율로 인하여 그 적용에 한계가 있으며 고정 음전하(negative fixed charge)로 인한 문턱전압의 조절이 어려운 단점을 가지고 있다. 또한, 하프늄 산화막 및 지르코늄 산화막등은 후속공정에 의한 열처리 동안에 결정화되어 누설전류가 증가할 수 있다.
한편, 최근 들어 게이트 산화막으로 사용하기 위한 유망한 후보 재료로써 하프늄 실리케이트막(Hf silicate layer)에 대한 연구가 활발히 진행 중에 있다. 상기 하프늄 실리케이트막은 NMOS 문턱전압과 전기적 수행능력(current performance)이 실리콘 산질화막(SiON)과 동등한 수준을 갖는 등 게이트 산화막으로써 우수한 특성을 갖는다. 상기 하프늄 실리케이트막은 금속 유기 화학기상증착법(metal organo chemical vapor deposition;MOCVD)법 또는 원자층증착법(atomic layer deposition;ALD)법을 적용하여 형성될 수 있다. 그러나, 상기 MOCVD법을 사용하여 상기 하프늄 실리케이트막을 형성하는 경우에는 막의 두께 및 조성의 조절이 어려운 단점이 있다. 반면, 상기 ALD법은 원자층 단위로 박막이 증착되어지기 때문에 막의 두께 제어가 가능하며 저온공정이 가능하다. 이와 관련하여 상기 ALD법을 적용하여 하프늄 산화막과 실리콘 산화막이 교대로 적층된 나노 라미네이트 (nanolaminate)구조를 형성함으로써 하프늄 실리케이트막을 형성하는 방법이 미국특허 제6,627,503호에 "다층 유전체 적층체의 형성방법(Multilayer dielectric stack)이라는 제목으로 개시되어 있다.
그러나, 상기 ALD법은 비교적 저온에서 공정이 수행됨으로 인하여 원료기체로 부터 유입된 탄소(C) 또는 염소(Cl)와 같은 불순물들이 막내에 잔류하는 문제점이 있다. 상기 불순물들은 하프늄 실리케이트막의 특성을 열화시키게 되어 이에 대한 대안이 필요하다.
본 발명이 이루고자 하는 기술적 과제는 원자층 증착법에 의하여 라미네이트 구조를 갖는 고유전막을 제조함에 있어서 불순물 함량을 최소화할 수 있는 고유전막의 제조방법을 제공하는 데 있다.
상기 기술적 과제들을 이루기 위하여 본 발명은 감소된 불순물을 갖는 고유전막의 제조방법을 제공한다. 이 방법은 반도체기판 상에 원자층 증착법을 사용하여 제1 유전막 및 제2 유전막으로 이루어진 적층 유전막을 형성하는 것을 구비한다. 상기 제1 유전막은 금속 유전막으로 형성되고, 상기 제2 유전막은 실리콘 산화막 또는 실리콘 산질화막으로 형성된다. 상기 적층 유전막에 대하여 후처리를 수행한다. 상기 적층 유전막을 형성하는 것과 상기 적층 유전막에 대한 후처리를 적어도 1회 반복함으로써 고유전막(high-k dielectric layer)을 형성한다.
몇몇 실시예들에 의하면, 상기 금속 유전막은 금속 산화막(metal oxide layer) 또는 금속산질화막(metal oxynitride layer)일 수 있다. 바람직하게는 상기 금속 산화막은 하프늄 산화막(HfO2) 또는 지르코늄 산화막(ZrO2)일 수 있으며 상기 금속 산질화막은 하프늄 산질화막(HfON) 또는 지르코늄 산질화막(ZrON)일 수 있다.
다른 실시예들에 의하면, 상기 적층 유전막을 형성하는 것은, 상기 반도체 기판 상에 금속 유전막을 형성하고, 상기 금속 유전막 상에 상기 실리콘 산화막 또는 실리콘 산질화막을 형성하는 것을 포함할 수 있다. 이 경우에, 상기 실리콘 산화막 또는 실리콘 산질화막을 형성하기 전에 상기 금속 유전막에 대하여 후처리를 수행할 수 있다.
또 다른 실시예들에 의하면, 상기 적층 유전막을 형성하는 것은, 상기 반도체기판 상에 상기 실리콘 산화막 또는 실리콘 산질화막으로 형성하고, 상기 실리콘 산화막 또는 상기 실리콘 산질화막 상에 상기 금속 유전막을 형성하는 것을 포함할 수 있다. 이 경우에, 상기 금속 유전막을 형성하기 전에 상기 실리콘 산화막 또는 실리콘 산질화막에 대하여 후처리를 수행할 수 있다.
본 발명의 실시예들에 의하면, 상기 적층 유전막에 대한 후처리, 상기 금속 유전막에 대한 후처리, 또는 상기 실리콘 산화막 또는 실리콘 산질화막에 대한 후처리는 산화처리, 질화처리, 불활성 기체분위기에서의 열처리, 진공 분위기에서의 열처리, 수소 분위기에서의 열처리, 수소 분위기에서의 플라즈마처리 또는 이들의 조합을 통하여 수행될 수 있다.
본 발명의 실시예들에 의하여 형성된 고유전막은 금속 실리케이트막일 수 있으며 이 경우에 상기 금속 실리케이트막은 상기 금속 유전막과 실리콘 산화막 또는 금속 유전막과 실리콘 산질화막이 교대로 적층된 나노 라미네이트 구조를 갖을 수 있다.
이하 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명 하기로 한다. 그러나 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 실시예들에 의한 게이트 유전막의 제조방법을 설명하기 위한 흐름도이고, 도 2 내지 도 5는 본 발명의 실시예들에 의한 게이트 유전막의 제조방법을 설명하기 위한 단면도들이다.
도 1 및 도 2를 참조하면, 먼저, 반도체기판(100)을 준비한다.(S1) 상기 반도체기판(100)에는 활성영역을 한정하는 소자분리막(102)이 미리 형성될 수 있다. 상기 소자분리막(102)은 공지의 STI(shallow trench isolation) 공정에 의하여 형성될 수 있다.
도 1 및 도 3을 참조하면, 상기 반도체기판(100) 상에 제1 유전막(104a)을 형성한다.(S2) 상기 제1 유전막(104a)은 금속 유전막으로 형성되거나 실리콘 산화막 또는 실리콘 산질화막으로 형성될 수 있다. 이하에서는 상기 제1 유전막(104a)이 금속 유전막으로 형성된 경우에 대하여 설명한다. 상기 금속 유전막은 금속 산화막 또는 금속 산질화막일 수 있다. 상기 금속 산화막은 하프늄 산화막, 하프늄 산질화막일 수 있으며, 상기 금속 산질화막은 하프늄 산질화막 또는 지르코늄 산질화막일수 있다. 본 발명의 실시예들에 있어서, 상기 금속 산화막은 하프늄 산화막으로 형성하는 것이 바람직하다. 상기 제1 유전막(104a)은 ALD법을 사용하여 형성된다. 상기 ALD법은 반응물간의 교차 화학흡착(alternating chemisorption), 표면반응 (surface reaction) 및 부산물의 탈착 (desorption)을 기초로 하여 원자층 단위로 박막을 형성하는 방법이다. 이 방법은 원자층 단위로 박막이 증착되어지기 때문에 막의 두께 제어가 가능하며 저온공정이 가능하다. 이하에서, 상기 하프늄 산화막을 상기 ALD법으로 형성하는 과정을 상세히 설명한다.
먼저, 반응기 내로 상기 반도체기판(100)을 로딩시킨다. 상기 반도체기판 (100)이 로딩된 반응기 내로 제1 기간 동안 하프늄 원료기체를 주입한다. 상기 하프늄 원료기체로는 HfCl4, TEMAH(tetra-ethyl-methyl amino hafnium) 또는 Hf(MMP) 4(Tetra(1-Methoxy2-Methyl2-propoxy)Hf)이 사용될 수 있으며 이에 한정되지 않는다. 상기 반응기 내에 상기 하프늄 원료기체를 주입함에 따라, 상기 반도체기판 (100) 상에 상기 하프늄 원료기체의 화학흡착층이 형성된다. 이후, 제2 기간 동안 상기 반응기 내에 잔류하는 상기 하프늄 원료기체를 배출시킨다. 상기 반응기 내에 잔류하는 하프늄 원료기체를 보다 빨리 배출시키기 위하여 상기 반응기 내로 퍼지기체를 주입할 수 있다. 상기 퍼지기체는 Ar과 같은 불활성기체일 수 있다.
상기 반응기 내에 잔류하는 상기 하프늄 원료기체를 배출시킨 후, 제3 기간 동안 상기 반응기 내로 산화기체를 주입한다. 상기 산화기체는 H2O, H2O2, O3, O2 및 N2O로 이루어진 군에서 선택된 하나일 수 있다. 또한, 상기 산화기체는 플라즈마 처리를 통하여 활성화될 수 있다. 상기 산화기체는 상기 하프늄 원료기체의 화학흡착층과 반응한다. 그 결과, 상기 반도체기판(100) 상에 원자층 하프늄 산화막이 형성된다. 그후, 제4 기간 동안 상기 반응기 내에 잔류하는 상기 산화기체를 배출한다. 상기 반응기 내에 잔류하는 산화기체를 보다 배출하기 위하여 상기 반응기 내로 Ar과 같은 불활성 기체를 주입할 수 있다.
상기 제1 기간 내지 제4 기간 동안 수행되는 하프늄 원료기체의 주입 및 배출, 산화기체의 주입 및 배출을 1 싸이클로 하여 이를 반복함으로써 소정 두께를 갖는 하프늄 산화막을 형성할 수 있다.
상기 금속 유전막(104a)은 그 두께가 증가하는 경우 결정화가 발생할 수 있다. 특히, 하프늄 산화막 또는 지르코늄 산화막은 임계두께 이상으로 형성되는 경우 결정화에 의한 누설전류의 문제가 발생할 수 있다. 따라서, 본 발명의 실시예들에 있어서, 상기 금속 유전막(104a)은 결정화가 발생하는 두께를 고려하여 형성하는 것이 바람직하며, 30Å 이하의 두께를 갖도록 형성하는 것이 바람직하다.
다음으로, 상기 제1 유전막(104a)을 형성한 후에 상기 제1 유전막(104a)에 대한 후처리(106)가 수행될 수 있다.(S3) 이하에서 상기 제1 유전막(104a)에 대한 후처리(106)를 제1 후처리(106)라 칭한다. 상기 제1 후처리(106)는 ALD법을 사용하여 상기 제1 유전막을 형성하는 동안에 상기 제1 유전막(104a) 내에 잔류하는 탄소 또는 염소 등의 불순물들을 제거하기 위하여 수행된다. 상기 제1 후처리(106)는 산화처리, 질화처리, 불활성 기체분위기에서의 열처리, 진공 분위기에서의 열처리, 수소 분위기에서의 열처리, 수소 분위기에서의 플라즈마처리 또는 이들의 조합을 통하여 수행될 수 있다.
도 1 및 도 4를 참조하면, 상기 제1 유전막(104a) 상에 제2 유전막(104b)을 형성한다.(S4) 상기 제2 유전막(104b)은 금속 유전막으로 형성되거나 실리콘 산화막 또는 실리콘 산질화막으로 형성될 수 있다. 상기 제1 유전막(104a)이 금속 유전막으로 형성된 경우에는 상기 제2 유전막(104b)은 실리콘 산화막 또는 실리콘 산질화막으로 형성된다. 또한, 상기 제1 유전막(104a)이 실리콘 산화막 또는 실리콘 산질화막으로 형성된 경우에는 상기 제2 유전막(104b)은 금속 유전막으로 형성된다. 이하에서는 상기 제2 유전막(104b)이 실리콘 산화막으로 형성된 경우에 대하여 설명한다. 상기 제2 유전막(104b)은 ALD법을 사용하여 형성된다. 상기 제2 유전막(104b)은 상술한 바와 같이 원료기체의 주입 및 배출, 산화기체의 주입 및 배출을 1 싸이클로 하여 이를 반복함으로써 소정 두께를 갖도록 형성될 수 있다. 본 발명의 실시예들에 있어서, 상기 제2 유전막(104b)이 실리콘 산화막인 경우에 실리콘 원료기체로는 DCS(Dichloro silane), TCS((trichlorosilane) 또는 HCD(hexa chlorodisilane)이 사용될 수 있으며 이에 한정되지 않는다. 또한, 산화기체로는 H2O, H2O2, O3, O2 및 N2O로 이루어진 군에서 선택된 하나가 사용될 수 있다. 또한, 상기 산화기체는 플라즈마 처리를 통하여 활성화될 수 있다. 상기 제2 유전막 (104b)의 두께는 상기 제1 유전막(104a)의 두께 및 유전막 전체의 조성을 고려하여 결정하되 30Å 이하의 두께를 갖도록 형성하는 것이 바람직하다.
상술한 바와 같이, 상기 제1 유전막(104a) 상에 상기 제2 유전막(104b)을 형성함으로써, 상기 반도체기판(100) 상에 차례로 적층된 상기 제1 유전막(104a) 및 상기 제2 유전막(104b)으로 이루어지는 적층 유전막(104)이 형성된다. 이후, 상기 적층 유전막(104)에 대한 후처리(108)를 수행한다.(S5) 이하에서, 상기 적층 유전막(104)에 대한 후처리(108)를 제2 후처리(108)로 칭한다. 상기 제2 후처리(108)는 ALD법을 사용하여 상기 적층 유전막(104)을 형성하는 동안에 상기 적층 유전막(104) 내에 잔류하는 탄소 또는 염소등의 불순물들을 제거하기 위하여 수행된다. 따라서, 상기 제2 후처리(108)를 수행하는 것만으로 상기 적층 유전막(104) 내에 잔류하는 불순물들을 유효하게 제거할 수 있는 경우에는 상기 제1 후처리 (106)는 생략될 수 있다. 상기 제2 후처리(108)는 산화처리, 질화처리, 불활성 기체분위기에서의 열처리, 진공 분위기에서의 열처리, 수소 분위기에서의 열처리, 수소 분위기에서의 플라즈마처리 또는 이들의 조합을 통하여 수행될 수 있다. 상기 산화처리는 NO, NO2 또는 O2 분위기에서 수행되는 건식 산화처리, O2 분위기에서 수행되는 플라즈마 처리, O3 분위기에서 수행되는 열처리 또는 습식산화처리를 통하여 수행될 수 있다. 상기 습식산화처리는 H2O, ISSG(in-situ steam generation) 또는 WVG(water vapor generation)을 사용하여 수행될 수 있다. 상기 질화처리는 질소 플라즈마처리 또는 질소분위기에서의 열처리를 통하여 수행될 수 있다. 상기 질소 플라즈마처리는 결합플라즈마(decoupled plasma) 또는 원격플라즈마(remote plasma)를 이용하거나 암모니아 플라즈마를 이용하여 수행될 수 있다. 또한, 상기 질소분위기에서의 열처리는 NH3, NO, N2O 분위기에서 수행될 수 있다. 상기 불활성 기체분위기에서의 열처리는 Ar, He 또는 N2 분위기에서 수행될 수 있다. 상기 산화처리, 질화처리 및 불활성 기체분위기에서의 열처리는 상기 제1 후처리(106)에도 동일하게 적용될 수 있다.
도 1 및 도 5를 참조하면, 상술한 공정들(S2,S3,S4 및 S5)로 구성된 1 싸이클의 증착공정을 수행하여 상기 반도체기판(100) 상에 적층 유전막(104)을 형성한 후에, 상술한 공정들을 순차적으로 반복수행하여 원하는 두께의 게이트 유전막 (110)을 제조한다.(S6) 예를들어, 상기 제1 유전막(104a)이 하프늄 산화막이고 상기 제2 유전막(104b)이 실리콘 산화막인 경우에 상기 게이트 유전막(110)은 하프늄 실리케이트막으로 형성될 수 있다. 한편, 본 발명의 실시예들에 의하면, 상기 적층 유전막(104)에 대한 후처리(108)를 수행한 후에 상기 제2 유전막(104b) 상에 제3 유전막 (104c)을 더 형성할 수 있다. 이 경우에, 상기 제3 유전막(104c)은 상기 제1 유전막(104a)과 동일한 유전막으로 형성할 수 있다.
상술한 바와 같이 본 발명의 실시예들에 의하면, 상기 게이트 유전막(110)은 금속 유전막과 실리콘 산화막 또는 금속 유전막과 실리콘 산질화막이 교대로 적층된 라미네이트 구조를 갖는다. 그 결과 상기 금속 유전막 사이에 실리콘 산화막 또는 실리콘 산질화막이 개재됨으로써 상기 금속 유전막의 결정화로 인한 누설전류의 증가를 방지할 수 있다. 또한, ALD법을 사용하여 상기 각 유전막들을 형성하는 사이에 불순물 제거를 위한 후처리를 수행함으로써 불순물에 의한 게이트 유전막의 열화를 최소화시킬 수 있게 된다.
계속 하여 도 5를 참조하면, 상기 게이트 유전막(104)을 형성한 후에 상기 게이트 유전막(104) 상에 폴리 실리콘과 같은 게이트 도전막(112)을 형성한다. 이후, 포토리소그래피/이방성식각 공정 및 불순물 이온주입공정등 통상의 트랜지스터 제조공정이 더 수행될 수 있다.
<실험예들>
도 6a 및 도 6b는 후처리에 따른 유전막 내 불순물 함량 변화를 나타내는 SIMS(Secondary Ion Mass Spectrometry) 그래프들이다. 도 6a는 염소 함량의 변화를 나타낸 그래프이고, 도 6b는 탄소 함량의 변화를 나타낸 그래프이다. 도 6a 및 도 6b에 있어서, 각각의 데이타는 아래의 <표 1>의 조건에 따라 후처리된 샘플들로 부터 얻어진 결과들이다.
샘플 유전막 후 처 리
제1 샘플(10) ALD SiO2 ×
제2 샘플(11) 450℃, O3 분위기에서 열처리
제3 샘플(12) 700℃, N2 분위기에서 열처리
제4 샘플(13) 750℃, O2 분위기에서 열처리
제5 샘플(14) 750℃, NH3 분위기에서 열처리
제6 샘플(15) 750℃, NH3 분위기에서 열처리 + O2 분위기에서 열처리
제7 샘플(20) 700℃, N2 분위기에서 열처리
제8 샘플(21) 500℃, O2 분위기에서 열처리
제9 샘플(22) 600℃, O2 분위기에서 열처리
제10샐픔(23) O2 플라즈마 처리
제11샘플(24) thermal SiO2 ×
상기 [표 1] 의 샘플들에 있어서, ALD SiO2는 실리콘 원료기체로 HCD를 사용하고 산화기체로는 H2O를 사용하여 형성하였다. 또한, 후처리에 의한 탄소 함량의 변화를 보다 명확히 관찰하기 위하여 피리딘(C5H5N)을 촉매로써 사용하였다.
도 6a를 참조하면, N2, O2, 또는 O3 분위기에서 열처리한 샘플들(11,12,13)에서는 후처리를 수행하지 않은 샘플(10)과 비교할때 염소의 함량이 감소하였다. 특히, NH3를 포함한 분위기에서 열처리한 샘플들(14,15)의 경우에는 염소의 함량이 현저히 감소하는 결과를 나타내었다.
도 6b를 참조하면, O2 분위기에서 열처리한 샘플(21,22) 및 O2 플라즈마 처리한 샘플(23)의 경우 열산화막(24)의 경우보다는 많았지만 N2 분위기에서 열처리한 샘플(20)과 비교할때 탄소의 함량이 감소함을 보였다.
도 6a 및 도 6b의 결과는 ALD법에 의하여 라미네이트구조를 갖는 게이트 유전막을 제조하는 경우에 본 발명의 실시예들에서와 같이 후처리를 실시하는 경우 게이트 유전막 내에 잔류하는 탄소 또는 염소등의 불순물들을 효과적으로 제거할 수 있음을 보여준다. 또한, 상술한 산화처리, 질화처리, 불활성 기체분위기에서의 열처리, 진공 분위기에서의 열처리, 수소 분위기에서의 열처리 또는 수소 분위기에서의 플라즈마처리를 조합하여 후처리를 수행함으로써 불순물들을 더욱 효과적으로 제거할 수 있을 것이다.
이하에서는, 본 발명의 실시예들에 의하여 제조된 하프늄 실리케이트 게이트 유전막의 특성을 평가하였다.
이하의 실험예들에 있어서, 상기 하프늄 실리케이트 게이트 유전막은 하프늄 산화막 및 실리콘 산화막이 교대로 적층된 라미네이트 구조를 갖도록 형성하였다. 즉, 반도체기판 상에 하프늄산화막/실리콘산화막/하프늄산화막/실리콘산화막의 적층구조를 갖는 HSHS 샘플과 하프늄산화막/실리콘산화막/하프늄산화막의 적층구조를 갖는 HSH 샘플을 각각 형성하였다. 상기 하프늄 산화막 및 상기 실리콘 산화막은 ALD법을 사용하여 형성하였다. 상기 하프늄 산화막은 하프늄원료기체로써 HfCl4를 사용하고 산화기체로써 H2O를 사용하여 10Å의 두께를 갖도록 형성하였다. 또한, 상기 실리콘 산화막은 실리콘 원료기체로써 HCD를 사용하고 산화기체로써 H2O를 사용하여 5Å의 두께를 갖도록 형성하였다. 더하여, 상기 실리콘 산화막을 형 성한 후에 후속의 하프늄 산화막을 형성하기 전에 불순물 제거를 위한 후처리로써 150℃의 온도에서 NH3 열처리 및 O2 열처리를 수행하였다. 이후, 상기 하프늄 실리케이트 게이트 유전막 상에 폴리실리콘막을 형성한 후 불순물 이온주입공정을 수행하여 HSHS 샘플 및 HSH 샘플의 게이트 유전막 구조를 갖는 NMOS 트랜지스터(이하 NMOS라 한다.) 및 PMOS 트랜지스터(이하 PMOS라 한다.)를 각각 형성하였다.
또한, 비교를 위하여 하프늄 알루미네이트(Hf aluminate) 및 실리콘산질화막을 각각 게이트 유전막으로 채용하는 NMOS 및 PMOS를 각각 제조하였다. 상기 하프늄 알루미네이트막은 하프늄 산화막과 실리콘 산화막이 교대로 적층된 라미네이트 구조를 갖도록 형성하였다. 즉, 반도체기판 상에 하프늄산화막/알루미늄 산화막 (Al2O3)/하프늄산화막/알루미늄 산화막의 적층구조를 갖는 HAHA 샘플과 하프늄산화막/알루미늄 산화막/하프늄산화막의 적층구조를 갖는 HAH 샘플을 각각 형성하였다. 상기 하프늄 산화막 및 상기 알루미늄 산화막은 ALD법을 사용하여 형성하였다. 상기 하프늄 산화막은 하프늄원료기체로써 HfCl4를 사용하고 산화기체로써 H2O를 사용하여 10Å의 두께를 갖도록 형성하였다. 또한, 상기 알루미늄 산화막은 알루미늄 원료기체로써 TMA(trimethylaluminum)를 사용하고 산화기체로써 H2O를 사용하여 5Å의 두께를 갖도록 형성하였다. 또한, 상기 실리콘 산질화막은 실란(SiH4) 및 N2O 를 반응기체로 사용한 CVD법에 의하여 형성하였다.
도 7a 및 도 7 b는 NMOS 및 PMOS 에서 게이트 유전막에 따른 이동도 (mobility) 특성을 각각 나타낸 그래프들이다. 도 7a 및 도 7b에 있어서, CET는 캐패시턴스로 부터 계산된 등가 산화막 두께이고, Vg는 게이트 전압, Vth는 문턱전압(threshold voltage)이며, 측정시 PMOS 및 NMOS의 폭(W)/길이(L)는 10㎛/0.1㎛이다. 또한, 이동도 특성을 살펴보기 위해서 Gm(transcon ductance)를 평가하였으며 비교를 위하여 실리콘질화막을 게이트 유전막으로 채용한 NSIO 샘플을 기준으로 하여 Gm을 도시하였다.
도 7a 및 도 7b를 참조하면, 하프늄 실리케이트막을 게이트 유전막으로 채용한 경우(HAHA, HAH)에는 상기 NSIO 샘플과 비교시 NMOS가 63%, PMOS가 73%의 Gm 값을 나타내었으나 하프늄 실리케이트막을 게이트 유전막으로 채용한 경우(HSHS, HSH)에는 상기 NSIO 샘플과 비교시 NMOS가 80%, PMOS가 95%의 Gm 값을 나타내었다. 즉, 하프늄 실리케이트막을 게이트 유전막으로 채용하고 본 발명의 실시예들에서와 같이 후처리를 수행한 경우 하프늄 알루미네이트를 게이트 유전막으로 채용한 경우보다 이동도 특성이 더 우수함을 할수 있다.
도 8은 게이트 유전막에 따른 계면 상태 밀도(interface state density;Dit) 특성을 나타낸 그래프이다. 상기 Dit 특성은 차지 펌핑 방법(charge pumping method)을 이용하여 측정하였다.
도 8을 참조하면, HSH 구조의 경우에는 Dit값이 2.5E11/eVcm2을 나타낸 반면 HAH 구조이 경우에는 6.2E11/eVcm2을 나타냈다. 즉, 하프늄 실리케이트막을 게이트 유전막으로 채용한 경우 하프늄 알루미네이트막을 게이트 유전막으로 채용한 경우 보다 우수한 계면 특성을 나타냈다.
도 9a 및 도 9b는 PMOS 및 NMOS 에서 게이트 유전막에 따른 BTI(bias temperature instability)특성을 각각 나타낸 그래프들이다. 도 9a 및 도 9b의 결과는 125℃의 열적 스트레스(thermal stress) 및 10MV/cm의 전계를 가한 상태에서 시간에 따른 문턱전압의 변화량을 도시하는 방법으로 나타내었다.
도 9a 및 도 9b를 참조하면, PMOS의 경우는 HAHA, HAH, HSHS 및 HSH 샘플 모두 NSIO 샘플과 유사한 문턱전압 변화를 보였다. 그러나, NMOS의 경우에는 HAHA 샘플 및 HAH 샘플에서 심한 문턱전압의 변화가 나타났다. 반면, HSHS 샘플 및 HSH 샘플의 경우에는 상대적으로 문턱전압의 변화가 적게 나타났다. 이러한 결과는 하프늄 알루미네이트막과 비교시 하프늄 실리케이트막이 더 적은 차지 트랩사이트 (charge trap site)를 가진다는 것을 보여준다.
상술한 바와 같이 본 발명에 의하면 ALD법을 사용하여 라미네이트 구조를 갖는 고유전막을 형성함으로써 막의 두께 및 조성의 조절이 용이해진다.
또한, 금속 유전막을 임계두께 이상으로 형성하면서도 상기 금속 유전막의 결정화로 인한 누설전류의 발생을 억제할 수 있게 된다.
또한, ALD법을 사용하여 라미네이트 구조를 갖는 고유전막을 형성함에 있어서 후처리를 통하여 막내의 불순물을 최소화할 수 있게 된다.

Claims (29)

  1. 반도체기판 상에 원자층 증착법을 사용하여 제1 유전막 및 제2 유전막으로 이루어진 적층 유전막을 형성하되, 상기 제1 유전막은 금속 유전막으로 형성되고, 상기 제2 유전막은 실리콘 산화막 또는 실리콘 산질화막으로 형성되고,
    상기 적층 유전막에 대하여 후처리를 수행하고,
    상기 적층 유전막을 형성하는 것과 상기 적층 유전막에 대한 후처리를 적어도 1회 반복하는 것을 포함하는 고유전막의 제조방법.
  2. 제 1 항에 있어서,
    상기 금속 유전막은 하프늄 산화막, 하프늄 산질화막, 지르코늄 산화막 또는 지르코늄 산질화막인 것을 특징으로 하는 고유전막의 제조방법.
  3. 제 2 항에 있어서,
    상기 금속 유전막은 하프늄 산화막인 것을 특징으로 하는 고유전막의 제조방법.
  4. 제 1 항에 있어서,
    상기 금속 유전막은 30Å이하의 두께를 갖도록 형성되는 것을 특징으로 하는 고유전막의 제조방법.
  5. 제 1 항에 있어서,
    상기 실리콘 산화막 또는 실리콘 산질화막은 30Å이하의 두께를 갖도록 형성되는 것을 특징으로 하는 고유전막의 제조방법.
  6. 제 1 항에 있어서,
    상기 적층유전막에 대한 후처리는 산화처리, 질화처리, 불활성 기체분위기에서의 열처리, 진공 분위기에서의 열처리, 수소 분위기에서의 열처리, 수소 분위기에서의 플라즈마처리 또는 이들의 조합을 통하여 수행되는 것을 특징으로 하는 고유전막의 제조방법.
  7. 제 6 항에 있어서,
    상기 산화처리는 NO, NO2 또는 O2 분위기에서의 건식산화처리, O2를 포함하는 분위기에서의 플라즈마처리, O3 분위기에서의 열처리 또는 습식 산화처리를 통하여 수행되는 것을 특징으로 하는 고유전막의 제조방법.
  8. 제 6 항에 있어서,
    상기 질화처리는 질소 플라즈마처리 또는 질소분위기에서 열처리를 통하여 수행되는 것을 특징으로 하는 고유전막의 제조방법.
  9. 제 1 항에 있어서,
    상기 적층 유전막을 형성하는 것은
    상기 반도체기판 상에 상기 금속 유전막을 형성하고,
    상기 금속 유전막 상에 상기 실리콘 산화막 또는 실리콘 산질화막을 형성하는 것을 포함하는 것을 특징으로 하는 고유전막의 제조방법.
  10. 제 9 항에 있어서,
    상기 실리콘 산화막 또는 실리콘 산질화막을 형성하기 전에 상기 금속 유전막에 대하여 후처리를 수행하는 것을 더 포함하는 고유전막의 제조방법.
  11. 제 10 항에 있어서,
    상기 금속 유전막에 대한 후처리는 산화처리, 질화처리, 불활성 기체분위기에서의 열처리, 진공 분위기에서의 열처리, 수소 분위기에서의 열처리, 수소 분위기에서의 플라즈마처리 또는 이들의 조합을 통하여 수행되는 것을 특징으로 하는 고유전막의 제조방법.
  12. 제 1 항에 있어서,
    상기 적층 유전막을 형성하는 것은
    상기 반도체기판 상에 상기 실리콘 산화막 또는 실리콘 산질화막으로 형성하고,
    상기 실리콘 산화막 또는 상기 실리콘 산질화막 상에 상기 금속 유전막을 형성하는 것을 포함하는 것을 특징으로 하는 고유전막의 제조방법.
  13. 제 12 항에 있어서,
    상기 금속 유전막을 형성하기 전에 상기 실리콘 산화막 또는 실리콘 산질화막에 대하여 후처리를 수행하는 것을 더 포함하는 고유전막의 제조방법.
  14. 제 13 항에 있어서,
    상기 실리콘 산화막 또는 실리콘 산질화막에 대한 후처리는 산화처리, 질화처리, 불활성 기체분위기에서의 열처리, 진공 분위기에서의 열처리, 수소 분위기에서의 열처리, 수소 분위기에서의 플라즈마처리 또는 이들의 조합을 통하여 수행되는 것을 특징으로 하는 고유전막의 제조방법.
  15. 삭제
  16. 삭제
  17. 삭제
  18. 반도체기판 상에 원자층 증착법을 사용하여 제1 유전막 및 제2 유전막으로 이루어진 적층 유전막을 형성하되, 상기 제1 유전막은 금속 유전막으로 형성되고, 상기 제2 유전막은 실리콘 산화막 또는 실리콘 산질화막으로 형성되고,
    상기 적층 유전막에 대하여 후처리를 수행하고,
    상기 적층 유전막을 형성하는 것과 상기 적층 유전막에 대한 후처리를 적어도 1회 반복하는 것을 포함하는 게이트 유전막의 제조방법.
  19. 제 18 항에 있어서,
    상기 금속 유전막은 하프늄 산화막인 것을 특징으로 하는 게이트 유전막의 제조방법.
  20. 제 18 항에 있어서,
    상기 금속 유전막은 30Å이하의 두께를 갖도록 형성되는 것을 특징으로 하는 게이트 유전막의 제조방법.
  21. 제 18 항에 있어서,
    상기 실리콘 산화막 또는 실리콘 산질화막은 30Å이하의 두께를 갖도록 형성되는 것을 특징으로 하는 게이트 유전막의 제조방법.
  22. 제 18 항에 있어서,
    상기 적층 유전막에 대한 후처리는 산화처리, 질화처리, 불활성 기체분위기에서의 열처리, 진공 분위기에서의 열처리, 수소 분위기에서의 열처리, 수소 분위기에서의 플라즈마처리 또는 이들의 조합을 통하여 수행되는 것을 특징으로 하는 게이트 유전막의 제조방법.
  23. 제 18 항에 있어서,
    상기 적층 유전막을 형성하는 것은
    상기 반도체기판 상에 상기 금속 유전막을 형성하고,
    상기 금속 유전막 상에 상기 실리콘 산화막 또는 실리콘 산질화막을 형성하는 것을 포함하는 것을 특징으로 하는 게이트 유전막의 제조방법.
  24. 제 23 항에 있어서,
    상기 실리콘 산화막 또는 실리콘 질화막을 형성하기 전에 상기 금속 유전막에 대하여 후처리를 수행하는 것을 더 포함하는 게이트 유전막의 제조방법.
  25. 제 24 항에 있어서,
    상기 금속 유전막에 대한 후처리는 산화처리, 질화처리, 불활성 기체분위기에서의 열처리, 진공 분위기에서의 열처리, 수소 분위기에서의 열처리, 수소 분위기에서의 플라즈마처리 또는 이들의 조합을 통하여 수행되는 것을 특징으로 하는 게이트 유전막의 제조방법.
  26. 제 18 항에 있어서,
    상기 적층 유전막을 형성하는 것은
    상기 반도체기판 상에 상기 실리콘 산화막 또는 실리콘 산질화막을 형성하고,
    상기 실리콘 산화막 또는 실리콘 산질화막 상에 상기 금속 유전막을 형성하는 것을 포함하는 것을 특징으로 하는 게이트 유전막의 제조방법.
  27. 삭제
  28. 제 26 항에 있어서,
    상기 금속 유전막을 형성하기 전에 상기 실리콘 산화막 또는 실리콘 산질화막에 대하여 후처리를 수행하는 것을 더 포함하는 게이트 유전막의 제조방법.
  29. 제 28 항에 있어서,
    상기 실리콘 산화막 또는 실리콘 산질화막에 대한 후처리는 산화처리, 질화처리, 불활성 기체분위기에서의 열처리, 진공 분위기에서의 열처리, 수소 분위기에서의 열처리, 수소 분위기에서의 플라즈마처리 또는 이들의 조합을 통하여 수행되는 것을 특징으로 하는 게이트 유전막의 제조방법.
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