KR100363082B1 - 트랜지스터 제조과정에서 이원화된 두께를 갖는 게이트 절연막형성방법 - Google Patents

트랜지스터 제조과정에서 이원화된 두께를 갖는 게이트 절연막형성방법 Download PDF

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Abstract

트랜지스터 제조 과정에서 이원화된 두께를 갖는 게이트 절연막 형성방법에 관해 개시되어 있다. 기판 상에 제1 물질막을 형성한 다음, 상기 제1 물질막의 일부를 제거하고, 상기 기판 상에 상기 일부가 제거된 제1 물질막을 덮는 제2 물질막을 형성하는 이원화된 게이트 절연막 형성 방법에 있어서, 상기 제1 및 제2 물질막 중 적어도 어느 하나를 ALD방식으로 형성하는 것을 특징으로 하는 이원화된 게이트 절연막 형성 방법을 제공한다. 이 방식으로 형성되는 상기 제1 물질막 또는 제2 물질막은 알루미늄 산화막과 같은 실리콘을 함유하지 않는 금속 산화막이다.

Description

트랜지스터 제조 과정에서 이원화된 두께를 갖는 게이트 절연막 형성방법{Method for forming a gate insulating film having a dualistic thickness in process of fabrication of a transistor}
본 발명은 반도체 장치의 제조 방법에 관한 것으로서, 자세하게는 반도체 장치의 트랜지스터 제조 과정에서 이원화된 두께를 갖는 게이트 절연막 형성 방법에 관한 것이다.
반도체 장치를 구성하는 트랜지스터는 동작 전압에 따라 저 전압 트랜지스터와 고 전압 트랜지스터로 나눌 수 있다. 이와 같은 트랜지스터들은 게이트 절연막이 두께에 의해 구분된다.
MDL(Merged Dram and Logic) 디바이스는 로직 파트와 디렘 파트로 크게 나누어 진다. 로직 파트는 논리 연산을 수행하므로 고속 동작이 필요한 반면, 디렘 파트는 주 기능이 데이터 저장 기능이다. 따라서, 디렘 파트는 동작 속도보다 데이터 저장 기능을 강화하는 것이 바람직하다. 이러한 이유로 MDL 디바이스의 경우, 로직 파트에 형성된 트랜지스터의 게이트 절연막의 두께는 디렘 파트에 형성되는 셀 트랜지스터의 게이트 절연막보다 얇게 형성하는 것이 일반적이다.
한편, MDL 디바이스에서 로직 파트에 연결된 구동 트랜지스터에는 로직 파트내에 형성되는 트랜지스터에 인가되는 전압보다 높은 전압이 인가된다. 또한, 칩의 패드 영역에 형성되는 트랜지스터는 셀 트랜지스터에 비해 고 전압이 인가된다. 이와 같이, 상대적으로 고 전압이 인가되는 트랜지스터의 게이트 절연막은 저 전압이 인가되는 트랜지스터의 게이트 절연막보다 두껍게 형성된다.
MDL 디바이스 처럼, 대 부분의 디바이스에 고 전압이 인가되는 트랜지스터와 저 전압이 인가되는 트랜지스터가 함께 형성된다. 결국, 반도체 장치를 형성함에 있어, 게이트 절연막의 두께를 이원화 할 수 있는 제조 공정이 필요하다.
이와 관련하여 종래 기술에 의한 트랜지스터 제조 과정에서 이원화된 두께를 갖는 게이트 절연막 형성 방법을 살펴본다.
도 1 내지 3은 종래 기술에 의한 트랜지스터 제조 과정에서 이원화된 두께를 갖는 게이트 절연막 형성방법을 단계별로 나타낸 도면들이다.
도 1 내지 도 3에서 (a)도는 저 전압 트랜지스터 형성영역을, (b)도는 고 전압 트랜지스터 형성영역을 나타낸다.
도 1을 참조하면, 반도체 기판(10) 상에 소정 간격으로 로코스(LOCOS)형 소자 분리 산화막(12)이 형성된다. 상기 반도체 기판(10)을 산화시켜 그 표면에 제1 게이트 산화막(14)을 성장시킨다. 제1 게이트 산화막(14)의 전면에 포토레지스트막(미도시)이 도포된다. 포토레지스트막이 패터닝되어 고 전압 트랜지스터 형성영역을 덮는 포토레지스트막 패턴(16)이 형성된다. 포토레지스트막 패턴(16)이 식각마스크로 사용되어 제1 게이트 산화막(14)의 노출된 부분이 식각된다. 이어서 포토레지스트막 패턴(16)이 제거된다. 그 결과, 도 2 (a)에 도시된 바와 같이, 저 전압 트랜지스터 형성영역에서 제1 게이트 산화막(14)이 제거된다.
도 3을 참조하면, 저 전압 트랜지스터 형성영역 상에 제2 게이트 산화막(18)이 형성되고, 고 전압 트랜지스터 형성영역 상에 제2 게이트 산화막(18)보다 두꺼운 제3 게이트 산화막(14a)이 형성된다. 이러한 결과는 포토레지스트막 패턴(16)이 제거된 결과물의 산화에 의해 반도체 기판(10)의 전면에 제2 게이트 산화막(18)이 추가되어 얻어진 것이다. 이렇게 하여 반도체 기판 상에 이원화된 두께를 갖는 게이트 절연막이 형성된다.
상술한 바와 같은 종래 기술에 의한 이원화된 두께를 갖는 게이트 절연막 형성 방법은 다음과 같은 문제점을 갖고 있다.
즉, 종래 기술에 의한 게이트 절연막 형성방법에 의하면, 이원화된 게이트 절연막은 도 3에 도시된 바와 같이 고 전압 트랜지스터 형성영역에만 제1 게이트 산화막(14)이 형성된 결과물을 산화시킴으로써 형성된다. 그런데, 이와 같은 산화 공정은 일반적으로 고온으로 진행된다. 따라서 반도체 기판(10)에 기 주입된 불순물 분포가 달라질 수 있고, 반도체 기판(10)의 표면이 식각될 우려가 있다. 특히, PMOS의 경우, BF2를 사용하여 문턱 전압 조절을 위한 이온 주입을 실시하는데, 일반적으로 낮은 이온주입 에너지로 실시되므로 불순물층의 깊이가 얕다. 이와 같은 상황에서 상기와 같은 고온 산화 공정이 추가되면, 보론 서킹(Boron sucking) 정도를 예측하기 어려워져서 문턱 전압 조절을 위한 이온주입 조건의 설정이 어려워진다.
따라서, 본 발명이 이루고자하는 기술적 과제는 상술한 종래 기술이 갖는 문제점을 해소하기 위한 것으로써, 게이트 절연막 형성전에 기판에 주입된 불순물 분포의 변화를 최소화하고 게이트 절연막의 신뢰성을 확보하여 반도체 장치의 성능을 개선시킬 수 있는 트랜지스터 제조 과정에서 이원화된 두께를 갖는 게이트 절연막 형성방법을 제공함에 있다.
도 1 내지 3은 종래 기술에 의한 트랜지스터 제조 과정에서 이원화된 두께를 갖는 게이트 절연막 형성방법을 단계별로 나타낸 도면들이다.
도 4 내지 도 10은 본 발명의 제1 실시예에 의한 트랜지스터 제조 과정에서 이원화된 두께를 갖는 게이트 절연막 형성방법을 단계별로 나타낸 도면들이다.
도 11은 본 발명의 제2 실시예에 의한 트랜지스터 제조 과정에서 이원화된 두께를 갖는 게이트 절연막 형성 방법을 나타낸 도면이다.
도 12는 Al2O3의 증착두께 변화에 따른 등가 산화막 두께의 변화를 나타낸 그래프이다.
도 13은 실리콘 산화막 및 Al2O3막으로 이루어진 물질막의 전압-전류 특성을 나타낸 그래프이다.
도 14는 실리콘 산화막 및 Al2O3막과 이들의 조합막에 대한 게이트 전압-전류 특성을 나타낸 그래프이다.
*도면의 주요 부분에 대한 부호설명*
40:기판. 42:소자 분리 산화막.
44:산화막. 48, 52:제1 및 제2 게이트 절연막.
54, 58:제1 및 제2 게이트 전극.
56:불순물 영역. 60:소자 분리 절연막.
T:트랜치.
상기 기술적 과제를 달성하기 위하여, 본 발명은 기판 상에 제1 물질막을 형성한 다음, 상기 제1 물질막의 일부를 제거하고, 상기 기판 상에 상기 일부가 제거된 제1 물질막을 덮는 제2 물질막을 형성하는 이원화된 게이트 절연막 형성 방법에 있어서, 상기 제1 및 제2 물질막 중 적어도 어느 하나를 원자층 증착(Atomic Layer Deposition 이하 'ALD'라 한다)방식으로 형성하는 것을 특징으로 하는 이원화된 게이트 절연막 형성 방법을 제공한다.
상기 제1 및 제2 물질막 중 적어도 어느 하나는 상기 ALD방식외에도 다른 방식으로 형성할 수 있다. 예컨대, 화학 기상 증착(Chemical Vapor Deposition, 이하 'CVD'라 한다)방식 또는 물리적 기상 증착(Physical Vapor Deposition 이하 'PVD'라 한다)방식으로 형성할 수도 있다.
상기 ALD방식, CVD방식 또는 PVD방식으로 형성되는 물질막은 알루미늄 산화막(Al2O3), 탄탈륨 산화막(Ta2O5), 지르코늄 산화막(ZrO2) 또는 하프늄 산화막(HfO2)으로 형성할 수 있으나, 상기 알루미늄 산화막으로 형성하는 것이 바람직하다.
상기 제1 및 제2 물질막중 상기 방식들로 형성되지 않는 물질막은퍼니스(furnace)등을 이용한 열산화 방식으로 형성되는 실리콘 산화막(SiO2) 또는 실리콘 옥시 나이트라이드막으로 형성한다.
상기 제1 및 제2 물질막 중 적어도 어느 하나의 물질막이라 함은 상기 물질막이 상기 제1 물질막이 될 수도 있고, 상기 제2 물질막이 될 수도 있으며, 상기 제1 및 제2 물질막 모두가 될 수도 있다는 것을 의미한다.
따라서, 상기 제1 및 제2 물질막 형성하는데 다양한 실시예가 있을 수 있다. 예컨대, 상기 제1 물질막을 ALD방식으로 형성하는 경우가 있을 수 있고, 상기 제2 물질막을 ALD방식으로 형성하는 경우가 있을 수 있으며, 상기 제1 및 제2 물질막 모두를 ALD방식으로 형성하는 경우가 있을 수 있다. 상기 각 경우에서 ALD방식으로 형성되는 않는 물질막은 상기 실리콘 산화막 또는 실리콘 옥시 나이트라이드막으로 형성한다.
상기 제1 물질막의 일부는 습식 또는 건식 식각할 수 있으나, 습식 식각이 바람직하다.
또한, 본 발명은 동일한 목적 달성을 위해, 반도체 장치의 트랜지스터 제조방법에 있어서, 상기 트랜지스터의 게이트 절연막은 원자층 증착 방식으로 형성하는 것을 특징으로 하는 이원화된 두께를 갖는 게이트 절연막 형성방법을 제공한다.
상기 게이트 절연막의 일부는 단층으로 형성하고, 나머지는 이중층으로 형성한다.
상기 게이트 절연막은 ALD방식외에도 CVD방식이나 PVD방식으로 형성할 수도 있다.
상기 게이트 절연막의 단층은 상기 이중층의 상층과 동시에 형성한다.
또한, 본 발명은 상기와 동일한 목적 달성을 위해, 기판 상에 제1 및 제2 트랜지스터를 형성하되, 상기 제2 트랜지스터의 게이트 절연막을 상기 제1 트랜지스터의 게이트 절연막보다 두껍게 형성하는 것을 특징으로 하는 반도체 장치의 트랜지스터 제조 방법에 있어서, 상기 제2 트랜지스터의 게이트 절연막은 적어도 실리콘을 함유하지 않는 금속 산화막(이하, 금속 산화막이라 한다)을 포함하는 물질막으로 형성한다.
상기 금속 산화막은 알루미늄 산화막, 탄탈륨 산화막(Ta2O5), 지르코늄 산화막(ZrO2) 또는 하프늄 산화막(HfO2)으로 형성한다. 이때, 상기 금속 산화막은 ALD방식, CVD방식 또는 PVD방식으로 형성할 수 있으나, 그 중에서 ALD방식으로 형성하는 것이 바람직하다.
상기 물질막은 상기 금속 산화막만으로 형성된 단일 물질막이다.
상기 물질막은 실리콘 산화막 및 실리콘 옥시 나이트라이드막중 어느 하나와 상기 금속 산화막을 조합한 복합막이다.
이와 같이, 저온 ALD방식을 적용함으로써, 게이트 절연막 형성전에 기판에 주입된 불순물 분포의 변화를 최소화 할 수 있고, 기판 표면의 식각등을 방지할 수 있다. 또한, ALD공정에서 퍼징을 충분히 실시함으로써, 게이트 절연막의 불순물 농도를 최소화하면서 초박막 게이트 절연막을 형성할 수 있다. 또한, 고 전압 트랜지스터용 게이트 절연막을 실리콘 계열의 산화막과 알루미늄 산화막과 같은 금속 산화막으로 이루어진 이중층으로 형성함으로써, 게이트 절연막의 유전막 특성 및 누설 전류 특성이 개선되어 신뢰성있는 양질의 게이트 절연막을 형성할 수 있다. 또한, PMOS에 본 발명을 적용하는 경우, 문턱 전압 조절을 위해 주입된 불순물, 예컨대 보론(B)의 서킹(sucking) 현상을 억제할 수 있으므로, 문턱 전압 조절을 위한 이온 주입 조건을 확보하는 것이 용이하다.
이하, 본 발명의 실시예에 의한 트랜지스터 제조 과정에서 이원화된 두께를 갖는 게이트 절연막 형성방법을 첨부된 도면들을 참조하여 상세하게 설명한다.
그러나 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들에 한정되는 것으로 해석되어져서는 안된다. 본 발명의 실시예는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 도면에서 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되어진 것이다. 도면상에서 동일한 부호는 동일한 요소를 지칭한다.
첨부된 도면들 중, 도 4 내지 도 10은 본 발명의 제1 실시예에 의한 트랜지스터 제조 과정에서 이원화된 두께를 갖는 게이트 절연막 형성방법을 단계별로 나타낸 도면들이고, 도 11은 본 발명의 제2 실시예에 의한 트랜지스터 제조 과정에서 이원화된 두께를 갖는 게이트 절연막 형성방법을 나타낸 도면이며, 도 12는 알루미늄 산화막(Al2O3)의 증착두께 변화에 따른 등가 산화막 두께의 변화를 나타낸 그래프이다. 또한, 도 13은 실리콘 산화막 및 알루미늄 산화막으로 이루어진 물질막의 전압-전류 특성을 나타낸 그래프이고, 도 14는 실리콘 산화막 및 알루미늄 산화막과 이들의 조합막에 대한 게이트 전압-전류 특성을 나타낸 그래프이다.
먼저 본 발명의 제1 실시예에 의한 트랜지스터 제조 과정에서 이원화된 두께를 갖는 게이트 절연막 형성 방법을 설명한다.
아래의 설명에 참조될 각 도의 (a)도는 저 전압 트랜지스터 형성영역의 단면을, (b)도는 고 전압 트랜지스터 형성영역의 단면을 각각 나타낸다.
도 4를 참조하면, 기판(40)에 필드 영역과 활성영역을 설정한다. 필드영역으로 설정된 부분에 소자 분리 산화막(42)을 형성한다. 상기 소자 분리 산화막(42)은 도시된 바와 같이 로코스형이다. 이전에 상기 기판(40)에 N웰 및 P웰 형성영역이 설정되고 이에 필요한 이온주입이 실시된다. 또한, 이 과정에서 기판에 형성되는 결함(defect)의 감소와 화이트 리본(white ribbon) 및 버즈 비크(bird's beak)를 제거하기 위해 기판을 산화시켜 상기 기판(40) 상에 희생 산화막(미도시)을 형성한다. 이후 상기 희생 산화막을 제거한다. 상기 소자 분리 산화막(42)이 형성된 기판(40)의 전면에 110Å정도의 두께로 산화막(44)을 형성한다. 상기 산화막(44)은 후속공정에서 형성될 트랜지스터의 문턱 전압 조절을 위한 도전성 불순물을 이온주입하는 공정에서 기판의 표면을 보호하는 버퍼 역할을 한다. 상기 산화막(44)은 열 산화 방식으로 형성한다. 상기 기판(40)의 전면에 이후 형성될 트랜지스터의 문턱 전압 조절을 위한 이온주입(46)을 실시한다.
도 5를 참조하면, 문턱 전압 조절을 위한 이온주입(46)을 실시한 후, 상기 기판(40)으로부터 상기 산화막(44)을 제거한다. 상기 기판(40)을 세정한다.
도 6을 참조하면, 상기 기판(40) 상에 제1 게이트 절연막(48)을 형성한다.상기 제1 게이트 절연막(48)은 실리콘 산화막(SiO2) 또는 실리콘 옥시 나이트라이드막(SiON)으로 형성한다. 실리콘 산화막으로 형성하는 경우, 상기 제1 게이트 절연막(48)은 40Å정도의 두께로 형성한다. 그리고 상기 실리콘 옥시 나이트라이드막으로 형성하는 경우, 그에 상응하는 등가 산화막 두께로 형성한다. 상기 실리콘 산화막 또는 실리콘 옥시 나이트라이드막으로 형성되는 상기 제1 게이트 절연막(48)은 산소 분위기의 퍼니스(furnace) 등을 이용한 산화방식으로 형성하는 것이 바람직하다. 상기 제1 게이트 절연막(48)은 실리콘 산화막 또는 실리콘 옥시 나이트라이드막외에 다른 절연막으로 형성할 수도 있다.
예컨대, 상기 제1 게이트 절연막(48)은 알루미늄 산화막(Al2O3), 탄탈륨 산화막(Ta2O5), 지르코늄 산화막(ZrO2) 또는 하프늄 산화막(HfO2)등과 같은 금속 산화막으로 형성할 수 있다. 이때, 상기 금속 산화막은 실리콘 산화막의 등가 산화막 두께에 맞춰 형성하는 것이 바람직하다. 또한, 상기 금속 산화막은 ALD방식으로 형성하는 것이 바람직하며, CVD방식 또는 PVD방식으로 형성할 수도 있다.
이와 같이, 상기 제1 게이트 절연막(48)은 실리콘 산화막이나 실리콘 옥시 나이트라이드막과 같은 실리콘 계열의 산화막외의 다양한 물질막으로 형성할 수 있으며, 그때 마다 다양한 형성 방법을 적용할 수 있다.
상기 ALD는 CVD처럼 화학반응을 이용하는 물질막 증착방식이지만, CVD와 다른 점은 물질막 형성에 관여하는 소오스 가스가 챔버내에 혼합되어 공급되지 않고 소오스 가스 별로 구분되어 순차적으로 공급된다는 것이다.
예컨대, ALD를 이용하여 A원소와 B원소로 구성되는 2성분 물질막을 형성하는 경우, 제1 단계는 반응 챔버에 상기 A원소를 포함하는 제1 소오스 가스를 공급하는 단계이다. 상기 제1 소오스 가스는 기판에 흡착된다. 제2 단계는 제1 퍼징 단계이다. 상기 제1 소오스 가스중에서 상기 기판에 흡착되지 않은 소오스 가스를 퍼징 가스 예컨대, 알곤(Ar)이나 질소(N2)등을 사용하여 반응 챔버 밖으로 배출한다. 제3 단계는 상기 반응 챔버에 상기 B원소를 포함하는 제2 소오스 가스를 공급하는 단계이다. 상기 제2 소오스 가스는 상기 제1 소오스 가스와 반응하게 되는데, 상기 기판의 표면은 상기 제1 소오스 가스가 흡착되어 있으므로, 상기 제1 및 제2 소오스 가스의 반응은 상기 제1 소오스 가스가 존재하는 표면에서만 일어난다. 제4 단계는 제2 퍼징 단계이다. 상기 제2 소오스 가스중에서 상기 제1 소오스 가스와 반응하지 않은 소오스 가스를 상기 반응 챔버 밖으로 배출한다. 상기 제1 및 제2 소오스 가스가 반응되면서 상기 A원소 및 B원소로 구성되는 물질막이 형성되고, 상기 제1 소오스 가스에서 A원소를 제외한 원소와 상기 제2 소오스 가스에서 상기 B원소를 제외한 원소들이 결합된 부산물이 기판의 표면으로부터 분리된다. 상기 부산물은 상기 제2 퍼징 단계에서 퍼징가스와 함께 반응챔버 밖으로 퍼징된다. 상기 제1 내지 제4 단계는 ALD의 한 싸이클을 이룬다. ALD방식은 상기 싸이클을 반복하여 박막을 형성하는 방식이다. 따라서, 상기 싸이클 수를 조절하여 형성하고자 하는 물질막을 두껍게 형성하던가 얇게 형성할 수 있다.
이와 같이, ALD방식을 이용하면, 박막을 구성하는 각 성분만으로 이루어진 층을 순차적으로 증착하는 사이에 퍼징을 실시하므로, 박막내에 불순물의 농도를최소화할 수 있다. 또한, 초박막을 형성하는 것이 가능하며, 500℃이하의 저온에서 공정이 진행되기 때문에 기판에 기 주입된 불순물 분포가 변화되는 것을 방지할 수 있다.
따라서, 상기 제1 게이트 절연막(48)을 ALD방식으로 형성하는 경우 상기 제1 게이트 절연막(48) 형성전에 상기 기판에 주입된 불순물 분포에 영향을 주지 않으면서 양질의 게이트 절연막을 원하는 두께로 형성할 수 있다.
계속해서, 상기 제1 게이트 절연막(48)이 형성되어 있는 상기 기판(40)의 전면에 감광막(미도시), 예컨대 포토레지스트막을 도포한다. 상기 감광막을 패터닝하여 저 전압 트랜지스터 형성영역으로 설정된 기판의 전면은 노출되고 고 전압 트랜지스터 형성영역으로 설정된 기판의 전면은 덮이는 감광막 패턴(50)을 형성한다. 상기 감광막 패턴(50)을 식각마스크로 사용하여 상기 제1 게이트 절연막(48)의 노출된 부분을 모두 제거한다. 이때, 상기 제1 게이트 절연막(48)의 노출된 부분은 습식식각 또는 건식식각으로 제거할 수 있으나, 기판의 손상을 고려할 때, 습식식각하여 제거하는 것이 바람직하다. 이 결과, 도 7에 도시한 바와 같이, 상기 기판(40)의 상기 저 전압 트랜지스터 형성영역으로 설정된 부분이 노출된다. 상기 감광막 패턴(50)을 제거한 후, 결과물을 세정한다.
도 8을 참조하면, 상기 제1 게이트 절연막(48)이 제거되어 표면이 노출된 상기 저 전압 트랜지스터 형성영역으로 설정된 기판(40) 상에 상기 기판(40) 상에 상기 제1 게이트 절연막을 덮는 제2 게이트 절연막(52)을 형성한다. 이 결과, 상기 저 전압 트랜지스터 형성 영역으로 설정된 기판 상에 제2 게이트 절연막(52)으로이루어진 단층 게이트 절연막이 형성되고, 상기 고 전압 트랜지스터 형성영역으로 설정된 기판 상에 상기 제1 및 제2 게이트 절연막(48, 52)으로 이루어지는 이중층의 게이트 절연막이 형성된다. 다시 말하면, 상기 기판의 저 전압 트랜지스터 형성 영역 상에 제1 두께의 단층 게이트 절연막이 형성되고 상기 고 전압 트랜지스터 형성영역 상에 제2 두께의 이중층 게이트 절연막이 형성된다.
상기 제2 게이트 절연막(52)은 열 산화 방식을 이용한 실리콘 계열의 산화막, 예컨대 실리콘 산화막 또는 실리콘 옥시 나이트라이드막으로 형성할 수 있다. 이때, 상기 제2 게이트 절연막(52)은 퍼니스나 다른 열 산화막 형성 장치를 이용하여 형성한다. 그러나, 500℃이하, 바람직하게는 250℃∼400℃에서 상기 실리콘 계열의 산화막을 구성하는 원소를 포함하는 소오스 가스들이 기상 상태로 존재하는 경우, ALD방식 형성하는 것이 바람직할 것이다.
상기 제2 게이트 절연막(52)은 적어도 알루미늄 산화막(Al2O3), 탄탈륨 산화막(Ta2O5), 지르코늄 산화막(ZrO2) 또는 하프늄 산화막(HfO2)등과 같은 금속 산화막을 포함하는 물질막으로 형성할 수도 있다. 이때, 상기 제2 게이트 절연막(52)은 CVD방식, PVD방식 또는 ALD방식으로 형성할 수 있으나, 두께 조절 및 저 농도로 불순물을 포함하는 양질의 게이트 절연막 확보 차원에서 ALD방식으로 형성하는 것이 바람직하다. 이 경우, 공정 온도는 500℃이하, 바람직하게는 250℃∼400℃를 유지한다. 상기 제2 게이트 절연막(52)을 ALD방식을 이용하여 상기 금속 산화막중에서 알루미늄 산화막으로 형성하는 경우, 65Å정도의 두께로 형성하는 것이 바람직하다.
결론적으로 상기 제2 게이트 절연막(52)은 상기 실리콘 계열의 산화막을 비롯해서 상기 금속 산화막등과 같은 다양한 물질막으로 형성할 수 있고, 그 형성 방법도 물질막에 따라 다양화 할 수 있다.
도 12를 참조하면, 제1 그래프(G1)는 알루미늄 산화막의 두께 변화에 따른 등가 산화막의 변화를 나타내는데, 상기 알루미늄 산화막의 두께가 65Å정도일 때 그 등가 산화막 두께는 30Å정도임을 알 수 있다.
상기 제2 게이트 절연막(52)의 두께는 사용되는 물질막이나 사용되는 트랜지스터의 용도에 따라 달라질 수 있다. 예컨대, 상기 제2 게이트 절연막(52)이 실리콘 산화막으로 형성되는 경우, 그 두께는 30Å정도가 될 것이다.
도 9를 참조하면, 상기 제2 게이트 절연막(52)의 상기 저 전압 트랜지스터 형성 영역으로 설정된 기판을 덮고 있는 영역 상에 제1 게이트 전극(54)을 형성하고, 소자 분리 산화막(42) 사이의 기판에 소오스 및 드레인 영역으로 이용되는 불순물 영역(56)을 형성하여 제1 트랜지스터를 형성한다. 상기 제1 트랜지스터의 게이트 절연막은 실리콘 계열의 산화막 또는 ALD방식, CVD방식 또는 PVD방식으로 형성되는 금속 산화막인데, 이는 상기 제1 트랜지스터의 게이트 절연막이 상기 제2 게이트 절연막(52)이기 때문이다. 상기 기판의 고 전압 트랜지스터 형성영역에서 상기 제2 게이트 절연막(52) 상에 제2 게이트 전극(58)을 형성한다. 상기 제1 게이트 전극(54)은 이때 형성된다. 상기 제2 게이트 전극(58)을 형성한 후, 소자 분리 산화막(42) 사이의 기판에 상기 불순물 영역(56)을 형성한다. 이렇게 해서, 상기기판의 고 전압 트랜지스터 형성영역 상에 제2 트랜지스터가 형성된다. 결국, 상기 기판(40) 상의 두 영역, 예컨대 로직 파트와 DRAM파트 또는 로직 파트와 구동 트랜지스터 영역 각각에 등가 산화막 두께가 30Å정도인 게이트 절연막을 구비하는 제1 트랜지스터와 등가 산화막 두께가 70Å정도인 게이트 절연막을 구비하는 제2 트랜지스터가 형성된다. 상기 제2 트랜지스터의 게이트 절연막은 상기 제1 및 제2 게이트 절연막(48, 52)으로 이루어진 복합막이므로, 적어도 금속 산화막을 포함하는 물질막이다. 곧, 상기 제2 트랜지스터의 게이트 절연막은 상기 금속 산화막만으로 형성된 물질막이거나, 하층이 실리콘 계열 산화막이고 상층이 상기 금속 산화막인 복합막이거나, 하층이 상기 금속 산화막이고 상층이 상기 실리콘 계열 산화막인 복합막이다.
다음은 본 발명의 제2 실시예에 의한 트랜지스터 제조 과정에서 이원화된 두께를 갖는 게이트 절연막 형성방법을 설명한다.
제2 실시예는 로코스형외의 다른 형태의 소자 분리 산화막에 본 발명을 적용한 경우이다.
도 10을 참조하면, 기판(40)에 로코스형 소자 분리 산화막(도 4의 42)을 형성하는 것이 아니라 트랜치(T)를 형성한 다음, 상기 트랜치(T)에 소자분리 절연막(60)을 채워서 트랜치형 소자 분리 절연막을 형성한다. 이후 제1 실시예에 따라, 상기 기판(40)의 저 전압 트랜지스터 형성영역 상에 제2 게이트 절연막(52)으로 이루어지는 제1 게이트 절연막과 고 전압 트랜지스터 형성영역 상에 제1 및 제2 게이트 절연막(48, 52)로 이루어지는 상기 제1 두께보다 두꺼운 제2 두께를 갖는 게이트 절연막을 형성한다.
또한, 도 11에 도시한 바와 같이, 상기 제2 게이트 절연막(52)의 상기 저 전압 트랜지스터 형성영역, 예컨대 로직 파트를 덮는 영역 및 상기 고 전압 트랜지스터 형성영역, 예컨대 구동 트랜지스터 형성영역을 덮는 영역 상에 각각 제1 및 제2 게이트 전극(54, 58)을 형성한 후, 상기 트랜치형 소자 분리 산화막(60) 사이에 불순물 영역(56)을 형성한다. 이 과정은 제1 실시예를 따른다. 이렇게 함으로써, 제1 실시예와 마찬가지로 상기 각 영역에 게이트 절연막의 두께가 이원화된 제1 및 제2 트랜지스터가 형성된다.
도 13 및 도 14를 참조하면, 알루미늄 산화막(Al2O3)으로 형성된 단일 물질막 및 실리콘 산화막과 알루미늄 산화막으로 이루어진 이중층 물질막의 실리콘 산화막에 대한 전기적 특성을 알 수 있다.
먼저, 도 13은 실리콘 산화막 상에 알루미늄 산화막이 증착된 물질막의 전류-전압 특성 곡선을 나타낸 것으로, 상기 실리콘 산화막은 20Å정도의 두께로 형성하고, 상기 알루미늄 산화막은 55Å정도의 두께로 형성한다. 도 13을 참조하면, 전압이 +4V에서 -3V까지 변화하는 동안에 전류값은 0.2에서 1.0까지 변하지만, 동일한 경로를 따라 변하는 것을 알 수 있다. 이것은 실리콘 산화막과 알루미늄 산화막으로 이루어진 물질막이 이력곡선(hysterisis)을 나타내지 않는다는 것을 의미하는 것으로 상기 물질막이 안정된 유전막이라는 것을 의미한다.
또한, 도 14는 게이트 절연막이 실리콘 산화막일 때와 알루미늄 산화막일 때와 실리콘 산화막과 알루미늄 산화막으로 이루어진 물질막일 때 게이트 전압-전류특성을 나타낸 것으로써, 가로 축은 전기장을, 세로 축은 누설 전류를 각각 나타낸다. 또한, 제2 내지 제6 그래프(G2, G3, G4, G5, G6)는 각각 상기 게이트 절연막이 실리콘 산화막, 알루미늄 산화막, 실리콘 산화막과 알루미늄 산화막으로 이루어진 이중막, 자외선-오존(UV-O3)으로 형성된 버퍼층과 알루미늄 산화막으로 이루어진 이중막 및 RTO(Rapid Thermal Oxidation)방식으로 형성된 실리콘 산화막과 알루미늄 산화막으로 이루어진 이중막에 대한 게이트 전류-전압 특성을 나타내는 그래프들이다. 이를 참조하면, 동일 전기장에서 실리콘 산화막에 비해 알루미늄 산화막이 누설 전류 특성이 우수함을 알 수 있다. 즉, 알루미늄 산화막의 누설 전류가 작다.
이와 같이, 실리콘 산화막과 알루미늄 산화막으로 이루어진 이중층의 게이트 절연막은 유전적으로 안정하면서 누설절류 특성이 우수하여 신뢰성이 있는 양질의 게이트 절연막임을 알 수 있다. 따라서, 상기 제1 및 제2 게이트 절연막을 각각 구비하는 상기 제1 및 제2 트랜지스터의 전기적 특성도 개선된다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기 보다, 바람직한 실시예의 예시로서 해석되어야 한다. 예들 들어 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 상기 제2 게이트 절연막을 실리콘 산화막 또는 실리콘 옥시 나이트라이드막과 알루미늄 산화막으로 이루어지는 제2 게이트 절연막을 형성할 수도 있지만, 알루미늄 산화막으로 형성할 수도 있을 것이다. 이때, 그 형성방식으로는 상기한 ALD방식을 이용하거나 CVD나 PVD와 같은 다른 방식을 이용할 수도 있을 것이다. 또한, 본 발명의 실시예에 의한 이원화된 두께의 게이트 절연막 형성 방법을 트랜지스터 형성공정 뿐만 아니라 다른 공정에도 적용할 수 있을 것이다. 예컨대, 트랜지스터 형성후의 후속 공정에서 영역별로 두께가 다른 물질막을 형성하는데 적용할 수 있을 것이다. 이때, 상기 물질막의 형성 조건은 상기 게이트 절연막을 형성할 때보다 완화될 수 있으므로, 그 형성 방식을 ALD방식으로 한정할 필요는 없을 것이다. 이러한 이유로 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
상술한 바와 같이, 본 발명의 실시예에 의한 이원화된 두께를 갖는 게이트 절연막 형성 방법에서 상기 제1 및 제2 게이트 절연막중 적어도 어느 하나를 ALD방식으로 형성한다. ALD방식은 저온(예컨대, 500℃ 이하) 공정이므로, 게이트 절연막 형성전에 기판에 주입된 불순물 분포의 변화를 최소화 할 수 있고, 기판 표면의 식각을 방지할 수 있다. 아울러, 완전한 퍼징으로 초박막 게이트 절연막 형성과 함께 상기 게이트 절연막에 포함되는 불순물 농도를 최소화 할 수 있다.
또한, 도 13 및 도 14에 도시한 바와 같이 게이트 절연막을 실리콘 산화막과 ALD방식으로 형성된 알루미늄 산화막으로 구성되는 이중층으로 형성함으로써, 그 유전막 특성 및 누설 전류 특성이 개선된다. 따라서, 신뢰성있는 양질의 게이트 절연막을 형성할 수 있다.
특히, PMOS의 경우, ALD방식으로 게이트 절연막을 형성함으로써, 문턱 전압 조절을 위해 주입된 불순물, 예컨대 보론(B)의 서킹(sucking) 현상을 억제할 수 있다. 곧, 게이트 절연막 형성과정에서 문턱전압 조절을 위해 주입된 불순물이 어느정도 서킹되는지를 예측할 수 있다. 따라서, 문턱 전압 조절을 위한 이온 주입 과정에서 이점을 고려함으로써, 이온 주입 조건을 확보하기 용이한 잇점이 있다.

Claims (16)

  1. 기판 상에 제1 물질막을 형성하는 단계;
    상기 제1 물질막의 일부를 제거하는 단계; 및
    상기 기판 상에 상기 일부가 제거된 제1 물질막을 덮는 제2 물질막을 형성하 는 단계를 포함하는 이원화된 게이트 절연막 형성 방법에 있어서,
    상기 제1 및 제2 물질막 중 적어도 어느 하나를 원자층 증착(ALD)방식으로 형성하는 것을 특징으로 하는 이원화된 게이트 절연막 형성 방법.
  2. 제 1 항에 있어서, 상기 제2 물질막을 ALD방식으로 형성하는 것을 특징으로 하는 이원화된 게이트 절연막 형성 방법.
  3. 제 1 항에 있어서, 제1 물질막은 실리콘 산화막 또는 실리콘 옥시 나이트라이드막으로 형성하고, 상기 제2 물질막은 알루미늄 산화막(Al2O3), 탄탈륨 산화막(Ta2O5), 지르코늄 산화막(ZrO2) 또는 하프늄 산화막(HfO2)으로 형성하는 것을 특징으로 하는 게이트 절연막 형성방법.
  4. 제 1 항에 있어서, 상기 제1 물질막을 ALD방식으로 형성하는 것을 특징으로 하는 이원화된 게이트 절연막 형성 방법.
  5. 제 4 항에 있어서, 상기 제1 물질막은 알루미늄 산화막(Al2O3), 탄탈륨 산화막(Ta2O5), 지르코늄 산화막(ZrO2) 또는 하프늄 산화막(HfO2)으로 형성하고, 상기 제2 물질막은 실리콘 산화막 또는 실리콘 옥시 나이트라이드막으로 형성하는 것을 특징으로 하는 게이트 절연막 형성방법.
  6. 제 1 항에 있어서, 상기 제1 및 제2 물질막 모두를 ALD방식으로 형성하는 것을 특징으로 하는 이원화된 게이트 절연막 형성 방법.
  7. 제 1 항에 있어서, 상기 제1 물질막의 일부는 습식 식각으로 제거하는 것을 특징으로 하는 이원화된 두께를 갖는 게이트 절연막 형성방법.
  8. 저 전압 및 고 전압 트랜지스터를 포함하는 반도체 장치의 트랜지스터 형성 방법에 있어서,
    상기 저 전압 트랜지스터의 게이트 절연막은 단층으로, 상기 고 전압 트랜지스터의 게이트 절연막은 이중층으로 각각 형성하되, 상기 단층 및 이중층 중 적어도 어느 하나의 층은 원자층 증착 방식으로 형성하는 것을 특징으로 하는 트랜지스터 형성 방법.
  9. 삭제
  10. 제 8 항에 있어서, 상기 단층 또는 상기 이중층을 구성하는 어느 한 층은 알루미늄 산화막(Al2O3), 탄탈륨 산화막(Ta2O5), 지르코늄 산화막(ZrO2) 또는 하프늄 산화막(HfO2)으로 형성하는 것을 특징으로 하는 트랜지스터 제조 방법.
  11. 제 8 항에 있어서, 상기 단층은 상기 이중층의 상층과 동시에 형성하는 것을 특징으로 하는 이원화된 두께를 갖는 트랜지스터 형성방법.
  12. 기판 상에 제1 및 제2 트랜지스터를 형성하되, 상기 제2 트랜지스터의 게이트 절연막을 상기 제1 트랜지스터의 게이트 절연막보다 두껍게 형성하는 것을 특징으로 하는 반도체 장치의 트랜지스터 제조 방법에 있어서,
    상기 제2 트랜지스터의 게이트 절연막은 적어도 금속 산화막을 포함하는 물질막으로 형성하는 것을 특징으로 하는 이원화된 두께를 갖는 게이트 절연막 형성방법.
  13. 제 12 항에 있어서, 상기 금속 산화막은 알루미늄 산화막, 탄탈륨 산화막(Ta2O5), 지르코늄 산화막(ZrO2) 또는 하프늄 산화막(HfO2)인 것을 특징으로하는 이원화된 두께를 갖는 게이트 절연막 형성방법.
  14. 제 12 항에 있어서, 상기 금속 산화막은 ALD방식, CVD방식 또는 PVD방식으로 형성하는 것을 특징으로 하는 이원화된 두께를 갖는 게이트 절연막 형성방법.
  15. 제 12 항에 있어서, 상기 물질막은 상기 금속 산화막만으로 형성된 단일막인 것을 특징으로 하는 이원화된 두께를 갖는 게이트 절연막 형성방법.
  16. 제 12 항에 있어서, 상기 물질막은 실리콘 산화막 및 실리콘 옥시 나이트라이드막 중 어느 하나와 상기 금속 산화막이 조합된 복합막인 것을 특징으로 하는 이원화된 두께를 갖는 게이트 절연막 형성방법.
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