KR20070013724A - 반도체 소자의 게이트 구조물 형성 방법 - Google Patents

반도체 소자의 게이트 구조물 형성 방법 Download PDF

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Abstract

반도체 소자의 게이트 구조물 형성 방법에서, 고전압 영역과 저전압 영역으로 구분되는 반도체 기판 상에 실리콘 산화막을 형성한다. 상기 저전압 영역의 기판 상에 존재하는 상기 실리콘 산화막을 제거하여 실리콘 산화물로 이루어진 제1 게이트 절연막을 형성한다. 상기 제1 게이트 절연막이 형성된 기판 상에 금속 산화물로 이루어진 박막을 형성한 후 제1 게이트 절연막 상에 존재하는 박막을 제거하여 금속 산화물로 이루어진 제2 게이트 절연막을 형성한다. 상기 제1 게이트 절연막 및 제2 게이트 절연막 상에 실질적으로 균일한 두께를 갖는 도전막을 형성한 후 식각마스크에 노출된 결과물을 패터닝한다. 그 결과 제1 게이트 절연막 패턴과 제1 게이트 전극을 포함하는 제1 게이트 구조물을 형성되고, 제2 게이트 절연막 패턴과 제2 게이트 전극을 포함하는 제2 게이트 구조물이 형성된다.

Description

반도체 소자의 게이트 구조물 형성 방법{METHOD OF FORMING A GATE STRUCTURE OF A SEMICONDUCTOR DEVICE}
도 1은 종래 기술에 따른 게이트 절연막 형성 방법을 나타내는 단면도이다.
도 2 내지 도 10은 본 발명의 일 실시예에 따른 반도체 소자의 게이트 구조물 형성 방법을 나타내는 공정 단면도들이다.
* 도면의 주요부분에 대한 부호의 설명 *
100 : 기판 110 : 소자분리막
120 : 게이트 산화막 120a : 제1 게이트 절연막
120b : 제1 게이트 절연막 패턴 130 : 제1 포토레지스트 패턴
140 : 박막 140a : 제2 게이트 절연막
140b : 제2 게이트 절연막 패턴 150 : 제2 포토레지스트 패턴
160 : 도전막 160a : 게이트 전극
170 : 제1 게이트 구조물 175 : 제2 게이트 전극
180 : 스페이서
본 발명은 반도체 소자 제조 방법에 관한 것으로, 보다 상세하게는 서로 다른 두께를 갖는 게이트 절연막을 포함하는 반도체 소자의 게이트 구조물 형성 방법에 관한 것이다.
반도체 메모리 소자는 DRAM(dynamic random access memory) 및 SRAM(static random access memory)과 같이 시간이 지남에 따라 데이터를 잃어버리는 휘발성(volatile)이면서 데이터의 입·출력이 빠른 RAM 제품과, 한번 데이터를 입력하면 그 상태를 유지할 수 있지만 데이터의 입·출력이 느린 ROM(read only memory) 제품으로 크게 구분할 수 있다.
상기 반도체 소자는 고전압이 인가되는 고전압 영역과 상기 고전압 보다 상대적으로 낮은 전압이 인가되는 저전압 영역을 포함한다. 상기 고전압 영역에 형성되는 제1 트랜지스터의 제1 게이트 산화막에 고전압이 인가는 관계로 인해 상대적으로 두꺼운 제1 두께를 갖는 게이트 산화막이 요구된다. 반면에 저전압 영역에 형성되는 제 2 트랜지스터의 게이트 산화막에는 저 전압이 인가되는 관계로 상기 제1 두께보다 낮은 제2 두께를 갖는 게이트 산화막이 요구된다. 즉, 상기 반도체 소자는 각각의 목적에 모두 부합되는 반도체 소자를 제조하기 위해서는 게이트 산화막의 두께가 서로 다른 이중 게이트 구조로 가져야 한다. 상기와 같이 제2 두께를 갖는 게이트 산화막은 게이트 전극의 폴리실리콘막에 도핑된 불순물이 통과됨으로 인해 셀-문턱전압을 변화시키는 문제를 초래한다.
상기와 같은 문제점을 방지하기 위해 도 1에 도시된 바와 같이 고전압 영역(HV)에 해당하는 기판(10)에는 제1 두께를 갖는 게이트 산화막(20)을 게이트 절연 막으로 사용하고, 저전압 영역(LV)에 해당하는 기판(10)에서는 제1 두께보다 얇은 제2 두께를 갖는 금속산화물로 이루어진 박막(30)을 제2 게이트 절연막으로 사용하였다. 이때, 상기 고전압 영역(HV)의 게이트 산화막(20)막 상에는 고 유전율을 갖는 박막(30)이 더 형성되어 있다.
상기 고전압 영역(HV)의 게이트 산화막 상에 형성된 상기 박막(30)은 상기 게이트 산화막(20)보다 고정 전하와 인터페이스 트랩 밀도를 증가시키는 특성을 갖기 때문에 고전압 영역이 인가되는 트랜지스터의 특성을 열화시키는 문제점을 초래한다. 따라서, 상기 고전압 영역(HV) 상에 형성된 상기 박막(30)을 제거함으로써 반도체 소자의 특성을 개선시킬 필요가 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은 반도체 소자에 필요한 안정된 특성을 갖는 게이트 절연막을 포함하는 반도체 소자의 게이트 구조물의 형성 방법을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명의 일 실시예에 따른 반도체 소자의 게이트 구조물 형성 방법은, 고전압 영역과 저전압 영역으로 구분되는 반도체 기판 상에 실리콘 산화막을 형성한다. 상기 저전압 영역의 기판 상에 존재하는 상기 실리콘 산화막을 선택적으로 제거하여 상기 고전압 영역의 기판 상에 존재하고, 실리콘 산화물로 이루어진 제1 게이트 절연막을 형성한다. 상기 제1 게이트 절연막이 형성된 기판 상에 금속 산화물로 이루어진 박막을 형성한다. 상기 제1 게이트 절연 막 상에 존재하는 박막을 선택적으로 제거하여 상기 고전압 영역의 기판 상에 존재하고, 금속 산화물로 이루어진 제2 게이트 절연막을 형성한다. 상기 제1 게이트 절연막 및 제2 게이트 절연막 상에 실질적으로 균일한 두께를 갖는 도전막을 형성한다. 식각 마스크를 적용하여 상기 결과물을 패터닝한다. 그 결과 상기 고전압 영역의 기판 상에 제1 게이트 절연막 패턴과 제1 게이트 전극을 포함하는 제1 게이트 구조물이 형성되고, 이와 동시에 상기 저전압 영역의 기판 상에 제2 게이트 절연막 패턴과 제2 게이트 전극을 포함하는 제2 게이트 구조물이 형성된다.
상기 반도체 장치의 게이트 구조물의 제조에 있어서, 상기 박막을 형성한 후 상기 저전압 영역의 박막을 덮는 포토레지스트 패턴을 더 형성할 수 있다.
상기 제2 게이트 절연막은 상기 하프늄 금속이 용해된 불산 수용액을 이용하여 상기 박막을 습식 식각함으로서 형성할 수 있다.
상기 제2 게이트 절연막은 HfO2, ZrO2, HfAlO, HfSiO, HfSiON, ZrSiO 및 ZrSiON으로 이루어진 군으로부터 선택된 적어도 어느 하나의 금속 산화물을 포함한다. 상기 제1 게이트 절연막은 제1 두께를 갖고, 상기 제2 게이트 절연막은 상기 제1 두께 보다 낮은 제2 두께를 갖는 것이 바람직하다.
상술한 바와 같은 본 발명에 따르면 상기 고전압 영역의 제1 게이트 절연막 상에 존재하는 금속 산화물로 이루어진 박막을 선택적으로 제거함으로서는 상기 고전압 영역을 이용하는 반도체 소자의 특성 및 신뢰도를 향상시킬 수 있다.
이하, 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다.
도 2 내지 도 10은 본 발명의 일 실시예에 따른 반도체 소자의 게이트 구조물 형성 방법을 나타내는 공정 단면도들이다.
도 2를 참조하면, 고전압 영역(HV)과 저전압 영역(LV)으로 구분되는 반도체 기판(100)에 소자분리막(110)을 형성하여 액티브 영역과 필드 영역을 정의한다.
상기 고전압 영역은 상기 저전압 영역의 제2 게이트 절연막(미도시)에 인가되는 전압보다 상대적으로 높은 전압이 인가되는 영역이고, 상기 저전압 영역은 상기 고전압 영역의 제1 게이트 절연막에 인가되는 전압보다 상대적으로 낮은 전압이 인가되는 영역이다.
일 예로, 상기 고전압 영역(HV)이 PMOS로 이용되는 경우 상기 저전압 영역(LV)은 NMOS로 이용될 수 있고, 이와 반대로 상기 고전압 영역(HV)이 NMOS로 이용되는 경우 상기 저전압 영역(LV)은 PMOS로 이용될 수 있다.
상기 소자분리막(110)은 로코스(LOCal Oxidation of Silicon; LOCOS) 또는 쉘로우 트렌치 소자 분리(Shallow Trench Isolation) 공정을 수행하여 상기 기판(100)에 형성될 수 있다.
상기 소자분리막(10)을 형성하기 위한 쉘로우 트렌치 소자 분리 공정은 상기 기판(100)에 트렌치를 형성하기 위해 기판 상에 하드 마스크 패턴을 형성한 후 상기 하드마스크 패턴에 노출된 기판을 건식 또는 습식 식각한다. 이어서, 상기 트렌치를 채우도록 산화막을 증착한 후 상기 산화막의 상면을 에치백(etch back) 또는 화학 기계적 연마(chemical mechanical polishing; CMP)법으로 식각한다. 이로 인해 상기 트렌치의 내부에는 소자분리막(110)이 형성된다.
이어서, 상기 소자분리막(110)이 형성된 상기 기판(100) 상에 제1 두께를 갖는 게이트 산화막(120)을 형성한다. 상기 게이트 산화막(120)은 실리콘 산화물(SiO2) 또는 실리콘 산질화물(SiOxNy(x, y = 0.03~3, x, y는 유리수))을 포함한다. 상기 게이트 산화막(120)은 상기 실리콘 산화물 또는 실리콘 산질화물의 단일막 또는 상기 막들이 적층된 복합막으로 형성될 수 있다.
상기 게이트 산화막(120)은 습식 산화공정 또는 열 산화 공정을 수행하여 형성할 수 있다. 상기 열 산화공정으로 상기 게이트 산화막을 형성하기 위해서는 게이트 산화막을 형성하기 위한 기판(100)을 650℃로 예열된 반응로에 로딩한다. 이때, 질소 분위기로 퍼지 공정을 실시하여 상기 반응로 내부를 오염으로부터 방지한다. 이어서, 상기 반응로의 내부의 온도를 약 5℃의 온도 기울기로 산화 온도까지 상기 반응로 내부의 온도를 상승시킨 후 산소 가스를 제공하여 상기 기판으로 표면을 산화시킨다. 이때, 상기 산화 온도는 750 내지 800℃ 정도이다.
도 3을 참조하면, 상기 고전압 영역의 기판(100)상에 형성된 제1 포토레지스트 패턴(130)을 형성한다. 상기 제1 포토레지스트 패턴(130)은 상기 저전압 영역 (LV) 상의 상기 게이트 산화막(120)을 제거하기 위해 상기 저전압 영역에 존재하는 게이트 산화막을 선태적으로 노출시키는 식각 마스크이다.
도 4를 참조하면, 상기 고전압 영역의 기판(100)상에만 선택적으로 존재하는 제1 게이트 절연막을 형성한다.
구체적으로, 상기 제1 포토레지스트 패턴(130)을 마스크로 이용하여 노출된 상기 게이트 산화막(120)을 선택적으로 식각하여 상기 저전압 영역(LV)의 기판 상에 존재하는 상기 게이트 산화막(120)을 제거한다. 이에 따라, 상기 저전압 영역(LV)의 기판 상에 존재하는 상기 게이트 산화막(120)이 제거됨으로 인해 상기 고전압 영역(HV)의 기판 상에는 게이트 산화막 패턴으로 이루어진 제1 게이트 절연막(120a)이 형성된다. 상기 제1 게이트 절연막(120)은 제1 두께를 갖는다. 이후, 플라즈마 에싱 및 세정 공정을 수행하여 상기 제1 포토레지스트 패턴을 제거한다.
도 5를 참조하면, 상기 고전압 영역(HV) 상의 제1 게이트 절연막(120a)과 상기 저전압 영역(LV)의 기판(100) 상에 금속산화물로 이루어지고, 고유전율을 갖는 박막(140)을 형성한다.
구체적으로 상기 박막은(140)은 Hf 또는 Zr을 포함하는 금속산화물을 포함한다. 상기 산화물의 예로서는 HfO2, ZrO2, HfAlO, HfSiO, HfSiON, ZrSiO, ZrSiON 등을 들 수 있다. 상기 박막(140)은 상기 산화물들로부터 선택되는 어느 하나의 물질로 이루어진 단일막 또는 상기 막들이 적층된 복합막으로 형성될 수 있다.
일 예로, 상기 산화물 중에서 하프늄-실리콘-산화물로 이루어지는 상기 박막 (140)의 형성 방법에 관하여 개략적으로 살펴보면, 상기 박막(140)은 화학기상 증착법 또는 원자층 증착법에 의해 형성될 수 있다.
상기 화학기상 증착법에 의해 상기 박막(140)을 형성하는 경우에는, 상기 화학기상 증착은 하프늄 소스 물질과 실리콘 소스 물질 및 산소 소스 물질을 사용하고 약 400 내지 500℃의 온도와 약 1 내지 5Torr의 압력의 공정 조건에서 이루어진다. 상기 하프늄 소스 물질의 예로서는 HfCl4 등을 들 수 있고, 상기 실리콘 소스 물질의 예로서는 SiH2Cl2(DCS), SiH4 또는 이들의 혼합물 등을 들 수 있고, 상기 산소 소스 물질의 예로서는 O2, O3, 산소 라디칼 등을 들 수 있다.
다른 예로, 상기 원자층 증착법을 수행하여 상기 박막(140)을 형성하는 경우에는, 상기 원자층 증착법은 하프늄 소스 물질과 실리콘 소스 물질 및 산소 소스 물질을 사용하고, 약 150 내지 500℃의 온도와 약 0.1 내지 5Torr 압력의 공정 조건에서 수행된다. 특히, 상기 원자층 증착에서는 증착과 정화(purging)를 반복적으로 실시함으로써 원하는 두께를 갖는 상기 박막(140)을 용이하게 획득할 수 있다. 또한, 상기 원자층 증착의 경우에는 저온 공정이 가능하고, 우수한 스텝 커버리지를 얻을 수 있고, 두께 제어가 용이하다.
그리고, 상기 원자층 증착법에서 사용할 수 있는 하프늄 소스 물질의 예로서는 Hf(OtBu)4, Hf(NEtMe)4, Hf(MMP)4, Hf(NEt2)4, Hf(NMe2) 등과 같은 금속 유기 전구체를 들 수 있고, 상기 실리콘 소스 물질의 예로서는 TDMAS(tetrakis dimethyl amino silicon) 등을 들 수 있고, 상기 산소 소스 물질의 예로서는 H2O, H2O2, O3, O2 플라즈마 등을 들 수 있다.
또한, 상기 박막(140)을 보다 치밀한 구조로 형성하기 위하여 상기 하프늄-실리콘-산화물에 질소를 더 포함시킬 수 있다. 따라서, 본 실시예에서는 상기 박막(140)을 형성한 후, 상기 박막(140)을 질화 분위기에서 열처리하는 공정을 더 수행할 수 있다.
도 6을 참조하면, 상기 저전압 영역의 박막(140)상에 제2 포토레지스트 패턴(150)을 형성한다. 구체적으로 상기 제2 포토레지스트 패턴(150)은 상기 고전압 영역(HV) 의 상기 게이트 절연막(120a) 상에 존재하는 박막(140)을 제거하기 위해 상기 고전압 영역에 존재하는 박막을 선택적으로 노출시키는 식각 마스크이다.
도 7을 참조하면, 상기 제2 포토레지스트 패턴(150)에 노출된 박막을 식각하여 상기 저전압 영역(LV)의 기판 상에만 존재하는 제2 게이트 절연막(140a)을 형성한다.
구체적으로, 상기 제2 포토레지스트 패턴(150)을 식각 마스크로 이용하여 노출된 상기 박막(140)을 습식 식각하여 상기 고전압 영역(HV)상에 존재하는 상기 박막(140)을 선택적으로 제거한다. 이에 따라, 상기 고전압 영역(HV)의 제1 게이트 절연막 상에 존재하는 박막(140)이 제거됨으로 인해 상기 저전압 영역(LV)의 기판 상에는 박막 패턴으로 이루어진 제2 게이트 절연막(140a)이 형성된다. 상기 제2 게이트 절연막(140a)은 제2 두께를 갖는다. 이후, 플라즈마 에싱 및 세정 공정을 수 행함으로써 상기 제2 포토레지스트 패턴은 제거된다.
상기 습식 식각은 상기 고전압 영역(HV)의 상기 박막(140)과 상기 제1 게이트 절연막(120a)과의 식각 선택비를 이용한다. 상기 습식 식각은 하프늄 금속을 포함하는 불화수소 수용액을 이용하여 수행하는 것이 바람직하다.
이로 인해, 상기 제1 게이트 절연막(120a) 상에 존재하는 고 유전율의 박막이 선택적으로 제거됨으로 인해 상기 고전압 영역에 형성되는 트랜지스터의 특성 및 신뢰도를 향상시킬 수 있다.
도 8을 참조하면, 상기 고전압 영역(HV) 및 저전압 영역(LV)을 구분되는 기판 상에 형성되어 있는 제1 게이트 절연막(120a)과 제2 게이트 절연막(140a) 상에 게이트용 도전막(160)을 형성한다.
구체적으로, 상기 제1 게이트 절연막은 상기 고전압 영역에 해당하는 기판 상에 형성되고, 제1 두께를 갖으며, 실리콘 산화물로 이루어진다. 상기 제2 게이트 절연막은 상기 저접압 영역(LV)에 해당하는 기판 상에 형성되고, 제1 두께보다 얇은 제2 두께를 갖고, 고유전율의 금속산화물로 이루진다. 상기 도전막(160)은 다양한 물질로 이루어질 수 있지만, 본 실시예에 의하면, 상기 도전막(160)은 폴리실리콘으로 형성하는 것이 바람직하다.
상기 폴리실리콘으로 이루어진 도전막(160)은 화학기상 증착에 의해 형성할 수 있다. 구체적으로, 상기 화학기상 증착에서는 실란(SiH4)을 소스 가스로 사용하고, 약 600 내지 650℃의 온도와 약 25 내지 150Pa의 압력의 공정 조건에서 폴리 실리콘을 증착하여 상기 도전막(160)을 형성한다. 특히, 본 실시예에서는, 상기 도전막(160)은 SiH4를 소스 가스로 사용하고, 약 600℃의 온도와 약 25Pa의 압력의 공정 조건을 갖는 저압 화학기상 증착(LPCVD)을 실시하여 대략 950Å의 두께를 갖도록 형성한다.
도 9를 참조하면, 상기 고전압 영역의 기판(100) 상에는 제1 게이트 절연막 패턴(120b)과 제1 게이트 전극(160a)을 포함하는 제1 게이트 구조물(170)을 형성된다. 이와 동시에 상기 저전압 영역의 기판(100) 상에는 제2 게이트 절연막 패턴(140b)과 제2 게이트 전극(160a)을 포함하는 제2 게이트 구조물(175)을 형성한다.
구체적으로, 상기 도전막(160) 상에 게이트 전극의 형성영역을 정의하는 식각 마스크를 형성한다. 이어서, 식각 마스크에 노출된 도전막(160) 식각한 후 상기 고전압 영역(HV)의 상기 제1 게이트 절연막(120a)과 상기 저전압 영역(LV)의 상기 제2 게이트 절연막을 식각한다. 이로 인해, 제1 게이트 절연막 패턴(120b)과 제1 게이트 전극(160a)을 포함하는 제1 게이트 구조물(170)과 제2 게이트 절연막 패턴(140b)과 제2 게이트 전극(160a)을 포함하는 제2 게이트 구조물(175)이 형성된다.
도 10을 참조하면, 상기 제1 게이트 구조물(170) 및 제2 게이트 구조물(175)이 형성된 기판(100) 상에 스페이서막(미도시)을 형성한다. 상기 스페이서막은 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다. 본 실시예의 스페이서막은 실리콘 질화막이다.
이어서, 스페이서막이 형성된 결과물을 에치백하여 상기 제1 게이트 구조물 (170) 및 제2 게이트 구조물(175)의 측벽에 각각 존재하는 스페이서(180)를 형성한다. 상기 스페이서(180)는 상기 제1 및 제2 게이트 구조물과 함께 이온주입 마스크로 적용되어 상기 기판(100)의 표면 아래로 불순물을 이온 주입함으로서 소오스/드레인 영역을 형성하는데 적용된다.
상기와 같은 본 발명의 바람직한 일 실시예에 따르면, 상기 고전압 영역 상의 상기 예비 게이트 산화막 패턴 상에 형성된 상기 고유전율을 가즌 박막을 제거하여 하는데 있다. 따라서, 고전압 영역에 형성되는 제1 게이트 절연막은 고정 전하와 인터페이스 트랩 밀도를 증가시키는 상기 박막이 존재하지 않기 때문에 상기 고전압 영역에 형성되는 트랜지스터의 열화 방지 및 상기 트랜지스터의 신뢰도를 향상시킬 수 있다.
상기에서 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (5)

  1. 고전압 영역과 저전압 영역으로 구분되는 반도체 기판 상에 실리콘 산화막을 형성하는 단계;
    상기 저전압 영역의 기판 상에 존재하는 상기 실리콘 산화막을 제거하여 상기 고전압 영역의 기판 상에 존재하고, 실리콘 산화물로 이루어진 제1 게이트 절연막을 형성하는 단계;
    상기 제1 게이트 절연막이 형성된 기판 상에 금속 산화물로 이루어진 박막을 형성하는 단계;
    상기 제1 게이트 절연막 상에 존재하는 박막을 제거하여 상기 고전압 영역의 기판 상에 존재하고, 금속 산화물로 이루어진 제2 게이트 절연막을 형성하는 단계;
    상기 제1 게이트 절연막 및 제2 게이트 절연막 상에 실질적으로 균일한 두께를 갖는 도전막을 형성하는 단계; 및
    식각 마스크를 적용하여 상기 결과물을 패터닝함으로써 상기 고전압 영역의 기판 상에 제1 게이트 절연막 패턴과 제1 게이트 전극을 포함하는 제1 게이트 구조물을 형성하고, 상기 저전압 영역의 기판 상에 제2 게이트 절연막 패턴과 제2 게이트 전극을 포함하는 제2 게이트 구조물을 형성하는 단계를 포함하는 반도체 장치의 게이트 구조물 형성 방법.
  2. 제1항에 있어서, 상기 박막을 형성하는 단계 이후에
    상기 저전압 영역의 박막을 덮는 포토레지스트 패턴을 형성하는 단계를 더 수행하는 것을 특징으로 하는 반도체 장치의 게이트 구조물 형성 방법.
  3. 제2항에 있어서, 상기 제2 게이트 절연막은 상기 하프늄 금속이 용해된 불산 수용액을 이용하여 상기 박막을 습식 세정하여 형성하는 것을 특징으로 하는 게이트 구조물 형성 방법.
  4. 제1항에 있어서, 상기 금속 산화물은 HfO2, ZrO2, HfAlO, HfSiO, HfSiON, ZrSiO 및 ZrSiON으로 이루어진 군으로부터 선택된 적어도 어느 하나를 포함하는 것을 특징으로 하는 반도체 장치의 게이트 구조물 형성 방법.
  5. 제1항에 있어서, 상기 제1 게이트 절연막은 제1 두께를 갖고, 상기 제2 게이트 절연막은 상기 제1 두께 보다 낮은 제2 두께를 갖는 것을 특징으로 하는 반도체 장치의 게이트 구조물 형성 방법.
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