KR100663375B1 - 금속질화막을 게이트전극으로 채택하는 반도체소자의제조방법 - Google Patents

금속질화막을 게이트전극으로 채택하는 반도체소자의제조방법 Download PDF

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Abstract

본 발명은 금속질화막을 게이트전극으로 채택하는 반도체소자의 제조방법에 관해 개시한다. 개시된 본 발명은 제 1영역 및 제2영역이 구비된 반도체 기판을 제공한다. 상기 기판 상에 게이트절연막, 금속질화막 및 비정질탄소막을 차례로 형성한다. 상기 비정질탄소막을 선택적으로 식각하여 상기 제1 영역을 덮은 비정질탄소 마스크를 형성한다. 상기 비정질탄소 마스크에 의해 노출된 상기 금속질화막을 식각하여 예비 금속질화 패턴을 형성한다. 상기 비정질탄소 마스크를 제거한다.

Description

금속질화막을 게이트전극으로 채택하는 반도체소자의 제조방법{METHOD OF FORMING A SEMICONDUCTOR DEVICE EMPLOYING A METAL NITRIDE LAYER AS A GATE ELECTRODE}
도 1은 종래기술에 문제점을 설명하기 위한 그래프이다.
도 2a 내지 도 2h는 본 발명에 따른 반도체소자의 제조방법을 설명하기 위한 공정별 단면도이다.
본 발명은 반도체 소자의 제조방법에 관한 것으로서, 보다 구체적으로는 금속질화막을 게이트전극으로 채택하는 반도체소자의 제조방법에 관한 것이다.
일반적으로 알려진 바와 같이, 반도체 소자를 구성하는 트랜지스터는 반도체기판의 활성영역 상에 형성된 게이트전극, 상기 게이트전극과 상기 반도체기판 사이에 개재된 게이트절연막, 게이트전극 양측의 활성영역에 형성된 소오스/드레인영역으로 구성된다. 통상적으로, 상기 게이트절연막은 열산화법으로 형성된 실리콘산화막(SiO2)막으로 형성할 수 있다. 상기 게이트절연막과 접하는 게이트전극은 도핑된 폴리실리콘막으로 형성할 수 있다. 이와같은 트랜지스터는 채널을 이동하는 주 캐리어에 따라, NMOS 트랜지스터와 PMOS트랜지스터로 구분할 수 있다. 상기 NMOS트랜지스터는 채널을 이동하는 주 캐리어가 전자이고, 상기 PMOS트랜지스터는 채널을 이동하는 주 캐리어가 정공이다.
최근 반도체 소자의 고집적화 경향에 따라, 상기 트랜지스터의 게이트절연막의 두께가 점점 얇아지고 있다. 이와 더불어, 상기 게이트전극의 선폭도 줄어들고 있다. 그러나, 이와같은 두가지 현상으로 인해 여러가지 문제점이 발생하고 있다. 즉, 얇아진 게이트 절연막을 통하여 리키지 커런트(leak current)가 발생할 수 있으며, 줄어든 선폭으로 인하여 게이트전극의 저항이 높아지는 문제점이 발생하고 있다. 특히, NMOS영역에 비해 PMOS영역에는 카운트 도핑에 의한 베리드채널이 형성되므로 PMOS영역에서 누설전류가 증대되는 문제점이 심각하다.
상기 누설전류를 억제하기 위한 방안으로서, 일반적인 실리콘 산화막에 비해 높은 유전율을 가지고 있는 고유전막을 게이트절연막으로 형성하는 방법이 제안된 바 있다. 상기 고유전막은 유전율이 상기 실리콘산화막보다 높은 물질을 의미한다. 상기 실리콘산화막의 유전율은 3.9이다. 따라서, 고유전막은 유전율이 3.9 이상을 갖는 물질을 의미한다. 상기 고유전막을 게이트절연막으로 형성하는 경우, 일반적인 실리콘산화막에 비해 증가한 두께의 게이트절연막을 형성할 수 있어 누설전류를 억제할 수 있다.
한편, 상기 게이트전극의 저항이 높아지는 것을 개선하는 방안으로서, 도핑된 폴리실리콘막에 비해 낮은 비저항을 갖는 금속 질화막으로 게이트전극을 형성하는 방법이 제안된 바 있다. 상기 금속 질화막은 게이트절연막과 도핑된 폴리실리콘 층으로 형성된 게이트전극 사이에 개재될 수 있다. 상기 금속 질화막/폴리실리콘막의 2중 구조로 형성된 게이트전극은 폴리실리콘막의 단일 구조로 형성된 게이트전극에 존재하는 공핍영역이 사라지므로 고유전막의 EOT(Equivalent Oxide Thickness)를 감소시켜 게이트전극의 커패시턴스(capacitance)를 높일 수 있다. 이때, 게이트전극으로서 금속질화막 대신 금속막을 사용할 경우, 상기 금속막은 상기 고유전막으로 인해 산화되어 트랜지스터의 특성이 열화될 우려가 있다.
이와같이 게이트절연막으로서 고유전막을 채택하고 상기 게이트전극으로서 금속질화막을 채택한 기술이 미국특허 제 6,503,845호에 "고밀도 플라즈마 내에서 탄탈륨 나이트라이드막 식각방법"이라는 제목으로 패드마파니에 의해 개시된 바 있다.
패드마파니에 따르면, 유전막을 가진 기판 상에 금속질화막을 형성한다. 상기 금속질화막은 TaN막일 수 있다. 상기 금속질화막을 가진 기판 상에 감광막패턴을 형성한다. 상기 감광막패턴을 마스크로 하여 상기 금속질화막(TaN막)을 고밀도 플라즈마에 노출시킨다. 상기 유전막은 유전율이 높은 고유전막(high k dielectric material)일 수 있다. 상기 고밀도 플라즈마는 주 에천트 가스(primary etchant gas) 및 프로파일 콘트롤 첨가제(profile-control additive)를 포함하는 소오스가스를 조합하는 것을 포함한다. 상기 주 에천트 가스는 플루오르계 가스일 수 있다. 상기 플루오르계 가스는 CH4, NF3 및 SF6 중 어느 하나 또는 이들의 조합가스일 수 있다. 계속해서, 상기 방법은 상기 고밀도 플라즈마에 노출시켜 금속질화막을 식각하여 유전막 상에 게이트전극을 형성한다.
그러나, 상기 방법에 따르면, 상기 금속질화막의 식각 프로파일이 불량해지는 결과를 초래하게 된다. 또한, 금속질화막을 플라즈마 식각하는 동안 플루오르계 가스에 의해 및 고유전막 표면에 심각한 데이지(damage)를 주게 되며, 그 결과 원하는 게이트절연막 특성을 얻지 못하게 된다. 이외에도, 활성영역 및 리세스 타입 게이트전극 구조인 경우 리세스된 부위도 데미지를 받게 되는 문제점이 있다.
따라서, 이와같은 금속질화막을 플라즈마 식각하는 과정에서 발생되는 식각 프로파일 불량 및 데미지를 막고자, 금속질화막을 습식 식각 방법을 통해 제거하는 기술이 제안되었다. 상세하게 설명하면 다음과 같다.
상기 감광막패턴을 형성하기 이전에, 상기 금속질화막을 가진 기판 상에 마스크를 형성한다. 상기 마스크는 금속질화막을 식각하기 위한 식각 마스크 역할을 할 수 있다. 상기 마스크는 산화막으로 형성할 수 있다. 상기 마스크는 고온에서 열산화법으로 산화막을 형성하고 상기 산화막을 패터닝하여 얻을 수 있다. 상기 산화막은 PMOS영역을 선택적으로 덮도록 패터닝될 수 있다. 상기 마스크에 의해 노출된 상기 금속질화막을 습식 식각하여 제거한다. 상기 마스크를 습식 식각하여 제거한다. 상기 마스크를 습식 식각하는 것은 불산용액을 이용할 수 있다.
이와같이 상기 금속질화막을 습식 식각 방법으로 제거할 경우, 고유전막과의 높은 식각선택비 특성을 보여 플라즈마 식각 시 발생되는 문제점을 해결할 수 있다. 그러나, 상기 방법에서는 고온 열산화법으로 산화막을 형성함으로써, 상기 열에 의해 금속질화막의 막질이 조밀해지게 된다. 그 결과, 상기 금속질화막의 식각율이 급격히 감소하게 되어 상기 금속질화막의 식각 시간이 증가되는 문제점이 있 다.
도 1은 종래기술에 문제점을 설명하기 위한 그래프로서, 상기 마스크를 불산용액을 이용하여 제거할 경우, 게이트전극 전압에 따른 리키지 커런트 특성을 보인 것이다.
또한, 상기 마스크를 제거하는 과정에서, 상기 불산용액이 상기 금속질화막을 통과하여 상기 고유전막까지 침투하게 된다. 그 결과, 상기 고유전막 표면에 데미지가 발생된다. 따라서, 도 1에 도시된 바와 같이, 상기 고유전막의 데이지를 받은 부위를 통해 누설전류가 증가되는 문제점이 있다.
따라서, 상기 금속질화막 식각용 마스크를 저온 공정으로 형성하여 상기 금속질화막의 막 특성이 변화되는 것을 막고, 상기 마스크를 제거하는 동안 고유전막 표면의 데미지를 최소화할 수 있는 연구가 필요하다.
본 발명의 과제는 저온 공정으로 상기 금속질화막 식각용 마스크막을 형성함으로써, 상기 마스크막 하부에 배치되는 금속질화막의 막 특성이 변화되는 것을 방지할 수 있는 반도체소자의 제조방법을 제공하려는 것이다.
본 발명의 다른 과제는 상기 마스크를 제거하는 동안 상기 고유전막 표면의 데미지를 최소화할 수 있는 반도체소자의 제조방법을 제공하려는 것이다.
상기 과제들을 달성하고자, 본 발명은 반도체 소자의 제조방법을 제공한다. 상기 방법은 제 1영역 및 제2영역이 구비된 반도체 기판을 제공한다. 상기 기판 상 에 게이트절연막, 금속질화막 및 비정질탄소막을 차례로 형성한다. 상기 비정질탄소막을 선택적으로 식각하여 상기 제1 영역을 덮은 비정질탄소 마스크를 형성한다.상기 비정질탄소 마스크에 의해 노출된 상기 금속질화막을 식각하여 예비 금속질화 패턴을 형성한다. 상기 비정질탄소 마스크를 제거한다.
상기 제 1영역은 PMOS영역이고, 상기 제 2영역은 NMOS영역인 것이 바람직하다.
상기 금속 질화막은 화학기상증착 공정, 물리적 기상증착 공정 및 스퍼터링 공정 중 어느 하나로 형성하는 것이 바람직하다. 상기 금속질화막은 50∼150Å두께로 형성되는 것이 바람직하다. 상기 금속 질화막은 TaN 및 TiN막 중 어느 하나로 형성되는 것이 바람직하다.
상기 비정질탄소막은 화학기상증착 공정으로 형성되는 것이 바람직하다. 상기 비정질탄소막은 2000∼5000Å두께로 형성되는 것이 바람직하다. 상기 증착 공정은 200∼400℃ 온도에서 진행되는 것이 바람직하다.
상기 금속질화막을 식각하는 것은 습식 식각으로 진행되는 것이 바람직하다. 상기 습식 식각은 25∼80℃ 온도에서 진행되는 것이 바람직하다.
상기 비정질탄소 마스크를 제거하는 것은 에싱공정으로 진행되는 것이 바람직하다.
상기 게이트절연막은 고유전막으로 형성하되, 상기 고유전막은 HfO2, HfSiO, TiO2, Ta2O5 및 ZrO2 중 어느 하나로 형성되는 것이 바람직하다.
상기 비정질탄소 마스크를 형성한 후에, 상기 비정질탄소 마스크에 의해 노 출된 상기 금속질화막에 질소 불순물주입을 실시하는 것을 더 포함한다.
상기 비정질탄소 마스크를 제거한 후에, 상기 예비 금속질화 패턴을 가진 기판 상에 도전막을 형성하고, 상기 도전막 및 예비 금속질화 패턴을 차례로 식각하여 도전패턴 및 금속질화패턴을 형성하는 것을 더 포함하되, 상기 PMOS영역에는 상기 금속질화 패턴 및 상기 도전 패턴으로 2중 적층된 PMOS게이트전극이 형성되고, 상기 셀영역 및 상기 주변영역의 NMOS영역에는 각각 상기 도전 패턴으로 된 셀게이트전극 및 NMOS게이트전극이 형성된다.
상기 도전막 및 금속질화 패턴을 차례로 식각하여 상기 PMOS영역 및 상기 NMOS영역에 각각의 PMOS게이트전극 및 NMOS게이트전극을 형성하는 것을 더 포함한다.
상기 PMOS게이트전극 및 NMOS게이트전극을 형성한 후에, 상기 PMOS게이트전극 및 NMOS게이트전극의 양측 기판 내에 각각 소오스/드레인을 형성하는 것을 더 포함한다.
본 발명은 트랜지스터의 제조방법을 제공한다. 상기 방법은 PMOS영역 및 NMOS영역이 구비된 반도체기판을 제공한다. 상기 반도체기판 위에 게이트절연막, 금속질화막 및 비정질탄소막을 차례로 형성한다. 상기 비정질탄소막을 선택적으로 식각하여 상기 PMOS영역을 덮는 비정질탄소 마스크를 형성한다. 상기 비정질탄소 마스크에 의해 노출된 상기 금속질화막을 식각하여 금속질화 패턴을 형성한다. 상기 비정질탄소 마스크를 제거한다. 상기 금속질화 패턴을 가진 기판 전면에 도전막을 형성한다. 상기 도전막 및 상기 금속질화 패턴을 식각하여 상기 PMOS영역 및 상 기 NMOS영역에 각각의 PMOS게이트전극 및 NMOS게이트전극을 형성한다.
상기 게이트절연막은 고유전막으로 형성하되, 상기 고유전막은 HfO2, HfSiO, TiO2, Ta2O5 및 ZrO2 중 어느 하나로 형성되는 것이 바람직하다.
상기 금속질화막은 TaN 및 TiN막 중 어느 하나로 형성되는 것이 바람직하다.
상기 비정질탄소막은 화학기상증착 공정으로 형성되는 것이 바람직하다. 상기 증착 공정은 200∼400℃ 온도에서 진행되는 것이 바람직하다. 상기 비정질탄소막은 2000∼5000Å두께로 형성되는 것이 바람직하다. 상기 비정질탄소 마스크를 제거하는 것은 에싱공정으로 진행되는 것이 바람직하다.
상기 PMOS게이트전극 및 NMOS게이트전극을 형성한 후에, 상기 PMOS게이트전극 및 NMOS게이트전극의 양측 기판 내에 각각 소오스/드레인을 형성하는 것을 포함한다. 상기 비정질탄소 마스크를 형성한 후에, 상기 비정질탄소 마스크에 의해 노출된 상기 금속질화막에 질소 불순물주입을 실시하는 것을 더 포함한다.
(실시예)
이하, 첨부된 도면을 참고로 하여 본 발명에 따른 실시예를 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다.
도 2a 내지 도 2h는 본 발명에 따른 반도체소자의 제조방법을 설명하기 위한 공정단면도이다.
도 2a에 도시된 바와 같이, 셀영역(Ι) 및 주변영역(Ⅱ)이 구비된 반도체기판(51)을 제공한다. 상기 주변영역(Ⅱ)은 PMOS영역(P) 및 NMOS영역(N)을 갖는다. 상기 반도체기판(51)은 실리콘기판일 수 있다. 상기 반도체기판(51) 내의 셀영역(Ι), 상기 주변영역(Ⅱ)의 PMOS영역(P) 및 NMOS영역(N)에 활성영역(53)들을 정의하는 소자분리막들(53)을 형성한다. 상기 소자분리막들(53)은 공지의 공지의 STI(Shallow Trench Isolation)공정을 적용하여 형성할 수 있다. 상기 소자분리막들(53)을 가진 기판 상에 제 1도전형 또는 제 2도전형 불순물을 주입하여 주변영역(Ⅱ)의 PMOS영역(P)에 제 1웰(55)을, 그리고 상기 셀영역(Ι) 및 상기 주변영역(Ⅱ)의 NMOS영역(N)에 제 2웰(56) 및 제 3웰(57)을 형성한다. 상기 제 2웰(56) 및 제 3웰(57)은 동일 도전형의 불순물이 주입될 수 있다. 상기 제 2웰(56) 및 제 3웰(57)은 제 1도전형의 불순물이 주입될 수 있다. 상기 제 1도전형 불순물은 N타입일 수 있다. 즉, 상기 제 1웰(55)은 P웰, 그리고 제 2웰(56) 및 제 3웰(57)은 N웰일 수 있다. 한편, 상기 각 웰들은 반도체 소자의 종류에 따라 각기 다르게도 형성될 수도 있다. 상기 소자분리막들 형성 공정과 상기 웰들 형성 공정은 그 순서가 바뀌어도 무관하다.
도 2b에 도시된 바와 같이, 상기 웰들 가진 기판 상에 게이트절연막(59), 금속질화막(61) 및 마스크막(63)을 차례로 형성한다. 상기 게이트절연막(59)은 고유전막일 수 있다. 상기 고유전막은 HfO2, HfOSi,Ta2O5, Al2O3 및 ZrO2 중 어느 하나로 형성할 수 있다. 상기 금속질화막(61)은 TaN 및 TiN막 중 어느 하나로 형성할 수 있다. 상기 게이트절연막(59)은 50Å두께로 형성될 수 있다. 상기 금속질화막 (61)은 화학기상증착 공정, 물리적 기상증착 공정 및 스퍼터링 공정 등으로 형성될 수 있다. 상기 금속질화막(61)은 50∼150Å두께로, 바람직하게는 100Å 두께로 형성할 수 있다. 상기 마스크막(63)은 상기 금속질화막(61)을 식각하기 위한 식각마스크를 형성하기 위한 것이다. 상기 마스크막(63)은 비정질탄소막으로 형성할 수 있다. 상기 비정질 탄소막은 화학기상증착 공정으로 형성할 수 있다. 상기 비정질 탄소막은 2000∼5000Å두께로 형성할 수 있다. 또한, 상기 증착 공정은 400℃ 이하, 바람직하게는 200∼400℃의 저온 공정으로 진행할 수 있다. 그 결과, 상기 증착열에 의해 상기 금속질화막(61)의 막특성이 변화되는 것을 방지할 수 있다. 상기 마스크막(63)을 가진 기판 위에 상기 주변영역(Ⅱ)의 PMOS영역(P)은 덮고 상기 셀영역(C) 및 주변영역(Ⅱ)의 NMOS영역(N)은 노출시키는 감광막패턴(67)을 형성한다. 상기 마스크막(63)과 상기 감광막패턴(67) 사이에 반사방지막(Anti Reflective Coating layer)(65)을 개재시킬 수 있다. 상기 반사방지막(65)은 SiON막으로 형성할 수 있다. 상기 반사방지막(65)은 500Å두께로 형성할 수 있다.
한편, 도면에는 도시되지 않았지만, 상기 게이트절연막(59)을 형성하기 이전에, 상기 각 웰들을 가진 기판 상에 트랜지스터의 문턱전압을 조절하기 위해 선택적으로 N형 또는 P형 불순물을 주입하고, 주입된 불순물들의 활성화를 위해 열처리를 실시하는 공정이 더 진행될 수 있다.
도 2c에 도시된 바와 같이, 상기 감광막패턴을 마스크로 하여 상기 마스크막을 건식 식각하여 상기 주변영역(Ⅱ) 내의 상기 PMOS영역(P)을 덮고 상기 셀영역(Ι)과 상기 주변영역(Ⅱ) 내의 상기 NMOS영역(N)을 노출시키는 마스크(64)를 형성 한다. 상기 마스크(64)는 비정질탄소 마스크일 수 있다. 상기 마스크막을 건식 식각하는 동안 상기 감광막패턴 및 반사방지막은 모두 제거될 수 있다.
도 2d에 도시된 바와 같이, 상기 마스크(64)를 가진 기판 전면 플라즈마 상태의 불순물 주입 공정(81)을 실시한다. 상기 불순물은 질소 또는 질소를 포함한 가스일 수 있다. 그 결과, 상기 마스크(64)에 의해 노출된 상기 금속질화막의 상기 셀영역(Ι) 및 상기 주변영역(Ⅱ)의 NMOS영역(N)에 선택적으로 불순물이 주입된다. 상기 금속질화막에서 상기 불순물이 주입된 부위(61a)는 이후의 식각 공정에서 식각비가 증가되는 특성을 나타낸다. 즉, 상기 불순물 주입 공정(81)은 이후에 진행될 상기 금속질화막(61)의 식각 공정에서 상기 금속질화막의 식각비를 증가시키기 위한 목적으로 진행된다. 상기 불순물 주입 공정(81)은 선택적으로 진행될 수 있다.
도 2e에 도시된 바와 같이, 상기 마스크(64)에 의해 노출된 상기 불순물이 주입된 금속질화막을 습식 식각하여 상기 주변영역(Ⅱ)의 PMOS영역(P)에 선택적으로 예비 금속질화 패턴(61b)을 형성한다. 상술한 바와 같이, 상기 금속질화막의 불순물이 주입된 부위가 그렇지 않은 부위에 비해 훨씬 큰 식각 특성을 가진다. 따라서, 상기 습식 식각 공정을 통해 상기 금속질화막의 불순물이 주입된 부위를 쉽게 제거할 수 있다.
도 2f에 도시된 바와 같이, 상기 마스크를 제거한다. 상기 마스크는 에싱방법으로 제거될 수 있다. 상기 에싱은 O2가스를 이용한다. 그 결과, 게이트절연막(59) 및 각 활성영역들(52)의 표면이 식각 데미지를 받는 것을 최소화할 수 있다.
도 2g에 도시된 바와 같이, 상기 예비 금속질화 패턴(61b)이 구비된 기판 전면에 도전막(67)을 형성한다. 상기 도전막(67)은 폴리실리콘막일 수 있다.
도 2h에 도시된 바와 같이, 상기 도전막, 예비 금속질화 패턴 및 게이트절연막을 차례로 식각하여 셀영역(Ι), NMOS영역(N) 및 PMOS영역(P)에 각각의 셀 게이트전극(67C), NMOS게이트전극(67N) 및 PMOS게이트전극(68P)을 형성한다. 상기 셀 게이트전극(67C) 및 NMOS게이트전극(67N)은 도전 패턴의 단일 구조로 형성될 수 있다. 상기 PMOS게이트전극(68P)은 금속질화 패턴(61b')/도전 패턴(67P)의 이중 구조로 형성될 수 있다. 상기 각 게이트전극들을 갖는 기판 상에 선택적으로 제1도전형 불순물 또는 제 2도전형 불순물을 주입한다. 그 결과, 상기 PMOS게이트전극(68P)의 양측 기판에는 제 1소오스/드레인(69)이 형성될 수 있다. 상기 셀 게이트전극(67C)의 양측 기판 내에는 제 2소오스/드레인(70)이 형성될 수 있다. 상기 NMOS게이트전극(67N)의 양측 기판 내에는 제 3소오스/드레인(71)이 형성될 수 있다. 도 2h에서 미설명된 도면부호 68은 절연 스페이서를 나타낸 것이고, 도면부호 59a는 식각 후 잔류된 게이트절연막을 나타낸 것이다.
한편, 도면에 도시되지 않았지만, 본 발명은 상기 셀 게이트전극을 리세스 타입으로 형성할 경우에도 적용가능하다.
본 발명에 따르면, 금속질화막 식각용 마스크막을 저온 공정으로 형성함으로써, 상기 마스크막 하부에 배치된 상기 금속질화막의 막 특성이 변화되는 것을 방지할 수 있다. 따라서, 이후의 공정에서 상기 금속질화막의 식각이 용이한 이점이 있다.
또한, 본 발명은 상기 마스크를 에싱하여 제거함으로써, 상기 마스크를 제거하는 동안, 상기 고유전막 표면의 데미지를 최소화할 수 있다.

Claims (25)

  1. 제 1영역 및 제2영역이 구비된 반도체 기판을 제공하고,
    상기 기판 상에 게이트절연막, 금속질화막 및 비정질탄소막을 차례로 형성하고,
    상기 비정질탄소막을 선택적으로 식각하여 상기 제1 영역을 덮은 비정질탄소 마스크를 형성하고,
    상기 비정질탄소 마스크에 의해 노출된 상기 금속질화막을 식각하여 예비 금속질화 패턴을 형성하고,
    상기 비정질탄소 마스크를 제거하는 것을 포함하는 반도체소자의 제조방법.
  2. 제 1항에 있어서, 상기 제 1영역은 PMOS영역이고, 상기 제 2영역은 NMOS영역인 것을 특징으로 하는 반도체소자의 제조방법.
  3. 제 1항에 있어서, 상기 금속 질화막은 화학기상증착 공정, 물리적 기상증착 공정 및 스퍼터링 공정 중 어느 하나로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  4. 제 1항에 있어서, 상기 금속질화막은 50∼150Å두께로 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
  5. 제 1항에 있어서, 상기 금속 질화막은 TaN 및 TiN막 중 어느 하나로 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
  6. 제 1항에 있어서, 상기 비정질탄소막은 화학기상증착 공정으로 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
  7. 제 1항에 있어서, 상기 비정질탄소막은 2000∼5000Å두께로 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
  8. 제 6항에 있어서, 상기 증착 공정은 200∼400℃ 온도에서 진행되는 것을 특징으로 하는 반도체소자의 제조방법.
  9. 제 1항에 있어서, 상기 금속질화막을 식각하는 것은 습식 식각으로 진행되는 것을 특징으로 하는 반도체소자의 제조방법.
  10. 제 9항에 있어서, 상기 습식 식각은 25∼80℃ 온도에서 진행되는 것을 특징으로 하는 반도체소자의 제조방법.
  11. 제 1항에 있어서, 상기 비정질탄소 마스크를 제거하는 것은 에싱공정으로 진 행되는 것을 특징으로 하는 반도체소자의 제조방법.
  12. 제 1항에 있어서, 상기 게이트절연막은 고유전막으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  13. 제 12항에 있어서, 상기 고유전막은 HfO2, HfSiO, TiO2, Ta2O5 및 ZrO2 중 어느 하나로 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
  14. 제 1항에 있어서, 상기 비정질탄소 마스크를 형성한 후에,
    상기 비정질탄소 마스크에 의해 노출된 상기 금속질화막에 질소 불순물주입을 실시하는 것을 더 포함하는 반도체소자의 제조방법.
  15. 제 1항에 있어서, 상기 비정질탄소 마스크를 제거한 후에,
    상기 예비 금속질화 패턴을 가진 기판 상에 도전막을 형성하고,
    상기 도전막 및 예비 금속질화 패턴을 차례로 식각하여 도전패턴 및 금속질화패턴을 형성하는 것을 더 포함하되, 상기 PMOS영역에는 상기 금속질화 패턴 및 상기 도전 패턴으로 2중 적층된 PMOS게이트전극이 형성되고, 상기 셀영역 및 상기 주변영역의 NMOS영역에는 각각 상기 도전 패턴으로 된 셀게이트전극 및 NMOS게이트전극이 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
  16. 제 15항에 있어서, 상기 PMOS게이트전극 및 NMOS게이트전극을 형성한 후에,
    상기 PMOS게이트전극 및 NMOS게이트전극의 양측 기판 내에 각각 소오스/드레인을 형성하는 것을 더 포함하는 트랜지스터 제조방법.
  17. PMOS영역 및 NMOS영역이 구비된 반도체기판을 제공하고,
    상기 반도체기판 위에 게이트절연막, 금속질화막 및 비정질탄소막을 차례로 형성하고,
    상기 비정질탄소막을 선택적으로 식각하여 상기 PMOS영역을 덮는 비정질탄소 마스크를 형성하고,
    상기 비정질탄소 마스크에 의해 노출된 상기 금속질화막을 식각하여 예비 금속질화 패턴을 형성하고,
    상기 비정질탄소 마스크를 제거하고,
    상기 예비 금속질화 패턴을 가진 기판 전면에 도전막을 형성하고,
    상기 도전막 및 상기 예비 금속질화 패턴을 식각하여 상기 PMOS영역 및 상기 NMOS영역에 각각의 PMOS게이트전극 및 NMOS게이트전극을 형성하는 것을 특징으로 하는 트랜지스터 제조방법.
  18. 제 17항에 있어서, 상기 게이트절연막은 고유전막으로 형성되되, 상기 고유전막은 HfO2, HfSiO, TiO2, Ta2O5 및 ZrO2 중 어느 하나로 형성되는 것을 특징으로 하는 트랜지스터 제조방법.
  19. 제 17항에 있어서, 상기 금속질화막은 TaN 및 TiN막 중 어느 하나로 형성되는 것을 특징으로 하는 트랜지스터 제조방법.
  20. 제 17항에 있어서, 상기 비정질탄소막은 화학기상증착 공정으로 형성되는 것을 특징으로 하는 트랜지스터 제조방법.
  21. 제 20항에 있어서, 상기 증착 공정은 200∼400℃ 온도에서 진행되는 것을 특징으로 하는 트랜지스터 제조방법.
  22. 제 17항에 있어서, 상기 비정질탄소막은 2000∼5000Å두께로 형성되는 것을 특징으로 하는 트랜지스터 제조방법.
  23. 제 17항에 있어서, 상기 비정질탄소 마스크를 제거하는 것은 에싱공정으로 진행되는 것을 특징으로 하는 트랜지스터 제조방법.
  24. 제 17항에 있어서, 상기 PMOS게이트전극 및 NMOS게이트전극을 형성한 후에, 상기 PMOS게이트전극 및 NMOS게이트전극의 양측 기판 내에 각각 소오스/드레인을 형성하는 것을 포함하는 트랜지스터 제조방법.
  25. 제 17항에 있어서, 상기 비정질탄소 마스크를 형성한 후에,
    상기 비정질탄소 마스크에 의해 노출된 상기 금속질화막에 질소 불순물주입을 실시하는 것을 더 포함하는 반도체소자의 제조방법.
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