KR101159721B1 - 반도체 소자의 형성 방법 - Google Patents
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Abstract
본 발명의 반도체 소자의 형성 방법은 셀 영역 및 주변회로 영역을 포함하는 반도체 기판 상에 버퍼 절연막을 형성하는 단계와, 상기 주변회로 영역에 이온주입을 수행하는 단계와, 상기 버퍼 절연막을 제거하는 단계와, 상기 반도체 기판 상에 질화막을 형성하는 단계와, 상기 주변회로 영역 상에 상기 셀 영역을 오픈시키는 셀 오픈 마스크를 형성하는 단계와, 상기 셀 오픈 마스크에 의해 노출된 상기 셀 영역에 이온주입을 수행하는 단계를 포함하여, 핀형 게이트 형성 이전 구동전압 스크린 산화막을 제거하여 소자분리막이 손실되지 않도록 함으로써 랜딩플러그와 핀형 게이트의 자기정렬페일이 발생하는 문제를 방지하고, 반도체 기판 표면에 하드마스크층이 바로 증착되지 않도록 함으로써 반도체 기판이 손실되거나 오염되는 문제를 방지하여 게이트 산화막의 무결점(GOI) 특성을 향상시킬 수 있는 효과를 제공할 수 있다. 또한, 셀 영역의 이온주입의 프로파일을 용이하게 조절하여 셀 특성을 향상시켜 반도체 소자의 신뢰성을 확보할 수 있는 장점이 있다.
Description
본 발명은 반도체 소자의 형성 방법에 관한 것으로, 보다 자세하게는 셀 이온주입을 포함하는 반도체 소자의 형성 방법에 관한 것이다.
반도체 소자가 고집적화됨에 따라 활성영역 및 소자분리막을 형성하는 공정마진이 감소하게 되었다. 특히, 반도체 소자가 저전력 구동화 또는 고속 동작화된 소자로 형성됨에 따라, 게이트의 선폭이 좁아지면서 채널 길이의 감소로 반도체 소자의 전기적 특성이 저하되고 단채널 효과(short channel effect)나 소자의 신뢰성 등과 같은 문제들을 해소하는 방법이 중요시 되고 있다.
일반적으로, 셀 트랜지스터의 채널 길이가 감소할수록 셀 트랜지스터의 문턱 전압을 맞추기 위하여 셀 채널의 이온 농도가 증가한다. 이로 인하여 S/D 영역의 전계가 증가하여 누설 전류가 증가하고, 결국 DRAM의 리프레쉬 특성은 나빠진다. 이를 극복하기 위하여 리세스 게이트(Recess Gate) 및 핀형 게이트(Fin Type Gate)와 같은 McFET(Multi-channel FET)를 사용하게 되었다. 여기서, 리세스 게이트는 게이트 예정 영역의 반도체 기판을 소정 깊이 식각함으로써 채널 길이를 증가시키는 방법이고, 핀형 게이트는 활성영역과 게이트 사이의 접촉면적을 증가시켜 게이트의 구동 능력을 증가시키고 전기적 특성을 향상시킬 수 있는 기술이다.
핀형 게이트는 삼면 게이트가 채널을 감싼 형태의 핀 채널 구조이다. 핀 채널 구조는 기존의 제조기술에서 크게 벗어나지 않으면서 3차원 구조로 제작이 가능하고, 구조적인 특징 때문에 게이트 제어력이 좋아 단채널 효과(Short channel effect)를 줄일 수 있어 드레인 영역과 소스 영역 사이의 영향을 최소화할 수 있다. 그리고, 핀 채널 구조는 채널 도핑 농도를 낮출 수 있고, 이로 인해 접합 영역을 통한 누설전류가 개선되는 이점이 있다.
한편, 핀형 게이트는 셀 영역에 이온주입 공정을 수행하고, 구동전압 스크린 산화막(Vt screen oxide)를 형성한 후 형성되는 것이 일반적이다. 그러나, 후속 공정에서 구동전압 스크린 산화막을 제거하는 과정에서 소자분리막이 함께 식각되어 손실되는 문제가 발생한다. 이에 따라 핀형 게이트의 임계치수(critical dimension)이 증가하여 랜딩플러그와 핀형 게이트의 자기정렬(SAC;self align contact) 페일과 같은 불량이 발생하여 수율이 감소하는 문제가 있다.
이를 개선하기 위하여, 핀형 게이트의 패터닝 공정 전에 구동전압 스크린 산화막을 제거하고, 반도체 기판 표면 위헤 핀형 게이트를 패터닝하기 위한 하드마스크층을 증착한 후, 핀형 게이트의 패터닝을 수행하였다. 이에 따라 후속 클리닝 공정에서 소자분리막의 손실이 줄어들어 핀형 게이트의 임계치수의 증가를 방지하고, 이에 따라 핀형 게이트와 랜딩플러그의 자기정렬 페일을 방지되었다.
그러나, 핀형 게이트의 패터닝을 위해 형성하는 하드마스크가 반도체 기판 표면에 바로 증착되면서 반도체 기판의 표면에 손실이 유발되고, 하드마스크층에 의해 오염이 발생되는 등의 문제로 인해 게이트 산화막의 무결점(gate oxide integrity)특성이 저하되어 반도체 소자의 신뢰성 문제를 발생시킨다.
본 발명은 게이트 형성 시 구동전압 스크린 산화막을 제거하지 않으면, 후속 구동전압 스크린의 제거시 소자분리막이 함께 제거되어 게이트의 임계치수를 증가시켜 랜딩플러그와 자기정렬페일이 발생하는 문제를 해결하고, 게이트 형성 시 구동전압 스크린 산화막을 제거하면 게이트를 정의하는 하드마스크층이 반도체 기판 표면에 바로 증착되어 반도체 기판이 손실되거나 오염되는 문제를 해결하고자 한다.
본 발명의 반도체 소자의 형성 방법은 셀 영역 및 주변회로 영역을 포함하는 반도체 기판 상에 버퍼 절연막을 형성하는 단계와, 상기 주변회로 영역에 이온주입을 수행하는 단계와, 상기 버퍼 절연막을 제거하는 단계와, 상기 반도체 기판 상에 질화막을 형성하는 단계와, 상기 주변회로 영역 상에 상기 셀 영역을 오픈시키는 셀 오픈 마스크를 형성하는 단계와, 상기 셀 오픈 마스크에 의해 노출된 상기 셀 영역에 이온주입을 수행하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 버퍼 절연막은 실리콘 질화막 또는 플라즈마 산화막을 포함하는 것을 특징으로 한다.
그리고, 상기 주변회로 영역에 이온주입을 수행하는 단계는 상기 주변회로 영역에 NMOS 및 PMOS를 형성하는 것을 특징으로 한다.
그리고, 상기 버퍼 절연막을 제거하는 단계는 클리닝 공정을 수행하는 것을 특징으로 한다.
그리고, 상기 질화막은 LP 질화막(low pressure nitride) 또는 PE 질화막(plasma enhanced nitride)을 포함하는 것을 특징으로 한다.
그리고, 상기 질화막은 100Å의 두께를 갖는 것을 특징으로 한다.
그리고, 상기 셀 오픈 마스크에 의해 노출된 상기 셀 영역에 이온주입을 수행하는 단계는 셀 웰 이온주입(cell well implant), 셀 FS 이온주입(cell field stop implant) 또는 셀 구동전압 이온주입(cell Vt implant)을 포함하는 것을 특징으로 한다.
그리고, 상기 셀 웰 이온주입은 보론(B) 소스를 2.0E13의 도즈 및 300KeV의 에너지로 수행되는 것을 특징으로 한다.
그리고, 상기 셀 FS 이온주입은 보론(B) 소소를 3.5E13의 도즈 및 120KeV의 에너지로 수행되는 것을 특징으로 한다.
그리고, 상기 셀 구동전압 이온주입은 3.0E13의 도즈 및 40KeV의 에너지로 수행되는 것을 특징으로 한다.
그리고, 상기 셀 오픈 마스크에 의해 노출된 상기 셀 영역에 이온주입을 수행하는 단계 이후, 상기 질화막 상부에 하드마스크층 및 핀형 게이트를 정의하는 감광막 패턴을 형성하는 단계와, 상기 감광막 패턴을 마스크로 상기 하드마스크층을 식각하여 하드마스크층 패턴을 형성하는 단계와, 상기 하드마스크층 패턴을 마스크로 상기 질화막 및 상기 반도체 기판을 식각하여 핀형 게이트 영역을 형성하는 단계와, 상기 하드마스크층 패턴을 제거하는 단계를 더 포함하는 것을 특징으로 한다.
본 발명은 게이트 형성 이전 구동전압 스크린 산화막을 제거하여 소자분리막이 손실되지 않도록 함으로써 랜딩플러그와 핀형 게이트가 자기정렬페일이 발생하는 문제를 방지하고, 반도체 기판 표면에 하드마스크층이 바로 증착되지 않도록 함으로써 반도체 기판이 손실되거나 오염되는 문제를 방지하여 게이트 산화막의 무결점(GOI) 특성을 향상시킬 수 있는 효과를 제공할 수 있다. 또한, 셀 영역의 이온주입의 프로파일을 용이하게 조절하여 셀 특성을 향상시켜 반도체 소자의 신뢰성을 확보할 수 있는 장점이 있다.
도 1a 내지 도 1h는 본 발명에 따른 반도체 소자의 형성 방법을 나타낸 단면도.
이하에서는 본 발명의 실시예에 따라 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 1a 내지 도 1h는 본 발명에 따른 반도체 소자의 형성 방법을 나타낸 단면도이다. 도 1a에 도시된 바와 같이, 셀 영역(A)과 주변회로 영역(B)을 포함하는 반도체 기판(100)을 식각하여 트렌치를 형성한 후, 트렌치가 매립되도록 절연막을 형성하여 소자분리막(102)을 형성한다. 여기서 소자분리막(102)에 의해 활성영역(104)이 정의되는 것이 바람직하다.
도 1b에 도시된 바와 같이, 반도체 기판(100) 상에 버퍼 절연막(106)를 형성한다. 여기서, 버퍼 절연막(106)는 실리콘질화막을 포함하는 것이 바람직하고, 얇은 두께와 저온에서 성장가능한 플라즈마 산화막을 포함하는 것이 바람직하다. 여기서, 실리콘질화막은 후속 공정에서 버퍼 절연막(106)가 제거되는 과정에서 소자분리막(102)의 손실을 최소화한다. 이후, 도시되지는 않았지만, 주변회로 영역(B)이온주입을 수행하여 NMOS 및 PMOS를 형성하는 것이 바람직하다.
도 1c에 도시된 바와 같이, 버퍼 절연막(106)를 제거한다. 여기서, 버퍼 절연막(106)는 일반적인 클리닝 공정으로 제거되는 것이 바람직하다. 버퍼 절연막(106)는 도 1b에 도시된 바와 같이 소자분리막(102)의 손실을 최소화하는 물질로 형성되기 때문에 클리닝 공정으로 버퍼 절연막(106)를 제거하는 과정에서 소자분리막(102)의 손실은 발생하지 않는다. 따라서, 버퍼 절연막(106)는 핀형 게이트의 임계치수가 증가되는 문제를 근본적으로 방지하여 후속 공정에서 형성되는 랜딩플러그와 자기정렬페일이 유발되는 문제를 해결할 수 있다.
도 1d에 도시된 바와 같이, 셀 영역(A) 및 주변회로 영역(B)을 포함하는 반도체 기판(100)에 질화막(108)을 형성한다. 여기서, 질화막(108)은 LP 질화막(low pressure nitride), PE 질화막(plasma enhanced nitride)를 포함하는 것이 바람직하다. 그리고, 질화막(108)의 두께는 100Å이하로 증착되는 것이 바람직하다.
도 1e에 도시된 바와 같이, 질화막(108) 상부에 셀 영역(A)을 오픈시키도록 주변회로 영역(B) 상부에 셀 오픈 마스크(110)을 형성한다. 셀 오픈 마스크(110)는 감광막을 포함하는 것이 바람직하다.
도 1f에 도시된 바와 같이, 셀 오픈 마스크(110)에 의해 노출된 셀 영역(A)에 이온주입 공정(112)을 수행한다. 이때, 이온주입 공정(112)에 의해 형성되는 이온주입 영역(미도시)은 반도체 기판(100) 상부에 형성된 질화막(108)을 관통하여 형성되기 때문에 이온주입 영역의 프로파일을 용이하게 조절할 수 있는 효과가 있다. 여기서, 이온주입 공정(112)은 셀 웰 이온주입(cell well implant), 셀 FS 이온주입(cell field stop implant) 또는 셀 구동전압 이온주입(cell Vt implant)을 포함하는 것이 바람직하다. 참고로, 셀 웰 이온주입은 웰을 형성하기 위한 이온주입을 의미하고, 셀 FS 이온주입은 소자분리막의 저부를 통해 인접 활성영역 간의 누설전류를 방지하기 위한 이온주입을 의미하며, 셀 구동전압 이온주입은 셀 구동전압을 조절하기 위한 이온주입을 의미한다.
셀 웰 이온주입은 보론(B) 소스를 2.0E13의 도즈 및 300KeV의 에너지로 수행되는 것이 바람직하고, 셀 FS 이온주입은 보론 소소를 3.5E13의 도즈 및 120KeV의 에너지로 수행되는 것이 바람직하며, 셀 구동전압 이온주입은 3.0E13의 도즈 및 40KeV의 에너지로 수행되는 것이 바람직하다. 여기서, 이온주입 공정(112)의 도즈와 에너지 조건은 실시예적인 것으로 이에 한정되지 않고 목적에 따라 변경될 수 있다. 이후, 셀 오픈 마스크(112)는 제거되는 것이 바람직하다.
도 1g에 도시된 바와 같이, 버퍼 절연막(108) 상부에 하드마스크층(114), 반사방지막(116) 및 감광막 패턴(118)을 형성한다. 여기서, 감광막 패턴(118)은 핀형 게이트를 정의하기 위한 마스크를 이용한 노광 및 현상 공정으로 형성되는 것이 바람직하다. 또한, 하드마스크층(114)은 반도체 기판(100) 표면에 형성되지 않고 버퍼 절연막(108) 상부에 형성되기 때문에 반도체 기판(100)이 손실되거나 하드마스크층에 의해 오염되는 문제가 근본적으로 해결된다.
도 1h에 도시된 바와 같이, 감광막 패턴(118)을 마스크로 반사방지막(116) 및 하드마스크층(114)을 식각하여 하드마스크층 패턴(미도시)을 형성한 후, 감광막 패턴(118)을 제거하고, 하드마스크층 패턴(미도시)을 마스크로 질화막(108) 및 반도체 기판(100)을 식각하여 게이트 영역(120)을 형성한다. 이후, 하드마스크층 패턴(미도시)은 제거한다.
상술한 바와 같이, 본 발명은 게이트 형성 이전 버퍼 레에어를 제거함으로써 소자분리막의 손실로 인해 게이트의 임계치수가 증가하는 문제를 해결할 수 있으며, 버퍼 절연막를 제거한 이후 질화막를 형성함으로써 게이트 형성시 형성되는 하드마스크층에 의해 반도체 기판이 손실되거나 오염되는 문제를 해결하며, 질화막에 의해 셀 이온주입 영역의 프로파일을 용이하게 조절할 수 있는 효과를 제공한다.
본 발명은 기재된 실시예에 한정하는 것이 아니고, 본 발명의 사상 및 범위를 벗어나지 않는 한 다양하게 수정 및 변형을 할 수 있음은 당업자에게 자명하다고 할 수 있는 바, 그러한 변형예 또는 수정예들은 본 발명의 특허청구범위에 속하는 것이다.
Claims (12)
- 셀 영역 및 주변회로 영역을 포함하는 반도체 기판 상에 버퍼 절연막을 형성하는 단계;
상기 주변회로 영역에 이온주입을 수행하는 단계;
상기 버퍼 절연막을 제거하는 단계;
상기 반도체 기판 상에 질화막을 형성하는 단계;
상기 주변회로 영역 상에 상기 셀 영역을 오픈시키는 셀 오픈 마스크를 형성하는 단계; 및
상기 셀 오픈 마스크에 의해 노출된 상기 셀 영역에 이온주입을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법. - 청구항 2은(는) 설정등록료 납부시 포기되었습니다.청구항 1에 있어서,
상기 반도체 기판은 활성영역 및 소자분리막을 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법. - 청구항 3은(는) 설정등록료 납부시 포기되었습니다.청구항 1에 있어서,
상기 주변회로 영역에 이온주입을 수행하는 단계는
상기 주변회로 영역에 NMOS 및 PMOS를 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법. - 청구항 4은(는) 설정등록료 납부시 포기되었습니다.청구항 1에 있어서,
상기 버퍼 절연막을 제거하는 단계는
클리닝 공정을 수행하는 것을 특징으로 하는 반도체 소자의 형성 방법. - 청구항 5은(는) 설정등록료 납부시 포기되었습니다.청구항 1에 있어서,
상기 질화막은
LP 질화막(low pressure nitride) 또는 PE 질화막(plasma enhanced nitride)을 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법. - 청구항 6은(는) 설정등록료 납부시 포기되었습니다.청구항 1에 있어서,
상기 질화막은
100Å의 두께를 갖는 것을 특징으로 하는 반도체 소자의 형성 방법. - 청구항 7은(는) 설정등록료 납부시 포기되었습니다.청구항 1에 있어서,
상기 셀 오픈 마스크에 의해 노출된 상기 셀 영역에 이온주입을 수행하는 단계는
셀 웰 이온주입(cell well implant), 셀 FS 이온주입(cell field stop implant) 또는 셀 구동전압 이온주입(cell Vt implant)을 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법. - 청구항 8은(는) 설정등록료 납부시 포기되었습니다.청구항 7에 있어서,
상기 셀 웰 이온주입은 보론(B) 소스를 2.0E13의 도즈 및 300KeV의 에너지로 수행되는 것을 특징으로 하는 반도체 소자의 형성 방법. - 청구항 9은(는) 설정등록료 납부시 포기되었습니다.청구항 7에 있어서,
상기 셀 FS 이온주입은 보론(B) 소소를 3.5E13의 도즈 및 120KeV의 에너지로 수행되는 것을 특징으로 하는 반도체 소자의 형성 방법. - 청구항 10은(는) 설정등록료 납부시 포기되었습니다.청구항 7에 있어서,
상기 셀 구동전압 이온주입은 3.0E13의 도즈 및 40KeV의 에너지로 수행되는 것을 특징으로 하는 반도체 소자의 형성 방법. - 청구항 11은(는) 설정등록료 납부시 포기되었습니다.청구항 1에 있어서,
상기 셀 오픈 마스크에 의해 노출된 상기 셀 영역에 이온주입을 수행하는 단계 이후,
상기 셀 오픈 마스크를 제거하는 단계;
상기 질화막 상부에 하드마스크층 및 핀형 게이트를 정의하는 감광막 패턴을 형성하는 단계;
상기 감광막 패턴을 마스크로 상기 하드마스크층을 식각하여 하드마스크층 패턴을 형성하는 단계;
상기 감광막 패턴을 제거하는 단계;
상기 하드마스크층 패턴을 마스크로 상기 질화막 및 상기 반도체 기판을 식각하여 핀형 게이트 영역을 형성하는 단계; 및
상기 하드마스크층 패턴을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법. - 청구항 12은(는) 설정등록료 납부시 포기되었습니다.청구항 1에 있어서,
상기 버퍼 절연막은
실리콘 질화막 또는 플라즈마 산화막을 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
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| KR100663375B1 (ko) * | 2006-01-18 | 2007-01-02 | 삼성전자주식회사 | 금속질화막을 게이트전극으로 채택하는 반도체소자의제조방법 |
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