KR20100080689A - 반도체 소자의 제조방법 - Google Patents

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Abstract

본 발명은 매몰 게이트 형성시 주변 지역에 산화막 및 하드마스크용 질화막 패턴이 잔류되는 것을 방지하여 트랜지스터의 특성을 안정적으로 향상시킬 수 있는 반도체 소자의 제조방법을 개시한다. 개시된 본 발명에 따른 반도체 소자의 제조방법은, 셀 지역 및 주변 지역을 포함하는 반도체 기판 상의 각 지역에 활성 영역을 정의하는 소자분리막을 형성하는 단계와, 상기 반도체 기판 상에 셀 지역에서의 게이트 형성 영역을 노출하는 하드마스크용 질화막 패턴을 형성하는 단계와, 상기 질화막 패턴을 이용해서 노출된 상기 셀 지역 부분을 식각하여 게이트용 트렌치를 형성하는 단계와, 상기 질화막 패턴 상에 선택적으로 산화막을 형성하는 단계와, 상기 게이트용 트렌치 내에 리세스되게 매몰 게이트를 형성하는 단계와, 상기 산화막 및 매몰 게이트 상에 실링용 질화막 및 캡핑용 산화막을 차례로 형성하는 단계 및 상기 주변 지역에 형성된 캡핑용 산화막, 실링용 질화막, 산화막 및 질화막 패턴을 인산과 순수가 80∼90:10∼20wt％로 혼합된 용액을 사용한 식각 공정으로 제거하는 단계를 포함한다.

Description

반도체 소자의 제조방법{Method of manufacturing semiconductor device}
본 발명은 반도체 소자의 제조방법에 관한 것으로서, 보다 상세하게는, 매몰 게이트 형성시 주변 지역에 하드마스크 질화막이 잔류되는 것을 방지할 수 있는 반도체 소자의 제조방법에 관한 것이다.
반도체 소자의 고집적화에 따라 트랜지스터의 안정적인 동작을 확보하는데 어려움이 있다. 단채널 효과와 같은 문제를 극복하면서 트랜지스터를 축소하는 방안으로 리세스 채널 모스팻(MOSFET)이 제안된 바 있다. 상기 리세스 채널 모스팻은 게이트 전극을 반도체 기판의 상부로 돌출되도록 배치한다.
그런데, 이 경우 상기 돌출된 게이트 전극으로 인하여 콘택 플러그 형성 및 평탄화 공정과 같은 후속 공정시 어려움이 있으며, 함몰된 채널 영역의 상부 모서리 부분에서 전계 집중 효과에 의한 누설 전류가 발생한다.
이를 해결하기 위하여, 매몰 게이트(Buried gate)를 갖는 반도체 소자가 제안되었다. 상기 매몰 게이트를 갖는 반도체 소자의 제조방법은 다음과 같다.
먼저, 셀 지역 및 주변 지역을 포함하는 반도체 기판에 활성 영역을 정의하는 소자분리막을 형성한 후, 상기 반도체 기판 상에 셀 지역에서의 게이트 형성 영 역을 노출하는 하드마스크용 질화막 패턴을 형성한다. 그런 다음, 상기 질화막 패턴을 이용해서 노출된 상기 셀 지역 부분을 식각하여 게이트용 트렌치를 형성한다. 상기 트렌치 형성 후에 반도체 기판 표면에 잔류하는 식각 데미지를 방지하기 위하여 상기 질화막 패턴 상에 선택적으로 산화막을 형성한다.
이어서, 상기 트렌치 내에 매몰 게이트를 형성한 후, 상기 산화막 상에 상기 매몰 게이트 및 트렌치를 덮는 질화막으로 이루어진 실링(Sealing)막을 형성한다. 상기 실링막 상에 산화막으로 이루어진 캡핑막을 형성한 다음, 상기 주변 지역에 대응하는 상기 캡핑막, 실링막, 산화막 및 하드마스크 질화막을 차례로 제거한다.
그러나, 상기 주변 지역에 대응하는 상기 캡핑막, 실링막, 산화막 및 하드마스크용 질화막 패턴의 제거시, 상기 하드마스크용 질화막 패턴 상부에 형성된 산화막이 잘 제거되지 않고 잔류되어 상기 질화막 패턴의 제거를 방해한다. 그래서, 상기 제거되지 않고 잔류된 산화막으로 인해 상기 하드마스크용 질화막 패턴이 잘 제거되지 않고 잔류된다.
그래서, 잔류된 상기 하드마스크용 질화막 패턴을 제거하기 위하여 추가로 식각 공정을 수행하게 되는데, 이때, 제거되지 않고 잔류된 상기 질화막 패턴을 어느 정도 제거할 수 있지만 웨이퍼의 균일성(Uniformity) 불량으로 상기 웨이퍼 내의 LDD 구조(Wafer to wafer, Lot to lot)를 형성하여 안정된 공정을 진행하기 어렵다.
또한, 상기 제거되지 않고 잔류된 산화막의 두께가 불균일하여 후속 이온주입 공정에서 이온주입 깊이(Rp)의 조절이 어려워 트랜지스터의 특성을 저하시킨다.
본 발명은 매몰 게이트 형성시 주변 지역에 산화막 및 하드마스크용 질화막 패턴이 잔류되는 것을 방지하여 트랜지스터의 특성을 안정적으로 향상시킬 수 있는 반도체 소자의 제조방법을 제공한다.
또한, 본 발명은 공정 단순화를 통해 공정 비용 및 공정 시간을 절감할 수 있는 반도체 소자의 제조방법을 제공한다.
본 발명의 실시예에 따른 반도체 소자의 제조방법은, 셀 지역 및 주변 지역을 포함하는 반도체 기판 상의 각 지역에 활성 영역을 정의하는 소자분리막을 형성하는 단계와, 상기 반도체 기판 상에 셀 지역에서의 게이트 형성 영역을 노출하는 하드마스크용 질화막 패턴을 형성하는 단계와, 상기 질화막 패턴을 이용해서 노출된 상기 셀 지역 부분을 식각하여 게이트용 트렌치를 형성하는 단계와, 상기 질화막 패턴 상에 선택적으로 산화막을 형성하는 단계와, 상기 게이트용 트렌치 내에 리세스되게 매몰 게이트를 형성하는 단계와, 상기 산화막 및 매몰 게이트 상에 실링용 질화막 및 캡핑용 산화막을 차례로 형성하는 단계 및 상기 주변 지역에 형성된 캡핑용 산화막, 실링용 질화막, 산화막 및 질화막 패턴을 인산과 순수가 80∼90:10∼20wt％로 혼합된 용액을 사용한 식각 공정으로 제거하는 단계를 포함한다.
상기 인산에 27.795ℓ∼27.805ℓ의 순수를 30∼60초 동안 28∼32㏄/분의 유량으로 강제적으로 스파이킹(Spiking)하여 주입한다.
상기 식각 공정은 120∼160℃의 온도 조건에서 9∼12분 동안 수행한다.
상기 식각 공정에서 상기 인산과 순수의 혼합 비율은 부피비를 기준으로 84％:16％ 내지 88％:12％이다.
본 발명은 매몰 게이트를 갖는 반도체 소자의 제조시 주변 지역에 형성된 하드마스크용 질화막 패턴과 상기 질화막 패턴 상의 산화막을 인산과 순수가 80∼90:10∼20wt％로 혼합된 용액을 사용한 식각 공정으로 제거한다.
이렇게 하면, 상기 질화막 패턴 제거시 상기 질화막 패턴 상에 형성된 산화막이 잔류되지 않고 깨끗하게 안정적으로 제거되기 때문에, 종래에 2회 수행된 상기 식각 공정을 1회로 감소할 수 있으므로, 상기 식각 공정시 소요되는 공정 시간을 단축시킬 수 있다. 그래서, 본 발명은 공정 단순화를 통해 공정 비용 및 공정 시간을 절감할 수 있다.
또한, 본 발명은 상기 산화막 및 질화막 패턴을 안정적으로 제거함으로써, 잔류하는 산화막으로 인해 불균일한 표면을 방지하여 후속 이온주입 공정시 이온주입 깊이 지점을 용이하게 조절할 수 있다. 그래서, 트랜지스터의 특성을 안정적으로 향상시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 1a 내지 1f는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하 기 위한 공정별 단면도이다.
도 1a를 참조하면, 셀 지역(C) 및 주변 지역(P)을 포함하는 반도체 기판(100) 상의 각 지역에 활성 영역을 정의하는 소자분리막(102)을 형성한다.
도 1b를 참조하면, 상기 반도체 기판(100) 상에 상기 셀 지역(C)에서의 게이트 형성 영역을 노출하는 하드마스크용 질화막 패턴(104)을 형성한다. 상기 하드마스크용 질화막 패턴(104)은 PECVD 방식을 통해 PE-질화막으로 형성하며, 예를 들어, 300∼600Å의 두께로 형성한다.
도 1c를 참조하면, 상기 하드마스크용 질화막 패턴(104)을 이용해서 노출된 상기 셀 지역(C) 부분을 식각하여 게이트용 트렌치(T)를 형성한 후, 상기 하드마스크용 질화막 패턴(104) 및 상기 게이트용 트렌치(T)에 의하여 노출된 반도체 기판(100) 부분 상에 선택적으로 산화막(106)을 형성한다. 여기서, 상기 산화막(106)은 상기 게이트용 트렌치(T) 형성시 상기 반도체 기판(100) 표면에 잔류하는 식각 데미지를 방지하기 위하여 형성한다. 상기 산화막(106)은, 예를 들어, 10∼20Å의 두께로 형성하며, 바람직하게, 15Å의 두께로 형성한다.
도 1d를 참조하면, 상기 게이트용 트렌치(T) 내에 매몰 게이트(108)를 형성한 후, 상기 매몰 게이트(108)를 리세스하여 상기 게이트용 트렌치(T) 내에 리세스되게 매몰 게이트(108)를 형성한다. 상기 매몰 게이트(108)는 금속 게이트를 포함하며, 게이트 절연막 및 게이트 도전막으로 이루어진다.
도 1e를 참조하면, 상기 산화막(106) 및 매몰 게이트(108) 상에 상기 매몰 게이트(108)의 산화를 방지하기 위하여 실링용 질화막(110)을 형성한다. 상기 실링 용 질화막(110)은 LPCVD 방식을 통해 LP-질화막으로 형성하며, 예를 들어, 300∼600Å의 두께로 형성한다. 상기 실링용 질화막(110) 상에 캡핑용 산화막(112)을 형성한다.
도 1f를 참조하면, 상기 셀 지역(C) 상에 상기 주변 지역(P)을 노출하는 마스크 패턴(도시안됨)을 형성한 후, 상기 마스크 패턴을 이용하여 상기 주변 지역(P)에 형성된 캡핑용 산화막(112), 실링용 질화막(110), 산화막(106) 및 질화막 패턴(104)을 인산과 순수가 80∼90:10∼20wt％로 혼합된 용액을 사용한 식각 공정으로 제거한다.
상기 식각 공정은 상기 인산에, 예를 들어, 27.795ℓ∼27.805ℓ의 순수를 30∼60초 동안 28∼32㏄/분의 유량으로 강제적으로 스파이킹(Spiking)을 통해 주입하여, 120∼160℃의 온도 조건에서 9∼12분 동안 수행하며, 상기 인산과 순수의 혼합 비율은 부피비를 기준으로, 예를 들어, 84％:16％ 내지 88％:12％이다. 여기서, 상기 스파이킹은 상기 인산 내에 강제적으로 상기 순수를 주입하는 공정을 한다.
전술한 본 발명의 실시예에서는 상기 스파이킹은 상기 인산 내의 순수의 양을 감소시켜 산화막의 식각률을 증가시키고 상대적으로 질화막의 식각률은 감소시키는 역할을 한다.
따라서, 본 발명의 실시예에서는 상기 스파이킹을 통해 상기 인산 용액 내의 순수를 감소시켜 종래와 비교하였을 때, 예를 들어, 55:1인 인산에서의 선택비를 28:1로 변경함으로써, 인산에서 산화막의 식각률을 증가시켜 산화막 및 질화막을 더 안정적으로 제거할 수 있다.
그래서, 본 발명의 실시예에서는 상기 질화막 패턴(104) 제거시 상기 질화막 패턴(104) 상에 형성된 산화막(106)이 잔류되지 않고 깨끗하게 안정적으로 제거될 수 있기 때문에, 종래에 2회 수행된 상기 식각 공정을 1회로 감소시켜 상기 식각 공정시 소요되는 공정 시간을 단축시킬 수 있다.
보다 자세하게, 도 2는 인산 용액 내에서 산화막 및 질화막의 식각률을 보여주는 그래프이고, 반응식 1은 순수가 포함된 인산 용액과 질화막의 반응을 보여주는 반응식이며, 반응식 2는 산화막과 순수의 반응을 보여주는 반응식이다.
Si3N4 ＋ 4H3PO4 ＋ 12H2O ↔ 3Si(OH)4 ＋ 4NH4 - H2PO4
SiO2 ＋ 2H2O ↔ Si(OH)4
이후, 공지된 일련의 후속 공정들을 차례로 수행하여 본 발명의 실시예에 따른 매몰 게이트를 구비한 반도체 소자의 제조를 완성한다.
전술한 바와 같이, 본 발명의 실시예에서는 매몰 게이트를 갖는 반도체 소자의 제조시 주변 지역의 산화막 및 질화막을 인산과 순수가 80∼90:10∼20wt％로 혼합된 용액을 사용한 식각 공정으로 제거함으로써, 상기 질화막 패턴 제거시 상기 질화막 패턴 상에 형성된 산화막이 잔류되지 않고 깨끗하게 안정적으로 제거할 수 있다. 그래서, 종래에 2회 수행된 상기 식각 공정을 1회로 감소할 수 있으므로, 상기 식각 공정시 소요되는 공정 시간을 단축시켜 공정 단순화를 통해 공정 비용 및 공정 시간을 절감할 수 있다.
또한, 본 발명의 실시예에서는 상기 산화막 및 질화막 패턴을 안정적으로 제거함으로써, 잔류하는 산화막으로 인해 불균일한 표면을 방지하여 이온주입 공정시 이온주입 깊이 지점의 조절이 용이하여 웨이퍼의 균일성을 확보할 수 있으며, 이를 통해, 상기 웨이퍼 내의 LDD 구조(Wafer to wafer, Lot to lot) 공정 변화에 좀 더 안정적인 트랜지스터 특성을 확보할 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1a 내지 1f는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도이다.
도 2는 본 발명의 실시예에 따른 인산 용액 내에서 산화막 및 질화막의 식각률을 보여주는 그래프이다.

Claims (4)

  1. 셀 지역 및 주변 지역을 포함하는 반도체 기판 상의 각 지역에 활성 영역을 정의하는 소자분리막을 형성하는 단계;
    상기 반도체 기판 상에 셀 지역에서의 게이트 형성 영역을 노출하는 하드마스크용 질화막 패턴을 형성하는 단계;
    상기 질화막 패턴을 이용해서 노출된 상기 셀 지역 부분을 식각하여 게이트용 트렌치를 형성하는 단계;
    상기 질화막 패턴 상에 선택적으로 산화막을 형성하는 단계;
    상기 게이트용 트렌치 내에 리세스되게 매몰 게이트를 형성하는 단계;
    상기 산화막 및 매몰 게이트 상에 실링용 질화막 및 캡핑용 산화막을 차례로 형성하는 단계; 및
    상기 주변 지역에 형성된 캡핑용 산화막, 실링용 질화막, 산화막 및 질화막 패턴을 인산과 순수가 80∼90:10∼20wt％로 혼합된 용액을 사용한 식각 공정으로 제거하는 단계;
    를 포함하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 인산에 27.795ℓ∼27.805ℓ의 순수를 30∼60초 동안 28∼32㏄/분의 유량으로 강제적으로 스파이킹(Spiking)하여 주입하는 것을 특징으로 하는 반도체 소 자의 제조방법.
  3. 제 1 항에 있어서,
    상기 식각 공정은 120∼160℃의 온도 조건에서 9∼12분 동안 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 식각 공정에서 상기 인산과 순수의 혼합 비율은 부피비를 기준으로 84％:16％ 내지 88％:12％인 것을 특징으로 하는 반도체 소자의 제조방법.
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* Cited by examiner, † Cited by third party
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US8197275B2 (en) 2009-12-29 2012-06-12 Hynix Semiconductor Inc Method for manufacturing semiconductor device
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