KR100850105B1 - 반도체장치의 제조방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 45
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 11
- 238000000034 method Methods 0.000 title claims description 17
- 239000000758 substrate Substances 0.000 claims abstract description 30
- 239000012535 impurity Substances 0.000 claims abstract description 15
- 125000006850 spacer group Chemical group 0.000 claims abstract description 12
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims description 3
- 230000000694 effects Effects 0.000 abstract description 2
- 230000009977 dual effect Effects 0.000 abstract 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 9
- 229910052814 silicon oxide Inorganic materials 0.000 description 9
- 238000002513 implantation Methods 0.000 description 5
- 238000002955 isolation Methods 0.000 description 5
- 150000002500 ions Chemical class 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/266—Bombardment with radiation with high-energy radiation producing ion implantation using masks
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
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- Manufacturing & Machinery (AREA)
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Abstract
본 발명은 반도체장치의 제조방법에 관한 것으로서 반도체기판 상에 게이트절연막을 개재시켜 게이트를 형성하는 공정과, 상기 게이트를 덮고 반도체기판의 게이트 양측과 중첩되는 캡핑층을 형성하는 공정과, 상기 반도체기판에 다른 도전형의 불순물을 상기 게이트 및 캡핑층을 마스크로 저농도로 도핑하여 접합 깊이가 서로 다른 제 1 및 제 2 LDD 영역을 형성하는 공정과, 상기 캡핑층을 제거하고 게이트의 측면에 스페이서를 상기 제 2 영역과 중첩되게 형성하는 공정과, 상기 게이트 및 스페이서을 마스크로 하여 상기 반도체 기판의 노출된 부분에 다른 도전형의 불순물을 고농도로 이온 주입하여 소오스 및 드레인영역을 형성하는 공정을 포함한다. 따라서, 채널 길이가 짧아져도 제 1 LDD 영역의 접합과 소오스 및 드레인영역의 접합 사이의 접합 깊이를 갖는 제 2 LDD 영역에 의해 누설 전류가 흐르는 것을 방지할 수 있다.
2중 LDD, 단 채널 효과, 누설전류, 캡핑층, 접합 깊이
Description
도 1a 내지 도 1c는 본 발명에 따른 반도체장치의 제조방법을 도시하는 공정도.
* 도면의 주요부분에 대한 부호의 설명 *
11 : 기판 13 : 소자분리막
15 : 게이트절연막 17 : 게이트
19 : 캡핑층 21 : 제 1 LDD 영역
23 : 제 2 LDD 영역 25 : 스페이서
27 : 소오스영역 28 : 드레인영역
본 발명은 반도체 장치의 제조방법에 관한 것으로서, 보다 상세하게는, 2중의 LDD(Lightly Doped Drain) 영역을 갖는 반도체장치의 제조방법에 관한 것이다.
반도체 장치의 고집적화가 이루어짐에 따라 채널 길이가 짧아져 단 채널 효과(short channel effect)에 의한 누설 전류가 많이 발생한다. 이 누설 전류는 반도체 장치의 신뢰성을 저하시키는 문제점이 있었다.
이에 누설 전류를 방지하기 위해 LDD(Lightly Doped Drain) 구조가 제안되었다. 종래 기술에 따른 LDD 구조를 형성하는 방법은 반도체기판 상에 게이트를 형성하고, 이 게이트를 마스크로 하여 반도체기판과 다른 도전형의 불순물을 저농도로 도핑하여 저농도 영역을 형성한다. 그리고, 게이트의 측면에 스페이서를 형성하고 저농도영역과 동일한 도전형의 불순물을 고농도로 도핑하여 소오스 및 드레인 영역을 형성한다.
전술한 바와 같이 형성된 종래 기술에 따른 반도체장치는 LDD 영역에 의해 접합 사이에 누설 전류가 흐르는 것을 방지하였다.
그러나, 반도체 장치에서 채널의 길이가 짧아질수록 LDD 영역에 의해 누설 전류를 감소시키기 어려운 문제점이 있었다.
그러므로, 본 발명은 반도체 장치에서 채널 길이가 짧아져도 LDD 영역에 의해 누설 전류를 감소시킬 수 있는 반도체장치의 제조방법을 제공하는 것을 그 목적으로 한다.
전술한 목적을 달성하기 위한 본 발명에 따른 반도체장치의 제조방법은, 반도체 기판 상에 게이트절연막을 개재시켜 게이트를 형성하는 공정과, 상기 게이트를 덮고 반도체기판의 게이트 양측과 중첩되는 캡핑층을 형성하는 공정과, 상기 반도체 기판에 다른 도전형의 불순물을 상기 게이트 및 캡핑층을 마스크로 저농도로 도핑하여 접합 깊이가 서로 다른 제 1 및 제 2 LDD 영역을 형성하는 공정과, 상기 캡핑층을 제거하고 게이트의 측면에 스페이서를 상기 제 2 영역과 중첩되게 형성하는 공정과, 상기 게이트 및 스페이서을 마스크로 하여 상기 반도체 기판의 노출된 부분에 다른 도전형의 불순물을 고농도로 이온 주입하여 소오스 및 드레인영역을 형성하는 공정을 포함한다.
상기에서 캡핑층을 TEOS로 100Å ∼ 300Å의 두께로 형성한다.
이하, 본 발명에 따른 반도체 장치의 제조 방법은 첨부도면을 참조하여 다음과 같이 상세하게 설명된다.
도 1a 내지 도 1c을 참조하면, 본 발명에 따른 반도체장치의 제조 방법을 단계적으로 설명하는 공정도가 도시된다.
먼저, 도 1a에 도시된 바와 같이, 통상의 STI(Shallow Trench Isolation) 방법에 의해 반도체 기판(11)에 트렌치를 형성하고, 트렌치 내부를 절연막으로 매립함으로써 소자 분리막(13)을 형성한다. 이 소자 분리막(13)은 반도체 기판(11)에서 활성영역을 한정하는 역할을 한다.
물론, STI 방법과 달리 반도체 기판 상에 산화막을 선택적으로 성장시켜 소자 분리막을 형성하는 로코스(LOCOS : Local Oxidation of Silicon) 방법을 사용할 수도 있다.
그 다음, 반도체 기판(11)의 활성영역 상에 게이트 절연막(15)을 개재시켜 게이트(17)를 형성한다.
이후, 도 1b에 도시된 바와 같이, 반도체 기판(11) 상에 TEOS 등의 산화실리콘을 화학기상증착(CVD) 등의 방법으로 게이트(17)를 덮도록 증착한다. 이때, 산화 실리콘은 100Å ∼ 300Å 정도의 두께로 증착된다.
그리고, 포토리쏘그래피 방법을 이용하여, 산화실리콘을 반도체기판(11)의 게이트(11) 상부를 덮으면서 게이트(17) 양측과 중첩되어 잔류되도록 패터닝함으로서 캡핑층(19)을 형성한다.
그 다음, 게이트(17) 및 캡핑층(19)을 마스크로서 사용하여 반도체 기판(11)에 반도체 기판(11)과 다른 도전형의 불순물을 저농도로 이온 주입함으로서, 제 1 및 제 2 LDD 영역(21 및 23)을 형성한다. 이 과정에서, 상기 이온 주입시 주입되는 불순물 이온은 캡핑층(19)을 관통하여 반도체 기판(11)에 주입되는 정도의 에너지로 주입하는 것이 바람직하다. 이에 의해, 반도체 기판(11)에 주입되는 불순물 이온은 캡핑층(19)을 관통하여 주입되는 것의 주입 깊이와 캡핑층(19)을 관통하지 않고 바로 주입되는 것의 주입 깊이가 서로 다르게 된다. 보다 상세히 말해서, 캡핑층(19)에서 게이트(17)의 양측의 가장자리 부분에는 산화실리콘이 잔류하게 되고 캡핑층(19) 이외의 나머지 영역에는 잔류하는 산화실리콘이 없다. 이 상태에서, 저농도 불순물 이온 주입을 하면, 산화실리콘이 잔류하는 영역은 저농도 불순물의 주입 깊이가 얕은데 비하여, 산화실리콘이 잔류하지 않은 영역은 저농도 불순물의 주입 깊이가 보다 깊다.
그 결과, 제 1 및 제 2 LDD 영역(21 및 23)은 반도체 기판(11)의 서로 다른 깊이에서 접합되어 2중 구조를 갖는다. 이때, 캡핑층(19)과 중첩되지 않은 부분에 형성되는 제 2 LDD 영역(23)은 캡핑층(19)과 중첩되는 부분에 형성되는 제 1 LDD 영역(21) 보다 깊은 부분에서 제1 LDD 영역과 접합되게 형성된다.
이후, 도 1c를 참조하면, 그 다음 단계로서 캡핑층(19)을 제거한다. 그리고, 다시 반도체기판(11) 상에 게이트(17)를 덮도록 산화실리콘 또는 질화실리콘을 증착한다. 그 다음, RIE(Reactive Ion Etching) 등의 방법으로 게이트(17)를 덮고 있는 산화실리콘 또는 질화실리콘을 에치백하여 게이트(17)의 측면에 스페이서(25)를 형성한다. 이 때, 스페이서(25)를 제 2 영역(23)과 중첩되게 형성한다.
그리고, 게이트(17) 및 스페이서(25)를 마스크로 이용하여 게이트(17) 및 스페이서(25) 이외의 반도체 기판(11)의 노출된 영역에 반도체 기판(11)과 다른 도전형의 불순물을 고농도로 이온 주입함으로써, 소오스 및 드레인 영역(27) 및 (28)을 형성한다.
이러한 결과적 구조에서, 제 2 LDD 영역(23)은 제 1 LDD 영역(21)과 소오스 및 드레인 영역(27) 및 (28) 사이에 접합 형성되어 있기 때문에, 채널 길이가 짧아져도 드레인 확장에 의한 누설 전류가 흐르는 것을 효과적으로 차단할 수 있다.
전술한 바와 같이 본 발명은 캡핑층을 게이트를 덮고 반도체 기판 상의 게이트 양측과 중첩되게 형성하고 불순물을 저농도로 이온 주입하여 반도체 기판에 접합 깊이가 서로 다른 제 1 및 제 2 LDD 영역을 이중으로 형성한다. 그 결과 제1 및 제2 LDD 영역의 접합 사이의 누설 전류를 방지할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식 을 가진 자에게 있어 명백할 것이다.
Claims (3)
- 반도체 기판 상에 게이트 절연막을 개재시켜 게이트를 형성하는 공정과,상기 게이트를 덮으면서 상기 반도체기판의 게이트 양측과 중첩되는 캡핑층을 형성하는 공정과,상기 반도체 기판에 다른 도전형의 불순물을 상기 게이트 및 캡핑층을 마스크로 이용하여 저농도로 도핑하여 접합 깊이가 서로 다른 제 1 및 제 2 LDD 영역을 형성하는 공정과,상기 캡핑층을 제거하고 게이트의 측면에 스페이서를 상기 제 2 영역과 중첩되게 형성하는 공정과,상기 게이트 및 스페이서를 마스크로 하여 상기 반도체 기판의 노출된 부분에 다른 도전형의 불순물을 고농도로 이온 주입하여 소오스 및 드레인 영역을 형성하는 공정을 포함하는 반도체장치의 제조방법.
- 청구항 1에 있어서,상기 캡핑층을 TEOS로 형성하는 반도체장치의 제조방법.
- 청구항 2에 있어서,상기 캡핑층을 100Å ∼ 300Å의 두께로 형성하는 반도체장치의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060133465A KR100850105B1 (ko) | 2006-12-26 | 2006-12-26 | 반도체장치의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060133465A KR100850105B1 (ko) | 2006-12-26 | 2006-12-26 | 반도체장치의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20080059771A KR20080059771A (ko) | 2008-07-01 |
| KR100850105B1 true KR100850105B1 (ko) | 2008-08-04 |
Family
ID=39812495
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020060133465A KR100850105B1 (ko) | 2006-12-26 | 2006-12-26 | 반도체장치의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100850105B1 (ko) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101531880B1 (ko) * | 2008-12-30 | 2015-06-26 | 주식회사 동부하이텍 | 반도체 소자 및 그 제조 방법 |
| CN105448838A (zh) * | 2014-08-12 | 2016-03-30 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体存储器件及其制备方法、电子装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990050040A (ko) * | 1997-12-16 | 1999-07-05 | 구본준 | 반도체장치의 제조방법 |
-
2006
- 2006-12-26 KR KR1020060133465A patent/KR100850105B1/ko not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990050040A (ko) * | 1997-12-16 | 1999-07-05 | 구본준 | 반도체장치의 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20080059771A (ko) | 2008-07-01 |
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