KR101015530B1 - 반도체 소자 및 그 제조 방법 - Google Patents
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Abstract
반도체 소자 및 그 제조 방법이 제공된다. 상기 반도체 소자의 제조 방법은 반도체 기판에 트랜치를 형성하고, 상기 트랜치 내부 표면에 게이트 산화막을 형성하는 단계, 상기 게이트 산화막이 형성된 트랜치 내부에 실리콘 폴리를 채워 게이트 폴리를 형성하는 단계, 게이트 폴리가 형성된 반도체 기판 전면에 산화막을 형성하는 단계, 상기 반도체 기판에 불순물 이온을 주입하여 상기 게이트 폴리의 주변의 반도체 기판에 소스 영역을 형성하는 단계, 상기 게이트 폴리 및 상기 트랜치 내부 표면에 형성된 게이트 산화막에 대응되는 산화막의 일부를 덮는 질화막 패턴을 형성하는 단계, 상기 질화막 패턴이 형성된 산화막 상에 절연막을 형성하는 단계, 및 상기 절연막을 식각하여 상기 소스 영역을 노출시키는 콘택홀을 형성하는 단계를 포함한다.
콘택 홀, 수직 트랜치 트랜지스터(vertical trench transister)
Description
본 발명은 반도체 소자에 관한 것으로, 보다 상세하게는 수직 트랜치 트랜지스터(vertical trench transister)에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라 트랜지스터의 채널 길이도 동시에 매우 짧아지고 있다. 상기 채널 길이가 짧아짐에 따라 트랜지스터의 문턱 전압이 급격히 낮아지는 이른바, 숏채널 효과(short channel effect)가 문제된다.
또한 상기 채널 길이가 짧아짐에 따라 소스와 드레인 사이의 펀치쓰루(punchthrough) 특성을 개선하기 위해서는 더 많은 채널 이온의 주입이 요구된다.
이러한 쇼채널 효과를 개선하기 위하여 실리콘 기판에 홈(recess)을 형성하여 트랜지스터를 제조함으로써 채널 길이를 길게 형성하는 리세스드 게이트 트랜지스터(recessd gate transistor)가 주목받고 있다. 이를 수직 트랜치 트랜지스터(vertical trench transistor)라고도 한다.
일반적으로 수직 트랜치 구조를 사용하는 소자를 형성하기 위해서는 반도체 기판에 딥 트랜치(deep trench)를 형성한 후 게이트 산화막을 형성하고, 상기 게이트 산화막이 형성된 딥 트랜치에 게이트 폴리(gate poly)를 매립하여 수직 구조의 게이트를 형성한다. 이후 상기 수직 구조의 게이트 주위에 불순물을 주입하여 소스를 형성한 후 층간 절연막을 증착한다.그리고 상기 층간 절연막을 관통하여 콘택홀을 형성하게 된다.
그런데 상기 콘택 홀 형성을 위한 포토레지스트 패턴을 형성시 오정렬(missalign)이 발생될 수 있고, 이러한 오정렬된 포토레지스트 패턴을 마스크로 이용하여 식각 공정을 수행하는 경우 상기 게이트 산화막이 손상을 받아 누설(leakage)이 발생할 수 있다.
본 발명이 이루고자 하는 기술적 과제는 콘택홀 형성을 위한 포토레지스트 패턴의 오정렬에 의한 게이트 산화막의 손실을 막아 누설을 방지할 수 있는 반도체 소자를 제공하는데 있다.
상기와 같은 과제를 달성하기 위한 본 발명의 실시 예에 따른 반도체 소자의 제조 방법은 반도체 기판에 트랜치를 형성하고, 상기 트랜치 내부 표면에 게이트 산화막을 형성하는 단계, 상기 게이트 산화막이 형성된 트랜치 내부에 실리콘 폴리를 채워 게이트 폴리를 형성하는 단계, 게이트 폴리가 형성된 반도체 기판 전면에 산화막을 형성하는 단계, 상기 반도체 기판에 불순물 이온을 주입하여 상기 게이트 폴리의 주변의 반도체 기판에 소스 영역을 형성하는 단계, 상기 게이트 폴리 및 상기 트랜치 내부 표면에 형성된 게이트 산화막에 대응되는 산화막의 일부를 덮는 질화막 패턴을 형성하는 단계, 상기 질화막 패턴이 형성된 산화막 상에 절연막을 형성하는 단계, 및 상기 절연막을 식각하여 상기 소스 영역을 노출시키는 콘택홀을 형성하는 단계를 포함한다.
상기와 같은 과제를 달성하기 위한 본 발명의 실시 예에 따른 반도체 소자는 반도체 기판 내에 형성된 트랜치, 상기 트랜치 내부 표면에 형성된 게이트 산화막;
상기 게이트 산화막이 형성된 트랜치에 채워진 게이트 폴리, 상기 게이트 폴리가 형성된 반도체 기판 상부에 형성된 산화막, 상기 게이트 폴리에 인접한 반도체 기판 내부에 형성된 소스 영역, 및 상기 게이트 폴리 및 상기 트랜치 내부 표면에 형성된 게이트 산화막에 대응되는 산화막을 덮도록 형성된 질화막 패턴을 포함한다.
본 발명의 실시 예에 따른 반도체 소자 및 그 제조 방법은 게이트 폴리 및 트랜치 내부에 형성된 게이트 산화막에 대응되는 산화막의 상부에 질화막 패턴을 형성하여 오정렬된 포토레지스트 패턴을 식각 마스크로 사용하여 콘택홀 형성을 위한 식각 공정을 수행하더라도 상기 질화막 패턴에 의하여 상기 트랜치 내부에 형성된 게이트 산화막이 상기 식각 공정에 의해 손실되는 것을 막아 게이트 산화막 손실에 따른 누설(leakage)을 방지할 수 있는 효과가 있다.
이하, 본 발명의 기술적 과제 및 특징들은 첨부된 도면 및 실시 예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다. 본 발명을 구체적으로 살펴보면 다음과 같다.
도 1 내지 도 8은 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 나타낸는 공정 단면도이다.
먼저 도 1에 도시된 바와 같이, 반도체 기판(100)을 준비한다. 상기 반도체 기판(100)은 N형 에피층(105) 및 P형 바디(P type body)를 포함할 수 있다. 예컨대, 저농도로 도핑된 에피층(N type epitaxial layer, 105)을 고농도로 도핑된 실리콘 기판(예컨대, N type silicon substrate, 100) 위에 성장시킨다. 그리고 상기 N 타입 실리콘 기판(100) 위로 보론(boron)과 같은 P 타입의 불순물을 주입함으로써 P형 바디(110)를 형성할 수 있다.
상기 반도체 기판(100) 상에 포토리쏘그라피(photolithography) 공정을 수행하여 제1 포토레지스트 패턴(115)을 형성한다. 상기 제1 포토레지스트 패턴(115)은 게이트 형성을 위한 트렌치를 위해 패터닝될 수 있다.
다음으로 도 2에 도시된 바와 같이, 사이 제1 포토레지스트 패턴(115)을 식각 마스크로 이용하여 상기 반도체 기판(100)을 식각하여 트랜치(120, 122)를 형성한다.
예컨대, 상기 N형 에피층(115)이 노출되도록 상기 P형 바디(110)를 식각하고, 상기 N 타입 실리콘 기판(110)이 노출되지 않도록 상기 N형 에피층(105)의 일부에 대한 식각을 더 진행함으로써 상기 트랜치(120,122)가 형성될 수 있다.
다음으로 도 3에 도시된 바와 같이, 열산화 공정을 수행하여 상기 트랜치(120, 122)가 형성된 반도체 기판(100) 표면에 게이트 산화막(130)을 형성한다. 상기 게이트 산화막(130)은 상기 트랜치(120, 122)) 내부 표면 및 상기 반도체 기판(100) 표면에 형성될 수 있다.
다음으로 도 4에 도시된 바와 같이, 게이트 산화막(130)이 형성된 반도체 기판(100) 전면에 폴리실리콘(polysilicon)을 증착하여 상기 트랜치(120,122)를 채운다. 그리고 상기 증착된 폴리실리콘을 에치백(etchback)하여 상기 게이트 산화막이 형성된 트랜치(120,122) 내에 게이트 폴리(135)를 형성한다.
이때, 상기 게이트 폴리(135)의 상부면은 상기 트랜치(120,122)의 상부 면과 동일하거나 상기 트랜치(120,122)의 상부면 보다 아래로 내려가도록 상기 에치백 공정에 의하여 상기 증착된 폴리실리콘이 식각될 수 있다.
여기서 에치백 공정이란 식각 대상물의 모든 면을 동일하게 식각하는 것을 말한다. 예컨대, 상기 게이트 폴리(135)의 상부면이 상기 P형 바디(110)의 상부 표면으로부터 0.2um ~ 0.4um 낮도록 형성될 수 있다.
다음으로 도 5에 도시된 바와 같이, 열산화 공정을 수행하여, 상기 게이트 폴리(135)의 상부에 산화막(140)을 형성한다. 이때 상기 반도체 기판(100) 상에 형성된 게이트 산화막(130) 상에도 산화막(140)이 더 형성된다.
이어서 상기 반도체 기판에 선택적으로 불순물 이온(n형 불순물 이온)을 주입하여 상기 게이트 폴리(135)의 주변의 반도체 기판(100)에 소스 영역(142)을 형성한다. 이때 상기 소스 영역(142)은 상기 산화막(140) 형성 전에 불순물 이온을 주입하여 형성될 수도 있다.
상기 산화막(140) 상에 질화막(145)을 증착한다. 그리고 상기 질화막(145) 상에 포토리쏘그라피 공정을 수행하여 제2 포토레지스트 패턴(150)을 형성한다. 상기 제2 포토레지스트 패턴(150)은 상기 게이트 폴리(135)의 상부 및 상기 트랜치(120,122) 내부에 형성된 게이트 산화막(130)의 상부에 대응하는 질화막(145)의 일부를 덮고, 질화막(145)의 나머지 부분은 노출시키도록 패터닝될 수 있다.
또한 상기 제2 포토레지스트 패턴(150)은 상기 게이트 폴리(135)의 상부 및 상기 트랜치(120,122) 내부에 형성된 게이트 산화막(130)의 상부에 대응하는 질화막(145)의 일부는 물론 상기 소스 영역(142)의 일부에 대응하는 질화막(145)의 일부도 덮도록 패터닝될 수 있다.
다음으로 도 7에 도시된 바와 같이, 상기 제2 포토레지스트 패턴(150)을 식각 마스크로 이용하여 상기 질화막(145)을 식각하여 질화막 패턴(145-1)을 형성한다. 상기 질화막 패턴(145-1)은 상기 게이트 폴리(135)의 상부에 대응하는 산화막(140) 상부를 덮도록 형성될 수 있다.
또한 상기 질화막 패턴(145-1)은 상기 게이트 폴리(135)의 상부에 대응하는 산화막(140) 상부는 물론 상기 소스 영역(142)의 일부에 대응하는 산화막(140) 상부를 덮도록 형성될 수 있다.
이어서 상기 질화막 패턴(145-1)이 형성된 상기 산화막(140) 전면에 절연막(155)을 형성한다. 이때 상기 절연막(155)은 산화막일 수 있다.
다음으로 상기 절연막(150) 상에 포토리쏘그라피 공정을 수행하여 제3 포토 레지스트 패턴(160)을 형성한다. 상기 제3 포토레지스트 패턴(160)은 상기 절연막(150)에 상기 소스 영역(142)을 노출시키는 콘택 홀(CONTACT HOLE, 163 및 165)을 형성하기 위하여 패터닝될 수 있다.
이어서 상기 제3 포토레지스트 패턴(160)을 식각 마스크로 이용하여 상기 절연막(150)을 식각하여 상기 소스 영역(142)을 노출시키는 콘택 홀(163,165)을 상기 절연막(150) 내에 형성한다.
상기 제3 포토레지스트 패턴(160)을 형성하는 노광 및 현상 공정시, 상기 제3 포토레지스트 패턴(160)에 오정렬(misalign, 170)이 발생될 수 있다. 즉 상기 소스 영역(142)만을 노출되도록 패터닝되어야 하는데, 상기 트랜치 내부에 형성된 게이트 산화막(130)이 노출되도록 패터닝될 수 있다.
그러나 본원 발명의 실시 예에 따른 반도체 소자 공정에 따르면, 상기 게이트 폴리(135), 및 상기 트랜치 내부에 형성된 게이트 산화막(130)에 대응되는 산화막(140)의 상부에는 질화막 패턴(145-1)이 형성되어 있다.
따라서 오정렬된 포토레지스트 패턴을 식각 마스크로 사용하여 식각 공정이 수행되더라도 상기 질화막 패턴(145-1)에 의하여 상기 트랜치 내부에 형성된 게이트 산화막(130)이 상기 식각 공정에 의해 손실되는 것을 막아 게이트 산화막 손실에 따른 누설(leakage)을 방지할 수 있다.
다음으로 상기 콘택홀((163,165)에 금속물질(예컨대 ,텅스텐, 구리, 또는 알루미늄)을 매립하여 콘택(미도시)을 형성한다.
이상에서 설명한 본 발명은 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
도 1 내지 도 8은 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 나 타낸는 공정 단면도이다.
Claims (5)
- 반도체 기판에 트랜치를 형성하고, 상기 트랜치 내부 표면에 게이트 산화막을 형성하는 단계;상기 게이트 산화막이 형성된 트랜치 내부에 실리콘 폴리를 채워 게이트 폴리를 형성하는 단계;게이트 폴리가 형성된 반도체 기판 전면에 산화막을 형성하는 단계;상기 반도체 기판에 불순물 이온을 주입하여 상기 게이트 폴리의 주변의 반도체 기판에 소스 영역을 형성하는 단계;상기 게이트 폴리 및 상기 트랜치 내부 표면에 형성된 게이트 산화막에 대응되는 산화막의 일부, 및 상기 소스 영역의 일부에 대응되는 산화막의 일부를 덮는 질화막 패턴을 형성하는 단계;상기 질화막 패턴이 형성된 산화막 상에 절연막을 형성하는 단계; 및상기 절연막을 식각하여 상기 소스 영역을 노출시키는 콘택홀을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 삭제
- 제1항에 있어서, 상기 게이트 폴리를 형성하는 단계는,상기 게이트 폴리의 상부면은 상기 트랜치의 상부 면과 동일하거나 상기 트랜치의 상부면 보다 아래로 내려가도록 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 반도체 기판 내에 형성된 트랜치;상기 트랜치 내부 표면 및 상기 반도체 기판 표면에 형성된 게이트 산화막;상기 게이트 산화막이 형성된 트랜치에 채워진 게이트 폴리;상기 게이트 폴리가 형성된 반도체 기판 상부에 형성된 산화막;상기 게이트 폴리에 인접한 반도체 기판 내부에 형성된 소스 영역; 및상기 게이트 폴리 및 상기 트랜치 내부 표면에 형성된 게이트 산화막에 대응되는 산화막 및 상기 소스 영역의 일부에 대응되는 산화막의 일부를 덮도록 형성되는 질화막 패턴을 포함하는 것을 특징으로 하는 반도체 소자.
- 제4항에 있어서, 상기 반도체 소자는,상기 질화막 패턴이 형성된 상기 산화막 전면에 형성되는 절연막;상기 소스 영역을 노출시키는 상기 절연막 내의 콘택홀; 및상기 콘택홀 내에 금속 물질이 매립된 콘택을 더 포함하는 반도체 소자.
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Patent Citations (2)
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