KR20100089364A - 트랜지스터를 갖는 반도체소자의 제조방법 - Google Patents

트랜지스터를 갖는 반도체소자의 제조방법 Download PDF

Info

Publication number
KR20100089364A
KR20100089364A KR1020090008575A KR20090008575A KR20100089364A KR 20100089364 A KR20100089364 A KR 20100089364A KR 1020090008575 A KR1020090008575 A KR 1020090008575A KR 20090008575 A KR20090008575 A KR 20090008575A KR 20100089364 A KR20100089364 A KR 20100089364A
Authority
KR
South Korea
Prior art keywords
gate
forming
layer
region
film
Prior art date
Application number
KR1020090008575A
Other languages
English (en)
Other versions
KR101544509B1 (ko
Inventor
김영목
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020090008575A priority Critical patent/KR101544509B1/ko
Priority to US12/656,544 priority patent/US8101482B2/en
Publication of KR20100089364A publication Critical patent/KR20100089364A/ko
Application granted granted Critical
Publication of KR101544509B1 publication Critical patent/KR101544509B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823456—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different shapes, lengths or dimensions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/82385—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different shapes, lengths or dimensions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66553—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using inside spacers, permanent or not
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
    • H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

트랜지스터를 갖는 반도체소자의 제조방법을 제공한다. 이 방법은 반도체기판의 제1 활성영역에 제1 게이트 트렌치를 형성하는 것을 포함한다. 상기 제1 게이트 트렌치를 부분적으로 채우는 제1 게이트 막을 형성한다. 제1 이온주입 공정을 진행하여, 상기 제1 게이트 막을 제1 도전형의 제1 게이트 전극으로 형성함과 아울러 상기 제1 게이트 막 양 옆의 상기 제1 활성영역 내에 상기 제1 게이트 전극과 동일한 도전형의 제1 불순물 영역들을 형성한다.

Description

트랜지스터를 갖는 반도체소자의 제조방법{Method of fabricating a semiconductor device having a transistor}
본 발명은 반도체소자에 관한 것으로, 특히 트랜지스터를 갖는 반도체소자의 제조방법에 관한 것이다.
일반적으로, 고전압 모스 트랜지스터들은 높은 내압(breakdown voltage)을 갖도록 설계되어야 하므로, 고전압 모스 트랜지스터들을 스케일 다운 시키는 것이 어렵다.
본 발명이 이루고자 하는 기술적 과제는 집적도를 향상시킬 수 있는 고전압 트랜지스터를 갖는 반도체소자의 제조방법을 제공하는데 있다.
본 발명의 일 양태에 따르면, 반도체소자의 제조방법을 제공한다. 이 방법은 반도체기판의 제1 활성영역에 제1 게이트 트렌치를 형성하는 것을 포함한다. 상기 제1 게이트 트렌치를 부분적으로 채우는 제1 게이트 막을 형성한다. 제1 이온주입 공정을 진행하여, 상기 제1 게이트 막을 제1 도전형의 제1 게이트 전극으로 형성함과 아울러 상기 제1 게이트 막 양 옆의 상기 제1 활성영역 내에 상기 제1 게이트 전극과 동일한 도전형의 제1 불순물 영역들을 형성한다.
본 발명의 몇몇 실시예들에서, 상기 제1 이온 주입 공정을 진행하기 전에, 상기 제1 게이트 막을 갖는 기판의 전면 상에 스페이서 절연막을 형성하고, 상기 스페이서 절연막을 식각하여 상기 제1 게이트 트렌치의 상부 측벽 상에 제1 스페이서를 형성하는 것을 더 포함할 수 있다.
상기 스페이서 절연막은 실리콘 산화막, 실리콘산질화막(SiON layer) 및 실리콘 질화막 중 적어도 하나를 포함할 수 있다.
다른 실시예에서, 상기 제1 게이트 트렌치를 형성하기 전에, 상기 제1 활성영역 내에 제1 버퍼 영역을 형성하는 것을 더 포함할 수 있다. 여기서, 상기 제1 버퍼 영역은 상기 제1 불순물 영역들과 같은 도전형이면서 상기 제1 불순물 영역들 보다 낮은 불순물 농도를 가질 수 있다.
또 다른 실시예에서, 상기 제1 게이트 막을 형성하는 것은 상기 제1 게이트 트렌치를 갖는 반도체기판 상에 게이트 막을 형성하되, 상기 게이트 막은 언도우프트 실리콘막(undoped Si layer), 언도우프트 저마늄막(undoped Ge layer) 및 언도우프트 실리콘-저마늄막(undoped SiGe layer) 중 적어도 하나를 포함하고, 상기 게이트 막을 식각하는 것을 포함할 수 있다.
또 다른 실시예에서, 상기 제1 도전형은 앤형(N-type) 또는 피형(P-type)일 수 있다.
또 다른 실시예에서, 상기 제1 게이트 트렌치를 형성하는 동안에, 상기 반도체기판의 제2 활성영역에 제2 게이트 트렌치를 형성하고, 상기 제1 게이트 막을 형성하는 동안에, 상기 제2 게이트 트렌치를 부분적으로 채우는 제2 게이트 막을 형성하고, 상기 제1 이온주입 공정 이전 또는 이후에, 제2 이온 주입 공정을 진행하여 상기 제2 게이트 막을 상기 제1 게이트 전극과 다른 도전형의 제2 게이트 전극으로 형성함과 아울러 상기 제2 게이트 막 양 옆의 상기 제2 활성영역 내에 상기 제1 불순물 영역들과 다른 도전형의 제2 불순물 영역들을 형성하는 것을 더 포함할 수 있다.
더 나아가, 상기 제1 및 제2 게이트 트렌치들을 형성하기 전에, 상기 제1 및 제2 활성영역들을 한정하는 소자분리 영역을 형성하는 것을 더 포함할 수 있다.
또한, 상기 제1 및 제2 게이트 트렌치들을 형성하기 전에, 상기 제1 활성영역 내에 제1 버퍼 영역을 형성하되, 상기 제1 버퍼 영역은 상기 제1 불순물 영역들 과 같은 도전형이면서 상기 제1 불순물 영역들보다 낮은 불순물 농도를 갖고, 상기 제1 버퍼 영역을 형성하기 전 또는 후에, 상기 제2 활성영역 내에 제2 버퍼 영역을 형성하는 것을 더 포함하되, 상기 제2 버퍼 영역은 상기 제2 불순물 영역들과 같은 도전형이면서 상기 제2 불순물 영역들보다 낮은 불순물 농도를 가질 수 있다.
또 다른 실시예에서, 상기 제1 게이트 막을 형성하기 전에, 상기 제1 게이트 트렌치를 갖는 반도체기판 상에 게이트 유전막을 형성하는 것을 더 포함할 수 있다.
본 발명의 실시예들에 따르면, 고전압 트랜지스터의 게이트 전극을 게이트 트렌치 내에 매립하여 형성할 수 있다. 이에 따라, 고전압 트랜지스터가 차지하는 면적을 최소화할 수 있기 때문에, 반도체소자의 집적도를 개선할 수 있다. 또한, 고농도의 소스/드레인 영역들과 게이트 전극은 동일한 이온 주입 공정을 이용하여 형성할 수 있다. 따라서, 앤모스 및 피모스 트랜지스터들의 게이트 전극들의 도전형들을 서로 다르게 하기 위한 별도의 공정 없이, 소스/드레인을 형성하기 위한 이온주입 공정을 이용하여 듀얼 게이트(dual gate)를 형성할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하여 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1 내지 도 9는 본 발명의 실시예들에 따른 반도체소자를 나타낸 단면도들이다. 도 1 내지 도 9에서, 참조부호 "A"로 표시된 부분은 제1 소자 영역을 나타내고, 참조부호 "B"로 표시된 부분은 제2 소자 영역을 나타내고, 참조부호 "C"로 표시된 부분은 제3 소자 영역을 나타낸다.
도 1을 참조하면, 기판(100)을 준비할 수 있다. 상기 기판(100)은 실리콘 등과 같은 반도체 웨이퍼일 수 있다. 상기 기판(100)은 제1 도전형일 수 있다. 상기 제1 도전형은 앤형(N-type) 또는 피형(P-type)일 수 있다. 상기 제2 소자 영역(B)은 상기 제1 도전형과 다른 제2 도전형의 웰 영역(107)을 가질 수 있다.
상기 기판(100)의 활성영역들(105a, 105b, 105c)을 한정하는 소자분리 영역(105s)을 형성할 수 있다. 좀더 구체적으로, 상기 소자분리 영역(105s)은 상기 제1 소자영역(A)의 제1 활성영역(105a), 상기 제2 소자 영역(B)의 제2 활성영역(105b) 및 상기 제3 소자 영역(C)의 제3 활성영역(105c)을 한정할 수 있다. 상기 소자분리 영역(105s)은 트렌치 소자분리 기술을 이용하여 형성할 수 있다.
상기 제1 활성영역(105a) 내에 제1 버퍼 영역(110a)을 형성할 수 있다. 상기 제1 버퍼 영역(110a)은 상기 제1 활성영역(105a)과 다른 도전형일 수 있다. 예를 들어, 상기 제1 활성영역(105a)은 피형(P-type)이고, 상기 제1 버퍼 영역(110a)은 앤형(N-type)일 수 있다. 상기 제1 버퍼 영역(110a)을 형성하는 것은 상기 제1 활성영역(105a)을 노출시키며 상기 제2 및 제3 활성영역들(105b, 105c)을 덮는 포토레지스트 패턴을 형성하고, 상기 포토레지스트 패턴을 이온주입 마스크로 이용하여 상기 제1 활성영역(105a) 내에 불순물을 주입하는 것을 포함할 수 있다.
상기 제2 활성영역(105b) 내에 상기 웰 영역(107)과 다른 도전형의 제2 버퍼 영역(110b)을 형성할 수 있다. 상기 제2 버퍼 영역(110b)을 형성하는 것은 상기 제2 활성영역(105b)을 노출시키며 상기 제1 및 제3 활성영역들(105a, 105c)을 덮는 포토레지스트 패턴을 형성하고, 상기 포토레지스트 패턴을 이온주입 마스크로 이용하여 상기 제2 활성영역(105b) 내에 불순물을 주입하는 것을 포함할 수 있다. 상기 제2 버퍼 영역(110b)은 상기 제1 버퍼 영역(110a)을 형성한 후에 형성할 수 있다. 이와는 달리, 상기 제2 버퍼 영역(110b)은 상기 제1 버퍼 영역(110a)을 형성하기 전에 형성할 수도 있다.
도 2를 참조하면, 상기 제1 활성영역(105a)을 가로지르는 제1 게이트 트렌치(115a)를 형성함과 아울러 상기 제2 활성영역(105b)을 가로지르는 제2 게이트 트렌치(115b)를 형성할 수 있다. 예를 들어, 상기 제1 및 제2 게이트 트렌치들(115a, 115b)을 형성하는 것은 상기 제1 및 제2 활성영역들(105a, 105b)의 소정영역들을 노출시키는 개구부들을 갖는 마스크 패턴을 형성하고, 상기 마스크 패턴을 식각 마스크로 이용하여 상기 제1 및 제2 활성영역들(105a, 105b)을 식각하고, 상기 마스크 패턴을 제거하는 것을 포함할 수 있다.
상기 제1 및 제2 게이트 트렌치들(115a, 115b)은 상기 제1 및 제2 버퍼 영역들(110a, 110b)을 관통하도록 형성할 수 있다. 즉, 상기 제1 및 제2 게이트 트렌치들(115a, 115b)의 바닥면들은 상기 제1 및 제2 버퍼 영역들(110a, 110b)보다 낮은 레벨에 위치할 수 있다.
도 3을 참조하면, 상기 제1 게이트 트렌치(115a)가 형성된 상기 제1 활성영역(105a) 상에 제1 게이트 유전막(120a)을 형성할 수 있다. 상기 제2 게이트 트렌치(115b)가 형성된 상기 제2 활성영역(105b) 상에 제2 게이트 유전막(120b)을 형성할 수 있다. 상기 제3 활성영역(105c) 상에 제3 게이트 유전막(120c)을 형성할 수 있다. 상기 제1 내지 제3 게이트 유전막들(120a, 120b, 120c)은 서로 동일한 유전체로 형성하거나, 이들 중 적어도 두 개의 유전막들을 서로 다른 유전체로 형성할 수 있다. 예를 들어, 상기 제1 및 제2 게이트 유전막들(120a, 120b)은 제1 등가 산화막 두께로 형성하고, 상기 제3 게이트 유전막(120c)은 상기 제1 등가 산화막 두께 보다 작은 제2 등가산화막 두께로 형성할 수 있다.
상기 제1 내지 제3 게이트 유전막들(120a, 120b, 120c)을 갖는 기판 상에 게이트 막(125)을 형성할 수 있다. 예를 들어, 상기 게이트 막(125)은 언도우프트 실리콘막(undoped Si layer), 언도우프트 저마늄막(undoped germanium layer) 및 언도우프트 실리콘-저마늄막(undoped SiGe layer) 중 적어도 하나를 포함할 수 있다.
도 4를 참조하면, 상기 제3 소자 영역(C) 상의 상기 게이트 막(125)을 덮으며 상기 제1 및 제2 소자 영역들(A, B) 상의 상기 게이트 막을 노출시키는 게이트 마스크 패턴(130)을 형성할 수 있다. 상기 게이트 마스크 패턴(130)은 포토레지스트 물질로 형성할 수 있다.
상기 게이트 마스크 패턴(130)을 식각 마스크로 이용하여 상기 제1 및 제2 소자 영역들(A, B) 상의 상기 게이트 막을 식각하여 상기 제1 게이트 트렌치(115a)를 부분적으로 채우는 제1 게이트 막(125a)을 형성함과 아울러 상기 제2 게이트 트렌치(115b)를 부분적으로 채우는 제2 게이트 막(125b)을 형성할 수 있다. 상기 제1 및 제2 게이트 막들(125a, 125b)의 상부면들은 상기 제1 및 제2 버퍼 영역들(110a, 110b)의 바닥 영역들 보다 높은 레벨에 형성될 수 있다. 이와는 달리, 상기 제1 및 제2 게이트 막들(125a, 125b)의 상부면들은 상기 제1 및 제2 버퍼 영역들(110a, 110b)의 바닥 영역들과 실질적으로 동일한 레벨에 형성될 수도 있다.
도 5를 참조하면, 상기 게이트 마스크 패턴(도 4의 130)을 제거할 수 있다. 상기 제3 소자 영역(C) 상의 상기 게이트 막(도 4의 125)을 패터닝하여 제3 게이트 막(125c)을 형성할 수 있다.
다른 실시예에서, 상기 제3 게이트 막(125c)을 형성하기 위한 포토레지스트 패턴을 형성함과 아울러, 상기 제1 내지 제3 게이트 막들(125a, 125b, 125c)을 동시에 형성하기 위한 식각 공정을 진행할 수 있다. 즉, 상기 제1 내지 제3 게이트 막들(125a, 125b, 125c)을 동시에 형성하기 위한 사진/식각 공정을 진행할 수도 있다.
도 6을 참조하면, 상기 제1 내지 제3 게이트 막들(125a, 125b, 125c)을 갖는 기판 상에 스페이서 절연막을 형성하고, 상기 스페이서 절연막을 이방성 식각하여 제1 내지 제3 스페이서들(130a, 130b, 130c)을 형성할 수 있다. 상기 스페이서 절연막은 실리콘 산화막, 실리콘산질화막(SiON layer) 및 실리콘 질화막 중 적어도 하나를 포함할 수 있다. 예를 들어, 상기 스페이서 절연막은 차례로 적층된 MTO(Medium Temperature Deposition of Oxide)막 및 실리콘 질화막으로 형성할 수 있다.
상기 제1 스페이서(130a)는 상기 제1 게이트 막(125a)에 의해 채워지지 않은 상기 제1 게이트 트렌치(115a)의 측벽 상에 형성될 수 있다. 예를 들어, 상기 제1 스페이서(130a)는 상기 제1 게이트 트렌치(115a)의 상부 측벽 상에 형성될 수 있다. 이와 마찬가지로, 상기 제2 스페이서(130b)는 상기 제2 게이트 막(125b)에 의해 채워지지 않은 상기 제2 게이트 트렌치(115b)의 측벽 상에 형성될 수 있다. 상기 제3 스페이서(130c)는 상기 제3 게이트 막(125c)의 측벽 상에 형성될 수 있다.
도 7을 참조하면, 상기 제1 소자 영역(A)을 노출시키며 상기 제2 및 제3 소자 영역(B, C)을 덮는 제1 이온주입 마스크(133)를 형성할 수 있다. 상기 제1 이온주입 마스크(133)는 포토레지스트막을 이용하여 형성할 수 있다.
이어서, 제1 이온주입 공정(136)을 진행하여 상기 제1 이온주입 마스크(133)에 의해 노출된 상기 제1 게이트 막(도 6의 125a) 내에 그리고 상기 제1 활성영역(105a) 내에 제1 불순물들을 주입할 수 있다. 그 결과, 상기 제1 게이트 막(도 6의 125a) 양 옆의 상기 제1 활성영역(105a) 내에 제1 불순물 영역들(139)을 형성함과 아울러, 상기 제1 게이트 막(도 6의 125a)을 제1 게이트 전극(140)으로 형성할 수 있다. 즉, 상기 제1 불순물 영역들(139) 및 상기 제1 게이트 전극(140)은 상기 제1 이온 주입 공정(136)에 의해 동일한 도전형을 갖도록 형성될 수 있다. 또한, 상기 제1 게이트 막(도 6의 125a)은 고농도의 제1 게이트 전극(140)으로 형성될 수 있다.
상기 제1 불순물 영역들(139)의 바닥 영역들은 상기 제1 게이트 전극(140)의 상부면보다 높은 레벨에 형성될 수 있다. 상기 제1 불순물 영역들(139)은 상기 제1 버퍼 영역들(110a)과 같은 도전형을 가질 수 있다. 또한, 상기 제1 불순물 영역들(139)은 상기 제1 버퍼 영역들(110a) 보다 높은 불순물 농도를 가질 수 있다. 상기 제1 불순물 및 버퍼 영역들(139, 110a)은 앤형(N-type)의 도전형일 수 있다. 이와는 달리, 상기 제1 불순물 및 버퍼 영역들(139, 110a)은 피형(P-type)의 도전형일 수 있다. 상기 제1 불순물 영역들(139)은 트랜지스터의 소스/드레인으로 정의할 수 있으며, 상기 제1 버퍼 영역(110a)은 소스/드레인 연장부로 정의할 수 있다.
상기 제1 스페이서(130a)는, 상기 제1 이온 주입 공정(136) 동안에, 상기 제1 게이트 전극(140)과 상기 제1 활성영역(105a) 사이의 상기 제1 게이트 유전막(120a)이 손상되는 것을 방지할 수 있다.
도 8을 참조하면, 상기 제1 이온주입 마스크(도 7의 133)를 제거할 수 있다. 상기 제1 소자 영역(B)을 덮으며 상기 제2 및 제3 소자 영역들(B, C)을 노출시키는 제2 이온 주입 마스크(145)를 형성할 수 있다. 상기 제2 이온주입 마스크(145)는 포토레지스트막을 이용하여 형성할 수 있다.
제2 이온주입 공정(148)을 진행하여 상기 제2 이온주입 마스크(145)에 의해 노출된 상기 제2 및 제3 게이트 막들(도 7의 125b, 125c) 내에 그리고 상기 제2 및 제3 활성영역들(105b, 105c) 내에 제2 불순물들을 주입할 수 있다. 그 결과, 상기 제2 게이트 막(도 7의 125b) 양 옆의 상기 제2 활성영역(105b) 내에 제2 불순물 영역들(152)을 형성하고, 상기 제3 게이트 막(도 7의 125c) 양 옆의 상기 제3 활성영역(105c) 내에 제3 불순물 영역들(155)을 형성하고, 상기 제2 게이트 막(도 7의 125b)을 고농도의 제2 게이트 전극(153)으로 형성하고, 상기 제3 게이트 막(도 7의 125c)을 고농도의 제3 게이트 전극(156)으로 형성할 수 있다.
상기 제2 불순물 영역들(152) 및 상기 제2 게이트 전극(153)은 상기 제2 이온 주입 공정(148)에 의해 동일한 도전형을 갖도록 형성될 수 있다. 상기 제2 불순물 영역들(152)의 바닥 영역들은 상기 제2 게이트 전극(153)의 상부면보다 높은 레벨에 형성될 수 있다. 상기 제2 불순물 영역들(152)은 상기 제2 버퍼 영역들(110b)과 같은 도전형을 가질 수 있다. 또한, 상기 제2 불순물 영역들(152)은 상기 제2 버퍼 영역(110b) 보다 높은 불순물 농도를 가질 수 있다. 상기 제2 불순물 영역들(152)은 상기 제1 불순물 영역들(139)과 다른 도전형을 가질 수 있다. 상기 제2 불순물 영역들(152)은 트랜지스터의 소스/드레인으로 정의할 수 있으며, 상기 제2 버퍼 영역(110b)은 소스/드레인 연장부로 정의할 수 있다.
상기 제2 스페이서(130b)는, 상기 제2 이온 주입 공정(148) 동안에, 상기 제2 게이트 전극(153)과 상기 제1 활성영역(105b) 사이의 상기 제2 게이트 유전막(120b)이 손상되는 것을 방지할 수 있다.
상기 제2 이온주입 공정(148)은 상기 제1 이온 주입 공정(도 7의 136)을 수행한 후에 진행할 수 있다. 이와는 달리, 상기 제2 이온주입 공정(148)은 상기 제1 이온 주입 공정(도 7의 136)을 수행하기 전에 진행할 수도 있다. 즉, 상기 제1 및 제2 불순물 영역들(139, 152)은 순서에 상관없이 별도의 이온 주입 공정들을 이용하여 형성할 수 있다.
도 9를 참조하면, 상기 제2 이온주입 마스크(도 8의 145)를 제거할 수 있다. 따라서, 상기 제1 소자 영역(A)에, 상기 제1 불순물 영역들(139), 상기 제1 버퍼 영역(110a), 상기 제1 게이트 유전막(120a) 및 상기 제1 게이트 전극(140)을 포함하는 제1 모스 트랜지스터를 형성할 수 있다. 이와 마찬가지로, 상기 제2 소자 영역(B)에, 상기 제2 불순물 영역들(152), 상기 제2 버퍼 영역(110b), 상기 제2 게이트 유전막(120b) 및 상기 제2 게이트 전극(153)을 포함하는 제2 모스 트랜지스터를 형성할 수 있다. 상기 제1 모스 트랜지스터가 앤모스 트랜지스터로 형성되는 경우에, 상기 제2 모스 트랜지스터는 피모스 트랜지스터로 형성될 수 있다. 이와는 달리, 상기 제1 모스 트랜지스터가 피모스 트랜지스터로 형성되는 경우에, 상기 제1 모스 트랜지스터는 앤모스 트랜지스터로 형성될 수 있다.
상기 제1 및 제2 게이트 전극들(140, 153)은 상기 제1 및 제2 게이트 트렌치들(115a, 115b)을 부분적으로 채우는 상기 제1 및 제2 게이트 막들(125a, 125b) 내에 불순물들을 주입하므로써 형성할 수 있다. 따라서, 상기 제1 및 제2 소자 영역들(A, B)에 형성되는 상기 제1 및 제2 모스 트랜지스터들을 스케일 다운시키면서도 상기 제1 및 제2 모스 트랜지스터들의 채널 길이를 증가시킬 수 있다.
한편, 상기 제1 게이트 전극(140)의 상부면은, 도 9에 도시된 바와 같이, 상기 제1 불순물 영역(139)의 바닥 영역보다 낮은 레벨에 위치할 수 있다. 그리고, 상기 제1 불순물 영역(139)은 상기 제1 버퍼 영역(110a)과 같은 도전형이면서 상기 제1 버퍼 영역(110a)보다 높은 불순물 농도를 가질 수 있다. 또한, 상기 제1 불순물 영역(139)은 상기 제1 버퍼 영역(110a)보다 높은 레벨에 위치할 수 있다. 따라서, 상기 제1 소자 영역(A)에 형성된 상기 제1 모스 트랜지스터가 고전압 트랜지스터로 이용되는 경우에, 상기 제1 게이트 전극(140)이 상기 제1 불순물 영역(139) 보다 낮은 레벨에 위치하고 있으므로, 상기 제1 모스 트랜지스터의 GIDL(Gate Induced Drain Leake) 현상에 의한 누설전류를 억제할 수 있다. 또한, 고전압 트랜지스터로 이용되는 상기 제1 모스 트랜지스터의 내압, 예를 들어 드레인 내압(drain breakdown voltage)을 개선할 수 있다. 상기 제2 소자 영역(B)에 형성되는 상기 제2 모스 트랜지스터는, 상기 제1 모스 트랜지스터와 마찬가지로, 내압을 증가시킬 수 있는 고전압 모스 트랜지스터로 이용할 수 있다.
한편, 상기 제1 및 제2 소자 영역들(A, B)에 형성되는 상기 제1 및 제2 모스 트랜지스터들 중 하나는 앤모스 트랜지스터로 형성하고, 나머지 하나는 피모스 트랜지스터로 형성할 수 있다. 여기서, 상기 제1 및 제2 모스 트랜지스터들의 상기 제1 및 제2 게이트 전극들(140, 153)은 서로 다른 도전형으로 형성할 수 있다. 즉, 듀얼 게이트를 형성하기 위한 별도의 공정 없이, 소스/드레인들(139, 152)을 형성하기 위한 공정들을 이용하여 앤모스 트랜지스터의 게이트 전극은 앤형으로 형성하고, 피모스 트랜지스터의 게이트 전극은 피형으로 형성할 수 있다.
도 1 내지 도 9는 본 발명의 실시예들에 따른 반도체소자를 나타낸 단면도들이다.

Claims (10)

  1. 반도체기판의 제1 활성영역에 제1 게이트 트렌치를 형성하고,
    상기 제1 게이트 트렌치를 부분적으로 채우는 제1 게이트 막을 형성하고,
    제1 이온주입 공정을 진행하여, 상기 제1 게이트 막을 제1 도전형의 제1 게이트 전극으로 형성함과 아울러 상기 제1 게이트 막 양 옆의 상기 제1 활성영역 내에 상기 제1 게이트 전극과 동일한 도전형의 제1 불순물 영역들을 형성하는 것을 포함하는 반도체소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 제1 이온 주입 공정을 진행하기 전에,
    상기 제1 게이트 막을 갖는 기판의 전면 상에 스페이서 절연막을 형성하고,
    상기 스페이서 절연막을 식각하여 상기 제1 게이트 트렌치의 상부 측벽 상에 제1 스페이서를 형성하는 것을 더 포함하는 반도체소자의 제조방법.
  3. 제 2 항에 있어서,
    상기 스페이서 절연막은 실리콘 산화막, 실리콘산질화막(SiON layer) 및 실리콘 질화막 중 적어도 하나를 포함하는 반도체소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 제1 게이트 트렌치를 형성하기 전에,
    상기 제1 활성영역 내에 제1 버퍼 영역을 형성하는 것을 더 포함하되, 상기 제1 버퍼 영역은 상기 제1 불순물 영역들과 같은 도전형이면서 상기 제1 불순물 영역들보다 낮은 불순물 농도를 갖는 반도체소자의 제조방법.
  5. 제 1 항에 있어서,
    상기 제1 게이트 막을 형성하는 것은
    상기 제1 게이트 트렌치를 갖는 반도체기판 상에 게이트 막을 형성하되, 상기 게이트 막은 언도우프트 실리콘막(undoped Si layer), 언도우프트 저마늄막(undoped Ge layer) 및 언도우프트 실리콘-저마늄막(undoped SiGe layer) 중 적어도 하나를 포함하고,
    상기 게이트 막을 식각하는 것을 포함하는 반도체소자의 제조방법.
  6. 제 1 항에 있어서,
    상기 제1 도전형은 앤형(N-type) 또는 피형(P-type)인 반도체소자의 제조방법.
  7. 제 1 항에 있어서,
    상기 제1 게이트 트렌치를 형성하는 동안에, 상기 반도체기판의 제2 활성영역에 제2 게이트 트렌치를 형성하고,
    상기 제1 게이트 막을 형성하는 동안에, 상기 제2 게이트 트렌치를 부분적으로 채우는 제2 게이트 막을 형성하고,
    상기 제1 이온주입 공정 이전 또는 이후에, 제2 이온 주입 공정을 진행하여 상기 제2 게이트 막을 상기 제1 게이트 전극과 다른 도전형의 제2 게이트 전극으로 형성함과 아울러 상기 제2 게이트 막 양 옆의 상기 제2 활성영역 내에 상기 제1 불순물 영역들과 다른 도전형의 제2 불순물 영역들을 형성하는 것을 더 포함하는 반도체소자의 제조방법.
  8. 제 7 항에 있어서,
    상기 제1 및 제2 게이트 트렌치들을 형성하기 전에,
    상기 제1 및 제2 활성영역들을 한정하는 소자분리 영역을 형성하는 것을 더 포함하는 반도체소자의 제조방법.
  9. 제 7 항에 있어서,
    상기 제1 및 제2 게이트 트렌치들을 형성하기 전에, 상기 제1 활성영역 내에 제1 버퍼 영역을 형성하되, 상기 제1 버퍼 영역은 상기 제1 불순물 영역들과 같은 도전형이면서 상기 제1 불순물 영역들보다 낮은 불순물 농도를 갖고,
    상기 제1 버퍼 영역을 형성하기 전 또는 후에, 상기 제2 활성영역 내에 제2 버퍼 영역을 형성하는 것을 더 포함하되, 상기 제2 버퍼 영역은 상기 제2 불순물 영역들과 같은 도전형이면서 상기 제2 불순물 영역들보다 낮은 불순물 농도를 갖는 반도체소자의 제조방법.
  10. 제 1 항에 있어서,
    상기 제1 게이트 막을 형성하기 전에,
    상기 제1 게이트 트렌치를 갖는 반도체기판 상에 게이트 유전막을 형성하는 것을 더 포함하는 반도체소자의 제조방법.
KR1020090008575A 2009-02-03 2009-02-03 트랜지스터를 갖는 반도체소자의 제조방법 KR101544509B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020090008575A KR101544509B1 (ko) 2009-02-03 2009-02-03 트랜지스터를 갖는 반도체소자의 제조방법
US12/656,544 US8101482B2 (en) 2009-02-03 2010-02-03 Method of fabricating semiconductor device having transistor

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020090008575A KR101544509B1 (ko) 2009-02-03 2009-02-03 트랜지스터를 갖는 반도체소자의 제조방법

Publications (2)

Publication Number Publication Date
KR20100089364A true KR20100089364A (ko) 2010-08-12
KR101544509B1 KR101544509B1 (ko) 2015-08-13

Family

ID=42398041

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090008575A KR101544509B1 (ko) 2009-02-03 2009-02-03 트랜지스터를 갖는 반도체소자의 제조방법

Country Status (2)

Country Link
US (1) US8101482B2 (ko)
KR (1) KR101544509B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8993391B2 (en) 2012-12-27 2015-03-31 SK Hynix Inc. Semiconductor device with recess gate and method for fabricating the same

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10686047B2 (en) * 2018-05-23 2020-06-16 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and method for manufacturing the same

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2837014B2 (ja) 1992-02-17 1998-12-14 三菱電機株式会社 半導体装置及びその製造方法
US6351009B1 (en) * 1999-03-01 2002-02-26 Fairchild Semiconductor Corporation MOS-gated device having a buried gate and process for forming same
US6274905B1 (en) * 1999-06-30 2001-08-14 Fairchild Semiconductor Corporation Trench structure substantially filled with high-conductivity material
US6214670B1 (en) * 1999-07-22 2001-04-10 Taiwan Semiconductor Manufacturing Company Method for manufacturing short-channel, metal-gate CMOS devices with superior hot carrier performance
GB0022149D0 (en) * 2000-09-09 2000-10-25 Zetex Plc Implantation method
US7078296B2 (en) * 2002-01-16 2006-07-18 Fairchild Semiconductor Corporation Self-aligned trench MOSFETs and methods for making the same
JP3937894B2 (ja) 2002-04-04 2007-06-27 ソニー株式会社 半導体装置
JPWO2004112139A1 (ja) * 2003-06-10 2006-09-28 富士通株式会社 半導体装置とその製造方法
KR100614240B1 (ko) * 2004-06-10 2006-08-18 삼성전자주식회사 전계 효과 트랜지스터를 포함하는 반도체 소자 및 그 형성방법
US7214621B2 (en) * 2005-05-18 2007-05-08 Micron Technology, Inc. Methods of forming devices associated with semiconductor constructions
US8338887B2 (en) * 2005-07-06 2012-12-25 Infineon Technologies Ag Buried gate transistor
US7416943B2 (en) * 2005-09-01 2008-08-26 Micron Technology, Inc. Peripheral gate stacks and recessed array gates
TWI309066B (en) * 2005-12-19 2009-04-21 Nanya Technology Corp Semiconductor device having a trench gate the fabricating method of the same
KR20080003055A (ko) 2006-06-30 2008-01-07 주식회사 하이닉스반도체 모스펫 소자 및 그의 제조방법
US7589995B2 (en) * 2006-09-07 2009-09-15 Micron Technology, Inc. One-transistor memory cell with bias gate
KR100910230B1 (ko) * 2007-11-14 2009-07-31 주식회사 하이닉스반도체 반도체 소자의 듀얼 게이트 및 그 형성방법
US8278731B2 (en) * 2007-11-20 2012-10-02 Denso Corporation Semiconductor device having SOI substrate and method for manufacturing the same
JP2010021388A (ja) * 2008-07-11 2010-01-28 Fujitsu Microelectronics Ltd 半導体装置及びその製造方法
US7947543B2 (en) * 2008-09-25 2011-05-24 Micron Technology, Inc. Recessed gate silicon-on-insulator floating body device with self-aligned lateral isolation
US8168490B2 (en) * 2008-12-23 2012-05-01 Intersil Americas, Inc. Co-packaging approach for power converters based on planar devices, structure and method

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8993391B2 (en) 2012-12-27 2015-03-31 SK Hynix Inc. Semiconductor device with recess gate and method for fabricating the same

Also Published As

Publication number Publication date
US20100197090A1 (en) 2010-08-05
US8101482B2 (en) 2012-01-24
KR101544509B1 (ko) 2015-08-13

Similar Documents

Publication Publication Date Title
US9425102B2 (en) FinFETs with different fin heights
US8373238B2 (en) FinFETs with multiple Fin heights
US8183626B2 (en) High-voltage MOS devices having gates extending into recesses of substrates
US20100197092A1 (en) Method of Manufacturing Semiconductor Device Having Stress Creating Layer
US10014406B2 (en) Semiconductor device and method of forming the same
US7915108B2 (en) Method for fabricating a semiconductor device with a FinFET
KR100854501B1 (ko) 리세스 채널 영역을 갖는 모스 트랜지스터 및 그 제조방법
US8518757B2 (en) Method of fabricating strained semiconductor structures from silicon-on-insulator (SOI)
KR20130017911A (ko) 반도체 소자
JP2009272480A (ja) 半導体装置の製造方法
KR101544509B1 (ko) 트랜지스터를 갖는 반도체소자의 제조방법
KR100929635B1 (ko) 수직형 트랜지스터 및 그의 형성방법
KR100948298B1 (ko) 반도체 소자 및 그의 제조 방법
KR101602446B1 (ko) 문턱전압 조절 영역을 갖는 반도체소자의 제조방법
KR20100020688A (ko) Ｌｄｍｏｓ 반도체 소자와 그 제조 방법
KR100848242B1 (ko) 반도체 소자 및 반도체 소자의 제조 방법
KR20110012726A (ko) 반도체 장치 및 그 제조방법
KR20080029266A (ko) 반도체 소자의 제조방법
CN112201625A (zh) 形成半导体器件的源漏区外延层及半导体器件的方法
CN114127949A (zh) 场效应管及其制造方法
KR101194395B1 (ko) 반도체 장치 및 그 제조방법
KR20070002662A (ko) 반도체 소자의 제조 방법
CN112201583A (zh) 包含sgt结构的mosfet器件的制作方法
KR100569570B1 (ko) 반도체소자의 모스전계효과 트렌지스터 제조방법
KR19990033160A (ko) 반도체 소자의 트랜지스터 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20180731

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20190731

Year of fee payment: 5