KR100854501B1 - 리세스 채널 영역을 갖는 모스 트랜지스터 및 그 제조방법 - Google Patents

리세스 채널 영역을 갖는 모스 트랜지스터 및 그 제조방법 Download PDF

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Abstract

리세스 채널 영역을 갖는 모스 트랜지스터 및 그 제조방법을 제공한다. 이 모스 트랜지스터는 반도체기판의 활성영역에 제공되고 서로 이격된 소스 영역 및 드레인 영역을 포함한다. 상기 소스 영역 및 상기 드레인 영역 사이의 상기 활성 영역에 게이트 트렌치 구조체가 제공된다. 상기 게이트 트렌치 구조체에 게이트 전극이 제공된다. 상기 게이트 트렌치 구조체와 상기 게이트 전극 사이에 게이트 유전막이 개재된다. 상기 게이트 트렌치 구조체와 상기 게이트 유전막 사이에 반도체 영역이 제공된다. 여기서, 상기 반도체 영역은 상기 활성 영역과 다른 물질을 구비한다.

Description

리세스 채널 영역을 갖는 모스 트랜지스터 및 그 제조방법{MOS transistor having a recessed channel region and methods of fabricating the same}
도 1a 내지 도 1f는 본 발명의 일 실시예에 따른 모스 트랜지스터를 나타낸 단면도들이다.
도 2a 및 도 2b는 본 발명의 다른 실시예에 따른 모스 트랜지스터를 나타낸 단면도들이다.
도 3a 및 도 3b는 본 발명의 또 다른 실시예에 따른 모스 트랜지스터를 나타낸 단면도들이다.
도 4a 및 도 4b는 본 발명의 또 다른 실시예에 따른 모스 트랜지스터를 나타낸 단면도들이다.
도 5a 내지 도 5c는 본 발명의 또 다른 실시예에 따른 모스 트랜지스터를 나타낸 단면도들이다.
도 6a 및 도 6b는 본 발명의 또 다른 실시예에 따른 모스 트랜지스터를 나타낸 단면도들이다.
본 발명은 모스 트랜지스터 및 그 제조방법에 관한 것으로, 특히 리세스 채널 영역을 갖는 모스 트랜지스터 및 그 제조방법에 관한 것이다.
반도체소자는 전계 효과 트랜지스터(field effect transistor)와 같은 개별 소자(discrete device)를 스위칭 소자로써 널리 채택하고 있다. 일반적으로, 소스 영역과 드레인 영역 사이의 채널에 형성되는 온 전류(on current)가 트랜지스터의 동작 속도를 결정한다. 통상적으로, 기판의 소자 형성 영역, 즉 활성영역에 게이트 전극 및 소스/드레인 영역들을 형성함으로써 평면형 트랜지스터(planar-type transistor)가 형성될 수 있다. 통상의 평면형 트랜지스터는 소스/드레인 사이에 평면 채널을 갖는다. 이와 같은 평면형 트랜지스터의 온 전류는 활성 영역의 폭에 비례하고, 소스 영역과 드레인 영역 사이의 거리, 즉 게이트 길이에 반비례한다. 따라서, 온 전류를 증가시켜 소자의 동작 속도를 높이기 위해서 게이트 길이를 감소시켜야 한다. 그런데, 평면형 트랜지스터에서 소스 영역과 드레인 영역 사이의 간격이 짧아짐에 따라, 단 채널 효과(short channel effect)가 발생할 수 있다. 활성영역의 표면에 평행하게 채널이 형성되는 종래의 평면형 트랜지스터는 평탄형 채널 소자이기 때문에 구조적으로 소자크기의 축소화에서 불리할 뿐만 아니라, 단 채널 효과의 발생을 억제하기 어렵다.
상기 단 채널 효과를 극복하면서 상기 트랜지스터를 축소하는 방안으로 리세스 채널(recess channel) 영역을 갖는 트랜지스터가 제안된 바 있다. 상기 리세스 채널 트랜지스터는 평면형 트랜지스터 보다 상대적으로 큰 유효채널 길이(effective channel length)를 확보할 수 있다. 즉, 상기 리세스 채널 트랜지스 터는 단 채널 효과(short channel effect)에 의한 문제들을 개선할 수 있는 구조를 제공해준다.
리세스 채널 영역을 갖는 트랜지스터를 형성하는 방법에 대하여 미국공개특허 2007/0004127 A1 호에 "둥근 코너 리세스 채널 구조를 갖는 트랜지스터의 제조방법(Method of fabricating a transistor having the round corner recess channel structure)" 이라는 제목으로 리(Lee)에 의해 개시된 바 있다. 리(Lee)에 의해 개시된 모스 트랜지스터는 평면형 트랜지스터 보다 상대적으로 큰 유효채널 길이(effective channel length)를 확보할 수 있다. 그렇지만, 리(Lee)에 의해 개시된 리세스 채널 영역을 갖는 트랜지스터는 동일 문턱 전압으로 설계된(designed) 평면형 트랜지스터보다 작은 전류(current)가 흐른다. 즉, 리세스 채널 영역을 갖는 트랜지스터는 평면형 트랜지스터 보다 전류 구동능력이 떨어진다.
본 발명이 이루고자 하는 기술적 과제는 높은 캐리어 이동도를 가지면서 리세스 채널 영역을 갖는 모스 트랜지스터를 제공하는데 있다.
본 발명이 이루고자 하는 기술적 과제는 높은 캐리어 이동도를 가지면서 리세스 채널 영역을 갖는 모스 트랜지스터의 제조방법을 제공하는데 있다.
본 발명의 일 양태에 따르면, 리세스 채널 영역을 갖는 모스 트랜지스터를 제공한다. 이 모스 트랜지스터는 반도체기판의 활성영역에 제공되고 서로 이격된 소스 영역 및 드레인 영역을 포함한다. 상기 소스 영역 및 상기 드레인 영역 사이 의 상기 활성 영역에 게이트 트렌치 구조체가 제공된다. 상기 게이트 트렌치 구조체에 게이트 전극이 제공된다. 상기 게이트 트렌치 구조체와 상기 게이트 전극 사이에 게이트 유전막이 개재된다. 상기 게이트 트렌치 구조체와 상기 게이트 유전막 사이에 반도체 영역이 제공된다. 여기서, 상기 반도체 영역은 상기 활성 영역과 다른 물질을 구비한다.
본 발명의 몇몇 실시예에서, 상기 활성 영역은 실리콘막으로 이루어질 수 있다.
다른 실시예에서, 상기 반도체 영역은 실리콘-저마늄(SiGe)을 포함할 수 있다.
또 다른 실시예에서, 상기 반도체 영역은 실리콘 저마늄막 또는 차례로 적층된 실리콘-저마늄막 및 실리콘막으로 이루어질 수 있다.
또 다른 실시예에서, 상기 게이트 트렌치 구조체는 상기 활성 영역을 가로지르는 상부 게이트 트렌치, 상기 상부 게이트 트렌치 하부에 제공되고 상기 상부 게이트 트렌치보다 큰 폭을 갖는 하부 게이트 트렌치를 포함할 수 있다.
상기 하부 게이트 트렌치는 둥글어진(rounding) 측벽을 가질 수 있다.
상기 하부 게이트 트렌치는 둥글어진 바닥 영역을 가질 수 있다.
상기 반도체 영역은 상기 하부 게이트 트렌치의 내벽과 상기 게이트 유전막 사이에 개재될 수 있다.
상기 반도체 영역은 상기 하부 게이트 트렌치의 측벽과 상기 게이트 전극 사이에 개재될 수 있다.
또 다른 실시예에서, 상기 게이트 트렌치 구조체는 상부 영역으로부터 하부 영역으로 갈수록 좁아지도록 양의 경사진 측벽을 가짐과 아울러 양 측벽이 만나는 경계부분에서 둥글어질(rounding) 수 있다.
또 다른 실시예에서, 상기 반도체 영역은 상기 게이트 트렌치 구조체의 내벽과 상기 게이트 유전막 사이에 개재될 수 있다.
또 다른 실시예에서, 상기 게이트 트렌치 구조체는 수직한 측벽을 가질 수 있다.
또 다른 실시예에서, 상기 반도체 영역은 상기 게이트 트렌치 구조체의 측벽과 상기 게이트 유전막 사이에 개재될 수 있다.
본 발명의 다른 양태에 따르면, 리세스 채널 영역을 갖는 모스 트랜지스터의 제조방법을 제공한다. 이 방법은 반도체기판의 활성 영역을 가로지르는 게이트 트렌치 구조체를 형성하는 것을 포함한다. 상기 게이트 트렌치 구조체 내에 반도체 영역을 형성한다. 여기서, 상기 반도체 영역은 상기 활성 영역과 다른 물질을 구비한다. 상기 반도체 영역을 갖는 반도체기판 상에 게이트 유전막을 형성한다. 상기 게이트 트렌치 구조체 내에 위치하는 상기 게이트 유전막 상에 게이트 전극을 형성한다.
본 발명의 다른 실시예에서, 상기 활성 영역은 실리콘막으로 이루어질 수 있다.
다른 실시예에서, 상기 반도체 영역은 실리콘-저마늄(SiGe)을 포함하도록 형 성할 수 있다.
또 다른 실시예에서, 상기 반도체 영역은 실리콘-저마늄막, 또는 차례로 적층된 실리콘-저마늄막 및 실리콘막을 포함하도록 형성할 수 있다.
또 다른 실시예에서, 상기 게이트 트렌치 구조체를 형성하는 것은 상기 활성 영역을 가로지르는 개구부를 갖는 마스크 패턴을 형성하고, 상기 마스크 패턴을 식각마스크로 이용하여 상기 활성 영역을 이방성 식각하여 상부 게이트 트렌치를 형성하고, 상기 상부 게이트 트렌치의 측벽 및 상기 마스크 패턴의 측벽 상에 희생 스페이서를 형성하고, 상기 마스크 패턴 및 상기 희생 스페이서를 식각마스크로 이용하여 상기 상부 게이트 트렌치 하부의 상기 활성 영역을 등방성 식각하여 상기 상부 게이트 트렌치보다 큰 폭을 갖는 하부 게이트 트렌치를 형성하고, 상기 희생 스페이서를 제거하고, 상기 마스크 패턴을 제거하는 것을 포함할 수 있다.
상기 반도체 영역은 상기 하부 게이트 트렌치를 형성한 후에 상기 하부 게이트 트렌치의 내벽 상에 형성할 수 있다.
상기 반도체 영역을 형성한 후에, 상기 하부 게이트 트렌치의 측벽 상에 잔존하도록 상기 반도체 영역을 이방성 식각하는 것을 더 포함할 수 있다.
상기 반도체 영역을 형성한 후에, 상기 하부 게이트 트렌치의 측벽 상에 잔존하도록 상기 반도체 영역을 이방성 식각하는 것을 더 포함할 수 있다.
상기 반도체 영역은 상기 희생 스페이서를 제거한 후에 상기 게이트 트렌치 구조체의 내벽 상에 형성할 수 있다.
또 다른 실시예에서, 상기 게이트 트렌치 구조체는 상부 영역으로부터 하부 영역으로 갈수록 좁아지도록 양의 경사진 측벽들을 가지며 양 측벽들이 만나는 경계영역에서 둥글어지도록 형성할 수 있다.
또 다른 실시예에서, 상기 게이트 트렌치 구조체는 수직한 측벽을 갖도록 형성할 수 있다.
상기 반도체 영역은 상기 게이트 트렌치 구조체의 측벽 상에 형성할 수 있다.
또 다른 실시예에서, 상기 활성영역에 불순물 이온들을 주입하여 불순물 영역을 형성하고, 상기 반도체 영역을 갖는 반도체기판에 대하여 열처리 공정을 진행하여 상기 불순물 영역에 인접하는 상기 반도체 영역으로 불순물 이온들을 확산시키어 소스 영역 및 드레인 영역을 형성하는 것을 더 포함하되, 상기 소스 영역 및 상기 드레인 영역은 상기 게이트 트렌치 구조체의 바닥 영역보다 높은 레벨에 위치하도록 형성될 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하여 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1a 내지 도 1f는 본 발명의 일 실시예에 따른 모스 트랜지스터를 나타낸 단면도들이고, 도 2a 및 도 2b는 본 발명의 다른 실시예에 따른 모스 트랜지스터를 나타낸 단면도들이고, 도 3a 및 도 3b는 본 발명의 또 다른 실시예에 따른 모스 트랜지스터를 나타낸 단면도들이고, 도 4a 및 도 4b는 본 발명의 또 다른 실시예에 따른 모스 트랜지스터를 나타낸 단면도들이고, 도 5a 내지 도 5c는 본 발명의 또 다른 실시예에 따른 모스 트랜지스터를 나타낸 단면도들이고, 도 6a 및 도 6b는 본 발명의 또 다른 실시예에 따른 모스 트랜지스터를 나타낸 단면도들이다.
우선, 도 1f를 참조하여 본 발명의 일 실시예에 따른 모스 트랜지스터를 설명하기로 한다.
도 1f를 참조하면, 반도체기판(100)에 활성영역(105a)을 한정하는 소자분리막(105s)이 제공될 수 있다. 상기 활성영역(105a)은 실리콘막으로 이루어질 수 있다. 상기 활성영역(105a)에 서로 이격된 소스 영역(107s) 및 드레인 영역(107d)이 제공될 수 있다. 상기 소스 영역(107s) 및 상기 드레인 영역(107d) 사이의 상기 활성영역(105a)에 게이트 트렌치 구조체(133)가 제공될 수 있다. 상기 소스 영역(107s) 및 상기 드레인 영역(107d)은 상기 게이트 트렌치 구조체(133)의 바닥 영역보다 높은 레벨에 위치할 수 있다. 상기 게이트 트렌치 구조체(133)는 상기 활성영역(105a)을 가로지르는 상부 게이트 트렌치(115) 및 상기 상부 게이트 트렌치(115) 하부에 제공되며 상기 상부 게이트 트렌치(115) 보다 큰 폭을 갖는 하부 게이트 트렌치(125)를 포함할 수 있다. 상기 하부 게이트 트렌치(125)는 둥글어 진(rounding) 측벽을 가질 있다. 상기 하부 게이트 트렌치(125)는 둥글어진 바닥 영역을 가질 수 있다.
상기 게이트 트렌치 구조체(133)에 게이트 전극(150)이 제공될 수 있다. 상기 게이트 전극(150)은 상기 게이트 트렌치 구조체(133)를 채우며 상기 활성영역(105a)보다 높은 레벨에 위치하는 돌출부를 가질 수 있다. 이와는 달리, 상기 게이트 트렌치 구조체(133) 내에 매립된 게이트 전극이 제공될 수도 있다.
상기 게이트 전극(150)과 상기 게이트 트렌치 구조체(133) 사이에 게이트 유전막(145)이 제공될 수 있다. 상기 게이트 유전막(145)은 열산화막 또는 고유전막(high-k dielectric layer)으로 이루어질 수 있다.
상기 게이트 유전막(145)과 상기 게이트 트렌치 구조체(133) 사이에 반도체 영역(140)이 제공될 수 있다. 상기 반도체 영역(140)은 상기 하부 게이트 트렌치(125)의 내벽과 상기 게이트 유전막(145) 사이에 개재될 수 있다. 상기 반도체 영역(140)은 상기 활성영역(105a)과 다른 물질을 포함할 수 있다. 상기 반도체 영역(140)은 실리콘보다 캐리어 이동도(carrier mobility) 특성이 우수한 실리콘-저마늄(SiGe)을 포함할 수 있다. 예를 들어, 상기 반도체 영역(140)은 실리콘-저마늄막 또는 차례로 적층된 실리콘-저마늄막 및 실리콘막으로 이루어질 수 있다.
따라서, 리세스 채널 영역을 갖는 모스 트랜지스터가 제공될 수 있다. 이러한 모스 트랜지스터의 리세스 채널 영역에 실리콘막다 캐리어 이동도(carrier mobility) 특성이 우수한 실리콘-저마늄(SiGe)을 포함하는 상기 반도체 영역(140)이 제공되므로, 캐리어 이동도 특성이 향상된 모스 트랜지스터를 제공할 수 있다. 다시 말하면, 상기 소스 영역(107s)과 상기 드레인 영역(107d) 사이의 거리, 즉 유효 채널 길이(effective channel length)를 증가시키어 단 채널 효과에 의한 트랜지스터의 성능 열화를 방지할 수 있다. 또한, 유효 채널 길이를 증가시킴에도 불구하고 높은 캐리어 이동도 특성을 갖는 실리콘-저마늄을 포함하는 상기 반도체 영역(140)을 리세스 채널 영역에 제공함으로써 온 전류(on-current)가 감소하는 것을 방지할 수 있다.
다음으로, 도 2b를 참조하여 본 발명의 다른 실시예에 따른 모스 트랜지스터를 설명하기로 한다.
도 2b를 참조하면, 도 1f를 참조하여 설명한 바와 같이 반도체기판(100)의 활성영역(105a)에 서로 이격된 소스 영역(107s) 및 드레인 영역(107d)이 제공될 수 있다. 또한, 도 1f에서 설명한 바와 같이 상기 소스 영역(107s) 및 상기 드레인 영역(107d) 사이의 상기 활성영역(105a)에 상기 상부 게이트 트렌치(115) 및 상기 하부 게이트 트렌치(125)를 포함하는 상기 게이트 트렌치 구조체(133)가 제공될 수 있다.
상기 게이트 트렌치 구조체(133)에 게이트 전극(250)이 제공될 수 있다. 상기 게이트 전극(250)은 상기 게이트 트렌치 구조체(133)를 채우며 상기 활성영역(105a)보다 높은 레벨에 위치하는 돌출부를 가질 수 있다. 이와는 달리, 상기 게이트 트렌치 구조체(133) 내에 매립된 게이트 전극이 제공될 수도 있다.
상기 게이트 전극(250)과 상기 게이트 트렌치 구조체(133) 사이에 게이트 유 전막(245)이 제공될 수 있다. 상기 게이트 유전막(245)은 열산화막 또는 고유전막(high-k dielectric layer)으로 이루어질 수 있다.
상기 게이트 유전막(245)과 상기 게이트 트렌치 구조체(133) 사이에 반도체 영역(240)이 제공될 수 있다. 상기 반도체 영역(240)은 상기 하부 게이트 트렌치(125)의 측벽과 상기 게이트 유전막(245) 사이에 개재될 수 있다. 상기 반도체 영역(240)은 상기 활성영역(105a)과 다른 물질을 포함할 수 있다. 상기 반도체 영역(240)은 실리콘보다 캐리어 이동도(carrier mobility) 특성이 우수한 실리콘-저마늄(SiGe)을 포함할 수 있다. 예를 들어, 상기 반도체 영역(240)은 실리콘-저마늄막 또는 차례로 적층된 실리콘-저마늄막 및 실리콘막으로 이루어질 수 있다.
따라서, 리세스 채널 영역을 갖는 모스 트랜지스터가 제공될 수 있다. 이러한 모스 트랜지스터의 리세스 채널 영역에 실리콘보다 캐리어 이동도(carrier mobility) 특성이 우수한 실리콘-저마늄(SiGe)을 포함하는 상기 반도체 영역(240)이 제공되므로, 캐리어 이동도 특성이 향상된 모스 트랜지스터를 제공할 수 있다.
다음으로, 도 3b를 참조하여 본 발명의 또 다른 실시예에 따른 모스 트랜지스터를 설명하기로 한다.
도 3b를 참조하면, 도 1f에서와 같이 반도체기판(100)의 활성영역(105a)에 서로 이격된 소스 영역(1107s) 및 드레인 영역(1107d)이 제공될 수 있다. 또한, 도 1f에서와 같이 상기 소스 영역(1107s) 및 상기 드레인 영역(1107d) 사이의 상기 활성영역(105a)에 상기 상부 게이트 트렌치(115) 및 상기 하부 게이트 트렌치(125)를 포함하는 상기 게이트 트렌치 구조체(133)가 제공될 수 있다.
상기 게이트 트렌치 구조체(133)의 내벽 상에 반도체 영역(1140)이 제공될 수 있다. 상기 반도체 영역(1140)은 상기 활성영역(105a)과 다른 물질을 포함할 수 있다. 상기 반도체 영역(1140)은 실리콘보다 캐리어 이동도(carrier mobility) 특성이 우수한 실리콘-저마늄(SiGe)을 포함할 수 있다. 예를 들어, 상기 반도체 영역(1140)은 실리콘-저마늄막 또는 차례로 적층된 실리콘-저마늄막 및 실리콘막으로 이루어질 수 있다. 상기 반도체 영역(1140) 상에 게이트 유전막(1145)이 제공될 수 있다. 상기 게이트 유전막(1145)은 열산화막 또는 고유전막일 수 있다.
상기 게이트 유전막(1145) 상에 게이트 전극(1150)이 제공된다. 상기 게이트 전극(1150)은 상기 게이트 트렌치 구조체(133) 내에 매립될 수 있다. 상기 게이트 전극(1150) 상에 절연 패턴(1163)이 제공될 수 있다. 상기 게이트 전극(1150)을 상기 게이트 트렌치 구조체(133) 내에 매립시킴으로써, 반도체소자를 고집적화시킬 수 있다. 한편, 상기 게이트 트렌치 구조체(133)를 채우며 상기 활성영역(105a)보다 높은 레벨에 위치하는 돌출부를 갖는 게이트 전극이 제공될 수도 있다.
다음으로, 도 4b를 참조하여 본 발명의 또 다른 실시예에 따른 모스 트랜지스터를 설명하기로 한다.
도 4b를 참조하면, 도 1f에서와 같이 반도체기판(100)의 활성영역(105a)에 서로 이격된 소스 영역(1207s) 및 드레인 영역(1207d)이 제공될 수 있다. 또한, 도 1f에서와 같이 상기 소스 영역(1107s) 및 상기 드레인 영역(1107d) 사이의 상기 활 성영역(105a)에 상기 상부 게이트 트렌치(115) 및 상기 하부 게이트 트렌치(125)를 포함하는 상기 게이트 트렌치 구조체(133)가 제공될 수 있다.
상기 게이트 트렌치 구조체(133)에 게이트 전극(1250)이 제공될 수 있다. 상기 게이트 전극(1250)은 상기 게이트 트렌치 구조체(133) 내에 매립될 수 있다. 이와는 달리, 상기 게이트 트렌치 구조체(133)를 채우며 상기 활성영역(105a)보다 높은 레벨에 위치하는 돌출부를 갖는 게이트 전극이 제공될 수도 있다.
상기 게이트 전극(1250)과 상기 게이트 트렌치 구조체(133) 사이에 게이트 유전막(1245)이 제공될 수 있다. 상기 게이트 유전막(1245)은 열산화막 또는 고유전막으로 이루어질 수 있다.
상기 게이트 유전막(1245)과 상기 게이트 트렌치 구조체(133) 사이에 반도체 영역(1240)이 제공될 수 있다. 상기 반도체 영역(1240)은 상기 게이트 트렌치 구조체(133)의 측벽과 상기 게이트 유전막(1245) 사이에 개재될 수 있다. 상기 반도체 영역(1240)은 상기 활성영역(105a)과 다른 물질을 포함할 수 있다. 상기 반도체 영역(1240)은 실리콘보다 캐리어 이동도(carrier mobility) 특성이 우수한 실리콘-저마늄(SiGe)을 포함할 수 있다. 예를 들어, 상기 반도체 영역(1240)은 실리콘-저마늄막 또는 차례로 적층된 실리콘-저마늄막 및 실리콘막으로 이루어질 수 있다.
다음으로, 도 5c를 참조하여 본 발명의 또 다른 실시예에 따른 모스 트랜지스터를 설명하기로 한다.
도 5c를 참조하면, 반도체기판(300)에 활성영역(305a)을 한정하는 소자분리 막(305s)이 제공될 수 있다. 상기 활성영역(305a)은 실리콘막으로 이루어질 수 있다. 상기 활성영역(305a)에 서로 이격된 소스 영역(307s) 및 드레인 영역(307d)이 제공될 수 있다. 상기 소스 영역(307s) 및 상기 드레인 영역(307d) 사이의 상기 활성영역(105a)에 게이트 트렌치 구조체(315)가 제공될 수 있다. 상기 게이트 트렌치 구조체(315)는 상기 활성영역(305a)을 가로지르며 수직한 측벽을 가질 수 있다.
상기 게이트 트렌치 구조체(315)에 게이트 전극(350)이 제공될 수 있다. 상기 게이트 전극(350)은 상기 게이트 트렌치 구조체(315)를 채우며 상기 활성영역(305a)보다 높은 레벨에 위치하는 돌출부를 가질 수 있다. 이와는 달리, 상기 게이트 트렌치 구조체(315) 내에 매립된 게이트 전극이 제공될 수도 있다.
상기 게이트 전극(350)과 상기 게이트 트렌치 구조체(315) 사이에 게이트 유전막(345)이 제공될 수 있다. 상기 게이트 유전막(345)은 열산화막 또는 고유전막(high-k dielectric layer)으로 이루어질 수 있다.
상기 게이트 유전막(345)과 상기 게이트 트렌치 구조체(315) 사이에 반도체 영역(340)이 제공될 수 있다. 상기 반도체 영역(340)은 상기 게이트 트렌치 구조체(315)의 수직한 측벽과 상기 게이트 유전막(345) 사이에 개재될 수 있다. 상기 반도체 영역(340)은 상기 활성영역(305a)과 다른 물질을 포함할 수 있다. 상기 반도체 영역(340)은 실리콘보다 캐리어 이동도(carrier mobility) 특성이 우수한 실리콘-저마늄(SiGe)을 포함할 수 있다. 예를 들어, 상기 반도체 영역(340)은 실리콘-저마늄막 또는 차례로 적층된 실리콘-저마늄막 및 실리콘막으로 이루어질 수 있다.
따라서, 리세스 채널 영역을 갖는 모스 트랜지스터가 제공될 수 있다. 이러한 모스 트랜지스터의 리세스 채널 영역에 실리콘보다 캐리어 이동도(carrier mobility) 특성이 우수한 실리콘-저마늄(SiGe)을 포함하는 상기 반도체 영역(340)이 제공되므로, 캐리어 이동도 특성이 향상된 모스 트랜지스터를 제공할 수 있다. 더 나아가, 상기 반도체 영역(340)이 상기 게이트 트렌치 구조체(315)의 수직한 측벽 상에 제공되므로, 모스 트랜지스터의 캐리어 이동도 특성이 더욱 향상될 수 있다. 그 이유는 실리콘-저마늄막의 캐리어 이동도 특성이 반도체기판, 즉 웨이퍼의 평면에서보다 수직한 면(vertical plane)에서 우수하기 때문이다.
다음으로, 도 6c를 참조하여 본 발명의 또 다른 실시예에 따른 모스 트랜지스터를 설명하기로 한다.
도 6c를 참조하면, 반도체기판(400)에 활성영역(405a)을 한정하는 소자분리막(405s)이 제공될 수 있다. 상기 활성영역(405a)은 실리콘막으로 이루어질 수 있다. 상기 활성영역(405a)에 서로 이격된 소스 영역(407s) 및 드레인 영역(407d)이 제공될 수 있다. 상기 소스 영역(407s) 및 상기 드레인 영역(407d) 사이의 상기 활성영역(405a)에 게이트 트렌치 구조체(415)가 제공될 수 있다. 상기 게이트 트렌치 구조체(415)는 상기 활성영역(405a)을 가로지르며 상부 영역에서 하부 영역으로 갈수록 좁아지도록 양의 경사진(positive slope) 측벽을 가질 수 있다. 그리고, 상기 게이트 트렌치 구조체(415)의 양 측벽들이 서로 만나는 경계영역에서 둥글어질(rounding) 수 있다.
상기 게이트 트렌치 구조체(415)에 게이트 전극(450)이 제공될 수 있다. 상기 게이트 전극(450)은 상기 게이트 트렌치 구조체(415)를 채우며 상기 활성영역(405a)보다 높은 레벨에 위치하는 돌출부를 가질 수 있다. 이와는 달리, 상기 게이트 트렌치 구조체(415) 내에 매립된 게이트 전극이 제공될 수도 있다.
상기 게이트 전극(450)과 상기 게이트 트렌치 구조체(415) 사이에 게이트 유전막(445)이 제공될 수 있다. 상기 게이트 유전막(445)은 열산화막 또는 고유전막(high-k dielectric layer)으로 이루어질 수 있다.
상기 게이트 유전막(445)과 상기 게이트 트렌치 구조체(415) 사이에 반도체 영역(440)이 제공될 수 있다. 상기 반도체 영역(440)은 상기 활성영역(405a)과 다른 물질을 포함할 수 있다. 상기 반도체 영역(440)은 실리콘막보다 캐리어 이동도(carrier mobility) 특성이 우수한 실리콘-저마늄(SiGe)을 포함할 수 있다. 예를 들어, 상기 반도체 영역(440)은 실리콘-저마늄막 또는 차례로 적층된 실리콘-저마늄막 및 실리콘막으로 이루어질 수 있다.
따라서, 리세스 채널 영역을 갖는 모스 트랜지스터가 제공될 수 있다. 이러한 모스 트랜지스터의 리세스 채널 영역에 실리콘보다 캐리어 이동도(carrier mobility) 특성이 우수한 실리콘-저마늄(SiGe)을 포함하는 상기 반도체 영역(440)이 제공되므로, 캐리어 이동도 특성이 향상된 모스 트랜지스터를 제공할 수 있다.
이하에서, 본 발명의 실시예들에 따른 모스 트랜지스터들의 제조방법들에 대해 설명하기로 한다.
우선, 도 1a 내지 도 1f를 참조하여 본 발명의 일 실시예에 따른 모스 트랜지스터의 제조방법을 설명하기로 한다.
도 1a를 참조하면, 반도체기판(100)에 활성영역(105a)을 한정하는 소자분리영역(105s)을 형성할 수 있다. 상기 소자분리 영역(105s)은 실리콘 산화막으로 형성할 수 있다. 상기 활성영역(105a)은 실리콘막으로 이루어질 수 있다. 상기 활성영역(105a)에 불순물 영역(107)을 형성할 수 있다. 상기 불순물 영역(107)은 상기 활성영역(105a)과 다른 도전형을 가질 수 있다.
상기 활성영역(105a)의 소정영역을 노출시키는 마스크 패턴(110)을 형성할 수 있다. 예를 들어, 상기 마스크 패턴(110)은 상기 활성영역(105a)을 가로지르는 개구부를 갖도록 형성할 수 있다. 상기 마스크 패턴(110)은 상기 소자분리 영역(105s)에 대하여 식각선택비를 갖는 물질로 형성할 수 있다. 예를 들어, 상기 소자분리 영역(105s)을 실리콘 산화막으로 형성하는 경우에, 상기 마스크 패턴(110)은 실리콘 질화막으로 형성할 수 있다.
도 1b를 참조하면, 상기 마스크 패턴(110)을 식각마스크로 이용하여 상기 활성영역(105a)을 이방성 식각하여 상부 게이트 트렌치(115)를 형성할 수 있다. 상기 상부 게이트 트렌치(115)의 측벽 및 상기 마스크 패턴(110)의 측벽 상에 희생 스페이서(120)를 형성할 수 있다. 상기 희생 스페이서(120)는 실리콘 산화막으로 형성할 수 있다.
도 1c를 참조하면, 상기 마스크 패턴(110) 및 상기 희생 스페이서(120)를 식각마스크로 이용하여 상기 상부 게이트 트렌치(115) 하부의 상기 활성영역(105a)을 등방성 식각하여 상기 상부 게이트 트렌치(115)보다 큰 폭을 갖는 하부 게이트 트렌치(125)를 형성할 수 있다. 따라서, 상기 상부 게이트 트렌치(115) 및 상기 하부 게이트 트렌치(125)를 포함하는 게이트 트렌치 구조체(133)를 형성할 수 있다. 상기 하부 게이트 트렌치(125)는 둥글어진(rounding) 측벽을 갖도록 형성될 수 있다. 상기 하부 게이트 트렌치(125)는 둥글어진(rounding) 바닥영역을 갖도록 형성될 수 있다.
한편, 상기 게이트 트렌치 구조체(133)에 의하여 상기 불순물 영역(107)은 소스 영역(107s) 및 드레인 영역(107d)으로 한정될 수 있다. 따라서, 상기 활성영역(105a)에 서로 이격된 상기 소스 영역(107s) 및 상기 드레인 영역(107d)이 제공될 수 있다. 그리고, 상기 소스 영역(107s) 및 상기 드레인 영역(107d)은 상기 게이트 트렌치 구조체(133)의 바닥 영역보다 높은 레벨에 위치할 수 있다.
도 1d를 참조하면, 상기 하부 게이트 트렌치(125)의 내벽에 상기 활성영역(125)과 다른 물질을 포함하는 반도체 영역(140)을 형성할 수 있다. 상기 반도체 영역(140)은 캐리어 이동도(carrier mobility) 특성이 실리콘보다 좋은 실리콘-저마늄(SiGe)을 포함하도록 형성할 수 있다. 예를 들어, 상기 반도체 영역(140)은 실리콘-저마늄막 또는 차례로 적층된 실리콘-저마늄막 및 실리콘막으로 형성할 수 있다. 상기 반도체 영역(140)은 에피택셜 기술을 이용하여 형성할 수 있다. 예를 들어, 상기 반도체 영역(140)은 선택적 에피택셜 성장 기술을 이용하여 형성할 수 있다.
도 1e를 참조하면, 상기 마스크 패턴(도 1d의 110) 및 상기 희생 스페이서 (도 1d의 120)를 제거할 수 있다. 이어서, 상기 반도체 영역(140)을 갖는 반도체기판 상에 게이트 유전막(145)을 형성할 수 있다. 상기 게이트 유전막(145)은 열산화막 또는 고유전막(high-k dielectric layer)으로 형성할 수 있다. 따라서, 상기 게이트 유전막(145)은 상기 반도체 영역(140) 상에 형성됨과 아울러 상기 활성영역(105a)의 노출된 표면에 형성될 수 있다.
도 1f를 참조하면, 상기 게이트 유전막(145) 상에 게이트 전극(150)을 형성할 수 있다. 상기 게이트 전극(150)은 상기 게이트 트렌치 구조체(133)를 채울 수 있다. 더 나아가, 상기 게이트 전극(150)은 상기 게이트 트렌치 구조체(133)를 채우며 상기 활성영역(105a)보다 높은 레벨에 위치하는 돌출된 부분을 갖도록 형성할 수 있다. 좀더 구체적으로, 상기 게이트 유전막(145)을 갖는 반도체기판 상에 도전막 및 캐핑막을 차례로 형성하고, 상기 차례로 적층된 상기 도전막 및 상기 캐핑막을 패터닝하여 차례로 적층된 게이트 전극(150) 및 캐핑 마스크(160)를 형성할 수 있다. 이때, 상기 게이트 전극(150)은 상기 게이트 트렌치 구조체(133)를 채울 수 있다. 상기 활성영역(105a)보다 높은 레벨에 위치하는 상기 게이트 전극(150)의 측벽 및 상기 캐핑 마스크(160)의 측벽 상에 게이트 스페이서(165)를 형성할 수 있다.
한편, 앞에서 설명한 바와 같이 도 1a에서 상기 활성영역(105a)에 상기 불순물 영역(107)을 형성하고, 도 1c에서의 상기 게이트 트렌치 구조체(133)에 의하여 상기 불순물 영역(107)은 서로 이격된 상기 소스 영역(107a) 및 상기 드레인 영역(107d)으로 한정될 수 있다. 상기 소스 영역(107a) 및 상기 드레인 영역(107d) 내의 불순물 이온들을 활성화시키기 위한 열처리 공정을 진행할 수 있다. 상기 열처리 공정은 적어도 상기 반도체 영역140)을 형성한 이후에 진행할 수 있다. 예를 들어, 상기 게이트 전극(150)을 갖는 반도체 기판에 대하여 열처리 공정을 진행하여 상기 소스 영역(107s) 및 상기 드레인 영역(107d) 내의 불순물 이온들을 활성화시킬 수 있다. 이때, 상기 불순물 이온들은 상기 열처리 공정에 의해 활성화되면서 인접하는 상기 반도체 영역(140) 내로 확산될 수 있다. 그 결과, 불순물 이온들이 활성화된 소스 영역(107s) 및 드레인 영역(107d)이 형성될 수 있다.
한편, 상기 게이트 전극(150)을 형성한 후에, 상기 게이트 전극(150) 양 옆의 상기 활성영역(105a)에 불순물 이온들을 주입하고, 상기 불순물 이온들을 활성화시키어 소스 영역(107s) 및 드레인 영역(107d)을 형성할 수도 있다.
따라서, 상기 활성영역(105a)에 리세스 채널 영역을 갖는 모스 트랜지스터를 형성할 수 있다. 상기 모스 트랜지스터의 채널 영역에 상기 반도체 영역(140)이 위치한다. 상기 반도체 영역(140)은 실리콘 저마늄막을 포함한다. 따라서, 리세스 채널 영역을 가짐과 아울러 높은 캐리어 이동도(high carrier mobility)를 갖는 모스 트랜지스터를 제공할 수 있다.
다음으로, 도 2a 및 도 2b를 참조하여 본 발명의 다른 실시예에 따른 모스 트랜지스터의 제조방법을 설명하기로 한다.
도 2a를 참조하면, 도 1a 내지 도 1c를 참조하여 설명한 것과 같이 반도체기판(100)을 준비한다. 즉, 상기 반도체기판(100)에 활성영역(105a)을 한정하는 상기 소자분리막(105s)을 형성하고, 상기 상부 게이트 트렌치(115) 및 상기 하부 게이트 트렌치(125)를 포함하는 상기 게이트 트렌치 구조체(133)를 형성할 수 있다. 또한, 도 1a 내지 도 1f를 참조하여 설명한 것과 같이 소스 영역(107s) 및 드레인 영역(107d)을 형성할 수 있다.
상기 하부 게이트 트렌치(125)의 측벽에 반도체 영역(240)을 형성할 수 있다. 좀더 구체적으로, 상기 하부 게이트 트렌치(125)의 내벽에 에피택셜 기술을 이용하여 에피택셜 막을 형성하고, 상기 에피택셜 막을 이방성 식각하여 상기 하부 게이트 트렌치(125)의 측벽 상에 잔존하는 반도체 영역(240)을 형성할 수 있다.
상기 반도체 영역(240)은 상기 활성영역(105a)과 다른 물질을 포함할 수 있다. 상기 반도체 영역(240)은 캐리어 이동도(carrier mobility) 특성이 실리콘보다 우수한 실리콘-저마늄(SiGe)을 포함하도록 형성할 수 있다. 예를 들어, 상기 반도체 영역(240)은 실리콘-저마늄막 또는 차례로 적층된 실리콘-저마늄막 및 실리콘막으로 형성할 수 있다.
도 2b를 참조하면, 상기 마스크 패턴(도 2a의 110) 및 상기 희생 스페이서(120)를 제거할 수 있다. 이어서, 상기 반도체 영역(240)을 갖는 반도체기판 상에 게이트 유전막(245)을 형성할 수 있다. 상기 게이트 유전막(245) 상에 상기 게이트 트렌치 구조체(133)를 채우며 상기 활성영역(105a)보다 높은 돌출된 부분을 갖는 게이트 전극(250)을 형성할 수 있다. 구체적으로, 상기 게이트 유전막(245)을 갖는 반도체기판 상에 차례로 적층된 도전막 및 캐핑막을 형성하고, 상기 도전막 및 상기 캐핑막을 패터닝하여 차례로 적층된 게이트 전극(250) 및 캐핑 마스 크(260)를 형성할 수 있다. 상기 활성영역(105a)보다 높은 레벨에 위치하는 상기 게이트 전극(250)의 측벽 및 상기 캐핑 마스크(260)의 측벽 상에 게이트 스페이서(265)를 형성할 수 있다. 한편, 상기 게이트 전극(250)은 상기 게이트 구조체(133) 내에 매립되도록 형성할 수도 있다.
다음으로, 도 3a 및 도 3b를 참조하여 본 발명의 또 다른 실시예에 따른 모스 트랜지스터의 제조방법을 설명하기로 한다.
도 3a를 참조하면, 도 1a 내지 도 1c에서 설명한 것과 같은 방법을 이용하여 반도체기판(100) 상에 상기 마스크 패턴(110), 상기 희생 스페이서(120) 및 상기 게이트 트렌치 구조체(133)를 형성할 수 있다. 또한, 도 1a 내지 도 1f를 참조하여 설명한 것과 같이 상기 활성영역(105a)에 소스 영역(1107s) 및 드레인 영역(1107d)을 형성할 수 있다.
이어서, 상기 희생 스페이서(120)를 선택적으로 제거하고, 상기 게이트 트렌치 구조체(133)의 내벽에 반도체 영역(1140)을 형성할 수 있다. 따라서, 상기 반도체 영역(1140)은 상기 상부 게이트 트렌치(115)의 측벽 및 상기 하부 게이트 트렌치(125)의 내벽 상에 형성될 수 있다. 상기 반도체 영역(1140)은 상기 활성영역(105a)과 다른 물질을 포함할 수 있다. 상기 반도체 영역(1140)은 실리콘-저마늄(SiGe)을 포함하도록 형성할 수 있다. 예를 들어, 상기 반도체 영역(1140)은 실리콘-저마늄막 또는 차례로 적층된 실리콘-저마늄막 및 실리콘막으로 형성할 수 있다.
도 3b를 참조하면, 상기 마스크 패턴(도 3a의 110)을 제거할 수 있다. 이어서, 상기 반도체 영역(1140)을 갖는 반도체 기판 상에 게이트 유전막(1145)을 형성할 수 있다. 상기 게이트 유전막(1145) 상에 상기 게이트 트렌치 구조체(133)를 채우는 게이트 전극(1150)을 형성할 수 있다. 상기 게이트 전극(1150)은 상기 게이트 트렌치 구조체(133) 내에 매립될 수 있다. 상기 게이트 전극(1150) 상에 절연 패턴(1163)을 형성할 수 있다.
한편, 상기 게이트 전극(1150)은 상기 게이트 트렌치 구조체(133)를 채우면서 상기 활성영역(105a)보다 높은 레벨에 위치하는 돌출된 부분을 갖도록 형성할 수도 있다.
한편, 상기 소스 영역(1207s) 및 상기 드레인 영역(1207d)과 인접하는 상기 반도체 영역(1140)은 상기 소스/드레인 영역들(1207s, 1207d)과 같은 도전형을 갖고, 상기 활성영역(105a)과 인접하는 상기 반도체 영역(1140)은 상기 활성영역(105a)과 같은 도전형을 갖도록 형성될 수 있다. 예를 들어, 도 1f에서 설명한 것과 같이 상기 반도체 영역(1140)을 형성한 이후에, 불순물 이온들을 확산시키기 위한 열처리 공정을 진행하여 상기 소스/드레인 영역들(1207s, 1207d) 내의 불순물 이온들을 상기 소스/드레인 영역들(1207s, 1207d)과 인접하는 상기 반도체 영역(1140)으로 확산시킬 수 있다.
다음으로, 도 4a 및 도 4b를 참조하여 본 발명의 또 다른 실시예에 따른 모스 트랜지스터의 제조방법을 설명하기로 한다.
도 4a를 참조하면, 도 1a 내지 도 1c에서 설명한 것과 같은 방법을 이용하여 반도체기판(100) 상에 상기 마스크 패턴(110), 상기 희생 스페이서(120) 및 상기 게이트 트렌치 구조체(133)를 형성할 수 있다. 또한, 도 1a 내지 도 1c를 참조하여 설명한 것과 같이 상기 활성영역(105a)에 소스 영역(1207s) 및 드레인 영역(1207d)을 형성할 수 있다.
이어서, 상기 희생 스페이서(120)를 선택적으로 제거할 수 있다. 이어서, 상기 게이트 트렌치 구조체(133)의 내벽에 에피택셜 막을 형성하고, 상기 에피택셜 막을 이방성 식각하여 상기 게이트 트렌치 구조체(133)의 측벽에 잔존하는 반도체 영역(1240)을 형성할 수 있다. 상기 반도체 영역(1240)은 실리콘-저마늄막을 포함하도록 형성할 수 있다. 특히, 상기 반도체영역(1240)이 수직한 면에 형성되므로, 모스 트랜지스터의 캐리어 이동도 특성을 더욱 향상시킬 수 있다.
도 4b를 참조하면, 상기 마스크 패턴(110)을 제거할 수 있다. 이어서, 상기 반도체 영역(1240)을 갖는 반도체기판 상에 게이트 유전막(1245)을 형성할 수 있다. 상기 게이트 유전막(1245) 상에 상기 게이트 트렌치 구조체(133)를 채우는 게이트 전극(1250)을 형성할 수 있다. 상기 게이트 전극(1250)은 상기 게이트 트렌치 구조체(133) 내에 매립된 수 있다. 상기 게이트 전극(1250) 상에 절연 패턴(1263)을 형성할 수 있다.
한편, 상기 게이트 전극(1250)은 상기 게이트 트렌치 구조체(133)를 채우면서 상기 활성영역(105a)보다 높은 레벨에 위치하는 돌출된 부분을 갖도록 형성할 수도 있다.
다음으로, 도 5a 내지 도 5c를 참조하여 본 발명의 또 다른 실시예에 따른 모스 트랜지스터의 제조방법을 설명하기로 한다.
도 5a를 참조하면, 반도체기판(300)에 활성영역(305a)을 한정하는 소자분리영역(305s)을 형성할 수 있다. 상기 활성영역(305a)에 불순물 영역을 형성할 수 있다. 상기 활성영역(305a)을 가로지르는 개구부를 갖는 마스크 패턴(310)을 형성할 수 있다.
상기 마스크 패턴(310)을 식각마스크로 이용하여 상기 활성영역(305a)을 식각하여 게이트 트렌치 구조체(315)를 형성할 수 있다. 상기 게이트 트렌치 구조체(315)는 수직한 측벽을 갖도록 형성할 수 있다. 상기 게이트 트렌치 구조체(315)에 의해 상기 불순물 영역은 소스 영역(307s) 및 드레인 영역(307d)으로 정의될 수 있다.
도 5b를 참조하면, 상기 게이트 트렌치 구조체(315)의 내벽에 에피택셜 기술을 이용하여 에피택셜 막을 형성할 수 있다. 이어서, 상기 에피택셜 막을 이방성 식각하여 상기 게이트 트렌치 구조체(315)의 측벽 상에 잔존하는 반도체 영역(340)을 형성할 수 있다. 상기 반도체 영역(340)은 실리콘-저마늄을 포함하도록 형성할 수 있다. 예를 들어, 상기 반도체 영역(340)은 실리콘-저마늄막 또는 차례로 적층된 실리콘-저마늄막 및 실리콘막으로 형성할 수 있다.
도 5c를 참조하면, 상기 반도체 영역(340)을 갖는 반도체기판 상에 게이트 유전막(345)을 형성할 수 있다. 상기 게이트 유전막(345)을 갖는 반도체 기판 상에 도전막 및 캐핑막을 형성하고, 상기 도전막 및 상기 캐핑막을 패터닝하여 차례로 적층된 게이트 전극(350) 및 캐핑 마스크(360)를 형성할 수 있다. 상기 게이트 전극(350)은 상기 게이트 트렌치 구조체(315)를 채우면서 상기 활성영역(105a)보다 높은 레벨에 위치하는 돌출부를 갖도록 형성할 수 있다. 상기 활성영역(105a)보다 높은 레벨에 위치하는 상기 게이트 전극(350)의 측벽 및 상기 캐핑 마스크(360)의 측벽 상에 게이트 스페이서(365)를 형성할 수 있다. 한편, 상기 게이트 트렌치 구조체(315) 내에 매립된 게이트 전극을 형성할 수도 있다.
한편, 상기 소스 영역(307s) 및 상기 드레인 영역(307d)과 인접하는 상기 반도체 영역(340)은 상기 소스/드레인 영역들(307s, 307d)과 같은 도전형을 갖고, 상기 활성영역(305a)과 인접하는 상기 반도체 영역(340)은 상기 활성영역(305a)과 같은 도전형을 갖도록 형성될 수 있다. 예를 들어, 상기 반도체 영역(340)을 형성한 후에, 불순물 이온들을 확산시키기 위한 열처리 공정을 진행하여 상기 소스/드레인 영역들(307s, 307d) 내의 불순물 이온들을 상기 소스/드레인 영역들(307s, 307d)과 인접하는 상기 반도체 영역(340)으로 확산시킬 수 있다.
본 발명에서, 상기 불순물 이온들을 확산시키기 위한 열처리 공정을 진행하기 전의 상기 소스/드레인 영역들(307s, 307d)은 활성화(activation) 되기 전의 불순물 영역일 수 있다. 따라서, 상기 불순물 이온들을 확산시키기 위한 열처리 공정을 진행하기 전의 상기 소스/드레인 영역들(307s, 307d) 내의 불순물 이온들은 상기 열처리 공정에 의해 상기 소스/드레인 영역들(307s, 307d)과 인접하는 상기 반도체 영역(340)으로 확산될 수 있다.
다음으로, 도 6a 및 도 6b를 참조하여 본 발명의 또 다른 실시예에 따른 모스 트랜지스터의 제조방법을 설명하기로 한다.
도 6a를 참조하면, 반도체기판(400)에 활성영역(405a)을 한정하는 소자분리영역(405s)을 형성할 수 있다. 상기 활성영역(405a)에 불순물 영역을 형성할 수 있다. 상기 활성영역(405a)을 가로지르는 개구부를 갖는 마스크 패턴(410)을 형성할 수 있다.
상기 마스크 패턴(410)을 식각마스크로 이용하여 상기 활성영역(405a)을 식각하여 상기 활성영역(405a)을 가로지르는 게이트 트렌치 구조체(415)를 형성할 수 있다. 상기 게이트 트렌치 구조체(415)는 양의 경사진(positive slope) 측벽을 갖도록 형성할 수 있다. 그리고, 상기 게이트 트렌치 구조체(415)의 양 측벽들이 만나는 경계부분은 둥글어질(rounding) 수 있다. 한편, 상기 게이트 트렌치 구조체(415)에 의해 상기 불순물 영역은 소스 영역(407s) 및 드레인 영역(407d)으로 정의될 수 있다.
도 6b를 참조하면, 상기 게이트 트렌치 구조체(415)의 내벽에 상기 활성영역(405a)과 다른 물질을 포함하는 반도체 영역(440)을 형성한다. 상기 반도체 영역(440)은 실리콘 저마늄막을 포함하도록 형성할 수 있다. 이어서, 상기 마스크 패턴(도 6a의 410)을 제거할 수 있다. 계속 해서, 상기 반도체 영역(440)을 갖는 반도체기판 상에 게이트 유전막(445)을 형성할 수 있다. 상기 게이트 유전막(445)을 갖는 반도체기판 상에 도전막 및 캐핑막을 형성할 수 있다. 상기 도전막 및 상기 캐핑막을 패터닝하여 차례로 적층된 게이트 전극(450) 및 캐핑 마스크(460)를 형성 할 수 있다. 상기 게이트 전극(450)은 상기 게이트 트렌치 구조체(415)를 채우면서 상기 활성영역(405a) 보다 높은 레벨에 위치하는 돌출부를 갖도록 형성할 수 있다.
한편, 상기 소스 영역(407s) 및 상기 드레인 영역(407d)과 인접하는 상기 반도체 영역(440)은 상기 소스/드레인 영역들(407s, 407d)과 같은 도전형을 갖고, 상기 활성영역(405a)과 인접하는 상기 반도체 영역(440)은 상기 활성영역(405a)과 같은 도전형을 갖도록 형성될 수 있다. 예를 들어, 상기 반도체 영역(440)을 형성한 후에, 불순물 이온들을 확산시키기 위한 열처리 공정을 진행하여 상기 소스/드레인 영역들(407s, 407d) 내의 불순물 이온들을 상기 소스/드레인 영역들(407s, 407d)과 인접하는 상기 반도체 영역(440)으로 확산시킬 수 있다.
한편, 상기 게이트 전극(450)을 형성한 후에, 상기 게이트 전극(450) 양 옆에 위치하는 상기 활성영역(405a) 및 상기 반도체 영역(440)에 불순물 이온들을 주입하고 활성화시키어 소스 영역(407s) 및 드레인 영역(407d)을 형성할 수도 있다.
상술한 바와 같이 본 발명의 실시예들에 따르면, 활성영역을 가로지르는 게이트 트렌치 구조체 내에 실리콘 보다 높은 캐리어 이동도 특성을 갖는 실리콘-저마늄을 포함하는 반도체 영역을 제공한다. 상기 반도체 영역은 모스 트랜지스터의 리세스 채널 영역으로 이용될 수 있다. 따라서, 높은 캐리어 이동도 특성을 갖는 반도체 영역을 리세스 채널 영역에 제공하기 때문에, 리세스 채널 영역을 가지면서 전류 특성이 향상된 모스 트랜지스터를 제공할 수 있다.

Claims (26)

  1. 반도체기판의 활성영역에 제공되고 서로 이격된 소스 영역 및 드레인 영역;
    상기 소스 영역 및 상기 드레인 영역 사이의 상기 활성 영역에 제공된 게이트 트렌치 구조체;
    상기 게이트 트렌치 구조체에 제공된 게이트 전극;
    상기 게이트 트렌치 구조체와 상기 게이트 전극 사이에 개재된 게이트 유전막; 및
    상기 게이트 트렌치 구조체와 상기 게이트 유전막 사이에 제공되고 상기 활성 영역과 다른 물질을 구비하는 반도체 영역을 포함하는 모스 트랜지스터.
  2. 제 1 항에 있어서,
    상기 활성 영역은 실리콘막으로 이루어진 것을 특징으로 하는 모스 트랜지스터.
  3. 제 1 항에 있어서,
    상기 반도체 영역은 실리콘-저마늄(SiGe)을 포함하는 모스 트랜지스터.
  4. 제 1 항에 있어서,
    상기 반도체 영역은 실리콘 저마늄막 또는 차례로 적층된 실리콘-저마늄막 및 실리콘막으로 이루어진 모스 트랜지스터.
  5. 제 1 항에 있어서,
    상기 게이트 트렌치 구조체는
    상기 활성 영역을 가로지르는 상부 게이트 트렌치;
    상기 상부 게이트 트렌치 하부에 제공되고 상기 상부 게이트 트렌치보다 큰 폭을 갖는 하부 게이트 트렌치를 포함하는 모스 트랜지스터.
  6. 제 5 항에 있어서,
    상기 하부 게이트 트렌치는 둥글어진(rounding) 측벽을 갖는 모스 트랜지스터.
  7. 제 5 항에 있어서,
    상기 하부 게이트 트렌치는 둥글어진 바닥 영역을 갖는 모스 트랜지스터.
  8. 제 5 항에 있어서,
    상기 반도체 영역은 상기 하부 게이트 트렌치의 내벽과 상기 게이트 유전막 사이에 개재된 것을 특징으로 하는 모스 트랜지스터.
  9. 제 5 항에 있어서,
    상기 반도체 영역은 상기 하부 게이트 트렌치의 측벽과 상기 게이트 전극 사이에 개재된 것을 특징으로 하는 모스 트랜지스터.
  10. 제 1 항에 있어서,
    상기 게이트 트렌치 구조체는 상부 영역으로부터 하부 영역으로 갈수록 좁아지도록 양의 경사진 측벽을 가짐과 아울러 양 측벽이 만나는 경계부분에서 둥글어진(rounding) 것을 특징으로 하는 모스 트랜지스터.
  11. 제 1 항에 있어서,
    상기 반도체 영역은 상기 게이트 트렌치 구조체의 내벽과 상기 게이트 유전막 사이에 개재된 것을 특징으로 하는 모스 트랜지스터.
  12. 제 1 항에 있어서,
    상기 게이트 트렌치 구조체는 수직한 측벽을 갖는 것을 특징으로 하는 모스 트랜지스터.
  13. 제 1 항에 있어서,
    상기 반도체 영역은 상기 게이트 트렌치 구조체의 측벽과 상기 게이트 유전막 사이에 개재된 것을 특징으로 하는 모스 트랜지스터.
  14. 반도체기판의 활성 영역을 가로지르는 게이트 트렌치 구조체를 형성하고,
    상기 게이트 트렌치 구조체 내에 반도체 영역을 형성하되, 상기 반도체 영역은 상기 활성 영역과 다른 물질을 구비하고,
    상기 반도체 영역을 갖는 반도체기판 상에 게이트 유전막을 형성하고,
    상기 게이트 트렌치 구조체 내에 위치하는 상기 게이트 유전막 상에 게이트 전극을 형성하는 것을 포함하는 모스 트랜지스터의 제조방법.
  15. 제 14 항에 있어서,
    상기 활성 영역은 실리콘막으로 이루어진 것을 특징으로 하는 모스 트랜지스터의 제조방법.
  16. 제 14 항에 있어서,
    상기 반도체 영역은 실리콘-저마늄(SiGe)을 포함하도록 형성하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
  17. 제 14 항에 있어서,
    상기 반도체 영역은 실리콘-저마늄막, 또는 차례로 적층된 실리콘-저마늄막 및 실리콘막을 포함하도록 형성하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
  18. 제 14 항에 있어서,
    상기 게이트 트렌치 구조체를 형성하는 것은
    상기 활성 영역을 가로지르는 개구부를 갖는 마스크 패턴을 형성하고,
    상기 마스크 패턴을 식각마스크로 이용하여 상기 활성 영역을 이방성 식각하여 상부 게이트 트렌치를 형성하고,
    상기 상부 게이트 트렌치의 측벽 및 상기 마스크 패턴의 측벽 상에 희생 스페이서를 형성하고,
    상기 마스크 패턴 및 상기 희생 스페이서를 식각마스크로 이용하여 상기 상부 게이트 트렌치 하부의 상기 활성 영역을 등방성 식각하여 상기 상부 게이트 트렌치보다 큰 폭을 갖는 하부 게이트 트렌치를 형성하고,
    상기 희생 스페이서를 제거하고,
    상기 마스크 패턴을 제거하는 것을 포함하는 모스 트랜지스터의 제조방법.
  19. 제 18 항에 있어서,
    상기 반도체 영역은 상기 하부 게이트 트렌치를 형성한 후에 상기 하부 게이트 트렌치의 내벽 상에 형성하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
  20. 제 19 항에 있어서,
    상기 반도체 영역을 형성한 후에, 상기 하부 게이트 트렌치의 측벽 상에 잔존하도록 상기 반도체 영역을 이방성 식각하는 것을 더 포함하는 모스 트랜지스터 의 제조방법.
  21. 삭제
  22. 제 18 항에 있어서,
    상기 반도체 영역은 상기 희생 스페이서를 제거한 후에 상기 게이트 트렌치 구조체의 내벽 상에 형성하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
  23. 제 14 항에 있어서,
    상기 게이트 트렌치 구조체는 상부 영역으로부터 하부 영역으로 갈수록 좁아지도록 양의 경사진 측벽들을 가지며 양 측벽들이 만나는 경계영역에서 둥글어지도록 형성하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
  24. 제 14 항에 있어서,
    상기 게이트 트렌치 구조체는 수직한 측벽을 갖도록 형성하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
  25. 제 24 항에 있어서,
    상기 반도체 영역은 상기 게이트 트렌치 구조체의 측벽 상에 형성되는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
  26. 제 14 항에 있어서,
    상기 활성영역에 불순물 이온들을 주입하여 불순물 영역을 형성하고,
    상기 반도체 영역을 갖는 반도체기판에 대하여 열처리 공정을 진행하여 상기 불순물 영역에 인접하는 상기 반도체 영역으로 불순물 이온들을 확산시키어 소스 영역 및 드레인 영역을 형성하는 것을 더 포함하되, 상기 소스 영역 및 상기 드레인 영역은 상기 게이트 트렌치 구조체의 바닥 영역보다 높은 레벨에 위치하도록 형성되는 모스 트랜지스터의 제조방법.
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