KR100819562B1 - 레트로그레이드 영역을 갖는 반도체소자 및 그 제조방법 - Google Patents

레트로그레이드 영역을 갖는 반도체소자 및 그 제조방법 Download PDF

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Abstract

레트로그레이드 영역(retrograde region)을 갖는 반도체소자를 제공한다. 제 1 형 불순물 이온들을 갖는 반도체기판에 활성영역이 한정된다. 상기 활성영역은 상기 레트로그레이드 영역, 상부 채널영역 및 서로 이격된 한 쌍의 소스/드레인 영역들을 갖는다. 상기 상부 채널영역은 상기 레트로그레이드 영역 상에 배치되고 상기 제 1 형 불순물 이온들을 구비한다. 상기 소스/드레인 영역들은 상기 상부 채널영역 상에 배치된다. 상기 레트로그레이드 영역은 제 2 형 불순물 이온들을 구비한다. 상기 활성영역에 형성된 게이트 트렌치를 채우는 게이트전극이 제공된다. 상기 게이트전극은 상기 소스/드레인 영역들 사이에 배치되고 상기 상부 채널영역을 관통하여 상기 레트로그레이드 영역 내에 신장된다.

Description

레트로그레이드 영역을 갖는 반도체소자 및 그 제조방법{Semiconductor device having retrograde region and method of fabricating the same}
도 1은 본 발명의 실시 예에 따른 레트로그레이드 영역을 갖는 반도체소자를 설명하기 위한 단면도이다.
도 2 내지 도 9는 본 발명의 실시 예에 따른 레트로그레이드 영역을 갖는 반도체소자의 제조방법을 설명하기 위한 단면도들이다.
도 10 및 도 11은 본 발명의 다른 실시 예들에 따른 레트로그레이드 영역을 갖는 반도체소자의 제조방법을 설명하기 위한 단면도들이다.
본 발명은 반도체소자 및 그 제조방법에 관한 것으로, 특히 레트로그레이드 영역을 갖는 반도체소자 및 그 제조방법에 관한 것이다.
반도체소자의 고집적화 필요에 따라 트랜지스터의 크기를 극한적으로 축소하려는 연구가 진행되고 있다. 상기 트랜지스터의 크기를 축소하기 위하여 게이트전 극의 평면 크기를 감소시키는 경우, 단 채널 효과(short channel effect)에 의한 오프 전류(off current) 증가 및 리프레시(refresh) 특성 저하와 같은 난관에 봉착하게 된다.
이러한 단 채널 효과의 극복을 위하여 상기 게이트전극의 평면 크기에 비하여 상대적으로 긴 유효 채널 길이를 갖는 리세스 채널 트랜지스터(recess channel transistor)가 제안된 바 있다.
상기 리세스 채널 트랜지스터는 반도체기판을 식각하여 형성된 게이트 트렌치 및 상기 게이트 트렌치를 채우는 게이트전극을 구비한다. 즉, 상기 게이트전극은 상기 반도체기판 내부로 신장된 구조를 갖는다. 상기 게이트전극에 문턱전압 이상의 게이트전압이 인가되면 상기 게이트전극의 하단표면에 대응하는 상기 반도체기판에 상기 리세스 채널 트랜지스터의 채널(channel)이 형성될 수 있다.
이에 따라, 상기 리세스 채널 트랜지스터의 유효 채널 길이(effective channel length)는 상기 게이트 트렌치의 깊이에 비례하여 증가될 수 있다. 즉, 상기 게이트 트렌치를 깊게 형성하여 상기 리세스 채널 트랜지스터의 유효 채널 길이를 증가시킬 수 있다.
그런데 상기 게이트 트렌치의 깊이 증가는 바디 효과(body effect)에 의한 문턱전압의 상승을 가중시킨다. 일반적으로 상기 반도체기판은 접지되거나 바디 바이어스(body bias)가 인가된다. 상기 바디 바이어스는 트랜지스터의 문턱전압을 변화시킨다. 예를 들면, 상기 게이트전압이 양의 전압일 경우 상기 바디 바이어스는 음의 전압일 수 있다. 이 경우에, 상기 트랜지스터의 문턱전압은 상기 바디 바이어 스의 크기에 비례하여 상승될 수 있다.
여기서, 상기 게이트 트렌치의 깊이 증가는 상기 바디 바이어스에 의한 상기 문턱전압의 상승비율을 더욱 크게 할 수 있다. 상기 문턱전압의 상승은 낮은 동작전압을 갖는 반도체소자의 구현을 어렵게 한다.
한편, 채널영역에 레트로그레이드 영역을 갖는 반도체소자가 미국공개특허 제 US2003/0183856A1 호에 "채널영역에서 레트로그레이드 도펀트 프로필을 구비한 반도체소자 및 그 제조방법 (Semiconductor device having a retrograde dopant profile in a channel region and method for fabricating the same)" 이라는 제목으로 웨크조레크 등(Weiczorek et al.)에 의해 개시된 바 있다.
본 발명이 이루고자 하는 기술적 과제는 상술한 종래기술의 문제점을 개선하기 위한 것으로서, 유효 채널 길이를 증가시키면서 바디 바이어스(body bias)에 의한 문턱전압의 상승을 효율적으로 제어할 수 있는 반도체소자를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 유효 채널 길이를 증가시키면서 바디 바이어스(body bias)에 의한 문턱전압의 상승을 효율적으로 제어할 수 있는 반도체소자의 형성방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여 본 발명은, 레트로그레이드 영역을 갖 는 반도체소자를 제공한다. 이 소자는 제 1 형 불순물 이온들을 갖는 반도체기판에 한정된 활성영역을 구비한다. 상기 활성영역은 레트로그레이드 영역(retrograde region), 상부 채널영역 및 서로 이격된 한 쌍의 소스/드레인 영역들을 갖는다. 상기 상부 채널영역은 상기 레트로그레이드 영역 상에 배치되고 상기 제 1 형 불순물 이온들을 구비한다. 상기 소스/드레인 영역들은 상기 상부 채널영역 상에 배치된다. 상기 레트로그레이드 영역은 제 2 형 불순물 이온들을 갖는다. 상기 활성영역에 형성된 게이트 트렌치를 채우는 게이트전극이 제공된다. 상기 게이트전극은 상기 소스/드레인 영역들 사이에 배치되고 상기 상부 채널영역을 관통하여 상기 레트로그레이드 영역 내에 신장된다.
본 발명의 몇몇 실시 예에 있어서, 상기 제 1 형은 P형이고 상기 제 2 형은 N형일 수 있다. 이 경우에, 상기 레트로그레이드 영역은 인(phosphorus)을 함유하는 것일 수 있다. 상기 상부 채널영역은 붕소(boron)를 함유하는 것일 수 있다.
다른 실시 예에 있어서, 상기 게이트 트렌치는 상부 트렌치 및 하부 트렌치를 구비할 수 있다. 상기 하부 트렌치는 상기 상부 트렌치의 하부에 연결되고 상기 상부 트렌치보다 큰 폭을 구비하며 상기 레트로그레이드 영역의 상부표면보다 낮은 레벨에 바닥을 갖는 것일 수 있다.
또 다른 실시 예에 있어서, 상기 게이트전극은 상기 상부 트렌치를 채우는 상부 게이트전극 및 상기 하부 트렌치를 채우는 하부 게이트전극을 구비할 수 있다. 상기 하부 게이트전극은 구형일 수 있다.
또 다른 실시 예에 있어서, 상기 상부 게이트전극 및 상기 소스/드레인 영역 들 사이에 절연성 스페이서가 개재될 수 있다.
또 다른 실시 예에 있어서, 상기 하부 게이트전극 및 상기 레트로그레이드 영역 사이에 하부 채널영역이 개재될 수 있다. 상기 하부 채널영역은 상기 제 1 형 불순물 이온들을 함유할 수 있다.
또 다른 실시 예에 있어서, 상기 활성영역은 소자분리막에 의하여 한정될 수 있다. 상기 소자분리막은 상기 레트로그레이드 영역에 접촉될 수 있다. 상기 레트로그레이드 영역의 상부표면은 상기 소자분리막의 바닥보다 높은 레벨에 위치할 수 있다.
또한, 본 발명은, 레트로그레이드 영역을 갖는 디램(DRAM)을 제공한다. 상기 디램(DRAM)은 P 형 불순물 이온들을 갖는 반도체기판을 구비한다. 상기 반도체기판에 한정된 활성영역이 제공된다. 상기 활성영역은 N 형 불순물 이온들을 갖는 레트로그레이드 영역(retrograde region)을 구비하고, 상기 레트로그레이드 영역 상에 배치되고 상기 P 형 불순물 이온들을 갖는 상부 채널영역을 구비하며, 상기 상부 채널영역 상에 배치되고 서로 이격된 한 쌍의 소스/드레인 영역들을 구비한다. 상기 반도체기판 상에 스토리지 노드가 배치된다. 상기 스토리지 노드에 접촉되고 상기 소스/드레인 영역들 중 하나에 접촉된 매립 콘택플러그 (buried contact plug)가 제공된다. 상기 활성영역에 형성된 게이트 트렌치를 채우는 게이트전극이 제공된다. 상기 게이트전극은 상기 소스/드레인 영역들 사이에 배치되고 상기 상부 채널영역을 관통하여 상기 레트로그레이드 영역 내에 신장된다.
몇몇 실시 예에 있어서, 상기 반도체기판 상에 배치된 비트 라인 및 비트 플 러그 (bit plug)를 구비할 수 있다. 상기 비트 플러그의 일단은 상기 비트 라인에 접촉되고 상기 비트 플러그의 타단은 상기 소스/드레인 영역들 중 다른 하나에 접촉될 수 있다.
이에 더하여, 본 발명은, 레트로그레이드 영역을 갖는 반도체소자의 형성방법을 제공한다. 이 방법은 제 1 형 불순물 이온들을 갖는 반도체기판의 활성영역에 제 2 형 불순물 이온들을 주입하여 레트로그레이드 영역(retrograde region)을 형성하는 것을 포함한다. 상기 활성영역을 식각하여 게이트 트렌치를 형성한다. 상기 게이트 트렌치는 상기 레트로그레이드 영역 내에 바닥을 갖는다. 상기 게이트 트렌치를 채우는 게이트전극을 형성한다.
몇몇 실시 예에 있어서, 상기 활성영역을 한정하는 소자분리막을 형성할 수 있다. 상기 소자분리막의 하단은 상기 레트로그레이드 영역의 상부표면보다 보다 낮은 레벨에 형성될 수 있다.
다른 실시 예에 있어서, 상기 게이트 트렌치를 형성하는 것은 상기 활성영역을 부분적으로 식각하여 상부 트렌치를 형성하고, 상기 상부 트렌치의 하부에 하부 트렌치를 형성하는 것을 포함할 수 있다. 상기 하부 트렌치는 상기 상부 트렌치보다 큰 폭으로 형성할 수 있다. 상기 하부 트렌치는 상기 레트로그레이드 영역의 상부표면보다 낮은 레벨에 바닥을 갖도록 형성할 수 있다.
또 다른 실시 예에 있어서, 상기 하부 트렌치를 형성하기 전에 상기 상부 트렌치의 측벽에 절연성 스페이서를 형성할 수 있다.
또 다른 실시 예에 있어서, 상기 게이트전극 및 상기 레트로그레이드 영역 사이에 상기 제 1 형 불순물 이온들을 주입하여 하부 채널영역을 형성할 수 있다.
또 다른 실시 예에 있어서, 상기 레트로그레이드 영역 상의 상기 활성영역에 상기 제 1 형 불순물 이온들을 주입하여 상부 채널영역을 형성할 수 있다.
또 다른 실시 예에 있어서, 상기 상부 채널영역 상의 상기 활성영역에 상기 제 2 형 불순물 이온들을 주입하여 소스/드레인 영역들을 형성할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시 예들을 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되어지는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
도 1은 본 발명의 실시 예에 따른 레트로그레이드 영역을 갖는 디램(dynamic random access memory; DRAM)의 일부분을 보여주는 단면도이다.
도 1을 참조하면, 반도체기판(51)의 소정영역에 활성영역(52)을 한정하는 소자분리막(53)이 제공될 수 있다.
상기 반도체기판(51)은 제 1 형 불순물 이온들을 갖는 실리콘웨이퍼일 수 있다. 상기 소자분리막(53)은 상기 활성영역(52)의 측벽들을 둘러싸도록 배치될 수 있다. 상기 소자분리막(53)은 실리콘산화막, 실리콘질화막, 실리콘산질화막, 또는 이들의 조합막과 같은 절연막일 수 있다. 상기 제 1 형은 P 형 또는 N 형일 수 있다.
상기 활성영역(52)은 레트로그레이드 영역(retrograde region; 62), 상부 채널영역(63), 및 소스/드레인 영역들(92)을 구비할 수 있다.
상기 레트로그레이드 영역(62)의 상부표면은 상기 소자분리막(53)의 바닥보다 상부레벨에 배치할 수 있다. 이 경우에, 상기 레트로그레이드 영역(62)은 상기 소자분리막(53)의 측벽들에 접촉될 수 있다. 상기 레트로그레이드 영역(62)은 제 2 형 불순물 이온들을 구비할 수 있다. 상기 제 2 형 불순물 이온들은 상기 제 1 형 불순물 이온들과 다른 도전형을 갖는다. 상기 제 1 형이 상기 P 형인 경우 상기 제 2 형은 상기 N형일 수 있으며, 상기 제 1 형이 상기 N 형인 경우 상기 제 2 형은 상기 P형일 수 있다.
이하에서는, 상기 제 1 형은 상기 P 형이고, 상기 제 2 형은 상기 N형인 경우를 상정하여 설명하기로 한다. 이 경우에, 상기 제 2 형 불순물 이온들은 N 형 불순물 이온들일 수 있으며, 상기 N 형 불순물 이온들은 인(phosphorus) 또는 비소(arsenic)일 수 있다. 그리고 본 발명의 실시 예에서 상기 레트로그레이드 영역(62)은 상기 인(phosphorus)을 함유할 수 있다. 또한, 상기 제 1 형 불순물 이온들은 P 형 불순물 이온들일 수 있으며, 상기 P 형 불순물 이온들은 붕소(B) 또는 불화붕소(BF2)일 수 있다.
상기 상부 채널영역(63)은 상기 레트로그레이드 영역(62) 상에 배치될 수 있다. 상기 상부 채널영역(63)은 상기 레트로그레이드 영역(62)의 상부표면에 접촉될 수 있다. 상기 상부 채널영역(63)은 상기 제 1 형 불순물 이온들을 구비할 수 있다. 즉, 상기 상부 채널영역(63)은 붕소(B) 또는 불화붕소(BF2)를 함유할 수 있다.
상기 소스/드레인 영역들(92)은 상기 상부 채널영역(63) 상에 서로 이격되도록 배치될 수 있다. 상기 소스/드레인 영역들(92)은 상기 상부 채널영역(63)의 상부표면에 접촉될 수 있다. 상기 소스/드레인 영역들(92)은 상기 제 2 형 불순물 이온들을 구비할 수 있다. 상기 소스/드레인 영역들(92)은 차례로 적층된 저농도 불순물영역(64) 및 고농도 불순물영역(91)을 포함할 수 있다.
상기 활성영역(52)에 형성된 게이트 트렌치(77)를 채우는 게이트전극(83)이 제공될 수 있다. 상기 게이트전극(83)은 폴리실리콘막, 금속막, 금속 실리사이드막, 또는 이들의 조합막과 같은 도전막일 수 있다.
상기 게이트 트렌치(77)는 상부 트렌치(75) 및 하부 트렌치(76)를 구비할 수 있다. 상기 상부 트렌치(75)는 상기 소스/드레인 영역들(92) 사이를 가로지르도록 배치될 수 있다. 상기 하부 트렌치(76)는 상기 상부 트렌치(75)의 하부에 연결될 수 있다. 상기 하부 트렌치(76)는 상기 상부 트렌치(75)보다 큰 폭을 구비할 수 있다. 상기 하부 트렌치(76)는 상기 레트로그레이드 영역(62)의 상부표면보다 낮은 레벨에 바닥을 갖는 것일 수 있다. 즉, 상기 하부 트렌치(76)는 상기 상부 채널영역(63)을 관통하여 상기 레트로그레이드 영역(62) 내에 연장될 수 있다. 상기 하부 트렌치(76)는 구형일 수 있다.
상기 게이트전극(83)은 상기 상부 트렌치(75)를 채우는 상부 게이트전극(82) 및 상기 하부 트렌치(76)를 채우는 하부 게이트전극(81)을 포함할 수 있다. 상기 하부 게이트전극(81)은 구형일 수 있다.
상기 하부 게이트전극(81) 및 상기 레트로그레이드 영역(62) 사이에 상기 제 1 형 불순물 이온들을 갖는 하부 채널영역(63C)이 개재될 수 있다. 즉, 상기 하부 채널영역(63C)은 붕소(B) 또는 불화붕소(BF2)를 함유할 수 있다. 상기 하부 채널영역(63C)은 상기 활성영역(52) 내에 배치될 수 있다.
상기 게이트전극(83)은 상기 상부 채널영역(63)을 가로지르도록 배치될 수 있다. 이 경우에, 상기 상부 채널영역(63)은 상기 게이트전극(83)의 양측에 분리될 수 있다. 상기 하부 채널영역(63C)의 일단은 상기 분리된 상부 채널영역들(63) 중 하나에 접촉될 수 있다. 상기 하부 채널영역(63C)의 타단은 상기 분리된 상부 채널영역들(63)중 다른 하나에 접촉될 수 있다. 결과적으로, 상기 분리된 상부 채널영역들(63)은 상기 하부 채널영역(63C)에 의하여 전기적으로 접속될 수 있다.
상기 상부 게이트전극(82) 및 상기 소스/드레인 영역들(92) 사이에 절연성 스페이서(75S)가 개재될 수 있다. 상기 절연성 스페이서(75S)는 실리콘질화막, 실리콘산화막, 실리콘산질화막, 또는 이들의 조합막일 수 있다. 그러나 상기 절연성 스페이서(75S)는 생략될 수 있다.
상기 게이트전극(83) 및 상기 활성영역(52) 사이에 게이트유전막(79)이 개재 될 수 있다. 상기 게이트유전막(79)은 실리콘질화막, 실리콘산화막, 실리콘산질화막, 고유전막(high-k dielectrics), 또는 이들의 조합막과 같은 절연막일 수 있다. 구체적으로, 상기 게이트유전막(79)은 상기 절연성 스페이서(75S) 및 상기 상부 게이트전극(82) 사이에 개재될 수 있으며, 상기 게이트유전막(79)은 상기 상부 채널영역(63) 및 상기 하부 게이트전극(81) 사이에 개재될 수 있고, 상기 게이트유전막(79)은 상기 하부 채널영역(63C) 및 상기 하부 게이트전극(81) 사이에 개재될 수 있다. 상기 게이트전극(83)은 상기 게이트유전막(79)에 의하여 상기 활성영역(52)으로부터 절연될 수 있다.
상기 상부 게이트전극(82) 상에 절연패턴(85)이 제공될 수 있다. 상기 절연패턴(85)은 실리콘질화막, 실리콘산화막, 실리콘산질화막, 또는 이들의 조합막과 같은 절연막일 수 있다.
상기 상부 게이트전극(82)은 상기 소스/드레인 영역들(92) 보다 상부레벨에 돌출될 수 있다. 이 경우에, 상기 절연패턴(85) 및 상기 상부 게이트전극(82)의 측벽들 상에 게이트 스페이서들(87)이 배치될 수 있다. 상기 게이트 스페이서들(87)은 실리콘질화막, 실리콘산화막, 실리콘산질화막, 또는 이들의 조합막과 같은 절연막일 수 있다.
이와는 달리, 다른 실시 예에 있어서, 상기 절연패턴(85) 및 상기 상부 게이트전극(82)은 상기 소스/드레인 영역들(92)의 상부표면들 보다 낮은 레벨에 배치될 수도 있다. 이 경우에, 상기 절연패턴(85) 및 상기 상부 게이트전극(82)은 상기 상부 트렌치(75) 내에 배치될 수 있다.
상기 게이트전극(83)을 갖는 상기 반도체기판(51)의 전면은 하부 절연막(93)으로 덮일 수 있다. 상기 하부 절연막(93)은 실리콘질화막, 실리콘산화막, 실리콘산질화막, 저유전막(low-k dielectrics), 또는 이들의 조합막일 수 있다. 상기 하부 절연막(93)은 평탄화된 상부표면을 구비할 수 있다.
상기 하부 절연막(93) 상에 비트 라인(96)이 배치될 수 있다. 상기 비트라인(96)은 상기 하부 절연막(93)을 관통하는 비트 플러그(bit plug; 95)에 의하여 상기 소스/드레인 영역들(92) 중 선택된 하나에 전기적으로 접속될 수 있다. 즉, 상기 비트 플러그(95)의 일단은 상기 비트라인(96)에 접촉될 수 있으며, 상기 비트 플러그(95)의 타단은 상기 소스/드레인 영역들(92) 중 선택된 하나에 접촉될 수 있다. 상기 비트 플러그(95) 및 상기 비트라인(96)은 폴리실리콘막, 금속막, 금속 실리사이드막, 또는 이들의 조합막과 같은 도전막일 수 있다.
상기 비트라인(96) 및 상기 하부 절연막(93)은 상부 절연막(97)으로 덮일 수 있다. 상기 상부 절연막(97)은 실리콘질화막, 실리콘산화막, 실리콘산질화막, 저유전막(low-k dielectrics), 또는 이들의 조합막일 수 있다. 상기 상부 절연막(97)은 평탄화된 상부표면을 구비할 수 있다.
상기 상부 절연막(97) 상에 스토리지 노드(storage node; 99)가 배치될 수 있다. 상기 스토리지 노드(99)는 커패시터의 하부전극일 수 있다. 상기 스토리지 노드(99)는 폴리실리콘막, 금속막, 금속 실리사이드막, 또는 이들의 조합막과 같은 도전막일 수 있다.
상기 스토리지 노드(99)는 상기 상부 절연막(97) 및 상기 하부 절연막(93)을 차례로 관통하는 매립 콘택플러그 (buried contact plug; 98)에 의하여 상기 소스/드레인 영역들(92) 중 선택된 다른 하나에 전기적으로 접속될 수 있다. 즉, 상기 매립 콘택플러그(98)의 일단은 상기 스토리지 노드(99)에 접촉될 수 있으며, 상기 매립 콘택플러그(98)의 타단은 상기 소스/드레인 영역들(92) 중 선택된 다른 하나에 접촉될 수 있다. 상기 매립 콘택플러그(98)는 폴리실리콘막, 금속막, 금속 실리사이드막, 또는 이들의 조합막과 같은 도전막일 수 있다.
상기 게이트전극(83)에 문턱전압 이상의 게이트전압이 인가되면 상기 게이트전극(83)의 하단표면에 대응하는 상기 상부 채널영역(63) 및 상기 하부 채널영역(63C)에 채널(channel)이 형성될 수 있다. 즉, 상기 게이트 트렌치(77)를 이용하여 유효 채널 길이를 증가시킬 수 있다.
상기 반도체기판(51)에는 바디 바이어스(body bias; VB)가 인가될 수 있다. 이 경우에, 상기 상부 채널영역(63) 및 상기 하부 채널영역(63C)은 상기 레트로그레이드 영역(62)에 의하여 상기 반도체기판(51)으로부터 전기적으로 고립될 수 있다. 이에 따라, 상기 바디 바이어스(VB)에 의존하여 문턱전압이 상승하는 것을 효율적으로 제어 할 수 있다.
도 2 내지 도 9는 본 발명의 제 1 실시 예에 따른 레트로그레이드 영역을 갖는 반도체소자의 제조방법을 설명하기 위한 단면도들이다.
도 2를 참조하면, 반도체기판(51)의 소정영역에 활성영역(52)을 한정하는 소자분리막(53)을 형성할 수 있다.
상기 반도체기판(51)은 제 1 형 불순물 이온들을 갖는 실리콘웨이퍼로 형성할 수 있다. 상기 소자분리막(53)은 트렌치소자분리 기술을 이용하여 형성할 수 있다. 상기 소자분리막(53)은 상기 활성영역(52)의 측벽들을 둘러싸도록 형성될 수 있다. 상기 소자분리막(53)은 실리콘산화막, 실리콘질화막, 실리콘산질화막, 또는 이들의 조합막과 같은 절연막으로 형성할 수 있다. 상기 제 1 형은 P 형 또는 N 형일 수 있다.
이하에서는, 상기 제 1 형은 상기 P 형인 경우를 상정하여 설명하기로 한다. 이 경우에, 상기 제 1 형 불순물 이온들은 P 형 불순물 이온들일 수 있으며, 상기 P 형 불순물 이온들은 붕소(B) 또는 불화붕소(BF2)일 수 있다.
도 3을 참조하면, 상기 활성영역(52)에 제 1 이온주입 공정(60)을 이용하여 제 2 형 불순물 이온들을 주입하여 레트로그레이드 영역(retrograde region; 62)을 형성할 수 있다. 상기 레트로그레이드 영역(62)은 상기 소자분리막(53)의 측벽들에 접촉되도록 형성할 수 있다. 상기 레트로그레이드 영역(62)의 상부표면은 상기 소자분리막(53)의 바닥보다 상부레벨에 형성할 수 있다.
상기 제 2 형 불순물 이온들은 상기 제 1 형 불순물 이온들과 다른 도전형을 갖는다. 상기 제 1 형이 상기 P 형인 경우 상기 제 2 형은 상기 N형일 수 있으며, 상기 제 1 형이 상기 N 형인 경우 상기 제 2 형은 상기 P형일 수 있다.
이하에서는, 상기 제 1 형은 상기 P 형이고, 상기 제 2 형은 상기 N형인 경우를 상정하여 설명하기로 한다. 이 경우에, 상기 제 2 형 불순물 이온들은 N 형 불순물 이온들일 수 있으며, 상기 N 형 불순물 이온들은 인(phosphorus) 또는 비소(arsenic)일 수 있다. 그리고 본 발명의 제 1 실시 예에서 상기 레트로그레이드 영역(62)은 상기 인(phosphorus)을 함유할 수 있다.
상기 레트로그레이드 영역(62) 상의 상기 활성영역(52)에 상기 제 1 형 불순물 이온들을 주입하여 상부 채널영역(63)을 형성할 수 있다. 이 경우에, 상기 상부 채널영역(63)은 붕소(B) 또는 불화붕소(BF2)를 함유할 수 있다. 상기 상부 채널영역(63)은 상기 레트로그레이드 영역(62)의 상부표면에 접촉되도록 형성할 수 있다.
상기 상부 채널영역(63) 상의 상기 활성영역(52)에 상기 제 2 형 불순물 이온들을 주입하여 저농도 불순물영역(64)을 형성할 수 있다. 상기 저농도 불순물영역(64)은 상기 상부 채널영역(63)의 상부표면에 접촉되도록 형성할 수 있다.
그 결과, 상기 레트로그레이드 영역(62), 상기 상부 채널영역(63) 및 상기 저농도 불순물영역(64)은 상기 활성영역(52) 내에 차례로 적층될 수 있다. 또한, 상기 상부 채널영역(63)은 상기 레트로그레이드 영역(62)에 의하여 상기 반도체기판(51)으로부터 전기적으로 고립될 수 있다.
그러나 본 발명의 다른 실시 예에서, 상기 저농도 불순물영역(64)을 형성하는 것은 생략될 수 있다. 이 경우에, 상기 저농도 불순물영역(64)은 후속공정을 이용하여 형성할 수 있다. 또 다른 실시 예에서, 상기 상부 채널영역(63) 및 상기 저농도 불순물영역(64)은 모두 생략될 수 있다. 이 경우에, 상기 상부 채널영역(63) 및 상기 저농도 불순물영역(64)은 후속공정을 이용하여 형성할 수 있다.
도 4를 참조하면, 상기 반도체기판(51) 상에 상기 활성영역(52)을 부분적으로 노출시키는 개구부(73A)를 갖는 하드마스크 패턴(73)을 형성할 수 있다. 상기 하드마스크 패턴(73)은 차례로 적층된 버퍼막(71) 및 마스크막(72)으로 형성할 수 있다.
상기 버퍼막(71)은 화학기상증착(chemical vapor deposition; CVD) 방법 또는 열산화(thermal oxidation) 방법에 의한 실리콘산화막으로 형성할 수 있다. 상기 마스크막(72)은 실리콘질화막과 같은 질화막으로 형성할 수 있다.
상기 하드마스크 패턴(73)을 식각마스크로 사용하여 상기 노출된 활성영역(52)을 식각하여 상부 트렌치(75)를 형성할 수 있다. 상기 상부 트렌치(75)는 상기 활성영역(52)을 가로지르도록 형성할 수 있다. 상기 노출된 활성영역(52)을 식각하는 것은 이방성 식각 공정을 이용하여 상기 상부 채널영역(63)이 노출될 때 까지 수행할 수 있다. 이 경우에, 상기 저농도 불순물영역(64)은 상기 상부 트렌치(75)의 양측에 분할될 수 있다. 즉, 상기 상부 트렌치(75)의 양측에 서로 이격된 한 쌍의 상기 저농도 불순물영역들(64)이 잔존할 수 있다.
도 5를 참조하면, 상기 상부 트렌치(75) 내의 측벽들에 절연성 스페이서(75S)를 형성할 수 있다. 상기 절연성 스페이서(75S)는 상기 활성영역(52)에 대하여 식각선택비를 갖는 물질막으로 형성할 수 있다. 상기 절연성 스페이서(75S)는 실리콘질화막, 실리콘산화막, 실리콘산질화막, 또는 이들의 조합막으로 형성할 수 있다.
상기 절연성 스페이서(75S) 및 상기 하드마스크 패턴(73)을 식각마스크로 사 용하여 상기 노출된 상부 채널영역(63) 및 상기 레트로그레이드 영역(62)을 식각하여 하부 트렌치(76)를 형성할 수 있다. 상기 노출된 상부 채널영역(63) 및 상기 레트로그레이드 영역(62)을 식각하는 것은 등방성 식각 공정, 이방성 식각 공정, 또는 이들의 조합을 이용하여 수행할 수 있다.
상기 하부 트렌치(76)는 상기 상부 트렌치(75)의 하부에 연결될 수 있다. 상기 하부 트렌치(76)는 상기 상부 트렌치(75)보다 큰 폭으로 형성할 수 있다. 상기 하부 트렌치(76)의 바닥은 상기 레트로그레이드 영역(62)의 상부표면보다 낮은 레벨에 형성할 수 있다. 즉, 상기 하부 트렌치(76)는 상기 상부 채널영역(63)을 관통하여 상기 레트로그레이드 영역(62) 내에 연장될 수 있다. 상기 하부 트렌치(76)는 구형으로 형성할 수 있다.
상기 상부 트렌치(75) 및 상기 하부 트렌치(76)는 게이트 트렌치(77)를 구성할 수 있다. 그 결과, 상기 저농도 불순물영역(64) 및 상기 상부 채널영역(63)의 각각은 상기 게이트 트렌치(77)의 양측에 분할될 수 있다. 상기 게이트 트렌치(77)의 바닥은 상기 레트로그레이드 영역(62) 내에 연장될 수 있다. 즉, 상기 게이트 트렌치(77) 내에 상기 레트로그레이드 영역(62), 상기 상부 채널영역들(63) 및 상기 절연성 스페이서(75S)가 노출될 수 있다.
도 6을 참조하면, 상기 노출된 레트로그레이드 영역(62)에 제 2 이온주입 공정(60C)을 이용하여 상기 제 1 형 불순물 이온들을 주입하여 하부 채널영역(63C)을 형성할 수 있다. 이 경우에, 상기 하부 채널영역(63C)은 붕소(B) 또는 불화붕 소(BF2)를 함유할 수 있다. 상기 하부 채널영역(63C)은 상기 게이트 트렌치(77)의 바닥표면을 따라 형성될 수 있다. 상기 하부 채널영역(63C)의 하부에 상기 레트로그레이드 영역(62)이 잔존할 수 있다.
상기 하부 채널영역(63C)의 일단은 상기 분리된 상부 채널영역들(63) 중 하나에 접촉될 수 있다. 상기 하부 채널영역(63C)의 타단은 상기 분리된 상부 채널영역들(63)중 다른 하나에 접촉될 수 있다. 결과적으로, 상기 분리된 상부 채널영역들(63)은 상기 하부 채널영역(63C)에 의하여 전기적으로 접속될 수 있다.
도 7을 참조하면, 상기 게이트 트렌치(77)에 게이트유전막(79)을 형성할 수 있다. 상기 게이트유전막(79)은 실리콘질화막, 실리콘산화막, 실리콘산질화막, 고유전막(high-k dielectrics), 또는 이들의 조합막과 같은 절연막으로 형성할 수 있다. 상기 게이트유전막(79)은 상기 게이트 트렌치(77)의 내벽을 따라 균일한 두께로 형성될 수 있다. 이 경우에, 상기 게이트유전막(79)은 상기 절연성 스페이서(75S), 상기 노출된 상부 채널영역들(63) 및 상기 하부 채널영역(63C)을 덮도록 형성될 수 있다.
상기 게이트 트렌치(77)에 게이트전극(83)을 형성할 수 있다. 상기 게이트전극(83)은 폴리실리콘막, 금속막, 금속 실리사이드막, 또는 이들의 조합막과 같은 도전막으로 형성할 수 있다. 상기 게이트전극(83)은 상기 상부 트렌치(75)를 채우는 상부 게이트전극(82) 및 상기 하부 트렌치(76)를 채우는 하부 게이트전극(81)을 포함할 수 있다. 상기 하부 게이트전극(81)은 상기 상부 게이트전극(82)보다 큰 폭 으로 형성할 수 있다. 상기 하부 게이트전극(81)은 구형으로 형성할 수 있다.
상기 상부 게이트전극(82) 상에 절연패턴(85)을 형성할 수 있다. 상기 절연패턴(85)은 실리콘질화막, 실리콘산화막, 실리콘산질화막, 또는 이들의 조합막과 같은 절연막으로 형성할 수 있다.
이어서, 상기 하드마스크 패턴(73)을 제거하여 상기 저농도 불순물영역(64)을 노출시킬 수 있다. 상기 상부 게이트전극(82)은 상기 저농도 불순물영역(64) 보다 상부레벨에 돌출될 수 있다. 이 경우에, 상기 절연패턴(85) 및 상기 상부 게이트전극(82)의 측벽들 상에 게이트 스페이서들(87)을 형성할 수 있다. 상기 게이트 스페이서들(87)은 실리콘질화막, 실리콘산화막, 실리콘산질화막, 또는 이들의 조합막과 같은 절연막으로 형성할 수 있다.
다른 방법으로, 상기 하드마스크 패턴(73)을 제거하는 동안 상기 절연패턴(85)이 함께 식각되어 제거되거나 일부만 잔존될 수 있다.
또 다른 방법으로, 상기 하드마스크 패턴(73)은 상기 게이트전극(83)을 형성하기 전에 제거할 수 있다. 이 경우에, 상기 상부 게이트전극(82) 및 상기 절연패턴(85)은 상기 상부 트렌치(75) 내에 형성할 수 있다. 즉, 상기 상부 게이트전극(82)은 상기 저농도 불순물영역들(64)의 상부표면 보다 낮은 레벨에 형성할 수 있다.
이하에서는, 상기 상부 게이트전극(82)은 상기 저농도 불순물영역들(64) 보다 상부레벨에 돌출된 경우를 상정하여 설명하기로 한다.
도 8을 참조하면, 상기 게이트전극(83), 상기 절연패턴(85) 및 상기 게이트 스페이서들(87)을 이온주입 마스크로 사용하여 상기 노출된 저농도 불순물영역들(64)에 제 3 이온주입 공정(89)을 이용하여 상기 제 2 형 불순물 이온들을 주입하여 고농도 불순물영역들(91)을 형성할 수 있다. 그 결과, 상기 저농도 불순물영역들(64)은 상기 고농도 불순물영역들(91)의 하부에 잔존할 수 있다.
상기 저농도 불순물영역들(64) 및 상기 고농도 불순물영역들(91)은 소스/드레인 영역들(92)을 구성할 수 있다. 즉, 상기 소스/드레인 영역들(92)은 상기 게이트전극(83) 양측에 서로 이격되어 형성될 수 있다. 상기 소스/드레인 영역들(92)은 상기 상부 채널영역들(63)에 접촉될 수 있다.
도 9를 참조하면, 상기 반도체기판(51)의 전면 상을 덮는 하부 절연막(93)을 형성할 수 있다. 상기 하부 절연막(93)은 실리콘질화막, 실리콘산화막, 실리콘산질화막, 저유전막(low-k dielectrics), 또는 이들의 조합막으로 형성할 수 있다. 상기 하부 절연막(93)은 상기 게이트전극(83)을 덮을 수 있다. 상기 하부 절연막(93)을 평탄화하여 평평한 상부표면을 형성할 수 있다.
상기 하부 절연막(93)을 관통하는 비트 플러그(bit plug; 95)를 형성할 수 있다. 상기 하부 절연막(93) 상에 상기 비트 플러그(95)와 접촉되는 비트 라인(96)을 형성할 수 있다. 상기 비트 플러그(95)는 상기 소스/드레인 영역들(92)중 선택된 하나에 접촉될 수 있다. 즉, 상기 비트 라인(96)은 상기 비트 플러그(95)를 경유하여 상기 소스/드레인 영역들(92)중 선택된 하나에 전기적으로 접속될 수 있다. 상기 비트 플러그(95) 및 상기 비트 라인(96)은 폴리실리콘막, 금속막, 금속실리사이드막, 또는 이들의 조합막과 같은 도전막으로 형성할 수 있다.
상기 하부 절연막(93)을 덮는 상부 절연막(97)을 형성할 수 있다. 상기 상부 절연막(97)은 실리콘질화막, 실리콘산화막, 실리콘산질화막, 저유전막(low-k dielectrics), 또는 이들의 조합막으로 형성할 수 있다. 상기 상부 절연막(97)은 상기 비트 라인(96)을 덮을 수 있다. 상기 상부 절연막(97)을 평탄화하여 평평한 상부표면을 형성할 수 있다.
상기 상부 절연막(97) 및 상기 하부 절연막(93)을 차례로 관통하여 상기 소스/드레인 영역들(92) 중 선택된 다른 하나에 접촉된 매립 콘택플러그 (buried contact plug; 98)를 형성할 수 있다. 상기 매립 콘택플러그(98)는 폴리실리콘막, 금속막, 금속 실리사이드막, 또는 이들의 조합막과 같은 도전막으로 형성할 수 있다.
상기 상부 절연막(97) 상에 상기 매립 콘택플러그(98)와 접촉되는 스토리지 노드(storage node; 99)를 형성할 수 있다. 상기 스토리지 노드(99)는 커패시터의 하부전극일 수 있다. 상기 스토리지 노드(99)는 폴리실리콘막, 금속막, 금속 실리사이드막, 또는 이들의 조합막과 같은 도전막으로 형성할 수 있다. 상기 스토리지 노드(99)는 상기 매립 콘택플러그(98)를 경유하여 상기 소스/드레인 영역들(92) 중 선택된 다른 하나에 전기적으로 접속될 수 있다.
도 10은 본 발명의 제 2 실시 예에 따른 레트로그레이드 영역을 갖는 반도체소자의 제조방법을 설명하기 위한 단면도이다.
도 10을 참조하면, 본 발명의 제 2 실시 예에 따른 반도체소자의 제조방법은 도 2를 참조하여 설명된 상기 활성영역(52) 및 상기 소자분리막(53)을 형성하는 것 을 포함할 수 있다. 이하에서는, 차이점만 간략하게 설명하기로 한다.
상기 활성영역(52)에 제 4 이온주입 공정(60A)을 이용하여 상기 제 2 형 불순물 이온들을 주입하여 레트로그레이드 영역(retrograde region; 62)을 형성할 수 있다. 상기 레트로그레이드 영역(62)은 상기 소자분리막(53)의 측벽들에 접촉되도록 형성할 수 있다. 상기 레트로그레이드 영역(62)의 상부표면은 상기 소자분리막(53)의 바닥보다 상부레벨에 형성할 수 있다.
상기 제 2 형 불순물 이온들은 N 형 불순물 이온들일 수 있으며, 상기 N 형 불순물 이온들은 인(phosphorus) 또는 비소(arsenic)일 수 있다. 그리고 본 발명의 제 2 실시 예에서 상기 레트로그레이드 영역(62)은 상기 인(phosphorus)을 함유할 수 있다.
상기 레트로그레이드 영역(62) 상의 상기 활성영역(52)에 상기 제 1 형 불순물 이온들을 주입하여 상부 채널영역(63)을 형성할 수 있다. 이 경우에, 상기 상부 채널영역(63)은 붕소(B) 또는 불화붕소(BF2)를 함유할 수 있다. 상기 상부 채널영역(63)은 상기 레트로그레이드 영역(62)의 상부표면에 접촉되도록 형성할 수 있다.
그 결과, 상기 레트로그레이드 영역(62) 및 상기 상부 채널영역(63)은 상기 활성영역(52) 내에 차례로 적층될 수 있다. 또한, 상기 상부 채널영역(63)은 상기 레트로그레이드 영역(62)에 의하여 상기 반도체기판(51)으로부터 전기적으로 고립될 수 있다.
그러나 본 발명의 다른 실시 예에서, 상기 상부 채널영역(63)을 형성하는 것 은 생략될 수 있다. 이 경우에, 상기 상부 채널영역(63)은 후속공정을 이용하여 형성할 수 있다.
도 11은 본 발명의 제 3 실시 예에 따른 레트로그레이드 영역을 갖는 반도체소자의 제조방법을 설명하기 위한 단면도이다.
도 11을 참조하면, 본 발명의 제 3 실시 예에 따른 반도체소자의 제조방법은 도 2를 참조하여 설명된 상기 활성영역(52) 및 상기 소자분리막(53)을 형성하는 것을 포함할 수 있다. 이하에서는, 차이점만 간략하게 설명하기로 한다.
상기 활성영역(52)에 제 5 이온주입 공정(60B)을 이용하여 상기 제 2 형 불순물 이온들을 주입하여 레트로그레이드 영역(retrograde region; 62)을 형성할 수 있다. 상기 레트로그레이드 영역(62)은 상기 소자분리막(53)의 측벽들에 접촉되도록 형성할 수 있다. 상기 레트로그레이드 영역(62)의 상부표면은 상기 소자분리막(53)의 바닥보다 상부레벨에 형성할 수 있다.
상기 제 2 형 불순물 이온들은 N 형 불순물 이온들일 수 있으며, 상기 N 형 불순물 이온들은 인(phosphorus) 또는 비소(arsenic)일 수 있다. 그리고 본 발명의 제 3 실시 예에서 상기 레트로그레이드 영역(62)은 상기 인(phosphorus)을 함유할 수 있다.
상기 레트로그레이드 영역(62) 상의 상기 활성영역(52)에 상기 제 1 형 불순물 이온들을 주입하여 상부 채널영역(63)을 형성할 수 있다. 이 경우에, 상기 상부 채널영역(63)은 붕소(B) 또는 불화붕소(BF2)를 함유할 수 있다. 상기 상부 채널영 역(63)은 상기 레트로그레이드 영역(62)의 상부표면에 접촉되도록 형성할 수 있다.
상기 상부 채널영역(63) 상의 상기 활성영역(52)에 상기 제 2 형 불순물 이온들을 주입하여 저농도 불순물영역(64)을 형성할 수 있다. 상기 저농도 불순물영역(64)은 상기 상부 채널영역(63)의 상부표면에 접촉되도록 형성할 수 있다.
상기 저농도 불순물영역(64)에 상기 제 2 형 불순물 이온들을 주입하여 고농도 불순물영역(91)을 형성할 수 있다. 상기 고농도 불순물영역(91)은 상기 저농도 불순물영역(64)의 표면을 따라 형성할 수 있다. 그 결과, 상기 저농도 불순물영역(64)은 상기 고농도 불순물영역(91)의 하부에 잔존할 수 있다.
결과적으로, 상기 레트로그레이드 영역(62), 상기 상부 채널영역(63), 상기 저농도 불순물영역(64) 및 상기 고농도 불순물영역(91)은 상기 활성영역(52) 내에 차례로 적층될 수 있다. 또한, 상기 상부 채널영역(63)은 상기 레트로그레이드 영역(62)에 의하여 상기 반도체기판(51)으로부터 전기적으로 고립될 수 있다.
<실험 예>
[표1]은 본 발명의 실시 예에 따른 바디 효과(body-effect)에 의한 문턱전압의 변화를 알아보기 위한 실험결과이다.
바디 효과에 의한 문턱전압의 변화
구분 시료1 시료2
P 이온주입 0 180KV, 5E+12 atoms/㎠
문턱전압 0.699 V 0.683 V
BE 0.287 V/-1V 0.162 V/-1V
[표1]에 있어서, 상기 시료 1 및 상기 시료 2는 게이트 길이(gate length) 35nm, 게이트 폭(gate width) 50nm, 및 게이트 트렌치의 깊이(gate trench depth) 180nm를 갖도록 제작하였다. 상기 시료 2는 레트로그레이드 영역 형성을 위한 인(phosphorus) 이온주입 공정을 수행하였으며, 상기 시료 1은 상기 레트로그레이드 영역 형성을 위한 이온주입 공정을 생략하였다. 상기 시료 2의 상기 레트로그레이드 영역 형성을 위한 인(phosphorus) 이온주입 공정은 180KV 의 에너지 및 5E+12 atoms/㎠ 의 도즈(dose)로 수행하였다.
[표1]을 참조하면, 상기 시료 1 의 문턱전압은 0.699 V 로 측정되었으며, 상기 시료 2의 문턱전압은 0.683 V 로 측정되었다. 즉, 상기 시료 1 및 상기 시료 2 의 문턱전압들은 비슷한 레벨을 보임을 알 수 있다. 그리고 상기 시료 1 의 바디 바이어스(body bias)에 의한 문턱전압 변화율(BE)은 0.287 V/-1V 로 측정되었으며, 상기 시료 2 의 바디 바이어스(body bias)에 의한 문턱전압 변화율(BE)은 0.162 V/-1V 로 측정되었다. 즉, 상기 시료 2 의 바디 바이어스(body bias)에 의한 문턱전압 변화율(BE)은 상기 시료 1에 비하여 약50% 감소함을 알 수 있다.
결론적으로, 본 발명의 실시 예에 따르면 상기 레트로그레이드 영역을 이용하여 바디 효과(body-effect)에 의한 문턱전압 상승을 효율적으로 제어할 수 있다.
상술한 바와 같이 본 발명에 따르면, 제 1 형 불순물 이온들을 갖는 반도체기판에 활성영역이 한정된다. 상기 활성영역은 레트로그레이드 영역(retrograde region), 상부 채널영역, 하부 채널영역 및 서로 이격된 한 쌍의 소스/드레인 영역들을 구비할 수 있다. 상기 레트로그레이드 영역은 제 2 형 불순물 이온들을 갖는다. 상기 활성영역에 형성된 게이트 트렌치를 채우는 게이트전극이 제공된다. 상기 게이트전극은 상기 소스/드레인 영역들 사이에 배치되고 상기 상부 채널영역을 관통하여 상기 레트로그레이드 영역 내에 신장된다. 이에 따라, 상기 게이트전극에 문턱전압 이상의 게이트전압이 인가되면 상기 게이트전극의 하단표면에 대응하는 상기 상부 채널영역 및 상기 하부 채널영역에 채널(channel)이 형성될 수 있다. 즉, 상기 게이트 트렌치를 이용하여 유효 채널 길이를 증가시킬 수 있다.
또한, 상기 상부 채널영역 및 상기 하부 채널영역은 상기 레트로그레이드 영역에 의하여 상기 반도체기판으로부터 전기적으로 고립될 수 있다. 이에 따라, 바디 바이어스(body bias)에 의존하여 상기 문턱전압이 상승하는 것을 효율적으로 제어 할 수 있다.
결과적으로, 유효 채널 길이를 증가시키면서 바디 효과(body effect)에 의한 문턱전압의 상승을 방지할 수 있는 반도체소자를 구현할 수 있다.

Claims (25)

  1. 제 1 형 불순물 이온들을 갖는 반도체기판에 한정되되, 제 2 형 불순물 이온들을 갖는 레트로그레이드 영역(retrograde region)을 구비하고, 상기 레트로그레이드 영역 상에 배치되고 상기 제 1 형 불순물 이온들을 갖는 상부 채널영역을 구비하며, 상기 상부 채널영역 상에 배치되고 서로 이격된 한 쌍의 소스/드레인 영역들을 구비하는 활성영역; 및
    상기 활성영역에 형성된 게이트 트렌치를 채우는 게이트전극을 포함하되, 상기 게이트전극은 상기 소스/드레인 영역들 사이에 배치되고 상기 상부 채널영역을 관통하여 상기 레트로그레이드 영역에 신장된 반도체소자.
  2. 제 1 항에 있어서,
    상기 제 1 형은 P형이고 상기 제 2 형은 N형인 것을 특징으로 하는 반도체소자.
  3. 제 2 항에 있어서,
    상기 레트로그레이드 영역은 인(phosphorus)을 함유하는 것을 특징으로 하는 반도체소자.
  4. 제 2 항에 있어서,
    상기 상부 채널영역은 붕소(boron)를 함유하는 것을 특징으로 하는 반도체소자.
  5. 제 1 항에 있어서,
    상기 게이트 트렌치는
    상부 트렌치; 및
    상기 상부 트렌치의 하부에 연결되고 상기 상부 트렌치보다 큰 폭을 구비하며 상기 레트로그레이드 영역의 상부표면보다 낮은 레벨에 바닥을 갖는 하부 트렌치를 포함하는 반도체소자.
  6. 제 5 항에 있어서,
    상기 게이트전극은
    상기 상부 트렌치를 채우는 상부 게이트전극; 및
    상기 하부 트렌치를 채우는 하부 게이트전극을 포함하되, 상기 하부 게이트전극은 구형인 반도체소자.
  7. 제 6 항에 있어서,
    상기 상부 게이트전극 및 상기 소스/드레인 영역들 사이에 개재된 절연성 스페이서를 더 포함하는 반도체소자.
  8. 제 6 항에 있어서,
    상기 하부 게이트전극 및 상기 레트로그레이드 영역 사이에 개재되고 상기 제 1 형 불순물 이온들을 갖는 하부 채널영역을 더 포함하는 반도체소자.
  9. 제 1 항에 있어서,
    상기 활성영역을 한정하는 소자분리막을 더 포함하되, 상기 소자분리막은 상기 레트로그레이드 영역에 접촉되고, 상기 레트로그레이드 영역의 상부표면은 상기 소자분리막의 바닥보다 높은 레벨에 위치한 반도체소자.
  10. P 형 불순물 이온들을 갖는 반도체기판;
    상기 반도체기판에 한정되되, N 형 불순물 이온들을 갖는 레트로그레이드 영역(retrograde region)을 구비하고, 상기 레트로그레이드 영역 상에 배치되고 상기 P 형 불순물 이온들을 갖는 상부 채널영역을 구비하며, 상기 상부 채널영역 상에 배치되고 서로 이격된 한 쌍의 소스/드레인 영역들을 구비하는 활성영역;
    상기 반도체기판 상에 배치된 스토리지 노드(storage node);
    상기 스토리지 노드에 접촉되고 상기 소스/드레인 영역들 중 하나에 접촉된 매립 콘택플러그 (buried contact plug); 및
    상기 활성영역에 형성된 게이트 트렌치를 채우는 게이트전극을 포함하되, 상기 게이트전극은 상기 소스/드레인 영역들 사이에 배치되고 상기 상부 채널영역을 관통하여 상기 레트로그레이드 영역 내에 신장된 디램(DRAM).
  11. 제 10 항에 있어서,
    상기 활성영역을 한정하는 소자분리막을 더 포함하되, 상기 소자분리막은 상기 레트로그레이드 영역에 접촉되고, 상기 레트로그레이드 영역의 상부표면은 상기 소자분리막의 바닥보다 높은 레벨에 위치한 디램(DRAM).
  12. 제 10 항에 있어서,
    상기 반도체기판 상에 배치된 비트 라인; 및
    상기 비트 라인에 접촉되고 상기 소스/드레인 영역들 중 다른 하나에 접촉된 비트 플러그 (bit plug)를 더 포함하는 디램(DRAM).
  13. 제 10 항에 있어서,
    상기 레트로그레이드 영역은 인(phosphorus)을 함유하는 것을 특징으로 하는 디램(DRAM).
  14. 제 10 항에 있어서,
    상기 게이트전극은
    상기 소스/드레인 영역들 사이에 배치된 상부 게이트전극; 및
    상기 상부 게이트전극의 하부에 연결되고 상기 상부 게이트전극보다 큰 폭을 구비하며 상기 레트로그레이드 영역의 상부표면보다 낮은 레벨에 신장된 하부 게이 트전극을 포함하되, 상기 하부 게이트전극은 구형인 디램(DRAM).
  15. 제 14 항에 있어서,
    상기 하부 게이트전극 및 상기 레트로그레이드 영역 사이에 개재되고 상기 P 형 불순물 이온들을 갖는 하부 채널영역을 더 포함하는 디램(DRAM).
  16. 제 1 형 불순물 이온들을 갖는 반도체기판의 활성영역에 제 2 형 불순물 이온들을 주입하여 레트로그레이드 영역(retrograde region)을 형성하고,
    상기 활성영역을 식각하여 게이트 트렌치를 형성하되, 상기 게이트 트렌치는 상기 레트로그레이드 영역 내에 바닥을 갖고,
    상기 게이트 트렌치를 채우는 게이트전극을 형성하는 것을 포함하는 반도체소자의 형성방법.
  17. 제 16 항에 있어서,
    상기 활성영역을 한정하는 소자분리막을 형성하는 것을 더 포함하되, 상기 소자분리막의 하단은 상기 레트로그레이드 영역의 상부표면보다 보다 낮은 레벨에 형성된 반도체소자의 형성방법.
  18. 제 16 항에 있어서,
    상기 게이트 트렌치를 형성하는 것은
    상기 활성영역을 부분적으로 식각하여 상부 트렌치를 형성하고,
    상기 상부 트렌치의 하부에 하부 트렌치를 형성하는 것을 포함하되, 상기 하부 트렌치는 상기 상부 트렌치보다 큰 폭을 구비하며, 상기 하부 트렌치는 상기 레트로그레이드 영역의 상부표면보다 낮은 레벨에 바닥을 갖는 반도체소자의 형성방법.
  19. 제 18 항에 있어서,
    상기 하부 트렌치를 형성하기 전에
    상기 상부 트렌치의 측벽에 절연성 스페이서를 형성하는 것을 더 포함하는 반도체소자의 형성방법.
  20. 제 16 항에 있어서,
    상기 게이트전극 및 상기 레트로그레이드 영역 사이에 상기 제 1 형 불순물 이온들을 주입하여 하부 채널영역을 형성하는 것을 더 포함하는 반도체소자의 형성방법.
  21. 제 16 항에 있어서,
    상기 제 1 형은 P형이고 상기 제 2 형은 N형인 것을 특징으로 하는 반도체소자의 형성방법.
  22. 제 21 항에 있어서,
    상기 레트로그레이드 영역은 인(phosphorus)을 함유하는 것을 특징으로 하는 반도체소자의 형성방법.
  23. 제 21 항에 있어서,
    상기 레트로그레이드 영역 상의 상기 활성영역에 상기 제 1 형 불순물 이온들을 주입하여 상부 채널영역을 형성하는 것을 더 포함하는 반도체소자의 형성방법.
  24. 제 23 항에 있어서,
    상기 상부 채널영역은 붕소(boron)를 함유하는 것을 특징으로 하는 반도체소자의 형성방법.
  25. 제 23 항에 있어서,
    상기 상부 채널영역 상의 상기 활성영역에 상기 제 2 형 불순물 이온들을 주입하여 소스/드레인 영역들을 형성하는 것을 더 포함하는 반도체소자의 형성방법.
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