JP4773169B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、半導体装置の製造方法に関し、特に、非対称構造のソースドレイン領域を有するトランジスタを用いて構成された半導体装置の製造方法に関するものである。
近年、ＤＲＡＭ（Dynamic Random Access Memory）セルの微細化に伴い、セルアレイのアクセストランジスタ（以下、セルトランジスタという）のゲート長も短くせざるを得なくなってきている。しかしながら、ゲート長が短くなればなるほどトランジスタの短チャネル効果が顕著になり、サブスレッショルド電流の増大によりトランジスタの閾値電圧（Ｖｔ）が低下するという問題がある。また、Ｖｔの低下を抑制すべく基板濃度を増大させた場合には接合リークが増大するため、ＤＲＡＭにおいてはリフレッシュ特性の悪化が深刻な問題となる。
ＤＲＡＭのリフレッシュ特性の向上を図る方法の一つとして、セルトランジスタのソース／ドレイン領域の非対称化（非対称トランジスタ）が知られている。これは、ビット線側のソース／ドレイン領域のＮ型不純物の濃度をストレージノード側のソース／ドレイン領域よりも高くすると共に、ビット線側のソース／ドレイン領域の下方に選択的に高濃度のＰ型不純物領域を形成することにより、空乏層の広がりを抑え、パンチスルーを防止するものである（特許文献１参照）。また、基板濃度を低濃度に維持することにより、ストレージノード側のソース／ドレイン領域における接合リークも抑制することができる。
このような非対称トランジスタの製造では、まずＰ型シリコン基板上に周知の方法でゲート電極を形成した後、ストレージノード側のソース／ドレイン領域を形成すべき領域をフォトレジストでマスクし、ボロン（Ｂ）をソース／ドレイン領域よりも深くイオン注入することにより高濃度Ｐ型拡散層を形成した後、ヒ素（Ａｓ）をイオン注入することにより、高濃度Ｎ型拡散層の上方に高濃度Ｐ型拡散層を形成する。これにより、ビット線側に高濃度Ｎ型拡散層で構成されたソース／ドレイン領域と、その下にこれに接する高濃度Ｐ型拡散層で構成された、いわゆるパンチスルーストッパ領域が形成される。次いで、フォトレジストを完全に除去し、ゲート電極をマスクとしてＰ型シリコン基板の全面にリン（Ｐ）をイオン注入することにより、低濃度Ｐ型拡散層からなるストレージノード側のソース／ドレイン領域を形成する。
特開平５−１０２４７９号公報 特開平８−２３０９２号公報 特開２０００−１１４５１７号公報 特開２００２−３２９７９５号公報
上述したように、非対称構造のソース／ドレイン領域を形成するためには、フォトレジストをマスクとして用いてソース／ドレイン領域を打ち分ける必要がある。しかしながら、最近はパターンの微細化が進み、トランジスタのゲート長が短くなるにつれてゲート電極間スペースのアスペクト比も高くなっているため、図１２に示すように、フォトリソグラフィ後のフォトレジスト１０７の残留が問題となる。特に、ポリメタルゲートなど、ゲート電極１１２の多層構造によってアスペクト比はさらに高くなり、フォトレジストの残留は深刻な問題となっている。フォトレジスト１０７は非対称トランジスタの高濃度Ｎ型拡散層（ビット線側のソース／ドレイン領域）及び高濃度Ｐ型拡散層（パンチスルーストッパ領域）を形成する際のイオン注入のマスクとなるため、このようなフォトレジスト１０７が残留している場合には、所定のプロファイルで高精度にイオン注入することができない。
したがって、本発明の目的は、フォトレジスト残留の問題を解消し、非対称構造のソース／ドレイン領域を形成すべき所定の領域に所望のプロファイルで高精度にイオン注入することが可能な半導体装置の製造方法を提供することにある。
本発明の上記目的は、半導体基板にゲートトレンチを形成する工程と、前記ゲートトレンチの内壁面にゲート絶縁膜を形成する工程と、少なくとも前記ゲートトレンチの内部をゲート電極材料で埋める工程と、前記ゲート電極材料をパターニングすることによりゲート電極を形成する工程と、前記ゲート電極材料をパターニングする前に、前記ゲートトレンチと隣接する前記半導体基板の所定の位置にマスクを用いてパンチスルーストッパ領域を選択的に形成する工程とを備えることを特徴とする半導体装置の製造方法によって達成される。
本発明において、前記パンチスルーストッパ領域を形成する工程は、前記ゲートトレンチの内部を前記ゲート電極材料で埋める工程の後に行ってもよく、前記ゲートトレンチを形成する工程よりも前に行ってもよい。前者の順で工程を進める場合には、ゲート絶縁膜の形成後にイオン注入を行うので、高濃度Ｎ型拡散層及び高濃度Ｐ型拡散層のプロファイルの変動が起きにくいという特徴を有する。また後者の順で工程を進める場合には、スルー膜となる例えばポリシリコン膜などのゲート電極材料が存在しないので、低エネルギーでイオン注入が可能であり、プロファイルの制御が容易となる。
本発明においては、前記パンチスルーストッパ領域を形成する際に用いた前記マスクを用いて、前記パンチスルーストッパ領域の上方に第１のソース／ドレイン領域を形成する工程をさらに備えることが好ましい。
本発明においては、前記ゲートトレンチから見て前記第１のソース／ドレイン領域とは反対側に第２のソース／ドレイン領域を形成する工程をさらに備えることが好ましい。
本発明においては、前記第１のソース／ドレイン領域は、前記第２のソース／ドレイン領域よりも高濃度であることが好ましい。
本発明においては、前記第１のソース／ドレイン領域はビット線に接続され、前記第２のソース／ドレイン領域はセルキャパシタに接続されていることが好ましい。
本発明においては、前記ゲートトレンチの内部を前記ゲート電極材料で埋める工程において、前記ゲート電極材料が積層膜からなることが好ましい。ここで、前記積層膜は、少なくとも前記ゲートトレンチの内部に形成される第１の導電膜と、前記ゲートトレンチの上方に形成される第２の導電膜を含むことが好ましく、前記第１の導電膜がポリシリコン膜であり、前記第２の導電膜が高融点金属膜又は高融点金属シリサイド膜であることがより好ましい。
本発明の上記目的はまた、半導体基板に第１及び第２のゲートトレンチを形成する第１の工程と、前記第１及び第２のゲートトレンチの内壁面にゲート絶縁膜を形成する第２の工程と、少なくとも前記第１及び第２のゲートトレンチの内部をゲート電極材料で埋める第３の工程と、前記ゲート電極材料をパターニングすることによりゲート電極を形成する第４の工程と、前記第１のゲートトレンチの形成領域と前記第２のゲートトレンチの形成領域との間の領域を露出させる開口を有するマスクを形成する第５の工程と、前記マスクを用いて前記開口下の前記半導体基板に第１の導電型不純物をイオン注入することにより、パンチスルーストッパ領域を選択的に形成する第６の工程と、前記マスクを用いて前記開口下の前記半導体基板に第２の導電型不純物をイオン注入することにより、前記パンチスルーストッパ領域よりも浅い第１のソース／ドレイン領域を選択的に形成する第７の工程と、前記第１のゲートトレンチから見て前記第１のソース／ドレイン領域とは反対側の領域及び前記第２のゲートトレンチから見て前記第１のソース／ドレイン領域とは反対側の領域に前記第１のソース／ドレイン領域よりも低濃度な前記第２の導電型不純物をイオン注入することにより、第２のソース／ドレイン領域を選択的に形成する第８の工程とを備え、前記第５乃至第７の工程を前記第４の工程よりも前に行うことを特徴とする半導体装置の製造方法によっても達成される
本発明によれば、ゲートトレンチの境界を利用してビット線側のソース／ドレイン領域をセルフアラインにより形成するので、フォトレジストの開口の幅をビット線側のソース／ドレイン領域よりも広めに設定することができる。その結果、レジスト残留によって生ずるビット線側のソース／ドレイン領域の不純物濃度のばらつきを十分に低減することができると共に、ゲート電極のアライメントずれによるトランジスタ特性のばらつきを大幅に低減することができる。
以下、添付図面を参照しながら、本発明の対象をＤＲＡＭのセルトランジスタとした場合の好ましい実施の形態について詳細に説明する。
図１乃至図８は、本発明の第１の実施形態に係るＤＲＡＭの製造工程を概略的に示す略断面図又は略平面図である。
本実施形態に係るＤＲＡＭの製造工程では、まず図１（ａ）に示すように、Ｐ型シリコン基板１０１上にＳＴＩ（Shallow Trench Isolation）法により深さが２５０〜３５０ｎｍ程度の素子分離領域１０２を形成した後、シリコン基板１０１の表面に保護絶縁膜として厚みが１００〜２００ｎｍ程度のシリコン窒化膜１０３をＣＶＤ法により堆積させる。次に、図１（ｂ）に示すように、ゲート電極を形成すべき所定の領域にあるシリコン窒化膜１０３をフォトリソグラフィにより選択的に除去して開口１０３ａを形成し、ゲートトレンチ形成用のマスクパターンを形成する。そして、このマスクパターンを用いてシリコン基板１０１をドライエッチングすることにより、図１（ｃ）に示すように、２つの溝（ゲートトレンチ）１０４を所定の間隔を隔てて形成する。ゲートトレンチ１０４の深さは１００〜２００ｎｍ程度であることが好ましい。
次に、図２に示すように、シリコン窒化膜１０３を残した状態で熱酸化を行うことにより、ゲートトレンチ１０４の内壁面に厚みが６〜８ｎｍ程度のゲート酸化膜１０５を選択的に形成する。ここで、ゲート酸化膜１０５の形成に先立って、ゲートトレンチ１０４の内部をチャネルドープすることによりトランジスタの閾値電圧Ｖｔを調整することが好ましい。
次に、図３に示すように、シリコン窒化膜１０３を完全に除去した後、ゲートトレンチ１０４の内部を含むＰ型シリコン基板１０１の全面に、５０〜１００ｎｍの膜厚を有するＮ型不純物がドープされたポリシリコン膜（ドープドポリシリコン膜）１０６をＣＶＤ法により堆積させる。
次いで、図４（ａ）及び（ｂ）に示すように、基板の全面にフォトレジスト１０７を形成した後、ビット線側のソース／ドレイン領域を形成すべき領域にあるフォトレジスト１０７を選択的に除去して開口１０７ａを形成し、イオン注入用のマスクパターンを形成する。ここで、図４（ａ）はフォトレジストの形成工程を説明するための略平面図であり、図４（ｂ）は、図４（ａ）のＡ−Ａ線に沿った断面図である。図示のように、フォトレジスト１０７に形成された開口１０７ａの幅方向の縁部はゲートトレンチ１０４の上方に位置し、開口１０７ａの幅Ｗ１は２つのゲートトレンチ１０４間の幅Ｗ０よりも少し広めに設定される。
次いで、図５（ａ）に示すように、ビット線側のソース／ドレイン領域を形成すべき所定の領域に、５×１０１２〜１×１０１４ｃｍ−2程度のボロン（Ｂ）を２０〜７０ｋｅＶでイオン注入することにより、パンチスルーストッパ領域となる高濃度Ｐ型拡散層１０８を形成する。続いて、図５（ｂ）に示すように、１×１０１３〜１×１０１５ｃｍ−2程度のリン（Ｐ）を４０〜１００ｋｅＶでイオン注入することにより、高濃度Ｐ型拡散層１０８の上方にビット線側のソース／ドレイン領域（第１のソース／ドレイン領域）となる高濃度Ｎ型拡散層１０９を形成する。こうして、高濃度Ｐ型拡散層１０８及び高濃度Ｎ型拡散層１０９がゲートトレンチ１０４を用いてセルフアラインにより形成される。なお、開口１０７ａの幅Ｗ１がゲートトレンチ１０４間の幅Ｗ０よりも少し広めであることにより、ボロン（Ｂ）やリン（Ｐ）のイオン注入時にこれらがゲートトレンチ１０４内のポリシリコン膜１０６にも注入されることになるが、不純物濃度から観てもこれらがポリシリコン膜の電気的特性に大きな影響を与えることはない。逆に開口１０７ａの幅Ｗ１がゲートトレンチ１０４間の幅Ｗ０と同じであると、開口１０７ａの位置がずれた場合に、ソース／ドレイン領域である高濃度Ｎ型拡散層１０９が隣り合うゲートトレンチのいずれか一方のゲート酸化膜１０５から離れてしまう。このため、上記のように、開口１０７ａの幅Ｗ１をゲートトレンチ１０４間の幅Ｗ０よりも広くしておくことにより、開口１０７ａの位置ずれが生じたとしても、隣り合うゲートトレンチの両方のゲート酸化膜とソース／ドレイン領域である高濃度Ｎ型拡散層１０９とが確実に接するようにしているのである。
次に、フォトレジスト１０７を完全に除去した後、図６（ａ）に示すように、ポリシリコン膜１０６の表面にスパッタ法によりタングステン（Ｗ）（好ましくは、ＷＮ及びＷをこの順で堆積した積層膜）、コバルト（Ｃｏ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）といった高融点金属膜１１０を堆積させ、さらにその表面にＣＶＤ法によりシリコン窒化膜１１１を堆積させる。そして、シリコン窒化膜１１１をフォトリソグラフィによりパターニングすることにより、ゲートトレンチ１０４上に厚みが２０ｎｍ程度のゲートキャップ絶縁膜１１１ａを形成した後、ゲートキャップ絶縁膜１１１ａをマスクとして用いてポリシリコン膜１０６及び高融点金属膜１１０をパターニングする。これにより、図６（ｂ）に示すように、ポリシリコン膜１０６及び高融点金属膜１１０からなる（広義にはさらにゲートキャップ絶縁膜１１１ａも含む）ゲート電極１１２が完成する。なお、高融点金属膜１１０の代わりにタングステンシリサイド（ＷＳｉ）等の高融点金属シリサイド膜を形成してもよい。
次いで、図７に示すように、基板の全面に５×１０１２〜１×１０１４ｃｍ−2程度のリン（Ｐ）を１０〜５０ｋｅＶ程度でイオン注入することにより、ゲート電極１１２から見てビット線側のソース／ドレイン領域とは反対側の位置に低濃度Ｎ型拡散層１１３を形成する。これにより、ストレージノード側のソース／ドレイン領域（第２のソース／ドレイン領域）がゲート電極１１２を用いてセルフアラインにより形成される。
以上により、トレンチ構造のゲート電極及び非対称構造のソース／ドレイン領域を有するセルトランジスタが完成する。こうして、ビット線側のソース／ドレイン領域の基板濃度を高濃度にすると当該領域の電界が強くなるため接合リークも増えるが、ＤＲＡＭにおいてはストレージノード側の接合リークさえ減ればよく、ビット線側の接合リークの多少の増加はそれほど問題にならない。つまり、ビット線側のソース／ドレイン領域の電界を犠牲にする代わりにパンチスルーを抑制することができ、ＤＲＡＭのリフレッシュ特性を向上させることができる。なお、ゲート電極をトレンチ構造とすることでチャネル長も伸びるため、プレーナー構造に比べてリフレッシュ特性を向上させることができるが、本実施形態によれば、ゲート電極のトレンチ構造とソース／ドレイン領域の非対称構造と組み合わせることで、リフレッシュ特性の飛躍的な向上を図ることができる。
その後、ＤＲＡＭの製造では、一般的な方法を用いて各種配線やセルキャパシタを積層する。すなわち、図８に示すように、セルトランジスタ上に層間絶縁膜１１４を形成し、層間絶縁膜１１４を貫通するコンタクトプラグ１１５（ビット線コンタクト１１５ａ、ストレージノードコンタクト１１５ｂを含む）、ビット線１１６、セルキャパシタ１１７、ワードライン１１８等を形成することにより、トレンチゲート型の非対称セルトランジスタを有するＤＲＡＭが完成する。
以上説明したように、本実施形態によれば、ゲートトレンチを形成し、当該ゲートトレンチの内壁面にゲート酸化膜を形成した後、当該ゲートトレンチの内部を含む基板の全面をポリシリコン膜で埋める工程を行った後に、ビット線側のソース／ドレイン領域を形成する工程を行うことにより、ゲートトレンチの境界を利用してビット線側のソース／ドレイン領域をセルフアラインにより形成するので、ゲート電極のアライメントずれを防止しつつ、フォトレジストの残留によるビット線側のソース／ドレイン領域の不純物濃度のばらつきを十分に低減することができる。したがって、パンチスルーが十分に抑制され、トランジスタ特性のばらつきが少なく、リフレッシュ特性の極めて良好なＤＲＡＭを製造することができる。
図９乃至図１１は、本発明の第２の実施形態に係るＤＲＡＭの製造工程の一部を概略的に示す略断面図又は略平面図である。
本実施形態の特徴は、素子分離領域１０２が形成されたＰ型シリコン基板１０１に対して、まずビット線側のソース／ドレイン領域を形成するためのイオン注入を行い、その後、ゲート電極の形成等の一連の工程を行う点にある。
ビット線側のソース／ドレイン領域の形成工程は基本的に第１の実施形態と同様である。まず、図９（ａ）及び（ｂ）に示すように、Ｐ型シリコン基板１０１の全面にフォトレジスト１０７を形成した後、ビット線側のソース／ドレイン領域を形成すべき領域にあるフォトレジストを選択的に除去して開口１０７ａを形成し、イオン注入用のマスクパターンを形成する。ここで、図９（ａ）はフォトレジストの形成工程を説明するための略平面図であり、図９（ｂ）は、図９（ａ）のＢ−Ｂ線に沿った断面図である。図示のように、フォトレジスト１０７に形成された開口１０７ａの幅方向の縁部はゲートトレンチ１０４を形成すべき領域の上方に位置し、開口１０７ａの幅Ｗ１は２つのゲートトレンチ１０４を形成すべき領域間の幅Ｗ０よりも少し広めに設定される。
次いで、図１０（ａ）に示すように、ビット線側のソース／ドレイン領域を形成すべき所定の領域に、５×１０１２〜１×１０１４ｃｍ−2程度のボロン（Ｂ）を１０〜５０ｋｅＶでイオン注入することにより、パンチスルーストッパ領域となる高濃度Ｐ型拡散層１０８を形成する。続いて、図１０（ｂ）に示すように、１×１０１３〜１×１０１５ｃｍ−2程度のリン（Ｐ）を２０〜５０ｋｅＶでイオン注入することにより、高濃度Ｐ型拡散層１０８の上方にビット線側のソース／ドレイン領域（第１のソース／ドレイン領域）となる高濃度Ｎ型拡散層１０９を形成する。
次に、フォトレジスト１０７を完全に除去した後、図１１（ａ）及び（ｂ）に示すように、基板の全面に新たなフォトレジスト１２０を形成し、ゲートトレンチを形成すべき領域にあるフォトレジスト１２０を選択的に除去して、ゲートトレンチ形成用のマスクパターンを形成する。そして、このマスクパターンを用いてシリコン基板１０１をドライエッチングすることにより、２つのゲートトレンチ１０４を所定の間隔を隔てて形成する。このとき、開口１０７ａの幅がゲートトレンチ１０４を形成すべき領域間の幅よりも少し広めであることにより、ボロン（Ｂ）やリン（Ｐ）のイオン注入時にこれらがゲートトレンチ１０４を形成すべき領域内のシリコン基板１０１にも注入されることになるが、当該領域はゲートトレンチ１０４の形成によって削除されることから、ゲート電極の特性に影響を与えることはない。こうして、ゲートトレンチに対してビット線側のソース／ドレイン領域がセルフアラインにて形成される結果となる。
その後は、図６乃至図８に示した工程と略同様の工程を経て、本実施形態のＤＲＡＭが完成する。詳細には、まず図６に示したように、ゲートトレンチ１０４の内壁面に厚みが６〜８ｎｍ程度のゲート酸化膜１０５を選択的に形成した後、ゲートトレンチ１０４の内部を含むＰ型シリコン基板１０１の全面に、５０〜１００ｎｍの膜厚を有するＮ型不純物がドープされたポリシリコン膜（ドープドポリシリコン膜）１０６をＣＶＤ法により堆積させる。次いで、ポリシリコン膜１０６の表面にスパッタ法によりタングステン（Ｗ）等の高融点金属膜１１０を堆積させ、さらにその表面にＣＶＤ法によりシリコン窒化膜１１１を堆積させる。そして、シリコン窒化膜１１１をフォトリソグラフィによりパターニングすることにより、ゲートトレンチ１０４上に厚みが２０ｎｍ程度のゲートキャップ絶縁膜１１１ａを形成した後、ゲートキャップ絶縁膜１１１ａをマスクとして用いてポリシリコン膜１０６及び高融点金属膜１１０をパターニングする。これにより、図６（ｂ）に示すように、ポリシリコン膜１０６及び高融点金属膜１１０からなるゲート電極１１２（広義にはゲートキャップ絶縁膜１１１ａも含める）が完成する。
次いで、図７に示したように、ゲート電極１１２から見てビット線側のソース／ドレイン領域とは反対側の位置にストレージノード側のソース／ドレイン領域（第２のソース／ドレイン領域）となる低濃度Ｎ型拡散層１１３を形成することにより、トレンチ構造のゲート電極及び非対称構造のソース／ドレイン領域を有するセルトランジスタが完成する。さらに、図８に示したように、セルトランジスタ上に層間絶縁膜１１４を形成し、層間絶縁膜１１４を貫通するコンタクトプラグ１１５（ビット線コンタクト１１５ａ、ストレージノードコンタクト１１５ｂを含む）、ビット線１１６、セルキャパシタ１１７、ワードライン１１８等を形成することにより、トレンチゲート型の非対称セルトランジスタを有するＤＲＡＭが完成する。
以上説明したように、本実施形態によれば、ビット線側のソース／ドレイン領域を形成する工程を行った後に、ゲート電極を形成するための各種工程を順次行うことにより、ゲートトレンチの境界を利用してビット線側のソース／ドレイン領域をセルフアラインにより形成するので、第１の実施形態と同様の効果を得ることができる。つまり、ゲート電極のアライメントずれを防止しつつ、フォトレジストの残留によるビット線側のソース／ドレイン領域の不純物濃度のばらつきを十分に低減することができる。したがって、パンチスルーが十分に抑制され、トランジスタ特性のばらつきが少なく、リフレッシュ特性の極めて良好なＤＲＡＭを製造することができる。
以上、本発明の好ましいいくつかの実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
例えば、上記各実施形態においては、Ｐ型シリコン基板の表面に保護絶縁膜としてシリコン窒化膜を直接形成しているが、Ｐ型シリコン基板の表面に１０〜２０ｎｍ程度のシリコン酸化膜をバッファ層として形成し、このシリコン酸化膜を介してシリコン窒化膜を形成してもよい。さらに、保護絶縁膜としては、シリコン窒化膜の他にも種々の材料を用いることができる。
また、上記各実施形態においては、素子分離領域をＳＴＩ法により形成する場合について説明したが、これに限定されるものはなく、ＬＯＣＯＳ法などを用いてもよいことは言うまでもない。
また、上記各実施形態においてはＰ型シリコン基板を用いたＮチャネルＭＯＳトランジスタに適用した場合を例に説明したが、本発明はこれに限定されるものではなく、ＰチャネルＭＯＳトランジスタにも適用可能である。また、必要に応じてＰウェルやＮウェルを形成してもよい。さらに、上記実施形態では、半導体装置の一例としてＤＲＡＭを示したが、本発明はこれに限定されるものではなく、非対称構造のソースドレイン領域及びトレンチ構造のゲート電極を有するトランジスタで構成されたあらゆる半導体装置の製造に適用することが可能である。ただし、リフレッシュ特性の大幅な向上が可能となる点で、本発明はＤＲＡＭの製造において顕著な効果を有するものである。
本発明の第１の実施形態に係るＤＲＡＭの製造方法の一工程（開口パターン及びゲートトレンチの形成）を概略的に示す略断面図である。 本発明の第１の実施形態に係るＤＲＡＭの製造方法の一工程（ゲート酸化膜の形成）を概略的に示す略断面図である。 本発明の第１の実施の形態に係るＤＲＡＭの製造方法の一工程（ポリシリコン膜の形成）を概略的に示す略断面図である。 本発明の第１の実施の形態に係るＤＲＡＭの製造方法の一工程（イオン注入用マスクパターンの形成）を概略的に示す図であって、図４（ａ）は略平面図、図４（ｂ）は図４（ａ）のＡ−Ａ線に沿った断面図である。 本発明の第１の実施の形態に係るＤＲＡＭの製造方法の一工程（イオン注入によるビット線側のソース／ドレイン領域の形成）を概略的に示す略断面図である。 本発明の第１の実施の形態に係るＤＲＡＭの製造方法の一工程（高融点金属膜及びゲートキャップ絶縁膜の形成）を概略的に示す略断面図である。 本発明の第１の実施の形態に係るＤＲＡＭの製造方法の一工程（イオン注入によるストレージノード側のソース／ドレイン領域の形成）を概略的に示す略断面図である。 本発明の第１の実施の形態に係るＤＲＡＭの製造方法の一工程（各種配線及びセルキャパシタの形成）を概略的に示す略断面図である。 本発明の第２の実施の形態に係るＤＲＡＭの製造方法の一工程（イオン注入用マスクパターンの形成）を概略的に示す図であって、図９（ａ）は略平面図、図９（ｂ）は図９（ａ）のＡ−Ａ線に沿った略断面図である。 本発明の第２の実施の形態に係るＤＲＡＭの製造方法の一工程（イオン注入によるビット線側のソース／ドレイン領域の形成）を概略的に示す略断面図である。 本発明の第２の実施の形態に係るＤＲＡＭの製造方法の一工程（ゲートトレンチの形成）を概略的に示す図であって、図１１（ａ）は略平面図、図１１（ｂ）は図１１（ａ）のＡ−Ａ線に沿った略断面図である。 従来のＤＲＡＭの製造工程の問題点を説明するための略断面図である。
符号の説明
１０１ Ｐ型シリコン基板
１０２ 素子分離領域
１０３ シリコン窒化膜
１０３ａ 開口
１０４ ゲートトレンチ
１０５ ゲート酸化膜
１０６ ポリシリコン膜
１０７ フォトレジスト
１０７ａ フォトレジストの開口
１０８ 高濃度Ｐ型拡散層
１０９ 高濃度Ｎ型拡散層
１１０ 高融点金属膜
１１１ シリコン窒化膜
１１１ａ ゲートキャップ絶縁膜
１１２ ゲート電極
１１３ 低濃度Ｎ型拡散層
１１４ 層間絶縁膜
１１５ コンタクトプラグ
１１５ａ ビット線コンタクト
１１５ｂ ストレージノードコンタクト
１１６ ビット線
１１７ セルキャパシタ
１１８ ワードライン
１２０ フォトレジスト

Claims (15)

  1. 半導体基板にゲートトレンチを形成する工程と、
    前記ゲートトレンチの内壁面にゲート絶縁膜を形成する工程と、
    少なくとも前記ゲートトレンチの内部をゲート電極材料で埋める工程と、
    前記ゲート電極材料が埋め込まれた前記ゲートトレンチと隣接する前記半導体基板の所定の位置にマスクを用いてパンチスルーストッパ領域を選択的に形成する工程と、
    前記ゲート電極材料をパターニングすることによりゲート電極を形成する工程とを備えることを特徴とする半導体装置の製造方法。
  2. 前記パンチスルーストッパ領域を形成する際に用いた前記マスクを用いて、前記パンチスルーストッパ領域の上方に第１のソース／ドレイン領域を形成する工程をさらに備えることを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記ゲートトレンチから見て前記第１のソース／ドレイン領域とは反対側に第２のソース／ドレイン領域を形成する工程をさらに備えることを特徴とする請求項２に記載の半導体装置の製造方法。
  4. 前記第１のソース／ドレイン領域は、前記第２のソース／ドレイン領域よりも高濃度であることを特徴とする請求項３に記載の半導体装置の製造方法。
  5. 前記第１のソース／ドレイン領域はビット線に接続され、前記第２のソース／ドレイン領域はセルキャパシタに接続されていることを特徴とする請求項３又は４に記載の半導体装置の製造方法。
  6. 前記ゲートトレンチの内部を前記ゲート電極材料で埋める工程において、前記ゲート電極材料が積層膜からなることを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置の製造方法。
  7. 前記積層膜は、少なくとも前記ゲートトレンチの内部に形成される第１の導電膜と、前記ゲートトレンチの上方に形成される第２の導電膜を含むことを特徴とする請求項６に記載の半導体装置の製造方法。
  8. 前記第１の導電膜がシリコン膜であり、前記第２の導電膜が金属膜又は高融点金属シリサイド膜であることを特徴とする請求項７に記載の半導体装置の製造方法。
  9. 半導体基板に第１及び第２のゲートトレンチを形成する第１の工程と、
    前記第１及び第２のゲートトレンチの内壁面にゲート絶縁膜を形成する第２の工程と、
    少なくとも前記第１及び第２のゲートトレンチの内部をゲート電極材料で埋める第３の工程と、
    前記ゲート電極材料をパターニングすることによりゲート電極を形成する第４の工程と、
    前記第１のゲートトレンチの形成領域と前記第２のゲートトレンチの形成領域との間の領域を露出させる開口を有するマスクを形成する第５の工程と、
    前記マスクを用いて前記開口下の前記半導体基板に第１の導電型不純物をイオン注入することにより、パンチスルーストッパ領域を選択的に形成する第６の工程と、
    前記マスクを用いて前記開口下の前記半導体基板に第２の導電型不純物をイオン注入することにより、前記パンチスルーストッパ領域よりも浅い第１のソース／ドレイン領域を選択的に形成する第７の工程と、
    前記第１のゲートトレンチから見て前記第１のソース／ドレイン領域とは反対側の領域及び前記第２のゲートトレンチから見て前記第１のソース／ドレイン領域とは反対側の領域に前記第１のソース／ドレイン領域よりも低濃度な前記第２の導電型不純物をイオン注入することにより第２のソース／ドレイン領域を選択的に形成する第８の工程とを備え、
    前記第５乃至第７の工程を前記第４の工程よりも前に行うことを特徴とする半導体装置の製造方法。
  10. 前記第５乃至第７の工程が、前記第３の工程の後に行われることを特徴とする請求項９に記載の半導体装置の製造方法。
  11. 前記第５乃至第７の工程が、前記第１の工程よりも前に行われることを特徴とする請求項９に記載の半導体装置の製造方法。
  12. 前記マスクの前記開口が、前記第１及び第２のゲートトレンチの一部も露出させることを特徴とする請求項９乃至１１のいずれか１項に記載の半導体装置の製造方法。
  13. 前記ゲート電極材料は、第１及び第２の導電膜が順に積層された積層膜からなり、前記第１の導電膜がシリコン膜であり、前記第２の導電膜が金属膜又は高融点金属シリサイド膜であることを特徴とする請求項９乃至１２のいずれか１項に記載の半導体装置の製造方法。
  14. 前記第１のソース／ドレイン領域はビット線に接続され、前記第２のソース／ドレイン領域はセルキャパシタに接続されていることを特徴とする請求項９乃至１３のいずれか１項に記載の半導体装置の製造方法。
  15. 半導体基板にゲートトレンチを形成する工程と、
    前記ゲートトレンチの内壁面にゲート絶縁膜を形成する工程と、
    少なくとも前記ゲートトレンチの内部をゲート電極材料で埋める工程と、
    前記ゲート電極材料をパターニングすることによりゲート電極を形成する工程と、
    前記ゲート電極材料をパターニングする前に、前記ゲートトレンチと隣接する前記半導体基板の所定の位置にマスクを用いてパンチスルーストッパ領域を選択的に形成する工程と、
    前記マスクを用いて、前記パンチスルーストッパ領域の上方に第１のソース／ドレイン領域を形成する工程をさらに備えることを特徴とする半導体装置の製造方法。
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