JP2005142203A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
JP2005142203A
JP2005142203A JP2003374283A JP2003374283A JP2005142203A JP 2005142203 A JP2005142203 A JP 2005142203A JP 2003374283 A JP2003374283 A JP 2003374283A JP 2003374283 A JP2003374283 A JP 2003374283A JP 2005142203 A JP2005142203 A JP 2005142203A
Authority
JP
Japan
Prior art keywords
groove
corner portion
oxide film
thickness
trench
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2003374283A
Other languages
English (en)
Inventor
Shizunori Oyu
靜憲 大湯
Yoshihiro Takaishi
芳宏 高石
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Memory Japan Ltd
Original Assignee
Elpida Memory Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Elpida Memory Inc filed Critical Elpida Memory Inc
Priority to JP2003374283A priority Critical patent/JP2005142203A/ja
Publication of JP2005142203A publication Critical patent/JP2005142203A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
    • H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location

Abstract

【課題】 溝埋め込み型のゲート電極を有するトランジスタを小型化し、溝の底部のコーナー部分の曲率を小さくしつつ、サブスレッショルド係数を小さく抑える。
【解決手段】 ｐ型ウエル層２と、ｐ型チャネルドープ層４と、ソース領域およびドレイン領域となるｎ型拡散層５とを有する基板に溝埋め込み型のゲート電極３が設けられている。基板とゲート電極３の間に位置するゲート酸化膜６は、ゲート電極３が埋め込まれた溝の底部のコーナー部分のみが部分的に薄く４ｎｍであり、それ以外の部分は厚さ７ｎｍである。
【選択図】図１

Description

本発明は、半導体装置およびその製造方法に関する。
従来のＭＯＳ（Metal Oxide Semiconductor）トランジスタは、図４９に示すように、基板表面に平行な方向にチャネルを有する構造である。具体的には、ｐ型のウエル層５４およびチャネルドープ層５５を有する基板表面にゲート酸化膜５６が形成され、ゲート電極５７が形成され、さらにソース領域およびドレイン領域となるｎ型拡散層５８が形成されている。ソース領域上とドレイン領域上にはコンタクト１６がそれぞれ形成されている。こうして、１対の溝型素子分離部１の間にトランジスタ構造が構成されている。このようなトランジスタの高密度化および微細化が進むと、ｎ型拡散層５８の横幅の広がりによって、実効的なチャネル長が短くなってしまい、所望のしきい値電圧Ｖthを得ることが困難になってしまう。
この問題を解決するために、特許文献１，２では、図５０に示すように溝埋め込み型のゲート電極５９を有するＭＯＳトランジスタが提案されている。この構造によれば、実効的なチャネル長は溝の深さで制御できる。そのため、トランジスタの高密度化および微細化を進めても所望のしきい値電圧Ｖthを得ることができる。なお、特許文献１では、ソース領域およびドレイン領域となるｎ型拡散層６０とゲート電極５９とのゲート耐圧を確保するために、ゲート酸化膜６１が、ｎ型拡散層６０と接する溝側壁部分において、底面部よりも厚くなっている。また、特許文献２では、溝の底部のコーナー部分における電界集中によるゲート耐圧低下を防止するために、ゲート酸化膜６１はコーナー部分のみ厚い構造になっている。
特開平４−３０６８８１号公報 特開平８−３０６９０４号公報
前記した溝埋め込み型のゲート電極５９を有するＭＯＳトランジスタ（図５０参照）では、溝の底部のコーナー部分の曲率によってトランジスタ特性が劣化することが指摘されている。これは、コーナー部分の曲率が小さくなると、その部分でゲート電極から受ける電界が弱くなり、サブスレッショルド係数が大きくなってしまうことが原因である。従来、このような溝の底部のコーナー部分におけるサブスレッショルド特性の劣化に対する配慮はなされていない。従って、サブスレッショルド係数が大きくなり、ＯＦＦ電流を抑制するために必要以上にしきい値電圧Ｖthを高くする必要がある。このようにしきい値電圧Ｖthを必要以上に高くすると、ＯＮ電流が減少してしまい、動作電圧範囲では十分なＯＮ電流を得られないという問題が生じる。
また、このような構造のトランジスタをＤＲＡＭ（Dynamic Random-Access Memory）のセルトランジスタとして用いると、書き込み特性が劣化するという欠点と、電界起因のリーク電流が増加するという欠点が生じる。その結果、ＤＲＡＭの情報保持特性が劣化するという欠点が生じる。すなわち、ＤＲＡＭの微細化が進みセルトランジスタのゲート長が短くなると、ＯＦＦ電流を抑制するように高いしきい値電圧Ｖthを維持するために基板濃度が高くなる。基板濃度が高くなると、接合電界が大きくなるため、電界起因の接合リーク電流が増加して情報保持特性が劣化してしまう。このような背景の下で、特許文献１，２では、溝埋め込み型のゲート電極５９を有するトランジスタ（図５０参照）により実効的なゲート長を長くすることが提案されているが、セルトランジスタについては具体的な提案がなされていなかった。
このような状況で、今後益々半導体装置の微細化を進めると、溝埋め込み型のゲート電極を有するトランジスタでは、溝の底部のコーナー部分の曲率は益々小さくなってしまうことが明白である。そこで、本発明は、溝の底部のコーナー部分の曲率が小さくなっても、これまでと同等のサブスレッショルド係数が得られるトランジスタ構造の半導体装置およびその製造方法を提供することを目的とする。
本発明の第１の特徴は、溝埋め込み型のゲート電極を有するＭＯＳ（Metal Oxide Semiconductor）トランジスタ構造を含む半導体装置において、ゲート電極が埋め込まれた溝に設けられているゲート酸化膜は、溝の底部のコーナー部分の厚さが、少なくとも溝の側壁部分の厚さよりも薄いところにある。なお、ゲート酸化膜は、溝の底部のコーナー部分の厚さが他の全ての部分の厚さよりも薄くてもよい。
これらの場合、溝の底部のコーナー部分のゲート酸化膜の厚さをｔox(1)［ｎｍ］とし、溝の側壁部分のゲート酸化膜の厚さをｔox(2)［ｎｍ］とし、溝の底部のコーナー部分の曲率半径をＲ［ｎｍ］とすると、ｔox(1)の上限値は１．６−０．０６ｔox(2)＋（Ｒ／１００）（２．１＋０．５ｔox(2)）［ｎｍ］であり、下限値は２［ｎｍ］であるとよい。
本発明の第１の特徴によると、実効電界の低下とサブスレッショルド係数の増大を抑制でき、ＯＮ電流の増加とＯＦＦ電流の低下とを両立できる。しかも、ゲート酸化膜のごく一部であるコーナー部分のみが薄く、それを除く部分は十分な厚さを有しているので、ゲート耐圧の低下等のおそれはない。
本発明の第２の特徴は、溝埋め込み型のゲート電極を有するＭＯＳ（Metal Oxide Semiconductor）トランジスタ構造を含む半導体装置において、チャネルドープ層は、ゲート電極が埋め込まれた溝の底部のコーナー部分の近傍の濃度が、少なくとも溝の側壁部分の濃度よりも低いところにある。なお、チャネルドープ層は、溝の底部のコーナー部分の近傍の濃度が他の全ての部分の濃度よりも低くてもよい。
これらの場合、溝の底部のコーナー部分の曲率半径をＲ［ｎｍ］とすると、溝の底部のコーナー部分の近傍のチャネルドープ層の濃度の上限値は５ｘ１０16［／ｃｍ3］であり、その厚さの上限値はＲ＋１０［ｎｍ］であるとよい。
本発明の第２の特徴によると、反転層が形成されやすくなるのでコーナー部分での実効電界の低下の影響が少なくなり、サブスレッショルド係数の増大を抑制できる。そして、ＯＮ電流の増加とＯＦＦ電流の低下とを両立できる。
本発明の第３の特徴は、溝埋め込み型のゲート電極を有するＭＯＳ（Metal Oxide Semiconductor）トランジスタ構造を含む半導体装置において、ゲート電極が埋め込まれた溝の底部のコーナー部分の近傍に、チャネルドープ層とは異なる導電型の拡散層を有するところにある。
この場合、溝の底部のコーナー部分の曲率半径をＲ［ｎｍ］とすると、拡散層の濃度の上限値は３ｘ１０19［／ｃｍ3］であり、その下限値はチャネルドープ層の濃度であり、拡散層の厚さの上限値はＲ［ｎｍ］であり、その下限値は１０［ｎｍ］であるとよい。
本発明の第３の特徴によると、ゲート電圧の影響を受けずに常に反転層が形成された状態になり、コーナー部分でのサブスレッショルド係数の増大が無視できるようになる。それによって、ＯＮ電流の増加とＯＦＦ電流の低下とを両立できる。
また、本発明では、前記した特徴のうちのいずれか２つまたは３つを任意に組み合わせたＭＯＳトランジスタ構造としてもよい。その場合、さらに大きなＯＮ電流の増加およびＯＦＦ電流の低下が期待できる。
前記したいずれかのＭＯＳトランジスタ構造をＤＲＡＭ（Dynamic Random-Access Memory）のセルトランジスタとして用いてもよい。その場合、書き込み特性と接合リーク電流を改善できるので、良好な情報保持特性が得られる。
本発明の他の特徴は、溝埋め込み型のゲート電極を有するＭＯＳ（Metal Oxide Semiconductor）トランジスタ構造を含む半導体装置の製造方法において、ゲート電極を埋め込むための溝を形成する工程と、ゲート酸化膜を、溝の底部のコーナー部分の厚さが溝の他の部分の厚さよりも薄くなるように形成する工程と、溝の表面を熱酸化法により酸化する工程とを含むところにある。
酸化工程は、ドライ酸素雰囲気または３（Ｃ2Ｈ2Ｃｌ2）＋（１３／２）Ｏ2からなるＤＣＥ雰囲気のいずれかで行ってもよい。
これらの製造方法によると、前記したトランジスタ構造を有する半導体装置が容易に製造できる。
本発明によると、溝埋め込み型のゲート電極を有するトランジスタ構造において、溝の底部のコーナー部分（曲率を持つ部分）のゲート絶縁膜を、その他の部分のゲート絶縁膜より薄くすること、また、このコーナー部分の基板濃度を他のチャネル部分より低くすること、あるいは、このコーナー部分にチャネルドープ層と異なる導電型の拡散層を設けることによって、ＯＮ電流の増加とＯＦＦ電流の低減が両立できる。このトランジスタ構造を、ＤＲＡＭのセルトランジスタとして用いると、電流駆動能力と情報保持特性が向上する。
以下、本発明の実施の形態について図面を参照して説明する。
［第１の実施形態］
本発明では、溝埋め込み型のゲート電極を有するトランジスタ（半導体装置）の、溝の底部のコーナー部分（曲率を持つ部分）のゲート絶縁膜を、その他の部分のゲート絶縁膜より薄くしている。図１に、本実施形態の溝埋め込み型のゲート電極を有するｎ型チャネルＭＯＳトランジスタの断面を示している。まず、その構成について以下に説明する。
（構成）
図１に示す本実施形態のトランジスタは、基板表面の近傍（基板表面から約１μｍまでの深さ）にｐ型のウエル層２を有し、ウエル層２の表面部分に、溝埋め込み型のゲート電極３を有する。ゲート電極３の溝の深さは、基板表面より０．２μｍである。また、ウエル層２の表面部分には、ｐ型のチャネルドープ層４と、チャネルドープ層４より浅い部分に位置する、ソース領域およびドレイン領域となるｎ型の拡散層５を有している。なお、本明細書中では、ウエル層２、チャネルドープ層４、および拡散層５が形成されている部分を基板と呼んでいる。この基板とゲート電極３の間には、所定の膜厚分布を持つゲート酸化膜６が介在している。本実施形態では、ゲート酸化膜６の膜厚分布を以下のように設定している。ゲート酸化膜６の厚さは、ゲート電極３が埋め込まれた溝の底部のコーナー部分を除いては７ｎｍになっている。そして、底部のコーナー部分の曲率半径は５０ｎｍであり、その部分のゲート酸化膜６の厚さは４ｎｍになっている。厚さを４ｎｍにした根拠は、後述する本実施形態の動作の説明の中で述べる。
図１に示すｎ型チャネルＭＯＳトランジスタの製造方法が、図２〜図１４に示されている。まず、図２に示すように、公知の方法によって基板に素子分離部用の溝を形成した後、シリコン酸化膜を成膜した。それによって、シリコン酸化物が溝内に埋め込まれて溝型素子分離部１が形成されるとともに、シリコン酸化膜７が基板表面を被覆した。本実施形態では、溝型素子分離部１の深さは２８０ｎｍである。
その後、図３に示すように、ボロン注入によりｐ型ウエル層２を形成した。ボロン注入は、例えば、厚さ１０ｎｍのシリコン酸化膜７を通して、２５０ｋｅＶで１ｘ１０13／ｃｍ2、１５０ｋｅＶで５ｘ１０12／ｃｍ2、および８０ｋｅＶで３ｘ１０12／ｃｍ2の条件で実施し、その後、ボロン注入層の損傷回復のために１０００℃、３０分の熱処理を行なった。次に、シリコン酸化膜７を通して３０ｋｅＶで２ｘ１０12／ｃｍ2のボロン注入を行って、チャネルドープ層４を形成した。
その後、図４に示すように、シリコン酸化膜７上に５０ｎｍ厚のシリコン窒化膜８を堆積し、通常のリソグラフィー技術およびドライエッチング技術により、ゲート電極が形成される部分のシリコン窒化膜８およびシリコン酸化膜７を除去した。
次に、シリコン窒化膜８をマスクとするドライエッチング技術によって、シリコン窒化膜８およびシリコン酸化膜７を除去した部分（図４のＡ部分）の、溝型素子分離部１に埋め込まれているシリコン酸化物を加工した。すなわち、図４に対して垂直な方向の断面図である図５に示すように、溝型素子分離部１に埋め込まれているシリコン酸化物を厚さ７０ｎｍだけ残すように、基板表面から２１０ｎｍの深さまで加工した。その後、図５と同じ方向の断面図である図６に示すように、シリコン窒化膜８およびシリコン酸化膜７を除去した部分（図４のＡ部分）において、シリコン基板のチャネルドープ層４をドライエッチングにより２００ｎｍの深さまで加工した。
ここで、溝型素子分離部１に埋め込まれているシリコン酸化物を先に加工し、溝型素子分離部１に埋め込まれているシリコン酸化物の表面がシリコン基板（チャネルドープ層４）の表面よりも深くなるような加工深さにする理由は、以下の通りである。溝型素子分離部１の溝側面が垂直ではなくテーパを持っているために、仮にチャネルドープ層４を先に加工すると、図７に示すように、溝型素子分離部１に埋め込まれているシリコン酸化膜がマスクとなり、チャネルドープ層４の一部が所望の深さまでエッチングされずに残ってしまう。このような加工形状では、溝埋め込み型のゲート電極を活性領域と素子分離領域とにまたがって形成することが困難になる。また、仮に溝型素子分離部１に埋め込まれているシリコン酸化物の表面がチャネルドープ層４の表面よりも浅くなると、図８に示すように、溝型素子分離部１に埋め込まれているシリコン酸化物がマスクとなり、活性領域と素子分離領域の境界で刃型形状９が生じてしまう。このような刃型形状９の突起部分では、次に行なうゲート酸化において酸化応力が大きくなって絶縁性が劣化してしまい、ゲート耐圧劣化不良を引き起こす。また、刃型形状９の部分がチャネルとなるため、この部分で寄生ＭＯＳトランジスタが動作しやすくなり、しきい値電圧Ｖthの制御が困難になる。以上説明した理由により、溝埋め込み型のゲート電極３を形成する部分は、図４に垂直な方向の断面図である図６と、図４と同方向の断面図である図９とに示す形状に加工される。
次に、図１０に示すように、９５０℃のドライ酸素雰囲気中で熱酸化して、ゲート酸化膜６を形成した。ここで、ゲート電極３を埋め込む溝の側壁の酸化膜厚は７ｎｍであり、溝の底部のコーナー部分の酸化膜厚は４ｎｍである。前記した熱酸化条件では、溝の底面部の酸化膜厚は６．５ｎｍである場合もある。
その後、図１１に示すように、リンがドープされた厚さ５０ｎｍの多結晶シリコン膜１０と、厚さ３００ｎｍのタングステンシリサイド膜１１を堆積し、公知のエッチバック技術によりこの多結晶シリコン膜１０およびタングステンシリサイド膜１１を溝に埋め込んだ。このとき、多結晶シリコン膜１０およびタングステンシリサイド膜１１の露出面は、基板表面より５０ｎｍ後退させた。
それから、図１２に示すように、１０００℃のドライ酸素雰囲気中で熱酸化して、多結晶シリコン膜１０およびタングステンシリサイド膜１１の露出面上にシリコン酸化膜１２を形成し、さらに厚さ１５０ｎｍのシリコン酸化膜１３を堆積した。そして、シリコン窒化膜８をストッパーとした公知のＣＭＰ（Chemical Mechanical Polishing）法による平坦化技術により、シリコン窒化膜８に挟まれている部分にシリコン酸化膜１３を埋め込んだ。その後、ドライエッチング技術により、シリコン酸化膜１３を４０ｎｍ後退させた。
次に、図１３に示すように、シリコン窒化膜８を熱燐酸で除去した後、ソース領域およびドレイン領域用の拡散層５を形成するために、リンを３０ｋｅＶで１ｘ１０14／ｃｍ2だけ注入し、また、砒素を２０ｋｅＶで１ｘ１０15／ｃｍ2だけ注入した。これらの注入後には、活性化のために１０００℃で１０秒の熱処理を施した。
その後、図１４に示すように、厚さ１００ｎｍのシリコン酸化膜１５を堆積し、公知のフォトリソグラフィー技術とドライエッチング技術を用いて、コンタクト用の穴を開口し、さらに電極配線用の導電膜を堆積し加工して、コンタクト１６を形成した。ゲート電極３に導通するコンタクト１６は、図１４（ａ）に垂直な方向の断面図である図１４（ｂ）に示すように、溝型素子分離部１上に開口を形成し、そこに電極配線用の導電膜を堆積し加工することによって形成した。こうして、図１に示すような溝埋め込み型のゲート電極３を有するｎ型チャネルＭＯＳトランジスタを作製した。なお、図１においては、簡略化のために、多結晶シリコン膜１０とタングステンシリサイド膜１１とからなるゲート電極３をまとめて図示している。
（動作）
図１に示す第１の実施形態においては、ゲート酸化膜６の膜厚分布は以下の通りである。すなわち、前記した通り、ゲート電極３が埋め込まれた溝の、底部のコーナー部分を除く部分では、ゲート酸化膜６の厚さを７ｎｍとし、底部のコーナー部分は、その曲率半径が５０ｎｍであるので、ゲート酸化膜６の厚さを４ｎｍとしている。その理由について図１５を参照して説明する。
図１５には、ゲート酸化膜６の厚さをパラメータとして、実効的なチャネル部の電界（実効電界）の、溝の底部のコーナー部分の曲率半径への依存性を示している。なお、ここに示す実効電界は、平坦なチャネル部の電界に対する比として示している。また、図１６は、図１５と同様にゲート酸化膜６の厚さをパラメータとして、サブスレッショルド係数の曲率半径への依存性を示したものである。
第１の実施形態では、メインのチャネルとなる、底部のコーナー部分を除く部分のゲート酸化膜６の厚さが７ｎｍである。そこで、図１５に示されている、ゲート酸化膜の厚さが７ｎｍのときの実効電界と曲率の関係を説明する。曲率半径が１００ｎｍ以上では、実効電界は平坦部の電界の９０％以上であるが、曲率が小さくなると徐々に実効電界が小さくなり、曲率半径が５０ｎｍの場合には、実効電界が平坦部の７０％程度まで低下してしまう。その結果、図１６に示すように、サブスレッショルド係数が大きくなってしまい、例えば平坦部のサブスレッショルド係数が約８０ｍＶ／dicadeであるのに対して、１１５ｍＶ／dicadeまで大きくなってしまう。通常、実効電界の低下は１０％程度まで許容でき、サブスレッショルド係数の増大も１０％程度まで許容できる。それ以上に実効電界が低下してサブスレッショルド係数が増大すると、不良デバイスが発生し易くなる。例えば、前記したようにサブスレッショルド係数が増大すると、ＯＦＦ電流の増大やそれに伴う情報保持特性の劣化などの不良が増加する。それらを考慮すると、前記した通り実効電界の低下とサブスレッショルド係数の増大の許容範囲をいずれも１０％以下と設定することが望ましい。
図１５，１６から明らかなように、実効電界の低下とサブスレッショルド係数の増大を抑制するためには、コーナー部分の曲率半径を大きくすることが望まれる。しかし、コーナー部分の曲率半径が大きくなると、装置の小型化を阻害する要因になり好ましくない。一方、図１５，１６を参照すると、実効電界の低下とサブスレッショルド係数の増大を抑制するためには、ゲート酸化膜６が薄い方が好ましいことが判る。しかし、ゲート酸化膜６全体を薄くすると、例えば拡散層５とゲート電極３の間のゲート耐圧が低くなる問題が生じる可能性がある。
そこで、本発明では、ゲート酸化膜６のうち、溝の底部のコーナー部分のみを薄くする構成を採用した。図１７には、このコーナー部分の曲率半径をパラメータとして、コーナー部分のゲート酸化膜６の厚さと実効電界の関係を示している。この図１７から明らかなように、コーナー部分のゲート酸化膜６を薄くすることによって、実効電界の低下を小さく抑えることができる。それに伴ってサブスレッショルド係数の増大も抑制できる。しかも、コーナー部分を除く部分ではゲート酸化膜６は比較的厚いので、ゲート耐圧の低下などの弊害を招くことはない。前記したように、実効電界の低下およびサブスレッショルド係数の増大が１０％程度まで許容されることを考慮して設定した、コーナー部分のゲート酸化膜６の厚さの上限値と曲率半径の関係が図１８に示されている。なお、図１８では、図１５および図１６と同じように、コーナー部分を除く部分でのゲート酸化膜６の厚さをパラメータとして示している。本実施形態の場合、前記したように平坦部（底部のコーナー部を除く部分）のゲート酸化膜６の厚さは７ｎｍで、曲率半径が５０ｎｍであるので、底部のコーナー部分のゲート酸化膜の厚さを約４ｎｍ以下にすればよいことが判る。これによって、実効電界を平坦部の９０％以上、サブスレッショルド係数を平坦部の１１０％以下にすることができる。
以上説明したようにゲート酸化膜６の膜厚分布を設定すること、すなわち溝の底部のコーナー部分において部分的にゲート酸化膜６を薄くすることによって、良好な特性が得られる。そして、図１５〜１８に示されている関係を参照して、様々な構成において実効電界の低下やサブスレッショルド係数の増大を抑える構成にすることができる。例えば、平坦部、すなわち底部のコーナー部分を除く部分でゲート酸化膜６の厚さが７ｎｍである場合には、底部のコーナー部分の曲率半径が３０ｎｍであれば、そのコーナー部分のゲート酸化膜６の厚さを３ｎｍ以下にすればよく、コーナー部分の曲率半径が８０ｎｍであればそのコーナー部分のゲート酸化膜６の厚さを５．５ｎｍ以下にすればよい。また、平坦部、すなわち底部のコーナー部分を除く部分のゲート酸化膜６の厚さが５ｎｍである場合には、底部のコーナー部分の曲率半径が５０ｎｍであればそのコーナー部分のゲート酸化膜６の厚さを３．６ｎｍ以下にすればよく、コーナー部分の曲率半径が３０ｎｍであればそのコーナー部分のゲート酸化膜６の厚さを２．７ｎｍ以下にすればよい。このようにして、溝の底部のコーナー部分を除く部分のゲート酸化膜の厚さと、コーナー部分の曲率半径とに応じて、そのコーナー部分のゲート酸化膜６の厚さの上限を設定すると好適である。
ここで、図１８に示すグラフの直線部分（比例関係の領域）に限定して、溝の底部のコーナー部分のゲート酸化膜６の厚さの上限を定式化すると、以下のようになる。ゲート電極が埋め込まれた溝の底部のコーナー部分のゲート酸化膜６の厚さをｔox(1)とし、溝の側壁部分のゲート酸化膜６の厚さをｔox(2)とし、コーナー部分の曲率半径をＲとすると、ｔox(1)の上限は、１．６−０．０６ｔox(2)＋（Ｒ／１００）（２．１＋０．５ｔox(2)）である。なお、これらの単位はｎｍである。また、ダイレクトトンネリングによるリーク電流を防止するために、コーナー部分のゲート酸化膜６の厚さの下限は２ｎｍに設定される。
以上の説明では、ゲート絶縁膜としてゲート酸化膜６、すなわちシリコン酸化膜を用いたが、その他のゲート絶縁膜材料を用いる場合にも同様に膜厚分布を規定すればよい。例えば、ゲート絶縁膜材料として、シリコン酸化窒化膜、シリコン窒化膜、またはアルミナ系絶縁膜などが用いられるが、それらの膜厚分布は、誘電率を指標として、シリコン酸化膜容量の分布を絶縁膜容量の分布に置き換えることによって、本発明と同様の効果を得る構成にすることが可能である。また、絶縁膜容量の分布に置き換えて考える場合には、溝の底部のコーナー部分とそれ以外の部分の絶縁膜構成（材料あるいは組成比率）を変えることによって、本発明と同様の効果が得られる構成にすることができることは明白である。
本実施形態では、前記した膜厚分布を得るために、９５０℃のドライ酸素雰囲気中で熱酸化してゲート酸化膜６を形成しているが、その理由について、酸化条件と膜厚分布の関係を示す表１を用いて以下に説明する。
Figure 2005142203
表１は、ゲート酸化条件と、ゲート電極３を埋め込む溝の側壁部分とコーナー部分と底面部におけるゲート酸化膜６の厚さとの関係を示している。通常、ゲート電極３の酸化は、９５０℃のウエット雰囲気中で行っているが、コーナー部分を大幅に薄くすることが困難である。そこで、酸化温度は９５０℃で、ＤＣＥ（３（Ｃ2Ｈ2Ｃｌ2）＋（１３／２）Ｏ2）雰囲気中やドライ雰囲気中で酸化を行うと、コーナー部分を例えば４ｎｍ以下に薄く形成することができる。本実施形態では、コーナー部分を薄く、底面部を厚くするために、ドライ雰囲気中で酸化を行っている。ドライ雰囲気中で酸化温度を高くするとコーナー部分は徐々に厚くなるため、本実施形態では９５０℃に設定している。表１に示すように、温度と雰囲気を適切に選択することによって、ゲート電極３を埋め込む溝の側壁部分とコーナー部分と底面部のゲート酸化膜６の厚さの比率を決定できる。
（効果）
ここで本実施形態の効果を図１９を参照して説明する。図１９には、膜厚が７ｎｍのゲート酸化膜６が全体に均一な厚さである場合が、１点鎖線ａと２点鎖線ｂで示されている。また、ゲート酸化膜６の溝の底部のコーナー部分のみが図１８に示す上限よりも厚い場合（膜厚＝５ｎｍ）が、破線ｃで示されている。さらに、ゲート酸化膜６のコーナー部分のみが、図１７に示す上限よりも薄い場合（膜厚＝４ｎｍ）が、実線ｄで示されている。そして、チャネル幅１μｍ当り１０ｎＡのドレイン電流が流れるときのゲート電圧をしきい値電圧と設定する。まず、１点鎖線ａで示されている例について考えると、サブスレッショルド係数が大きいためＯＦＦ電流が大きい。そこで、２点鎖線ｂに示すように、ＯＦＦ電流を低減するためにしきい値電圧を高くすると、ＯＮ電流が低下してしまう。すなわち、トランジスタ特性の向上指標であるＯＮ電流の増加とＯＦＦ電流の低下とを両立できない。また、破線ｃに示すように、ゲート酸化膜のコーナー部分の膜厚を５ｎｍ程度まで薄くすると、ＯＦＦ電流は低減できる。さらに、本実施形態のようにコーナー部分の膜厚を、図１７に示す上限以下の膜厚（４ｎｍ）まで薄くすると、実線ｄに示すように、ＯＦＦ電流を最も低減でき、ＯＮ電流の増加とＯＦＦ電流の低下とを両立できる。
［第２の実施形態］
次に、本発明の第２の実施形態について図面を参照して説明する。なお、第１の実施形態と同様の部分については、同一の符号を付与し説明は省略する。
（構成）
本実施形態は、溝埋め込み型のゲート電極を有するトランジスタにおいて、溝の底部のコーナー部分（曲率を持つ部分）のチャネルドープ層の濃度を、その他の部分のチャネルドープ層の濃度よりも低くした構成である。
図２０に、本実施形態の溝埋め込み型ゲート電極を有するｎ型チャネルＭＯＳトランジスタの断面が示されている。基本的な構成は第１の実施形態と同じである。すなわち、基板表面の近傍（基板表面から約１μｍまでの深さ）にｐ型のウエル層２を有し、ウエル層２の表面部分に、溝埋め込み型ゲート電極３を有する。ゲート電極３の溝の深さは、基板表面より０．２μｍとする。ウエル層２の表面部分には、深さによって濃度を変えたｐ型のチャネルドープ層１７および１８と、チャネルドープ層１７，１８よりも浅い部分に位置する、ソース領域およびドレイン領域となるｎ型の拡散層５を有している。なお、ｐ型のチャネルドープ層１８の下部のｐ型層１９は、ｐ型のウエル層２の浅い部分のボロンの再分布により形成されている。以下の説明では、ウエル層２（およびｐ型層１９）とチャネルドープ層１７および１８と拡散層５が形成されている部分を基板と呼ぶ。この基板とゲート電極３の間には、膜厚が７ｎｍで均一なゲート酸化膜６を有している。ゲート電極３が埋め込まれた溝の底部のコーナー部分の曲率半径は５０ｎｍである。
ｐ型のチャネルドープ層１７および１８は、このトランジスタのしきい値電圧を決めるｐ型のチャネルドープ層１７と、溝の底部のコーナー部分を構成し濃度が低いｐ型のチャネルドープ層１８である。本実施形態では、ｐ型のチャネルドープ層１７の濃度が３ｘ１０17／ｃｍ3から１ｘ１０17／ｃｍ3の範囲であり、ｐ型のチャネルドープ層１８の濃度が１ｘ１０16／ｃｍ3から５ｘ１０16／ｃｍ3の範囲である。また、ｐ型のチャネルドープ層１８の厚さは、溝の底部のコーナー部分の曲率半径より２０％厚い６０ｎｍである。ここで、ｐ型のチャネルドープ層１８の濃度と厚さを前記のように設定した根拠は、後述する本実施形態の動作の説明中に述べる。
図２０に示すｎ型チャネルＭＯＳトランジスタの製造方法は、ｐ型のチャネルドープ層１７および１８の形成方法（図２１参照）とゲート酸化方法（図２２参照）を除いては、第１の実施形態と同じなので説明は割愛する。第１の実施形態と同様に溝型素子分離部１を形成した（図２参照）後、ｐ型のウエル層２を形成するために、１０ｎｍのシリコン酸化膜７を通して、２５０ｋｅＶで１ｘ１０13／ｃｍ2、１５０ｋｅＶで５ｘ１０12／ｃｍ2、および８０ｋｅＶで３ｘ１０12／ｃｍ2のボロン注入を実施した（図２１参照）。その後、ボロン注入層の損傷回復のために１０００℃、３０分の熱処理を行なった。次に、シリコン酸化膜７を通して、１５ｋｅＶで２ｘ１０12／ｃｍ2のボロン注入を行って、チャネルドープ層１７を形成した。このボロン注入は比較的浅い分布を持つため、濃度の低いｐ型のチャネルドープ層１８は自動的に形成される。そして、第１の実施形態と同様に図４〜図９に示す工程を経た後、膜厚が７ｎｍで均一なゲート酸化膜６を形成した（図２２参照）。ゲート酸化条件は、ドライ酸化雰囲気中で１１５０℃である。その後、第１の実施形態と同様に図１１〜図１４に示す工程を経て、図２０に示すような溝埋め込み型ゲート電極３を有するｎ型チャネルＭＯＳトランジスタを作製した。
（動作）
図２０に示す第２の実施形態においては、ｐ型のチャネルドープ層１７および１８の濃度と、ｐ型のチャネルドープ層１８の厚さを以下のように規定した。すなわち、ｐ型のチャネルドープ層１７の濃度を３ｘ１０17／ｃｍ3から１ｘ１０17／ｃｍ3の範囲とし、ｐ型のチャネルドープ層１８の濃度を１ｘ１０16／ｃｍ3から５ｘ１０16／ｃｍ3の範囲とした。その理由については後述する。ｐ型のチャネルドープ層１８の厚さは、溝の底部のコーナー部分の曲率半径よりも２０％程度厚い６０ｎｍである。それは、溝の底部のコーナー部分（曲率半径＝５０ｎｍ）を全てカバーするためであり、また、溝の加工に伴う深さのばらつきが５ｎｍ程度以下であるため、そのばらつきを考慮して確実にコーナー部分をカバーするためである。
図２３は、溝の底部のコーナー部分の曲率半径が５０ｎｍで、かつゲート酸化膜６の厚さが７ｎｍの場合の、サブスレッショルド係数に対する、底部のコーナー部分の濃度の影響を示している。この図２３から判るように、コーナー部分の濃度を低くすると、反転層がより形成されやすくなるので、コーナー部分での実効電界の低下の影響が少なくなる。その結果、サブスレッショルド係数の増大を抑えられる。第１の実施形態と同様に、平坦部のサブスレッショルド係数が８０ｍＶ／dicadeであれば、コーナー部分におけるサブスレッショルド係数の増大は１０％程度まで許容できる。従って図２３を参照すると、ｐ型のチャネルドープ層１８の濃度は５ｘ１０16／ｃｍ3以下であればよい。このような濃度の上限は、サブスレッショルド係数の増大の許容範囲に基づいて求められるものであり、この場合、本発明者らはサブスレッショルド係数は１０％程度の増大まで許容できると判断した。なお、ｐ型のチャネルドープ層１８の濃度の下限は、図２３を参照する限り、あえて設定する必要はない。また、しきい値電圧に応じてｐ型のチャネルドープ層１７の濃度を変えるが、コーナー部分のｐ型のチャネルドープ層１８の濃度は、ｐ型のチャネルドープ層１７の濃度如何にかかわらず、前記した通り規定される。
本実施形態では、溝の底部のコーナー部分のｐ型のチャネルドープ層１８の濃度を規定したが、反転層を形成するという意味ではコーナー部分をｎ型層に変えてもよいことは明白である。すなわち、本実施形態には、溝の底部のコーナー部分がｐ型層の濃度５ｘ１０16／ｃｍ3以下である構成からｎ型層である構成まで含まれる。なお、このような考え方で、コーナー部分のみ導電型がｎ型になるようにｎ型の拡散層２０が形成されている構成は、第３の実施形態（図２５参照）として後述する。
（効果）
本実施形態の効果を図２４を参照して説明する。図２４には、ゲート酸化膜６の厚さが均一で、かつ第１の実施形態のｐ型のチャネルドープ層を有する場合を１点鎖線ａで示し、第２の実施形態の構成の場合を実線ｂで示している。第１の実施形態のｐ型のチャネルドープ層を有する場合には、１点鎖線ａに示すように、サブスレッショルド係数が大きく、しきい値電圧（ここではチャネル幅が１μｍ当り１０ｎＡのドレイン電流が流れるときのゲート電圧）が同じであると、ＯＦＦ電流が大きくなってしまう。従って、トランジスタ特性の向上指標であるＯＮ電流の増加とＯＦＦ電流の低下とを両立できない。しかし、第２の実施形態の場合には、実線ｂに示すように、ＯＦＦ電流を低減できており、ＯＮ電流の増加とＯＦＦ電流の低下とを両立できている。
［第３の実施形態］
次に、本発明の第３の実施形態について図面を参照して説明する。なお、第１，２の実施形態と同様の部分については、同一の符号を付与し説明は省略する。
（構成）
本実施形態は、溝埋め込み型のゲート電極を有するトランジスタにおいて、溝の底部のコーナー部分（曲率を持つ部分）の基板の導電型が、その他の部分のチャネルドープ層の導電型と異なる構成である。
図２５に、本実施形態の溝埋め込み型ゲート電極を有するｎ型チャネルＭＯＳトランジスタの断面が示されている。基本的な構成は第１，２の実施形態と同じである。すなわち、基板表面の近傍（基板表面から約１μｍまでの深さ）にｐ型のウエル層２を有し、ウエル層２の表面部分に、溝埋め込み型のゲート電極３を有する。ゲート電極３の溝の深さは、基板表面より０．２μｍとする。ウエル層２の表面部分には、ｐ型のチャネルドープ層４と、チャネルドープ層４よりも浅い部分に位置する、ソース領域およびドレイン領域となるｎ型の拡散層５を有している。以下の説明では、ウエル層２とチャネルドープ層４と拡散層５が形成されている部分を基板と呼ぶ。この基板とゲート電極３の間には、膜厚が７ｎｍで均一なゲート酸化膜６を有している。ゲート電極３が埋め込まれた溝の底部のコーナー部分の曲率半径は５０ｎｍである。そして、本実施形態では、溝の底部のコーナー部分に、ｎ型拡散層２０が形成されている。このｎ型拡散層２０の濃度は５ｘ１０17／ｃｍ3程度であり、ｎ型拡散層２０の厚さは１０ｎｍ程度である。ここで、ｎ型拡散層２０の濃度と厚さを前記のように設定した根拠は、後述する本実施形態の動作の説明中に述べる。
図２５に示すｎ型チャネルＭＯＳトランジスタの製造方法は、ｎ型拡散層２０の形成方法（図２６〜２８参照）を除いては、第１の実施形態と同じなので説明は割愛する。第１の実施形態と同様に図２〜図９に示す工程を経た後、膜厚１０ｎｍのシリコン酸化膜２１を熱酸化法により形成し、さらにスパッタリング法によりシリコン酸化膜２２を堆積した（図２６参照）。スパッタリング法によれば、溝の側壁部分や底部のコーナー部分においてシリコン酸化膜２２の堆積量を少なくし、底面部の平坦部分でのシリコン酸化膜２２の堆積量を多くできる。本実施形態では、側壁部分やコーナー部分でのシリコン酸化膜２２の厚さが５ｎｍ程度であり、底面部の平坦部分でのシリコン酸化膜２２の厚さが２５ｎｍであった。その結果、底面部の平坦部分でのシリコン酸化膜２１および２２の厚さの合計は３５ｎｍで、コーナー部分でのシリコン酸化膜２１および２２の厚さの合計は１５ｎｍになった。なお、図２６〜図２８に示す例では、ゲート電極３を埋め込む溝の幅が一定ではなく場所によって異なっている。
次に、図２７に示すように、砒素を２０ｋｅＶで１ｘ１０12／ｃｍ2注入して、溝の底部のコーナー部分の基板にのみ砒素注入層２０を形成した。ここで、２０ｋｅＶの砒素注入では、投影飛程が１６ｎｍ程度で標準偏差が６ｎｍであるので、底面部の平坦部分では厚さ３５ｎｍのシリコン酸化膜２１および２２の下方の基板には殆ど砒素は注入されない。仮にこの部分に砒素が注入されたとしても、その濃度はチャネルドープ層４の濃度の１／１０以下であり、しきい値電圧への影響は殆ど無い。また、溝の側壁部分のシリコン酸化膜２１および２２にも砒素が注入されるが、注入の際の横方向広がりは１５ｎｍ以下であるので、厚さが１５ｎｍのシリコン酸化膜２１および２２を通して基板に注入されることはない。仮にこの部分に砒素が注入されたとしても、その濃度はチャネルドープ層４の濃度の１／１０以下であり、しきい値電圧への影響は殆ど無い。すなわち、砒素は、シリコン酸化膜２１および２２が比較的薄く注入方向が斜め下向きになるコーナー部のみに比較的高濃度で注入され、砒素注入層２０が形成される。
その後、スパッタリング法で堆積したシリコン酸化膜２２を選択的に除去し、１０００℃、１０ｓの熱処理を行なって砒素注入層２０を活性化してｎ型拡散層２０にした。ここで、スパッタリング法で堆積したシリコン酸化膜２２が選択的に除去できる理由は、フッ酸系のシリコン酸化膜エッチング液によるエッチング速度が、熱酸化で形成されたシリコン酸化膜２１に比べて３０倍程度速いからである。そして、膜厚１０ｎｍのシリコン酸化膜２１を除去し、膜厚が７ｎｍで均一なゲート酸化膜６を形成した（図２８参照）。ゲート酸化条件は、ドライ酸化雰囲気中で１１５０℃である。その後、第１の実施形態と同様に図１１〜図１４に示す工程を経て、図２８に示すような溝埋め込み型ゲート電極３を有するｎ型チャネルＭＯＳトランジスタを作製した。
（動作）
図２５に示す第３の実施形態においては、底部のコーナー部分の基板にのみｎ型拡散層２０が形成されている。これによって、コーナー部分でのサブスレッショルド係数の増大が無視できるようになる。すなわち、ｎ型拡散層２０は、ゲート電圧の影響を受けずに常に反転層が形成された状態である。なお、ｎ型拡散層２０を形成するための砒素濃度の下限は、ｐ型のチャネルドープ層４の濃度以上にすればよい。また、砒素濃度の上限は無いが、本実施形態で述べたような注入法によりｎ型拡散層２０を形成する場合には、注入損傷の残らない注入量（５ｘ１０13／ｃｍ2程度以下）にする必要があるため、その濃度は３ｘ１０19／ｃｍ3以下になる。さらに、ｎ型拡散層２０の厚さの下限は、ｎ型チャネルが形成される厚さ程度であればよいので、１０ｎｍ以上にすることが望ましい。また、この厚さは、チャネル抵抗を低減できるという観点から厚いほど良いが、本実施形態で述べたような注入法によりｎ型拡散層２０を形成する場合には、溝の底部のコーナー部分の曲率半径の値よりも厚くなるとこの構造のトランジスタの実効的なチャネル長が短くなるので、厚さの上限は溝の底部のコーナー部分の曲率半径の値に設定するとよい。
（効果）
本実施形態の効果を図２９を用いて説明する。図２９には、ゲート酸化膜６の厚さが均一でありｎ型拡散層２０が形成されていない構成の場合を１点鎖線ａで示し、ｎ型拡散層２０を有する第３の実施形態の構成の場合を実線ｂで示している。この図２９から明らかなように、第３の実施形態の場合には実線ｂに示すように、ＯＦＦ電流を低減できており、ＯＮ電流の増加とＯＦＦ電流の低下とを両立できている。
なお、本実施形態ではｎ型拡散層２０を砒素注入法により形成したが、前記した濃度や厚さを満足できれば、リン注入法によりｎ型拡散層２０を形成してもよい。また、本実施形態はｎ型チャネルＭＯＳトランジスタについて述べているが、ｐ型チャネルＭＯＳトランジスタの場合には、ｎ型のチャネルドープ層の一部（底コーナー部）にｐ型拡散層を形成すればよい。
［第４の実施形態］
次に、本発明の第４の実施形態について図面を参照して説明する。なお、第１〜３の実施形態と同様の部分については、同一の符号を付与し説明は省略する。
（構成）
本実施形態は、溝埋め込み型のゲート電極を有するトランジスタにおいて、溝の底部のコーナー部分（曲率を持つ部分）のゲート酸化膜の厚さおよびチャネルドープ層の濃度が、その他の部分のゲート酸化膜の厚さおよびチャネルドープ層の濃度と異なる構成である。そして本実施形態では、このトランジスタがＤＲＡＭのセルトランジスタに適用されている。なお、セル部以外の部分のトランジスタは第１の実施形態と第２の実施形態を組み合わせた方法で形成できるので、ここでは、セルトランジスタの構成、動作、および効果について述べる。
図３０は、ＤＲＡＭのセル部断面図を示したものである。基本的なトランジスタの構成は第１〜３の実施形態と同じである。すなわち、基板表面の近傍（基板表面から約１μｍまでの深さ）にｐ型のウエル層２５を有し、ウエル層２５の表面部分に、溝埋め込み型ゲート電極２６を有する。ゲート電極２６の溝の深さは、基板表面より０．２μｍとする。ウエル層２５の表面部分には、ｐ型のチャネルドープ層２７と、チャネルドープ層２７よりも浅い部分に位置する、ソース領域およびドレイン領域となるｎ型の拡散層２８を有している。以下の説明では、ウエル層２５とチャネルドープ層２７と拡散層２８が形成されている部分を基板と呼ぶ。この基板とゲート電極２６の間には、所定の膜厚分布を持つゲート酸化膜２９が介在している。本実施形態では、ゲート電極２６が埋め込まれた溝は底面が曲率半径４０ｎｍの曲面状であり、すなわち、溝の底部は全てコーナー部分であり平坦ではない。そして、本実施形態では、ゲート酸化膜２９の膜厚分布を以下のように設定している。ゲート酸化膜２９の厚さは、溝のコーナー部分、すなわち底部全体が３．５ｎｍであり、それ以外の部分が７ｎｍである。溝のコーナー部分のゲート酸化膜２９の厚さを３．５ｎｍにした根拠は、第１の実施形態にて説明した通りである。また、基板のコーナー部分には、ｐ型チャネルドープ層２７の濃度より低い濃度のｐ型層３０が設けられている。本実施形態では、ｐ型チャネルドープ層２７の濃度は８ｘ１０17／ｃｍ3であり、ｐ型層３０の濃度は２ｘ１０17／ｃｍ3である。ｐ型層３０の厚さは１０ｎｍである。
図３０に示すＤＲＡＭの製造方法について、図３１〜図４３を参照して説明する。まず、図３１に示すように、公知の方法によりシリコン酸化膜が埋め込まれた溝型素子分離２４を形成する。本実施形態では、溝型素子分離部２４の深さは２８０ｎｍである。その後、ボロン注入によりｐ型ウエル層２５を形成した。ボロン注入は、例えば、厚さ１０ｎｍのシリコン酸化膜３１を通して、２５０ｋｅＶで１ｘ１０13／ｃｍ2、１５０ｋｅＶで５ｘ１０12／ｃｍ2、および８０ｋｅＶで３ｘ１０12／ｃｍ2の条件で実施した。その後、ボロン注入層の損傷回復のために１０００℃、３０分の熱処理を行なった。次に、シリコン酸化膜３１を通して３０ｋｅＶで１ｘ１０13／ｃｍ2のボロン注入を行って、チャネルドープ層２７を形成した。
その後、図３２に示すように、シリコン酸化膜３１上に厚さ５０ｎｍのシリコン窒化膜３２を堆積した後、通常のリソグラフィー技術およびドライエッチング技術により、ゲート電極２６が形成される部分のシリコン窒化膜３２を除去した。そして、第１の実施形態と同様に図５〜図９に示す工程によって、ゲート電極２６を埋め込むための溝を形成した。この溝は、幅が狭いため、前記の通り、底面が曲率半径４０ｎｍの曲面状であり、すなわち、溝の底部は全てコーナー部分である（図３３参照）。
次に、図３４に示すように、９５０℃のＤＣＥ雰囲気中で熱酸化して、シリコン酸化膜３３を形成した。シリコン酸化膜３３は、溝の側壁部分では１５ｎｍであり、コーナー部では７ｎｍである。ここで、砒素を１０ｋｅＶで１ｘ１０12／ｃｍ2だけ注入して、溝のコーナー部分においてチャネルドープ層２７のボロン濃度８ｘ１０17／ｃｍ3でｎ型砒素濃度６ｘ１０17／ｃｍ3とした。その結果、コーナー部分のｐ型層３０の濃度が２ｘ１０17／ｃｍ3となった。なお、第３の実施形態で説明したように、溝の側壁部分では基板に砒素は殆ど注入されない。
それから、９５０℃、１０ｓの熱処理を行った後、シリコン酸化膜３３を除去し、さらに９５０℃のＤＣＥ雰囲気中で熱酸化してゲート酸化膜２９を形成した（図３５参照）。前記した通り、ゲート酸化膜２９の厚さは、溝の側壁部分では７ｎｍであり、底部のコーナー部分では３．５ｎｍである。そして、図３６に示すように、リンがドープされた厚さ２０ｎｍの多結晶シリコン膜３６と、厚さ２０ｎｍのタングステンシリサイド膜３７を堆積し、公知のエッチバック技術によりこの多結晶シリコン膜３６およびタングステンシリサイド膜３７を溝に埋め込んだ。このとき、多結晶シリコン膜３６およびタングステンシリサイド膜３７の露出面は、基板表面より５０ｎｍ後退させた。
その後、図３７に示すように、１０００℃のドライ酸素雰囲気中で熱酸化して、多結晶シリコン膜３６およびタングステンシリサイド膜３７の露出面上にシリコン酸化膜３８を形成し、図３８に示すように、厚さ１５０ｎｍのシリコン酸化膜３９を堆積した。そして、シリコン窒化膜３２をストッパーとした公知のＣＭＰ法による平坦化技術により、シリコン窒化膜３２に挟まれている部分にシリコン酸化膜３９を埋め込んだ。その後、ドライエッチング技術により、シリコン酸化膜３９を４０ｎｍ後退させた。
次に、図３９に示すように、シリコン窒化膜３２を熱燐酸で除去した後、ソース領域およびドレイン領域用の拡散層２８を形成するために、リンを３０ｋｅＶで２ｘ１０13／ｃｍ2だけ注入し、また、砒素を２０ｋｅＶで１ｘ１０13／ｃｍ2だけ注入した。これらの注入後には、活性化のために１０００℃で１０秒の熱処理を施した。
その後、図４０に示すように、厚さ１００ｎｍのシリコン酸化膜４１を堆積し、公知のフォトリソグラフィー技術とドライエッチング技術を用いて、コンタクト用の穴を開口し、さらに多結晶シリコンの堆積とエッチバックを行って、開口部に多結晶シリコンプラグ４２を形成した。
続いて、図４１に示すように、厚さ５０ｎｍのシリコン酸化膜４３を堆積してコンタクト用の穴を形成し、厚さ１０ｎｍの窒化チタン膜をバリア膜として用いて厚さ５０ｎｍのタングステン膜からなるビット線４４を形成した。そして、図４２に示すように、厚さ１００ｎｍのシリコン酸化膜４５を堆積した後、キャパシタ下地電極への接続用の多結晶シリコンプラグ４６を形成した。なお、前記した多結晶シリコンには、全て１ｘ１０20／ｃｍ3以上のリンが導入されている。さらに、公知のＤＲＡＭキャパシタ形成プロセスを用いて、図３０に示すように、キャパシタ下地電極４７、キャパシタ絶縁膜４８、および上部電極４９を作製して、セルを完成させた。なお、図３０においては、簡略化のために、多結晶シリコン膜３６とタングステンシリサイド膜３７とからなるゲート電極２６をまとめて図示している。
（動作）
図３０を参照して、本発明の第４の実施形態であるセルの動作を説明する。まず、情報の書き込みについて説明する。
ｐ型ウエル層２５およびｐ型チャネルドープ層２７の電位は−０．７Ｖに、キャパシタの上部電極４９の電位は０．９Ｖに設定する。情報の書き込みは、例えば右側のセルのゲート電極２６（以下「ワード線２６」と呼ぶ）の電位を３．５Ｖにした状態で、図示しないセンスアンプに接続されているビット線４４の電位を０．９Ｖから１．８Ｖに変化させて行う。その結果、セルトランジスタ動作により右側のキャパシタ下地電極４７の電位も０．９Ｖから１．８Ｖに変化する。これによって、右側のキャパシタには、high情報の電荷が蓄積される。その後、右側のワード線２６の電圧を０Ｖにして情報を保持する。
また、左側のセルのワード線２６を３．５Ｖにした状態で、図示しないセンスアンプに接続されているビット線４４の電位を０．９Ｖから０Ｖに変化させると、セルトランジスタ動作により左側のキャパシタ下地電極４７の電位も０．９Ｖから０Ｖに変化する。これによって、左側のキャパシタには、low情報の電荷が蓄積される。その後、左側のワード線２６の電圧を０Ｖにして情報を保持する。これによって、右側のセルにはhigh情報が保持され、左側のセルにはlow情報が保持される。
通常、ｎ型拡散層２８とｐ型チャネルドープ層２７で構成されるｐｎ接合にはリーク電流があるため、また、キャパシタ絶縁膜４８にもリーク電流があるため、前記した通り保持される情報をリフレッシュする動作が必要である。その動作について次に説明する。
図示しないセンスアンプに接続されているビット線４４の電位を０．９Ｖにした状態で、右側のワード線２６の電位を０Ｖから３．５Ｖに変化させる。これを情報の読み出しと呼ぶ。その結果、右側のキャパシタに蓄積された電荷量とリーク電流によって失われた電荷量の差に相当する電荷量だけ、ビット線４４の電位が０．９Ｖより高い方にシフトする。その振幅をセンスアンプが増幅することによって、ビット線４４の電位は１．８Ｖになる。その結果、右側のセルのキャパシタ下地電極４７の電位が１．８Ｖになり、書き込み時のhigh情報が復活する。その後、右側のワード線２６の電圧を０Ｖにして情報を保持する。詳述しないが、左側のセルのlow情報についても同様のリフレッシュ動作が行われる。
（効果）
前記したＤＲＡＭ動作において、セルトランジスタとして重要な特性は、情報の書き込みおよび読出しの際の電流駆動能力である。この電流駆動能力が無いと、キャパシタに十分な情報を書き込むことや、キャパシタから十分な情報を読み出すことができなくなる。通常、このような電流駆動能力は、図４３に示すようなドレイン電流−ゲート電圧特性から考察できる。図４３には、第４の実施形態のセルトランジスタの室温におけるドレイン電流−ゲート電圧特性を点線ｃで示している。比較のために、ゲート酸化膜２９の厚さが均一でありコーナー部に低濃度ｐ型層３０が存在しない構成の場合を実線ａで、第４の実施形態と同様なゲート酸化膜２９を有しているがコーナー部に低濃度ｐ型層３０が存在しない構成の場合を１点鎖線ｂで示している。ここでは、一般的な規格に則ってＯＦＦ電流が８５℃動作で１ｆＡ以下になるようにしきい値電圧を設定している。前記した第１の実施形態や第２の実施形態で説明したのと同様に、第４の実施形態ではサブスレッショルド係数が小さくなるため、図４３からわかるように最もしきい値電圧が低く、最もＯＮ電流が大きい。従って、第４の実施形態によれば、十分な電流駆動能力が得られる。
また、ＤＲＡＭの情報保持特性で問題となるのは、high情報の書き込み特性と接合リーク電流である。図４４は、high情報の書き込み特性を示しており、図４３と同様に、第４の実施形態のセルトランジスタを点線ｃ、ゲート酸化膜２９の厚さが均一でありコーナー部に低濃度ｐ型層３０が存在しない構成の場合を実線ａで、第４の実施形態と同様なゲート酸化膜２９を有しているがコーナー部に低濃度ｐ型層３０が存在しない構成の場合を１点鎖線ｂで示している。点線ｃで示す第４の実施形態によれば、書き込み開始から５ｎｓ経過した時点で９５％程度書き込めているが、他の例では８５％以下である。また、図４３に示されているとおり、第４の実施形態によるとしきい値電圧を低くできるので、その分ｐ型チャネルドープ層２７の濃度を低減できる。その結果、前記したｐｎ接合の空乏層中の電界強度を小さくできる。この電界強度を小さくできれば、電界加速されている接合リーク電流を低減できるので、情報保持特性が向上する。
以上のように、第４の実施形態によれば、high情報の書き込み特性と接合リーク電流を改善できるので、良好な情報保持特性のセルを提供できる。
［第５の実施形態］
次に、本発明の第５の実施形態について図面を参照して説明する。なお、第１〜４の実施形態と同様の部分については、同一の符号を付与し説明は省略する。
（構成）
本実施形態は、溝埋め込み型のゲート電極を有するトランジスタにおいて、溝の底部のコーナー部分（曲率を持つ部分）のゲート酸化膜の厚さおよび基板の導電型が、その他の部分のゲート酸化膜の厚さおよび基板の導電型と異なる構成である。そして本実施形態では、このトランジスタがＤＲＡＭのセルトランジスタに適用されている。なお、セル部以外の部分のトランジスタは第１の実施形態と第３の実施形態を組み合わせた方法で形成できるので、ここでは、セルトランジスタの構成、動作、および効果について述べる。
図４５は、ＤＲＡＭのセル部断面図を示したものである。本実施形態の構成は、ｐ型のチャネルドープ層２７と、溝の底部のコーナー部分の基板導電型層（ｎ型層５０）と、ビット線４４に接続されている拡散層５１および５２を除いて、第４の実施形態と同じであ。本実施形態では、ｐ型のチャネルドープ層２７の濃度が第４の実施形態の７０％程度の濃度であり、溝の底部のコーナー部分にｎ型層５０が設けられてその濃度が６ｘ１０17／ｃｍ3になっている。また、ビット線４４に接続されているｐ型拡散層５１は、ｐ型のチャネルドープ層２７の濃度が小さい分だけしきい値電圧が低下するので、その低下分を補うような濃度になっている。そして、ｐ型拡散層５１の濃度はｎ型拡散層２８の濃度とほぼ同等になるため、ビット線４４側の接合がオフセット構造になる危険性がある。そこで、本実施形態では、ｐ型拡散層５１のｐ型濃度の上昇分だけ濃度の高いｎ型拡散層５２が形成されている。本実施形態では、ｐ型チャネルドープ層２７の濃度は６ｘ１０17／ｃｍ3であり、ビット線４４に接続されているｐ型拡散層５１の濃度は１ｘ１０18／ｃｍ3であり、ｎ型拡散層２８の濃度は２ｘ１０18／ｃｍ3である。そして、ｎ型層５０の濃度は６ｘ１０17／ｃｍ3であり、その厚さは２０ｎｍである。
図４５に示すセル構造を実現するための製造方法について説明する。本実施形態の製造方法は、第４の実施形態の製造方法と以下の点についてのみ相違する。それ以外の工程については、前記した第４の実施形態の製造方法と同じであってよいので、説明は省略する。本実施形態では、図３１に示すのと同様なｐ型のチャネルドープ層２７を形成する工程において、ボロン注入のドーズ量を７ｘ１０12／ｃｍ2にした。また、図３４に示すのと同様な工程において、砒素注入のドーズ量を２ｘ１０12／ｃｍ2にして、底部のコーナー部分のｎ型層５０を形成する。そして、図３９と同様な工程の後に、図４６に示すように、ビット線４４に接続されるｎ型拡散層２８（図面中央部の拡散層２８）より広い開口部をもったレジスト膜５３を形成して、ボロンを２５ｋｅＶで５ｘ１０12／ｃｍ2だけ注入し、さらにリンを２０ｋｅＶで５ｘ１０12／ｃｍ2だけ注入した。このボロン注入層が図４５に示すｐ型拡散層５１となり、リン注入層が図４５に示すｎ型拡散層５２になる。こうして、ビット線４４に接続されているｐ型拡散層５１およびｎ型拡散層５２を形成した後、第４の実施形態と同様に前記した図４０〜４２に示す工程を行って、図４５に示す構造を作製した。
（動作）
ここでは詳述しないが、本実施形態のＤＲＡＭセルの動作は、前記した第４の実施形態と同じであり、溝の底部のコーナー部分のｎ型層５０の役割は、前記した第３の実施形態と同じである。
（効果）
第４の実施形態で説明した通り、ＤＲＡＭ動作において情報の書き込みおよび読出しの際の電流駆動能力が重要である。この電流駆動能力を示唆するドレイン電流−ゲート電圧特性を図４７に示している。第５の実施形態のセルトランジスタの室温におけるドレイン電流−ゲート電圧特性を点線ｃで示し、比較のために、ゲート酸化膜２９の厚さが均一でありコーナー部にｎ型層５０が存在しない構成の場合を実線ａで、第４の実施形態と同様なゲート酸化膜２９を有しているがコーナー部にｎ型層５０が存在しない構成の場合を１点鎖線ｂで示している。ここでは、一般的な規格に則ってＯＦＦ電流が８５℃動作で１ｆＡ以下になるようにしきい値電圧を設定している。第５の実施形態でも、第４の実施形態と同様にサブスレッショルド係数が小さくなるため、最もしきい値電圧が低く、最もＯＮ電流が大きい。従って、第５の実施形態によれば、十分な電流駆動能力が得られる。
また、図４８に、high情報の書き込み特性が示されており、図４７と同様に、第５の実施形態のセルトランジスタを点線ｃ、ゲート酸化膜２９の厚さが均一でありコーナー部にｎ型層５０が存在しない構成の場合を実線ａで、第４の実施形態と同様なゲート酸化膜２９を有しているがコーナー部にｎ型層５０が存在しない構成の場合を１点鎖線ｂで示している。点線ｃで示す第５の実施形態によれば、書き込み開始から５ｎｓ経過した時点で９５％程度書き込めているが、他の例では８５％以下である。また、図４７に示されているとおり、第５の実施形態によるとしきい値電圧を低くでき、ｐ型チャネルドープ層２７の濃度を低減できるので、ｐｎ接合の空乏層中の電界強度を小さくできる。それによって、電界加速されている接合リーク電流を低減できるので、情報保持特性が向上する。
さらに、本実施形態では、ビット線４４に接続されているｐ型拡散層５１およびｎ型拡散層５２が形成されており、これらがキャパシタ側の接合を構成するため、ｐ型チャネルドープ層２７の濃度を第４の実施形態より下げることができ、その部分の接合電界を小さくできる。その結果、本実施形態では、しきい値電圧が低いのに加えてｐ型チャネルドープ層２７の濃度が低いため、第４の実施形態よりも電界加速されている接合リーク電流を低減でき、情報保持特性がさらに向上する。なお、溝埋め込み型のゲート電極を有するトランジスタ構造は、本実施形態のように、ソース・ドレイン接合がキャパシタ側とビット線側で異なる構造を実現するのに都合が良い。その理由は、ｐ型拡散層５１およびｎ型拡散層５２を形成するための注入工程で用いられるレジスト膜が、ほぼ平坦な表面で露光および現像できるからである。
以上のように、第５の実施形態によれば、high情報の書き込み特性と接合リーク電流を改善できるので、良好な情報保持特性のセルを提供できる。
本発明の第１の実施形態のトランジスタ構造を示す断面図である。 本発明の第１の実施形態の製造方法を工程順に説明する断面図である。 本発明の第１の実施形態の製造方法を工程順に説明する断面図である。 本発明の第１の実施形態の製造方法を工程順に説明する断面図である。 本発明の第１の実施形態の製造方法を工程順に説明する、図２〜４とは垂直な方向の断面図である。 本発明の第１の実施形態の製造方法を工程順に説明する、図２〜４とは垂直な方向の断面図である。 本発明の第１の実施形態の製造方法を説明するための、図２〜４とは垂直な方向の断面図である。 本発明の第１の実施形態の製造方法を説明するための、図２〜４とは垂直な方向の断面図である。 本発明の第１の実施形態の製造方法を工程順に説明する断面図である。 本発明の第１の実施形態の製造方法を工程順に説明する断面図である。 本発明の第１の実施形態の製造方法を工程順に説明する断面図である。 本発明の第１の実施形態の製造方法を工程順に説明する断面図である。 本発明の第１の実施形態の製造方法を工程順に説明する断面図である。 （ａ）は本発明の第１の実施形態の製造方法を工程順に説明する断面図、（ｂ）は（ａ）とは垂直な方向の断面図である。 本発明の第１の実施形態における、実効電界と溝の底部のコーナー部分の曲率半径との関係を示す図である。 本発明の第１の実施形態における、サブスレッショルド係数と溝の底部のコーナー部分の曲率半径との関係を示す図である。 本発明の第１の実施形態における、実効電界と溝の底部のコーナー部分のゲート酸化膜の厚さとの関係を示す図である。 本発明の第１の実施形態における、溝の底部のコーナー部分のゲート酸化膜の厚さと曲率半径との関係を示す図である。 本発明の第１の実施形態における、ドレイン電流とゲート電圧の関係を示す図である。 本発明の第２の実施形態のトランジスタ構造を示す断面図である。 本発明の第２の実施形態の製造方法の一部を工程順に説明する断面図である。 本発明の第２の実施形態の製造方法の一部を工程順に説明する断面図である。 本発明の第２の実施形態における、サブスレッショルド係数と溝の底部のコーナー部分のｐ型濃度との関係を示す図である。 本発明の第２の実施形態における、ドレイン電流とゲート電圧の関係を示す図である。 本発明の第３の実施形態のトランジスタ構造を示す断面図である。 本発明の第３の実施形態の製造方法の一部を工程順に説明する断面図である。 本発明の第３の実施形態の製造方法の一部を工程順に説明する断面図である。 本発明の第３の実施形態の製造方法の一部を工程順に説明する断面図である。 本発明の第３の実施形態における、ドレイン電流とゲート電圧の関係を示す図である。 本発明の第４の実施形態のトランジスタ構造を示す断面図である。 本発明の第４の実施形態の製造方法を工程順に説明する断面図である。 本発明の第４の実施形態の製造方法を工程順に説明する断面図である。 本発明の第４の実施形態の製造方法を工程順に説明する断面図である。 本発明の第４の実施形態の製造方法を工程順に説明する断面図である。 本発明の第４の実施形態の製造方法を工程順に説明する断面図である。 本発明の第４の実施形態の製造方法を工程順に説明する断面図である。 本発明の第４の実施形態の製造方法を工程順に説明する断面図である。 本発明の第４の実施形態の製造方法を工程順に説明する断面図である。 本発明の第４の実施形態の製造方法を工程順に説明する断面図である。 本発明の第４の実施形態の製造方法を工程順に説明する断面図である。 本発明の第４の実施形態の製造方法を工程順に説明する断面図である。 本発明の第４の実施形態の製造方法を工程順に説明する断面図である。 本発明の第４の実施形態における、ドレイン電流とゲート電圧の関係を示す図である。 本発明の第４の実施形態における書込み特性を示す図である。 本発明の第５の実施形態のトランジスタ構造を示す断面図である。 本発明の第５の実施形態の製造方法の一部を説明する断面図である。 本発明の第５の実施形態における、ドレイン電流とゲート電圧の関係を示す図である。 本発明の第５の実施形態における書込み特性を示す図である。 従来のＭＯＳトランジスタ構造を示す断面図である。 従来の溝埋め込み型のゲート電極を有するＭＯＳトランジスタ構造を示す断面図である。
符号の説明
１ 溝型素子分離部
２ ウエル層
３ 溝埋め込み型のゲート電極
４ チャネルドープ層
５ ソース領域およびドレイン領域となる拡散層
６ ゲート酸化膜
７ シリコン酸化膜
８ シリコン窒化膜
９ 刃型形状
１０ 多結晶シリコン膜
１１ タングステンシリサイド膜
１２，１３，１５ シリコン酸化膜
１６ コンタクト１６
１７ チャネルドープ層
１８ 低濃度のチャネルドープ層
１９ ｐ型層
２０ ｎ型拡散層
２１，２２ シリコン酸化膜
２４ 溝型素子分離部
２５ ウエル層
２６ 溝埋め込み型のゲート電極
２７ チャネルドープ層
２８ ソース領域およびドレイン領域となる拡散層
２９ ゲート酸化膜
３０ 低濃度のｐ型層
３１，３３ シリコン酸化膜
３２ シリコン窒化膜
３６ 多結晶シリコン膜
３７ タングステンシリサイド膜
３８，３９，４１，４３，４５ シリコン酸化膜
４２，４６ 多結晶シリコンプラグ
４４ ビット線
４７ キャパシタ下地電極
４８ キャパシタ絶縁膜
４９ 上部電極
５０ ｎ型層
５１ ｐ型拡散層
５２ 高濃度のｎ型拡散層
５３ レジスト膜


Claims (13)

  1. 溝埋め込み型のゲート電極を有するＭＯＳ（Metal Oxide Semiconductor）トランジスタ構造を含む半導体装置において、
    前記ゲート電極が埋め込まれた溝に設けられているゲート酸化膜は、前記溝の底部のコーナー部分の厚さが、少なくとも前記溝の側壁部分の厚さよりも薄いことを特徴とする半導体装置。
  2. 前記ゲート酸化膜は、前記溝の底部のコーナー部分の厚さが他の全ての部分の厚さよりも薄い、請求項１に記載の半導体装置。
  3. 前記溝の底部のコーナー部分の前記ゲート酸化膜の厚さをｔox(1)［ｎｍ］とし、前記溝の側壁部分の前記ゲート酸化膜の厚さをｔox(2)［ｎｍ］とし、前記溝の底部のコーナー部分の曲率半径をＲ［ｎｍ］とすると、ｔox(1)の上限値は１．６−０．０６ｔox(2)＋（Ｒ／１００）（２．１＋０．５ｔox(2)）［ｎｍ］であり、下限値は２［ｎｍ］である、請求項１または２に記載の半導体装置。
  4. 溝埋め込み型のゲート電極を有するＭＯＳ（Metal Oxide Semiconductor）トランジスタ構造を含む半導体装置において、
    チャネルドープ層は、前記ゲート電極が埋め込まれた溝の底部のコーナー部分の近傍の濃度が、少なくとも前記溝の側壁部分の濃度よりも低いことを特徴とする半導体装置。
  5. チャネルドープ層は、前記溝の底部のコーナー部分の近傍の濃度が、少なくとも前記溝の側壁部分の濃度よりも低い、請求項１〜３のいずれか１項に記載の半導体装置。
  6. 前記チャネルドープ層は、前記溝の底部のコーナー部分の濃度が他の全ての部分の濃度よりも低い、請求項４または５に記載の半導体装置。
  7. 前記溝の底部のコーナー部分の曲率半径をＲ［ｎｍ］とすると、前記溝の底部のコーナー部分の近傍のチャネルドープ層の濃度の上限値は５ｘ１０16［／ｃｍ3］であり、その厚さの上限値はＲ＋１０［ｎｍ］である、請求項４〜６のいずれか１項に記載の半導体装置。
  8. 溝埋め込み型のゲート電極を有するＭＯＳ（Metal Oxide Semiconductor）トランジスタ構造を含む半導体装置において、
    前記ゲート電極が埋め込まれた溝の底部のコーナー部分の近傍に、チャネルドープ層とは異なる導電型の拡散層を有することを特徴とする半導体装置。
  9. 前記溝の底部のコーナー部分の近傍に、チャネルドープ層とは異なる導電型の拡散層を有する、請求項１〜７のいずれか１項に記載の半導体装置。
  10. 前記溝の底部のコーナー部分の曲率半径をＲ［ｎｍ］とすると、前記拡散層の濃度の上限値は３ｘ１０19［／ｃｍ3］であり、その下限値は前記チャネルドープ層の濃度であり、前記拡散層の厚さの上限値はＲ［ｎｍ］であり、その下限値は１０［ｎｍ］である、請求項８または９に記載の半導体装置。
  11. 前記ＭＯＳトランジスタ構造がＤＲＡＭ（Dynamic Random-Access Memory）のセルトランジスタとして用いられる、請求項１〜１０のいずれか１項に記載の半導体装置。
  12. 溝埋め込み型のゲート電極を有するＭＯＳ（Metal Oxide Semiconductor）トランジスタ構造を含む半導体装置の製造方法において、
    前記ゲート電極を埋め込むための溝を形成する工程と、
    ゲート酸化膜を、前記溝の底部のコーナー部分の厚さが前記溝の他の部分の厚さよりも薄くなるように形成する工程と、
    溝の表面を熱酸化法により酸化する工程とを含むことを特徴とする半導体装置の製造方法。
  13. 前記酸化工程は、ドライ酸素雰囲気または３（Ｃ2Ｈ2Ｃｌ2）＋（１３／２）Ｏ2からなるＤＣＥ雰囲気のいずれかで行う、請求項１２に記載の半導体装置の製造方法。
JP2003374283A 2003-11-04 2003-11-04 半導体装置およびその製造方法 Pending JP2005142203A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2003374283A JP2005142203A (ja) 2003-11-04 2003-11-04 半導体装置およびその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2003374283A JP2005142203A (ja) 2003-11-04 2003-11-04 半導体装置およびその製造方法

Publications (1)

Publication Number Publication Date
JP2005142203A true JP2005142203A (ja) 2005-06-02

Family

ID=34686044

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003374283A Pending JP2005142203A (ja) 2003-11-04 2003-11-04 半導体装置およびその製造方法

Country Status (1)

Country Link
JP (1) JP2005142203A (ja)

Cited By (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006135117A (ja) * 2004-11-08 2006-05-25 Elpida Memory Inc 半導体装置及びその製造方法
JP2007081095A (ja) * 2005-09-14 2007-03-29 Elpida Memory Inc 半導体装置の製造方法
JP2007110125A (ja) * 2005-10-12 2007-04-26 Qimonda Ag マイクロ電子デバイス及びその製造方法
JP2007142417A (ja) * 2005-11-15 2007-06-07 Internatl Business Mach Corp <Ibm> コーナ部が支配的なトライ・ゲート型電界効果トランジスタ
JP2008103420A (ja) * 2006-10-17 2008-05-01 Elpida Memory Inc 半導体装置の製造方法
JP2008103694A (ja) * 2006-09-08 2008-05-01 Qimonda Ag 集積化トランジスタ素子及びその形成方法
JP2008113005A (ja) * 2006-10-27 2008-05-15 Qimonda Ag 集積半導体構造の製造方法
JP2009141260A (ja) * 2007-12-10 2009-06-25 Elpida Memory Inc 半導体装置、及びその製造方法
JP2009525612A (ja) * 2006-02-02 2009-07-09 マイクロン テクノロジー， インク． 電界効果トランジスタを形成する方法、およびトランジスタゲートアレイとゲートアレイ周辺回路を含む集積回路を形成する方法
JP2009152580A (ja) * 2007-12-24 2009-07-09 Dongbu Hitek Co Ltd 半導体素子及びその製造方法
KR100940161B1 (ko) 2007-12-27 2010-02-03 주식회사 동부하이텍 모스트랜지스터 및 그 제조방법
US7709324B2 (en) 2005-10-11 2010-05-04 Elpida Memory, Inc. Method for forming a gate within a trench including the use of a protective film
JP2010219326A (ja) * 2009-03-17 2010-09-30 Elpida Memory Inc 半導体記憶装置及びその製造方法
KR101012240B1 (ko) * 2008-07-24 2011-02-08 주식회사 동부하이텍 반도체 소자의 제조 방법
US7935595B2 (en) 2005-10-28 2011-05-03 Elpida Memory Inc. Method for manufacturing semiconductor device
US8013386B2 (en) 2005-12-08 2011-09-06 Elpida Memory, Inc Semiconductor device having trench-gate transistor with parallel channel regions in gate trench
JP2011243948A (ja) * 2010-04-22 2011-12-01 Elpida Memory Inc 半導体装置及びその製造方法
JP2012089566A (ja) * 2010-10-15 2012-05-10 Elpida Memory Inc 半導体装置及びその製造方法、並びにデータ処理システム
JP2012174866A (ja) * 2011-02-21 2012-09-10 Elpida Memory Inc 半導体装置およびその製造方法
JP2012190910A (ja) * 2011-03-09 2012-10-04 Elpida Memory Inc 半導体装置及び半導体装置の製造方法
US8394699B2 (en) 2006-08-21 2013-03-12 Micron Technology, Inc. Memory arrays and methods of fabricating memory arrays
US8399920B2 (en) 2005-07-08 2013-03-19 Werner Juengling Semiconductor device comprising a transistor gate having multiple vertically oriented sidewalls
US8426273B2 (en) 2005-08-30 2013-04-23 Micron Technology, Inc. Methods of forming field effect transistors on substrates
US8446762B2 (en) 2006-09-07 2013-05-21 Micron Technology, Inc. Methods of making a semiconductor memory device
US8551823B2 (en) 2006-07-17 2013-10-08 Micron Technology, Inc. Methods of forming lines of capacitorless one transistor DRAM cells, methods of patterning substrates, and methods of forming two conductive lines
US8994122B2 (en) 2012-03-15 2015-03-31 Ps4 Luxco S.A.R.L. Semiconductor device having a memory cell region and a peripheral transistor region
US10515801B2 (en) 2007-06-04 2019-12-24 Micron Technology, Inc. Pitch multiplication using self-assembling materials

Cited By (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4552603B2 (ja) * 2004-11-08 2010-09-29 エルピーダメモリ株式会社 半導体装置の製造方法
JP2006135117A (ja) * 2004-11-08 2006-05-25 Elpida Memory Inc 半導体装置及びその製造方法
US9536971B2 (en) 2005-07-08 2017-01-03 Micron Technology, Inc. Semiconductor device comprising a transistor gate having multiple vertically oriented sidewalls
US8916912B2 (en) 2005-07-08 2014-12-23 Micron Technology, Inc. Semiconductor device comprising a transistor gate having multiple vertically oriented sidewalls
US8399920B2 (en) 2005-07-08 2013-03-19 Werner Juengling Semiconductor device comprising a transistor gate having multiple vertically oriented sidewalls
US8877589B2 (en) 2005-08-30 2014-11-04 Micron Technology, Inc. Methods of forming field effect transistors on substrates
US8426273B2 (en) 2005-08-30 2013-04-23 Micron Technology, Inc. Methods of forming field effect transistors on substrates
JP2007081095A (ja) * 2005-09-14 2007-03-29 Elpida Memory Inc 半導体装置の製造方法
US7709324B2 (en) 2005-10-11 2010-05-04 Elpida Memory, Inc. Method for forming a gate within a trench including the use of a protective film
JP2007110125A (ja) * 2005-10-12 2007-04-26 Qimonda Ag マイクロ電子デバイス及びその製造方法
US7935595B2 (en) 2005-10-28 2011-05-03 Elpida Memory Inc. Method for manufacturing semiconductor device
JP2007142417A (ja) * 2005-11-15 2007-06-07 Internatl Business Mach Corp <Ibm> コーナ部が支配的なトライ・ゲート型電界効果トランジスタ
US8013386B2 (en) 2005-12-08 2011-09-06 Elpida Memory, Inc Semiconductor device having trench-gate transistor with parallel channel regions in gate trench
US8455944B2 (en) 2005-12-08 2013-06-04 Elpida Memory, Inc. Semiconductor device having a trench-gate transistor
JP2009525612A (ja) * 2006-02-02 2009-07-09 マイクロン テクノロジー， インク． 電界効果トランジスタを形成する方法、およびトランジスタゲートアレイとゲートアレイ周辺回路を含む集積回路を形成する方法
US8389363B2 (en) 2006-02-02 2013-03-05 Micron Technology, Inc. Methods of forming field effect transistors, methods of forming field effect transistor gates, methods of forming integrated circuitry comprising a transistor gate array and circuitry peripheral to the gate array, and methods of forming integrated circuitry comprising a transistor gate array including first gates and second grounded isolation gates
US9129847B2 (en) 2006-07-17 2015-09-08 Micron Technology, Inc. Transistor structures and integrated circuitry comprising an array of transistor structures
US8551823B2 (en) 2006-07-17 2013-10-08 Micron Technology, Inc. Methods of forming lines of capacitorless one transistor DRAM cells, methods of patterning substrates, and methods of forming two conductive lines
US8394699B2 (en) 2006-08-21 2013-03-12 Micron Technology, Inc. Memory arrays and methods of fabricating memory arrays
US8446762B2 (en) 2006-09-07 2013-05-21 Micron Technology, Inc. Methods of making a semiconductor memory device
JP2008103694A (ja) * 2006-09-08 2008-05-01 Qimonda Ag 集積化トランジスタ素子及びその形成方法
JP2008103420A (ja) * 2006-10-17 2008-05-01 Elpida Memory Inc 半導体装置の製造方法
JP2008113005A (ja) * 2006-10-27 2008-05-15 Qimonda Ag 集積半導体構造の製造方法
US10515801B2 (en) 2007-06-04 2019-12-24 Micron Technology, Inc. Pitch multiplication using self-assembling materials
JP2009141260A (ja) * 2007-12-10 2009-06-25 Elpida Memory Inc 半導体装置、及びその製造方法
JP2009152580A (ja) * 2007-12-24 2009-07-09 Dongbu Hitek Co Ltd 半導体素子及びその製造方法
KR100940161B1 (ko) 2007-12-27 2010-02-03 주식회사 동부하이텍 모스트랜지스터 및 그 제조방법
KR101012240B1 (ko) * 2008-07-24 2011-02-08 주식회사 동부하이텍 반도체 소자의 제조 방법
JP2010219326A (ja) * 2009-03-17 2010-09-30 Elpida Memory Inc 半導体記憶装置及びその製造方法
JP2011243948A (ja) * 2010-04-22 2011-12-01 Elpida Memory Inc 半導体装置及びその製造方法
JP2012089566A (ja) * 2010-10-15 2012-05-10 Elpida Memory Inc 半導体装置及びその製造方法、並びにデータ処理システム
JP2012174866A (ja) * 2011-02-21 2012-09-10 Elpida Memory Inc 半導体装置およびその製造方法
US9305926B2 (en) 2011-02-21 2016-04-05 Ps4 Luxco S.A.R.L. Semiconductor device
JP2012190910A (ja) * 2011-03-09 2012-10-04 Elpida Memory Inc 半導体装置及び半導体装置の製造方法
US8994122B2 (en) 2012-03-15 2015-03-31 Ps4 Luxco S.A.R.L. Semiconductor device having a memory cell region and a peripheral transistor region

Similar Documents

Publication Publication Date Title
JP2005142203A (ja) 半導体装置およびその製造方法
KR100526889B1 (ko) 핀 트랜지스터 구조
KR101095817B1 (ko) 반도체 소자 및 그의 제조 방법
US7361545B2 (en) Field effect transistor with buried gate pattern
JP3963970B2 (ja) Ｄｒａｍセルおよびその形成方法
JP4993248B2 (ja) リセスチャネル及び非対称接合構造を有する半導体素子の製造方法
JPH11163329A (ja) 半導体装置およびその製造方法
US20100102385A1 (en) Semiconductor Devices Including Transistors Having Recessed Channels
US8551861B2 (en) Semiconductor device and method for manufacturing the same
JP2007036257A (ja) １トランジスタ型ｄｒａｍタイプメモリセル及びその製造方法並びに集積回路
US6605838B1 (en) Process flow for thick isolation collar with reduced length
JP2006041475A (ja) メモリ素子及びその製造方法
JPWO2015104947A1 (ja) 半導体装置、メモリ回路、および半導体装置の製造方法
US6638805B2 (en) Method of fabricating a DRAM semiconductor device
JP2006073813A (ja) 直接トンネル型半導体記憶装置およびその製造方法
JP2011192800A (ja) 半導体装置及びその製造方法
JP2007134669A (ja) フラッシュメモリ素子及びその製造方法
US7033886B2 (en) Partial vertical memory cell and method of fabricating the same
TWI532181B (zh) 凹入式通道存取電晶體元件及其製作方法
JP2001144189A (ja) 半導体集積回路装置及びその製造方法
KR20130107490A (ko) 반도체 소자 및 그 제조 방법
US20040137696A1 (en) Methods of forming semiconductor devices having field oxides in trenches and devices formed thereby
US6798014B2 (en) Semiconductor memory cell and semiconductor component as well as manufacturing methods therefore
JP2006100839A (ja) 半導体装置の製造方法
JPS6340362A (ja) 半導体記憶装置

Legal Events

Date Code Title Description
RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20060203