JP2007036257A - １トランジスタ型ｄｒａｍタイプメモリセル及びその製造方法並びに集積回路 - Google Patents

Abstract

【課題】接合によってその下面上で絶縁されたフローティングボディ領域内に形成された一つのＭＯＳトランジスタを有するメモリセルにおいて、読取感度を改善する。
【解決手段】フローティングボディ領域１と同一の導電性タイプであり、フローティングボディ領域１よりも高濃度にドーピングされた領域４１がＭＯＳトランジスタのドレイン領域１０の下に配されている。この結果、ソース９とドレイン１０との間の実効チャネル幅が増大し、従って、一定のゲート電圧に対する読取電流が減少する。
【選択図】図５

Description

本発明は一般的に、接合によって深さ方向が限定されたフローティングボディ又はウェル内に形成された１トランジスタ型ＤＲＡＭタイプメモリセルに関する。また本発明はそのような１トランジスタ型ＤＲＡＭタイプメモリセルの製造方法及びそのようなメモリセルを少なくとも一つ備えた集積回路に関する。

図１は従来のフローティングボディを有するトランジスタを備えたメモリセルの一例の簡略化された断面図である。このセルは、リング状のＳＴＩ（Shallow Trench Isolation) 絶縁領域２によって横方向に制限されると共にＰ型基板４内に形成されたＮ型の埋込層３によって深さ方向に制限されたフローティングボディ領域１内に形成されたＮ−チャネルＭＯＳトランジスタを備えている。このＭＯＳトランジスタは、スペーサ７によって囲まれ、ゲート絶縁体８上に配されたゲート６の両側それぞれにＮ型ソース領域９及びＮ型ドレイン領域１０が配されている。ソース領域９及びドレイン領域１０はそれぞれ、スペーサ７によって境界が定められている領域よりも外側のより深くてより高濃度にドーピングされた領域と、スペーサ７の下のより浅くてより低濃度にドーピングされた領域とを備えている。

セルに対して特定の作用がない場合は、フローティングボディ領域１は熱平衡に対応する一定の電圧になる。１及び０として指定されることになる二つの決定状態の内の一方又は他方にセルを設定するために、正電荷又は負電荷をこのフローティングボディ領域１内に注入することができる。基板がこのようにバイアスされることによりトランジスタの閾値電圧が修正され、これによって１の状態又は０の状態が区別できる。

更に図１は、埋込層３と結合してバイアスすることを可能にするＮ型導電性ウェル１１を示している。図において、バイアス端子はＩＳＯ（isolation)と称され、埋込層３は絶縁層と称される。

図２は、各種の動作モードにおいて図１のセルに印加される電圧の例を示す図表である。埋込層３に印加される電圧Ｖ_ISO 、ソースに印加される電圧Ｖ_S 、ドレインに印加される電圧Ｖ_D 、及びゲートに印加される電圧Ｖ_G についてより詳しく説明する。右端の欄において、これらの種々の状態で測定されたトランジスタの導通電流がＩ_S で示され、また単位はマイクロアンペア（μＡ）で表わされている。また、全ての電圧の単位はボルト（Ｖ）で表わされている。より詳しく説明すると、１の書込（ＷＲ１）、０の書込（ＷＲ０）、読取（ＲＥＡＤ）、保持又は維持（ＨＯＬＤ）、及び消去（ＥＲＡＳＥ）の状態が区別されている。この図２の表に示された値は一例であり、特定の技術に対応したものである。種々の電圧の相対値及びそれらのバイアスは本質的に考慮されなければならない。この例は、パターンの最小可能寸法がほぼ0.12μｍであり、ゲート長がほぼ0.30μｍであり、ＳＴＩ絶縁領域２の深さがほぼ0.35μｍであり、更にゲート酸化膜の厚みがほぼ６nmである技術に対応している。

従って、セルの主たる状態は以下の通りである。
「１の書込（ＷＲ１）」
ＭＯＳトランジスタが比較的高い導通状態（ほぼ20μＡの電流Ｉ_S ）に設定される。この状態は非常に短い時間、たとえば数ナノ秒程度のみ確立される。この状態の終了時点において印加電圧の全てがゼロに戻されるとき（但し、埋込層３の電圧は僅かに正の値、たとえば 0.4ボルトに保持されることが好ましい）、メモリセルは図３（ａ）に示した状態、即ち、正電荷がフローティングボディ領域１内に蓄積される。メモリセルが一旦熱平衡状態になると、電荷は破線で図示したように、空間電荷領域を狭くさせる傾向にある。従って、トランジスタは低閾値電圧、即ち、トランジスタが導電性となるように僅かにバイアスされた読取状態において、第１の電流（図示例で16μＡ）が一定のゲート電圧（Ｖ_G ）に対して観測される。

「０の書込（ＷＲ０）」
トランジスタはオフであり、ゲート６は負電圧に設定され、またソース９（又はドレイン１０）も負電圧に設定され、これによって基板内に存在する可能性がある正電荷が除去され、フローティングボディ領域−ソース間に形成されるダイオード又はフローティングボディ領域−ドレイン間に形成されるダイオードを導通状態に設定した後、負電荷が注入される。この状態の終了時点で、図３（ｂ）に破線で示すように、空間電荷領域が拡張される傾向にあり、この結果としてトランジスタ閾値電圧が上昇する。従って、トランジスタが僅かにバイアスされて導通状態にある読取状態においては、１の状態における電流よりも低い第２の電流（図示例では第１の電流16μＡに代わって３μｍ）が、先の場合と同一の 1.2Ｖのゲート電圧（Ｖ_G ）に対して得られる。

「読取（ＲＥＡＤ）」
ＭＯＳトランジスタは僅かに導通状態に設定され、ドレイン１０はたとえば 0.4ボルトの電圧にされ、トランジスタがデプログラムされる（１又は０の状態でなくなる）ような電流の注入は制限される。ＭＯＳトランジスタを流れる電流が測定され、又は好ましくは、１及び０の状態に対応する電流値の間の範囲の基準値と比較される。

「保持（ＨＯＬＤ）」
トランジスタには電圧は印加されない。埋込層３に印加される電圧（Ｖ_ISO ）は、トランジスタが１の状態にプログラムされた、即ち１の状態になるように設定された場合における被絶縁体（電荷と結合していない状態のフローティングボディ領域）と埋込層３との間の接合を好適にブロックするように、僅かに正に保持されることが好ましい。

「消去（ＥＲＡＳＥ）」
ソース／フローティングボディ領域（又はドレイン／フローティングボディ領域）接合が導通状態にバイアスされ、このことが正電荷を空にすることができる。埋込層３は僅かに正バイアスに保持される。

従って、以上に説明したように、本発明に係るセルのメモリ効果は、任意のドレイン−ソースバイアス及び任意のゲート電圧に対する１の状態の電流と０の状態の電流との間の差によって特徴付けられる。

一般的に、読取りフェーズの間、１の状態（I1）又は０の状態（I0）に対応する検出電流は基準電流Ｉ_ref と比較される。基準電流Ｉ_ref は一般的には、I1とI0との平均値「（I1＋I0）／２」に等しくなるように選択される。しかし、この技術による各セル間で値I1とI0との分散があるとすれば、また値I0とI1とが特にセルの使用期間によって変化する可能性が高いとすれば、誤差による読取リスクが高くなる。

本発明の目的は、１トランジスタ型ＤＲＡＭタイプメモリセルの読取感度を改善することにある。またそのような１トランジスタ型ＤＲＡＭタイプメモリセルの製造方法、更にはそのようなメモリセルを少なくとも一つ備えた集積回路を提供することにある。

上述の目的を達成するために本発明は、接合によって下面が絶縁されたフローティングボディ領域内に形成された一つのＭＯＳトランジスタを有するメモリセルにおいて、前記フローティングボディ領域と同一の導電タイプであり、前記フローティングボディ領域よりも高濃度にドーピングされた領域が、前記ＭＯＳトランジスタのドレイン領域の下に配されていることを特徴とするメモリセルを提供する。

また本発明は上記のメモリセルにおいて、前記ドレイン領域が、ドレインコンタクト領域と、ゲート側において前記ドレインコンタクト領域よりも低濃度にドーピングされたドレイン拡張領域とを有し、前記フローティングボディ領域と同一の導電タイプの前記領域が、前記ドレインコンタクト領域の下において前記ドレインコンタクト領域と近接して拡張されていることを特徴とする。

更に本発明は上記のメモリセルにおいて、前記フローティングボディ領域は５×10¹⁶乃至５×10¹⁷at./cm³ のドーピングレベルを有し、前記フローティングボディ領域と同一の導電タイプの前記領域は５×10¹⁷乃至10¹⁹at./cm³ の平均ドーピングレベルを有する埋込領域であることを特徴とする。

本発明はまた上述したようなセルを製造する方法において、前記フローティングボディ領域と同一の導電タイプの前記領域が、ＭＯＳトランジスタゲートの形成後に行なわれる斜め打ち込みの結果として得られ、前記斜め打ち込みの方向に対するウェハの向きが、ソース側の打ち込みを前記ゲートが実質的にマスクするように選択されることを特徴とする。

更に本発明の集積回路は、上述したようなメモリセルを少なくとも一つ備えることを特徴とする。

本発明の上述した及び他の目的、特徴、更に利点は、添付図面に関して、以下に具体的な実施形態の非制限的記載において詳細に説明する。

集積回路を表す場合の常として、種々の断面図は縮尺通りに描くことはできない。

セルモデルに対して行なわれた統計学的研究において、「I1＋I0」の平均値、即ち、Ｉ_ref の値が小さくなれば、一定の差「I1−I0」に対する読取エラー（１と０の混同、または１又は０が検出されないこと）が減少することを示している。従って、読取エラーのリスクは図４（ａ）のグラフに示すＩ_ref の値が大きい場合よりも図４（ｂ）のグラフに示すＩ_ref の値が小さい場合の方が小さい。

従って、本願発明者らは、I1とI0との差そのものは図１に示すような従来のセルに対して実質的に変更されてはいないが、I1及びI0の値がより小さいフローティングボディ領域を有するトランジスタを備えたメモリセルの形成を試みた。

本願発明者らは、この結果がドレイン領域の下のフローティングボディ領域１のドーピング濃度が増大した場合に得られるとの知見を得た。従って、本願発明者らは図５に示すように、ドレイン領域１０の下にフローティングボディ領域１の他の部分よりもより高濃度にドーピングされたＰ型領域４１を形成することを提案する。これにより満足のいく結果が提供されることが経験的に示されており、０の状態における、及び１の状態における読取電流が両者共に数マイクロアンペア減少した。この結果の説明は、ドレイン領域１０の下のＰ型領域４１のドーピングがより高濃度であるために、空間電荷領域（図示せず）がＮ型ドレイン領域１０内へより拡張されるということである。この結果、ソースとドレインとの間の実効チャネル幅が増大し、従って、一定のゲート電圧に対する読取電流が減少する。

なお、フローティングボディ領域１よりも高濃度にドーピングされた領域４１は純粋に説明の目的で図示されており、この領域４１の範囲及びドレイン拡張領域１０−２への隆起は打ち込み及びアニールの条件に依存する。

図５の参照符号は図１と同一の構成要素を示している。しかし、ソース領域９においては、ソースコンタクト領域９−１と、これよりも低濃度にドーピングされたソース拡張領域９−２とは、スペーサ７の下で区分される。同様に、ドレインコンタクト領域１０−１と、スペーサ７の下でより低濃度にドーピングされたドレイン拡張領域１０−２とが、ドレイン領域１０の下で区分される。領域４１はドレインコンタクト領域１０−１の下にこれに隣接して、しかもゲート６の下のチャネル領域内をバックアップする隆起なしに配置されることが好ましい。

当業者の能力の範囲内で図５に示した構造を製造できるであろう。たとえば、領域４１はゲート６の形成後と、ゲート６によるマスクストップによって構造の半分をマスキングすることにより、及びたとえばホウ素のＰ型のドーパントイオンの打ち込みを行なうことにより、スペーサ７の形成前（又は後）に形成することができる。フローティングボディ領域１が５×10¹⁶乃至５×10¹⁷at./cm³ のドーピングレベルを有する場合においては、領域４１は５×10¹⁷乃至10¹⁹at./cm³ の平均ドーピングレベルを有する埋込領域となる。

領域４１を形成するための他の方法を図６に示す。この方法は、絶縁物で充填された浅いトレンチであるＳＴＩ絶縁領域２によって活性領域が区切られているＰ型基板４から開始される。ゲート６がゲート絶縁体８上に形成され、ソース及びドレインの拡張領域に対応することになる領域４２及び４３が形成される工程が実行される。その後、ホウ素元素の斜め打ち込みが、打ち込み領域が領域４２及び４３の下に確実に位置するように選択された打ち込みエネルギーで行なわれる。ドレイン側（図６上でゲート６よりも右側）では、ドレイン周辺に広く拡張すると共に、スペーサ７の形成後に打ち込みが行なわれることになるが、より強く一度ドーピングされたドレイン領域周辺に残された領域４５が得られる。ソース側（図６上でゲート６よりも左側）では、ゲート６によって大半がマスクされた部分に斜め打ち込みが行なわれる。参照符号４６で示した小さい領域が図の左に打ち込みされる。しかし、この打ち込みは、その後にソースコンタクト領域９−１を形成するために高濃度にドーピングされるＮ型の打ち込みによって部分的に消去されることになるので、全く問題はない。

当業者にとっては、本発明の種々の変形、修正及び改良を考えることができるであろう。とりわけ、記載した効果を達成するために使用され、提供される技術に応じて、使用される種々の材料、示された寸法を修正することができる。

この種の変形、修正及び改良は、この開示の一部となることが意図されており、本発明の精神及び範囲内にあることを意図している。従って、上述した説明は例としてのみ示したに過ぎず、これに限定することは意図されていない。本発明は特許請求の範囲に規定する内容及びこれに等価な内容にのみ限定されるものである。

従来のフローティングボディを有するトランジスタを備えたメモリセルの一例の簡略化された断面図である。 各種の動作モードにおいて図１のセルに印加される電圧の例を示す図表である。 （ａ）は１の状態の書込後、保持状態にある図１の構造を示す図、 (ｂ) は０の状態の書込後、保持状態にある図１の構造を示す図である。 １の状態及び０の状態における電流の二つの異なる状態を示すグラフである。 本発明の実施形態に基づくメモリセルの簡略化された断面図である。 本発明に基づくメモリセルの製造方法の例を示す図である。

符号の説明

１ フローティングボディ領域
３ 埋込領域
６ ゲート（領域）
９ ソース（領域）
１０ ドレイン（領域）
１０−１ ドレインコンタクト領域
１０−２ ドレイン拡張領域
４１ Ｐ型領域（フローティングボディ領域よりも高濃度にドーピングされた領域）
４５ Ｐ型領域（フローティングボディ領域よりも高濃度にドーピングされた領域）

Claims (5)

1. 接合によって下面が絶縁されたフローティングボディ領域内に形成された一つのＭＯＳトランジスタを有するメモリセルにおいて、
   前記フローティングボディ領域と同一の導電タイプであり、前記フローティングボディ領域よりも高濃度にドーピングされた領域が、前記ＭＯＳトランジスタのドレイン領域の下に配されていることを特徴とするメモリセル。
2. 前記ドレイン領域が、ドレインコンタクト領域と、ゲート側において前記ドレインコンタクト領域よりも低濃度にドーピングされたドレイン拡張領域とを有し、
   前記フローティングボディ領域と同一の導電タイプの前記領域が、前記ドレインコンタクト領域の下において前記ドレインコンタクト領域と近接して拡張されていること
   を特徴とする請求項１に記載のメモリセル。
3. 前記フローティングボディ領域は５×10¹⁶乃至５×10¹⁷at./cm³ のドーピングレベルを有し、
   前記フローティングボディ領域と同一の導電タイプの前記領域は５×10¹⁷乃至10¹⁹at./cm³ の平均ドーピングレベルを有する埋込領域であること
   を特徴とする請求項１又は２に記載のメモリセル。
4. 請求項１乃至３のいずれかに記載のメモリセルの製造方法であって、
   前記フローティングボディ領域と同一の導電タイプの前記領域が、ＭＯＳトランジスタゲートの形成後に行なわれる斜め打ち込みの結果として得られ、
   前記斜め打ち込みの方向に対するウェハの向きが、ソース側の打ち込みを前記ゲートが実質的にマスクするように選択されること
   を特徴とするメモリセルの製造方法。
5. 請求項１乃至３に記載のメモリセルを少なくとも一つ備えることを特徴とする集積回路。
   

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