KR102059884B1 - 두개의 트랜지스터로 구성된 메모리셀과 그 동작 방법 - Google Patents

두개의 트랜지스터로 구성된 메모리셀과 그 동작 방법 Download PDF

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Abstract

반도체 메모리셀, 메모리 어레이, 동작방법을 제공한다. 메모리셀은 쌍안정 부유바디 트랜지스터와 액세스 트랜지스터를 포함하고, 부유바디 트랜지스터와 액세스 트랜지스터는 전기적으로 직렬연결되어 있다.

Description

두개의 트랜지스터로 구성된 메모리셀과 그 동작 방법{MEMORY CELL COMPRISING FIRST AND SECOND TRANSISTORS AND METHODS OF OPERATING}
본 발명은 반도체 메모리 기술과 관련되어 있다. 좀 더 구체적으로 본 발명은 전기적 부유바디 트랜지스터와 액세서 트랜지스터로 구성된 반도체 메모리 소자와 관련되어 있다.
반도체 메모리는 데이타 저장에 많이 사용된다. 메모리 소자는 일반적으로 휘발성 메모리와 비휘발성 메모리 두 종류로 구분될 수 있다. 정적랜덤액세스메모리 (SRAM) 과 동적랜덤액세스메모리 (DRAM) 과 같은 휘발성 메모리는 전원의 공급이 끊어지면 저장된 데이터를 잃게 된다.
전기적 부유바디효과를 이용한 DRAM 이 보고되었다. (참조. “A Capacitor-less 1T-DRAM Cell”, S. Okhonin et al., pp. 85-87, IEEE Electron Device Letters, vol. 23, no. 2, February 2002 and “Memory Design Using One-Transistor Gain Cell on SOI”, T. Ohsawa et al., pp. 152-153, Tech. Digest, 2002 IEEE International Solid-State Circuits Conference, February 2002). 이러한 메모리는 1T/1C 메모리셀에서 사용되던 커패시터가 없어 소자의 크기를 소형화 하는데 유리하다. 또한 이러한 메모리는 전통적인 1T/1C 메모리셀 보다 셀크기가 작다.
Widjaja 와 Or-Bach 은 전기적 부유바디효과를 도입하여 각 메모리셀에서 적어도 한 개 이상의 안정된 상태를 갖을 수 있는 쌍안정 SRAM 셀을 기술하였다. (예를 들면 미국 특허번호 2010/00246284의 ‘Semiconductor Memory Having Floating Body Transistor and Method of Operating’ 과 미국 특허번호2010/0034041 의 ‘Method of Operating Semiconductor Memory Device with Floating Body Transistor Using Silicon Controlled Rectifier Principle’) 이러한 쌍안정성은 누설전하와 재결합 전하를 보상할 수 있는 충돌이온화와 정공을 생성할 수 있도록 백바이어스를 인가하기 때문에 이루어 진다.
메모리셀들의 가로와 세로로 배치된 메모리 어레이에서는, 특정 셀의 메모리 동작 수행이 주변의 셀의 메모리 상태에 영향을 줄 수있는데 이러한 현상을 디스터브라고 한다. 메모리셀의 디스터브 현상을 개선하려는 노력이 계속 되고 있다. 두 개의 트랜지스터로 이루어진 메모리셀은 (“Capacitorless Twin-Transistor Random Access Memory (TTRAM) on SOI”, F. Morishita et al, Custom Integrated Circuits Conference, 2005, pp. 435-438, “A configurable enhanced TTRAM macro for system-level power management unified memory”, F. Morishita et al., Solid-State Circuits, IEEE Journal of, vol. 42 no. 4 (2007), pp. 853-861, “A high-density scalable twin transistor RAM (TTRAM) with verify control for SOI platform memory IPs”, K. Arimoto et al., Solid-State Circuits, IEEE Journal of, vol. 42, no. 11 (2007), pp. 2611-2619, and “A Scalable ET2RAM (SETRAM) with Verify Control for SoC Platform Memory IP on SOI”, K. Arimoto et al. pp. 429-432, Custom Integrated Circuits Conference, 2006) 디스터브 현상을 개선 할 수 있다.
본 발명은 액세스 트랜지스터를 도입 함으로써 메모리셀 동작 중의 디스터브 현상을 억제하는 방법을 제공한다.
본 발명의 일 실시예에 따른 메모리셀은 쌍안정 부유바디 트랜지스터; 액세스 트랜지스터로 구성된 반도체 메모리셀을 포함한다. 쌍안정 상태를 갖는 부유바디트랜지스터와 액세스트랜지스터는 전기적으로 직렬연결되어 있다.
여기서 상기 액세스 소자는 MOS 트랜지스터로 구성될 수도 있다.
여기서 상기 액세스 소자는 바이폴라 트랜지스터로 구성될 수도 있다.
여기서 상기 액세스 트랜지스터는 쌍안정 부유바디 트랜지스터와 동일한 전도성 타입으로 구성될 수도 있다.
여기서 상기 액세스 트랜지스터는 쌍안정 부유바디 트랜지스터와 상이한 전도성 타입으로 구성될 수도 있다.
여기서 상기 쌍안정 부유바디 트랜지스터는 매몰 우물 영역을 포함한다.
여기서 상기 쌍안정 부유바디 트랜지스터는 여러 개의 포트를 갖는 부유바디트랜지스터를 갖고 액세스 트랜지스터는 여러 개의 액세스 트랜지스터 들로 구성된다.
여기서 상기 쌍안정 부유바디 트랜지스터는 이중포트 부유바디 트랜지스터와 두개의 액세스 트랜지스터로 구성된다.
본 발명의 일 실시예에 따른 메모리셀은 첫번째 바디로 구성된 첫번째 트랜지스터; 두번째 바디로 구성된 두번째 트랜지스터; 첫번째와 두번째 바디를 모두 포함하는 기판; 기판과첫번째 바디와 두번째 바디 중 적어도 어느 하나 사이에 존재하는 매몰 층; 첫번째 바디 내부에 존재하는 첫번째 소스 영역; 첫번째 바디 내부에 존재하면서 첫번째 소스 영역과 접촉하지 않는 첫번째 드레인 영역; 첫번째 바디 상에 형성된 첫번째 게이트 절연막; 첫번째 바디와 두번째 바디를 절연하는 절연층; 두번째 바디 내부에 존재하는 두번째 소스영역; 두번째 바디 내부에 존재하면서 두번째 소스 영역과 접촉하지 않는 두번째 드레인 영역; 두번째 바디 상에 형성된 두번째 게이트 절연막 으로 구성된다.
여기서 상기 메모리셀의 첫번째 게이트는 첫번째 소스 영역과 첫번째 드레인 영역 사이에 위치하고, 두번째 게이트는 두번째 소스 영역과 두번째 드레인 영역 사이에 위치한다.
여기서 상기 메모리셀의 첫번째 트랜지스터의 첫번째 트랜지스터는 부유 바디 트랜지스터이고 두번째 트랜지스터는 액세스 트랜지스터로 구성된다.
여기서 상기 메모리셀의 첫번째 바디는 부유 바디이고 두번째 바디는 기반과 전기적으로 접촉하고 있는 우물 영역이다.
여기서 상기 메모리셀의 첫번째 드레인 영역은 두번째 소스 영역과 전기적으로 연결된다.
여기서 상기 메모리셀의 첫번째 바디는 n형이나 p형중 어느 하나로 이루어진 첫번째 전도형으로 구성되고,두번째 바디는 첫번째 전도형으로 구성되고, 첫번째와 두번째 소스 영역과 첫번째와 두번째 드레인 영역은 각각 두번째 전도형으로 구성된다. 여기서 첫번째 전도형과 두번째 전도형은 서로 다르다.
여기서 상기 메모리셀의 첫번째 바디는 부유 바디이고 두번째 바디는 매몰층과 전기적으로 연결된 웰 영역이다. 여기서 첫번째 바디는 n형이나 p형중 어느하나로 이루어진 첫번째 전도형으로 구성되고, 두번째 바디는 두번째 전도형으로 구성된다. 여기서 첫번째 전도형과 두번째 전도형은 서로 다르다.
여기서 상기 메모리셀은 레퍼런스 셀을 포함한다. 레퍼런스 셀은 첫번째 바디내부에서 첫번째 소스 영역과 첫번째 드레인 영역과 떨어져 있는 센스라인 영역으로 구성된다. 상기 첫번쩨 바디는n형이나 p형중 어느하나로 이루어진 첫번째 전도형으로 구성되고, 센스라인 영역은 첫번째 전도형으로 구성된다.
여기서 상기 메모리셀의 첫번째 드레인 영역은 전기적으로 두번째 게이트에 연결되어 있다.
여기서 상기 메모리셀의 첫번째 트랜지스터는 부유 바디 트랜지스터이고 두번째 트랜지스터도 부유 바디 트랜지스터로 구성된다.
여기서 상기 메모리셀의 첫번째와 두번째 부유 바디 트랜지스터는 서로 반대 극성의 전하를 저장하도록 구성된다.
여기서 상기 메모리셀의 첫번째 바디와 두번째 바디 중 어느 하나는 쌍극성 부유 바디로 구성된다.
본 발명의 일 실시예에 따른 메모리셀은 부유 바디를 갖는 첫번째 트랜지스터; 매몰층에 전압 인가로 메모리셀의 상태를 유지하도록 부유 바디 아래 위치한 매몰층; 첫번째 트랜지스터 직렬로 연결된 두번째 트랜지스터로 구성된다.
본 발명의 일 실시예에 따른 메모리셀은 쌍안정 부유바디 트랜지스터와 플로팅 게이트 트랜지스터를 포함한다.
본 발명의 일 실시예에 따른 메모리셀은 첫번째 쌍안정 부유바디 트랜지스터; 두번째 쌍안정 부유바디 트랜지스터로 구성된다. 첫번째와 두번째 부유바디 트랜지스터는 서로 반대극성의 전하를 저장하도록 구성된다.
본 발명의 일 실시예에 따른 쌍안정 부유바디 트랜지스터와 액세스 트랜지스터로 이루어진 메모리셀의 동작은 액세스 트랜지스터에 전압을 가해 액세스 트랜지스터를 켜고, 액세스 트랜지스터의 활성화 시킴으로써 메모리셀을 선택한다.
여기서 상기 메모리셀의 동작은 부유바디 트랜지스터의 상태를 전류를 통해 감지하는 읽기 동작을 포함한다.
여기서 상기 메모리셀의 동작은 액세스 트랜지스터에 연결된 비트라인 터미널에 양전압을 가해 액세스 트랜지스터의 양전압이 부유바디 트랜지스터의 드레인 영역에 전달되는 논리-1 쓰기 동작을 포함한다.
여기서 상기 논리-1 쓰기 동작은 충돌이온화를 통해 정공 생성을 최대화 할 수 있도록 부유바디 트랜지스터에 전압을 인가하는 것을 포함한다.
여기서 상기 메모리셀의 동작은 액세스 트랜지스터의 소스 영역이 부유상태가 되도록 액세스 트랜지스터에 전압을 인가하고 부유바디 트랜지스터의 부유바디 포텐셜이 커패시티브 커플링에 의해 증가할 수 있도록 하는 것을 포함한다.
여기서 상기 메모리셀의 동작은 액세스 트랜지스터에 연결된 비트라인을 통해 음전압이 부유바디 트랜지스터의 드레인에 전달될 수 있도록 액세스 트랜지스터에 음전압을 인가하는 논리-0 쓰기 동작을 포함한다.
여기서 상기 메모리셀의 동작은 active low 읽기동작을 포함한다.
여기서 상기 메모리셀의 동작은 active low 논리-1 쓰기동작을 포함한다.
여기서 상기 메모리셀의 읽기동작은 액세스 트랜지스터를 켜기 위한 전압 0V를 인가하여 메모리셀에 흐르는 전류를 통해 부유바디 트랜지스터의 상태를 감지하는 것을 포함한다.
여기서 상기 메모리셀의 논리-1 쓰기 동작은 액세스 트랜지스터의 워드라인에 0V 를 인가하여 band-to-band 터널링을 통해 수행되는것을 포함한다.
여기서 상기 메모리셀의 논리-1쓰기 동작은 액세스 트랜지스터의 워드라인에 0V 를 인가하여 충돌이온화를 통해 수행되는 것을 포함한다.
여기서 상기 메모리셀의 논리-1쓰기 동작은 액세스 트랜지스터에 양전압을 인가하여 액세스 트랜지스터의 소스 영역을 부유상태로 만들고 부유바디 트랜지스터의 부유바디 포텐셜이 커패시티브 커플링에 의해 증가할 수 있도록 하는 것을 포함한다.
여기서 상기 메모리셀의 논리-0 쓰기 동작은 액세스 트랜지스터의 워드라인 에 양전압을 인가하여 수행되는 것을 포함한다.
여기서 상기 메모리셀의 논리-0 쓰기 동작은 부유바디 트랜지스터의 드레인 영역에 인가되는 음전압 보다 더 큰 음의 전압을 액세스 트랜지스터의 워드라인 터미널에 인가하여 수행되는 것을 포함한다.
이상에서 본 말병의 특징은 본 발명이 속하는 기술 분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다.
도 1a는 본 발명의 바람직한 실시 예에 따른 액세스 트랜지스터와 메모리 트랜지스터가 직렬로 연결된 메모리셀의 도면이다
도 1b 본 발명의 바람직한 실시 예에 따른 쌍안정 부유바디 트랜지스터를 메모리소자로 사용한 도 1a의 등가 회로를 나타내는 도면이다.
도 2a는 본 발명의 바람직한 실시 예에 따른 메모리셀의 도면이다.
도 2b는 본 발명의 또다른 바람직한 실시 예에 따른 부유바디 트랜지스터의 드레인 영역과 액세스 트랜지스터의 소스 영역이 전도성 물질로 연결된 메모리셀의 도면이다.
도 2c는 본 발명의 바람직한 실시 예에 따른 메모리셀의 도면이다.
도 3a는 본 발명의 바람직한 실시 예에 따른 도 2a 와 2b 메모리셀 일부의 등가회로 도면이다.
도 3b는 본 발명의 바람직한 실시 예에 따른 도 2a와 2b의 소스영역, 부유바디 영역, 드레인 영역이 형성하는 바이폴라 소자의 등가회로 도면이다.
도 4a는 본 발명의 또다른 실시예에 따른 메모리셀 도면이다.
도 4b는 본 발명의 일 실시예에 따른 도 4a의 바이폴라 트랜지스터가 액세스 소자로 사용되는 메모리셀 도면이다.
도 5는 본 발명의 일 실시예에 따른 도 3a-3b 의 복수개의 셀이 연결된 메모리셀 어레이 도면이다.
도 6은 본 발명의 또 다른 실시예에 따른 도 3a-3b 의 복수개의 셀이 연결된 메모리셀 어레이 도면이다.
도 7은 본 발명의 일 실시예에 따른 메모리셀의 유지동작을 나타내는 도면이다.
도 8은 도 7의 메모리 어레이의 터미널에 인가된 전압의 한 예를 나타내는 도면이다.
도 9a는 본 발명의 일 실시예에 따른 메모리셀의 부유바디 영역에 양전하가 저장되어 있고 매몰우물 영역에 양전압이 인가된 상태의 바이폴라 소자의 에너지밴드다이아그램을 나타낸 도면이다.
도 9b는 본 발명의 일 실시예에 따른 메모리셀의 부유바디 영역이 중성화 되어 있고 매몰우물 영역에 양전압이 인가된 상태의 바이폴라 소자의 에너지밴드다이아그램을 나타낸 도면이다.
도 9c는 본 발명의 일 실시예에 따른 메모리 소자의 부유바디 영역에 흘러들어가고 흘러들어가는 전류(I)를 부유바디 전압(V)에 따라 나타낸 그래프이다.
도 9d는 본 발명의 일 실시예에 따른 포텐셜에너지표면(PES) 곡선을 나타낸 도면이다.
도 9e는 본 발명의 일 실시예에 따른 메모리셀의 매몰우물 영역에 인가된 전압에 따른 부유바디 영역의 포텐셜을 나타낸 도면이다.
도 10은 본 발명의 또다른 실시예에 따른 메모리셀 유지동작을 나타내는 도면이다.
도 11은 도 10의 메모리 어레이의 터미널에 인가된 전압의 한 예를 나타내는 도면이다.
도 12는 본 발명의 일 실시예에 따른 메모리 어레이의 읽기 동작을 나타내는 도면이다.
도 13은 메모리 어레이의 읽기 동작 시 터미널에 인가된 전압의 한 예를 나타내는 도면이다.
도 14는 본 발명의 일 실시예에 따른 메모리 어레이의 논리-1 쓰기 동작을 나타내는 도면이다.
도 15은 메모리 어레이의 논리-1 쓰기 동작 시 터미널에 인가된 전압의 한 예를 나타내는 도면이다.
도 16은 본 발명의 또다른 실시 예에 따른 메모리 어레이의 논리-1 쓰기 동작을 나타내는 도면이다.
도 17은 본 발명의 또다른 실시 예에 따른 메모리 어레이의 논리-1 쓰기 동작 시 터미널에 인가된 전압의 한 예를 나타내는 도면이다.
도 18은 본 발명의 일 실시 예에 따른 메모리 어레이의 커패시티브 커플링을 통한 논리-1 쓰기동작을 나타내는 도면이다.
도 19는 커패시티브 커플링을 통한 논리-1쓰기 동작시 터미널에 인가된 전압의 한 예를 나타내는 도면이다.
도 20은 본 발명의 일 실시예에 따른 메모리 어레이의 논리-0 쓰기 동작을 나타내는 도면이다.
도 21은 본 발명의 일 실시예에 따른 메모리 어레이의 논리-0 쓰기 동작시 터미널에 인가된 전압의 한 예를 나타내는 도면이다.
도 22은 본 발명의 또다른 실시 예에 따른 메모리 어레이의 논리-0 쓰기 동작을 나타내는 도면이다.
도 23은 본 발명의 또다른 실시 예에 따른 메모리 어레이의 논리-0 쓰기 동작 시 터미널에 인가된 전압의 한 예를 나타내는 도면이다.
도 24는 본 발명의 일 실시예에 따른 메모리 어레이의 active-low 방식의 읽기 동작을 나타내는 도면이다
도 24는 본 발명의 일 실시예에 따른 메모리 어레이의 active-low 방식의 논리-1 쓰기 동작을 나타내는 도면이다
도 26과 27은 본 발명의 일 실시예에 따른 핀형 메모리셀을 나타낸 도면이다.
도 28은 본 발명의 또다른 실시예에 따른 메모리셀 일부의 등가회로를 나타낸 도면이다.
도 29a와 29b는 본 발명의 또다른 실시예에 따른 메모리셀의 단면도을 나타낸 도면이다.
도 30은 도 29a와 29b 메모리셀의 등가회로를 나타낸 도면이다.
도 31은 도 29a-29b 메모리셀의 바이폴라 소자 부분을 나타낸 도면이다.
도 32는 도 29a-29b 의 복수개의 셀이 연결된 메모리셀 어레이 도면이다.
도 33은 본 발명의 일 실시예에 따른 메모리 어레이의 유지동작을 나타낸 도면이다.
도 34는 본 발명의 일 실시예에 따른 메모리 어레이의 또다른 유지 동작을 나타낸 도면이다.
도 35는 본 발명의 일 실시예에 따른 메모리 어레이의 읽기 동작을 나타낸 도면이다.
도 36은 본 발명의 일 실시예에 따른 메모리 어레이의 band-to-band 터널링 현상을 이용한 논리-1쓰기 동작을 나타낸 도면이다.
도 37은 본 발명의 실 실시예에 따른 메모리 어레이의 충돌이온화 현상을 이용한 논리-1 쓰기 동작을 나타낸 도면이다.
도 38은 본 발명의 일 실시예에 따른 메모리 어레이의 커패시티브 커플링 현상을 이용한 논리-1 쓰기 동작을 나타낸 도면이다.
도 39는 본 발명의 일 실시예에 따른 메모리 어레이의 논리-0 쓰기 동작을 나타낸 도면이다.
도 40은 본 발명의 일 실시예에 따른 메모리 어레이의 또다른 논리-0 쓰기 동작을 나타낸 도면이다.
도 41은 본 발명의 일 실시예에 따른 부유바디 메모리셀의 상태를 감지하기 위해 레퍼런스셀을 사용한 메모리셀의 단면을 나타낸 도면이다.
도 42는 도 41에 나타낸 레퍼런스 셀과 도 2a-2c의 복수개의 셀로 이루어진 메모리셀로 구성된 메모리 어레이를 나타낸 도면이다.
도 43a는 본 발명의 또다른 실시예에 따른 레퍼런스 셀을 포함한 메모리셀의 평면도를 나타낸 도면이다.
도 43b와 43c는 각각도 43a를 I-I’ 과 II-II’을 따라 자른 메모리셀의 단면도를 나타낸 도면이다.
도 44는 도 43a-43c 에 나타낸 레퍼런스 셀과 도 2a-2c의 복수개의 셀로 이루어진 메모리셀로 구성된 메모리 어레이를 나타낸 도면이다.
도 45는 본 발명의 일 실시예에 따른 메모리셀의 단면을 나타낸 도면이다.
도 46은 도 45의 복수개의 메모리셀로 구성된메모리 어레이를 나타낸 도면이다.
도 47은 본 발명의 일 실시예에 따른 메모리 어레이의 읽기 동작을 나타낸 도면이다.
도 48은 본 발명의 일 실시예에 따른 메모리 어레이의 band-to-band 터널링 현상을 이용한 논리-1 쓰기 동작을 나타낸 도면이다.
도 49는 본 발명의 일 실시예에 따른 메모리 어레이의 논리-0쓰기 동작을 나타낸 도면이다.
도 50은 본 발명의 일 실시예에 따른 메모리 소자의 단면을 나타낸 도면이다.
도 51은 도 50의 복수개의 메모리셀로 구성된메모리 어레이를 나타낸 도면이다.
도 52는 도 50의 메모리셀의 평면도를 나타낸 도면이다.
도 53은 본 발명의 또다른 실시예에 따른 이중포트 부유바디 트랜지스터와 두개의 액세스 트랜지스터가 연결된 이중포트 메모리셀을 나타낸 도면이다.
본 발명의 메모리 소자 및 방법을 기술하기에 앞서, 본 발명의 기술할 실시 예는 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로 이해해야만 하고, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
특정 값의 범위가 제공되는 곳에서특별히 구술되지 않는 한 특별히 밝혀진 최대값과 최소값 사이의 임의의 값이 포함되는 것으로 이해되어야만 한다. 구술된 특정범위보다 작거나 특정 범위 사이에 있거나 특별히 구술된 어느 다른 값들도 본 발명에 포함된다. 이러한 범위의 최대값과 최소값은 독립적으로 포함되거나 불포함 될 수 있으며 각각 혹은 모든 값의 범위는 또한 본 발명에 포함되거나 불포함 될 수 있다.
본 발명이 속하는 기술 분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시 될 수 있다는 것을 이해할 수 있을 것이다.
본 명세서와 청구항에서 나타낸 단수형 특별히 구술되지 않는 한 복수형 의미를 포함한다. 에를들면 “셀”을 지칭하는 것을 셀들의 의미를 포함하고 “터미널”은 지칭하는 것을 하나 또는 그 이상의 등가 터미널의 의미를 포함한다.
논의된 출판물들은 본 출원문의 출원일보다 앞서 단독으로 공개된 것들로써 제공된다. 여기서 어떤 출판물도 본 발명이 그러한 출판물을 선행 발명의 속성으로써 소급할 권리가 없게끔 자인되도록 구성되지 않는다. 더 나아가 제공된 출판물들의 출판일은 실제 출판일과 다를 수 있고, 독립적으로 확인되어야 한다.
도 1a 은 본 발명의 일 실시예에 따라 메모리 트랜지스터 50M 와 액세스 트랜지스터 50A 가 직렬로 연결된 메모리셀 50 을 나타낸다. 메모리셀 50 은 본 발명에서100, 100B, 102, 104, 100R1, 100R2, 200, 300, 500 등에서 기술 된 구체적인 실시예에 따른 메모리셀을 대표한다. 메모리 트랜지스터 50M 은 메모리셀 50 의 상태를 저장하는 기능을 하고 액세스 트랜지스터 50 A 를 통해 액세스 된다. 액세스 트랜지스터 50A 는 워드라인 터미널 72 과 비트라인 터미널 76 로 연결된다. 이러한 터미널 들은 복수개의 메모리셀 50 이 열과 행으로 연결된 메모리 어레이에서 메모리셀들을 연결한다. 메모리 트랜지스터 50M 과 액세스 트랜지스터 50A 의 직렬 연결 됨으로 인해 동일한 크기의 전류가 각각의 트랜지스터를 통해 흐른다. 그러므로 액세스 트랜지스터 50A는 읽기 동작이나 쓰기 동작 동안 선택되지 않은 메모리셀 50 을 끄거나 비선택 하는데 사용된다 .
도 1b 은 본 발명의 일 실시예에 따른 메모리셀 50 을 나타낸다. 메모리 트랜지스터 50M 은 쌍안정 부유바디 트랜지스터로 구성된다. 예를 들어 미국 특허번호 No. 2010/00246284 to Widjaja et al., titled “Semiconductor Memory Having Floating Body Transistor and Method of Operating” (“Widjaja-1”), 미국 특허번호No. 2010/0034041, “Method of Operating Semiconductor Memory Device with Floating Body Transistor Using Silicon Controlled Rectifier Principle” (“Widjaja-2”), 미국 특허번호 No. 2012/0217549, “Asymmetric Semiconductor Memory Device Having Electrically Floating Body Transistor” (“Widjaja-3”), 미국 특허번호 No. 13/746,523, “Memory Device Having Electrically Floating Body” (“Widjaja-4”) 등이 메모리 트랜지스터 50M 에 해당된다. 액세스 트랜지스터 50A는 MOS (metal-oxide-semiconductor) 트랜지스터로 구성된다.
도 2a은 본 발명의 일 실시예에 따른 메모리셀 100 의 단면을 나타내고 있다. 메모리셀 100 은 전기적 부유 바디를 갖는 트랜지스터 40 과 액세스 트랜지스터 42 등으로 두 개의 트랜지스터로 구성된다. 메모리셀 100 은 예를 들면 p형 전도성과 같은 첫번째 전도성을 갖는 기판 10 을 포함한다. 기판 10 은 주로 실리콘 (Si), 게르마늄 (Ge), 실리콘 게르마늄 (SiGe), 갈륨 비소 (GaAs), 탄소나노튜브 혹은 기타 다른 반도체 물질로 구성된다. 본 발명의 특정 실시 예 에서 기판 10은 반도체 웨이퍼의 벌크 물질이 될 수 있다. 또 다른 실시 예에서 기판 10 은 두번째 전도성 물질로 구성된 반도체 웨이퍼 또는 두번째 전도성 물질로 구성된 우물 내부에 구성된 첫번째 전도성 물질로 구성된 우물이 될 수 있다. 후술하는 부분에서 단순한 기술을 위해 기판 10 은 도 2a 와 같이 반도체 벌크 물질로 그려진다.
부유바디 트랜지스터 40은 n형 전도성과 같은 두번째 전도성 매몰층 영역 30; p형 전도성과 같은 첫번째 전도성 부유바디 영역 24; n형 전도성과 같은 소스 16 와 드레인 18 영역으로 구성된다.
매몰층 30 은 기판 10 상의 이온주입 공정으로 구성될 수 있다. 또한 기판 10 의 표면에서 에피택셜 성장법으로 형성될 수도 있다.
첫번째 전도성 부유바디 영역 24 은 상측으로는 기판표면 14, 측면으로는 소스 영역 16, 드레인 영영 18, 절연층 62, 하측으로는 매몰층 30 으로 막혀있다. 부유바디 영역 24 는 기판 10 의 일부로써 이온주입으로 형성된 매몰층 30 위쪽에 구성될 수 있다. 또한 부유바디 영역 24는 에피택셜 성장법으로 형성될 수도 있다. 매몰층 30 과 부유바디 영역 24 의 형성 방법에 따라 부유바디 영역 24 는 기판 10 과 동일한 도핑타입을 갖거나 서로 다른 도핑타입을 갖을 수 있다.
게이트 60 은 소스영역 16 과 드레인 영역 18 사이, 부유바디 영역 24 상부에 위치한다. 게이트 60 은 부유바디 영역 24 와 절연층 62 로 절연된다. 절연층 62 는 실리콘 산화막이나 탄탈륨 산화막, 타이타늄 산화막, 지르코늄 산화막, 하프늄 산화막, 알루미늄 산화막가 같은 고유전율 절연막으로 구성될 수 있다. 게이트 60 은 폴리실리콘이나 텅스텐, 탄탈륨, 타이타늄 또는 이들 금속 나이트라이드로 구성될 수 있다.
절연층 26 은 STI (Shallow Trench Isolation) 일 수도 있다. 절연층 26 은 실리콘 산화막이나 어느 다른 절연물질로 이루어질 수 있다. 절연층 26 은 부유바디 트랜지스터 40 가 인접하고 있는 부유바디 트랜지스터 40 와 액세스 트랜지스터 42 를 절연시킨다. 절연층 26 의 하부는 매몰층 30 내부에 위치하고 도 2a에 보이는 것과 같이 매몰층 30 이 연속이 될 수 있다. 또한 절연층 26 의 하부는 도 2c 에 보이는 것과 같이 매몰층 30 보다 더 아래 위치할 수 있다. 이때 절연층 26 보다 더 얕은 깊이의 절연층 28 이 필요하여 매몰층 30은 도 2c 에 보이는 단면의 수직 방향으로 연속이 될 수 있다. 단순한 기술을 위하여 후술하는 모든 메모리셀 100 은 매몰층 30 이 모든 방향으로 연속인것만을 보인다.
액세스 트랜지스터 42 는 p형 같은 첫번째 전도성을 갖는 우물 영역 12, n형과 같은 두번째 전도성을 갖는 소스 영역 20 과 드레인 영역 22 으로 구성된다. 첫번째 전도성을 갖는 우물 영역 12 는 기판 10 과 전기적으로 연결되어 있어 부유되지 않는다. 게이트 64 은 소스영역 20 과 드레인 영역 22 사이, 우물 영역 12 상부에 위치한다. 게이트 64 은 우물영역 12 과 절연층 66 으로 절연된다. 절연층 66 는 실리콘 산화막이나 탄탈륨 산화막, 타이타늄 산화막, 지르코늄 산화막, 하프늄 산화막, 알루미늄 산화막가 같은 고유전율 절연막으로 구성될 수 있다. 게이트 64 는 폴리실리콘이나 텅스텐, 탄탈륨, 타이타늄 또는 이들 금속 나이트라이드로 구성될 수 있다.
부유바디 트랜지스터 40 의 드레인 영역 18 은 액세스 트랜지스터 42 의 소스 영역과 전도성 물질 94 로 연결된다. 전도성 물질 90 은 부유바디 트랜지스터 40 의 소스라인 터미널 74 와 연결한다. 전도성 물질 92 는 액세스 트랜지스터 42 의 드레인 영역을 비트라인 터미널 76 과 연결한다. 전도성 물질 90, 92, 94 는 텅스텐이나 금속 실리사이드로 구성될 수 있다.
메모리셀 100 은 소스라인 터미널 74, 비트라인 터미널 76 뿐만 아니라 부유바디 트랜지스터 40 의 게이트 60 과 전기적으로 연결된 워드라인1 터미널 70 과 액세스 트랜지스터 64 의 게이트 64 와 전기적으로 연결된 워드라인2 터미널 78, 부유바디 트랜지스터 40 의 매몰우물층 30 과 전기적으로 연결된 매몰우물층 터미널 78, 기판영역 10 과 전기적으로 연결된 기판터미널 80 을 포함한다.
도 2b 에 예시된 또 다른 실시 예 에서, 부유바디 트랜지스터 40 의 드레인 영역18 과 액세스 트랜지스터 42 의 소스 영역 20 은 각각 독립적인 전도성 물질 94a 와 94b 를 통해 알루미늄이나 구리와 같은 또다른 금속 물질로 연결될 수 있다.
도 3a는 소스영역 16, 드레인 영역 18, 게이트 60 으로 구성된 부유바디 트랜지스터 40 와 소스영역 20, 드레인 영역 22, 게이트 64 가 직렬로 연결된 메모리셀 100 의 등가회로를 예시하고 있다. 부유바디 트랜지스터 40 은 매몰우물층 30, 부유바디영역 24, 소스 영역 16 으로 형성된 바이폴라 트랜지스터 44 와 매몰우물층 30, 부유바디영역 24, 드레인 영역 18 으로 형성된 바이폴라 트랜지스터 46 을 내재하고 있다.
유바디 트랜지스터 40 은 또한 소스영역 16, 부유바디영역 24, 드레인 영역 18 으로 형성된 바이폴라 트랜지스터 48 을 내재하고 있다. 도면의 단순화하여 보이기 위해 바이폴라 트랜지스터 48 은 도 3b 에 따로 나타내었다.
도 4a 는 본 발명의 또 다른 실시예에 따른 메모리셀 50을 나타내고 있다. 메모리 트랜지스터 50M 은 쌍안정 부유바디 트랜지스터로 구성되고, 액세스 트랜지스터 50A 는 바이폴라 트랜지스터로 구성된다.
도 4b는 도 4a에 나타낸 메모리셀 50 의 한 가지 예시로써 메모리셀 100B 의 단면도를 나타내고 있다. 메모리셀 100B 에서, 메모리셀 100B 의 메모리정보는 부유바디 트랜지스터 40 (도 4a의 메모리 트랜지스터 50M에 해당) 에 저장되고, 바이폴라 트랜지스터 42B (도 4a의 액세스 트랜지스터 50A에 해당) 는 액세스 트랜지스터로 작동한다. 바이폴라 트랜지스터 42B 는 도 1a 의 일반적으로 대표되는 액세스 트랜지스터 50A의 구체적 실시예 이며 소스영역 20, 우물영역 12, 드레인 영역 22로 구성된어 메모리셀 100B의 액세스 소자로써 작동한다. 워드라인2 터미널 72와 연결되는 게이트 64 는 우물영역 12 과 전기적으로 절연되지 않고, 바이폴라 트랜지스터 42B 의 베이스로 작동한다.
도 3a-3b 는 복수개의 메모리셀들 100 로 구성된 메모리 어레이를 나타낸다. 단순한 기술을 위해 후술에서는 MOS 트랜지스터가 액세스 소자 50A 의 일 예로 사용된다. 하지만 바이폴라 트랜지스터를 액세스 소자로 사용하는 메모리셀 50 의 작동방식도 동일한 원칙에 의해 이해될 수 있어야만 한다.
도 5는 복수개의 메모리셀들 100 이 열과 행으로 연결된 메모리 어레이 120 을 나타내고 있다. 메모리 어레이 120 내의 네가지 메모리셀 100 의 예시로써 100a, 100b, 100c, 100d 를 나타내어 지고 있다. 모두는 아니지만 대부분의 경우 메모리 어레이 120 을 포함하는 도면에서 대표적 메모리셀 100a 는 선택된 메모리셀을 대표하고, 대표적 메모리셀 100b 는 대표적 메모리셀 100a 와 동일한 행으로 연결되나 선택되지 않은 메모리셀을 대표하고, 대표적 메모리셀 100c 는 선택된 메모리셀 100a 와 동일한 열로 연결되나 선택되지 않은 메모리셀을 대표하고, 대표적 메모리셀 100d 는 선택된 메모리셀 100a 과 열과 행 모두 연결되지 않은 메모리셀을 대표한다.
도 5 는 워드라인1 터미널들70a-70n, 워드라인2 터미널들 72a-72n, 소스라인 터미널들 74a-74n, 매몰우물층 터미널들 78a-78n, 기판 터미널들 80a-80n 비트라인 터미널들 76a-76p 를 나타내고 있다. 각각의 워드라인1, 워드라인2, 소스라인, 매몰우물층 터미널들은 메모리셀 100의 단일 행과 관련되고, 비트라인 터미널들은 메모리셀 100의 단일 열과 관련된다.
당해 업에 종사하는 사람들은 메모리 어레이 120 의 다양한 구성과 레이아웃이 가능하다는 것을 쉽게 인시할 수 있을 것이다. 예를들어 메모리 어레이 120 의 한 세그먼트 또는 메모리 어레이 120 전체에서 한개의 공통 기판터미널 80 이 사용될 수 있다. 다른 터미널들도 메모리 어레이 120 주변이나 메모리 서브어레이 주변에 존재하는 워드 디코더나 열 디코더, 세그먼트 소자, 감지 증폭기, 쓰기 증폭기 등을 통해 분할되거나 버퍼로 연결될 수 있다. 따라서 본 실시예의 특징, 설계, 옵션등은 다양한 방식으로 구술될 수 있다.
도 6은 본 발명의 일 실시예에 따른 한 메모리셀 100 의 소스라인 터미널 74 과 연결된 소스 영역 16 이 인접한 메모리셀 100 의 소스라인 터미널과 연결된 74 소스 영역 16 과 인접하고 있고, 한 메모리셀 100 의 비트라인 터미널 76과 연결된 드레인 영역 22 이 또 다른 메모리셀 100 의 비트라인 터미널 76과 연결된 드레인 영역 22 과 인접하여 거울대칭 구조를 이루고 있는 메모리 어레이 122 를 나타내고 있다.
메모리셀 100 에서 유지, 읽기, 논리-0 쓰기, 논리-1 쓰기와 같은 다양한 동작이 이루어질 수 있다.
도 7과 도 8을 메모리 어레이 120 과 선택된 메모리셀 100 에서 유지동작이 수행되는 것을 나타내고 있다. 유지동작은 매몰우물층 터미널 78 에 양전압, 부유바디 트랜지스터 40 와 액세스 트랜지스터 42의 채널을 끄기 위해 워드라인1 70 과 워드라인 2 72 터미널에 0 이나 음전압, 소스라인 터미널 74 , 기판 터미널 80, 비트라인 터미널 76 에 0 전압을 인가하여 이루어진다. 메모리셀 100 의 메모리 상태를 유지하기 위해 해당 부유바디 트랜지스터 40 의 부유바디 영역 24에 저장된 전하상태를 지속시키 위한 양전압이 매몰우물층 터미널 78 에 연결된 매몰우물층 30 에 인가된다.
메모리셀 100 의 유지동작 일 실시예에 따른 바이어스 조건은 워드라인1 터미널 70, 워드라인2 터미널 72, 소스라인 터미널 74, 비트라인 터미널 76, 기판 터미널 80 에 0V, 매몰우물층 터미널 78 에 +1.2V가 인가된다. 또 다른 실시예에서는 설계자의 선택에 따라 다양한 터미널 전압이 인가될 수 있고 상기 예시하는 전압으로 제한되지는 않는다.
도 3에 나타낸 메모리셀 100 의 등가회로로 부터 메모리셀 100 의 부유바디 트랜지스터 40에 내재하는 바이폴라 트랜지스터 44 와 46 이 존재함을 알 수 있다. 내재하는 바이폴라 트랜지스터 44 의 에너지밴드 다이아그램을 도 9a - 9b 에 나타내었다.
도 9a는 매몰층 30에 양전압이 인가되고 부유바디 영역 24 에 양전하가 충전되었을 때의 바이폴라 트랜지스터 44 의 에너지밴드 다이아그램을 나타낸다. 바이폴라 트랜지스터 44 의 에너지밴드 다이아그램은 도 9a 에서 소스 영역 16 이 드레인 영역 18 로 대체된 것을 제하고 동일하다. 도 9a 에서 점선은 바이폴라 트랜지스터 44 의 다양한 영역에서 페르미 준위를 나타낸다. 페르미 준위는 가전대의 최상부를 나타내는 실선 27 과 전도대의 최하부를 나타내는 실선 29 로 구성되는 밴드갭 내부에 존재한다. 논리1 상태에 해당하는 부유바디 24 에 양전하가 충전된 경우 양전하가 전자의 에너지 장벽을 낮추어 전자가 베이스 영역으로 흘러들어가게 하여 바이폴라 트랜지스터 44 와 46 가 켜지게 된다. 일단 전자가 부유바디 영역 24 에 주입되면 전자는 매몰우물층 30 에 인가된 양전압에 의해 매몰우물층 30을 통해 매몰우물층 터미널 78 로 흘러들어간다. 매몰우물층 30 에 인가된 양전압에 의해 전자는 가속되어 충돌이온화 매커니즘에 의해 전자-정공쌍을 형성한다. 형성된 열전자는 매몰우물층 터미널 78 로 흘러 나가고 형성된 열정공은 부유바디 영역 24 으로 흘러 들어간다.
Figure 112014087525972-pct00001
이 만족할 때 - 여기서 β는 바이폴라 트랜지스터 44 또는 46 의 순방향 공통이미터의 전류 전류 이득이고, M은 충돌이온화 상수 - 부유바디 영역 24 로 주입된 정공은 부유바디 영역 24 와 소스 영역 16 또는 드레인 영역 18 이 형성하는 순방향 p-n 접합 전류와 정공 재결합에 의한 손실을 보상한다. 이러한 순방향 피드백의 결과로써 매몰우물층 터미널 78 을 통해 매몰우물층 22 에 양전압이 인가되는 동안 바이폴라 트랜지스터 44 와 46은 항상 켜지고 부유바디 영영에 양전하가 저장되어 있게 된다.
β × (M - 1) = 1 을 만족할 때 정공 전류는 바이폴라 트랜지스터의 베이스 영역으로주입되고 역베이스전류 영역으로 일컫어진다. 역베이스전류는 “A New Static Memory Cell Based on Reverse Base Current (RBC) Effect of Bipolar Transistor”, K. Sakui et al., pp. 44-47, International Electron Devices Meeting, 1988 (“Sakui-1”), “A New Static Memory Cell Based on the Reverse Base Current Effect of Bipolar Transistors”, K. Sakui et al., pp. 1215-1217, IEEE Transactions on Electron Devices, vol. 36, no. 6, June 1989 (“Sakui-2”), “On Bistable Behavior and Open-Base Breakdown of Bipolar Transistors in the Avalanche Regime - Modeling and Applications”, M. Reisch, pp. 1398-1409, IEEE Transactions on Electron Devices, vol. 39, no. 6, June 1992 (“Reisch”) 의 예에서 찾아볼 수 있다.
역베이스전류의 래치 현상은“Bistable resistor (Biristor) - Gateless Silicon Nanowire Memory”, J.-W. Han and Y.-K. Choi, pp. 171-172, 2010 Symposium on VLSI Technology, Digest of Technical Papers, 2010 의 바이리스터 예 에서 볼 수 있다. 두단자 바이리스터 소자의 메모리 응용에서 데이타 유지 시간은 200msec 로써 리프레시 동작이 필요하다. 반면 본 발명의 메모리셀 100 에서 데이타 상태는 수직방향으로 내재하는 바이폴라 트랜지스터 44와 46 에 의해 유지되면서 나머지 다른 동작들은 수평형 바이폴라 트랜지스터 48 과 MOS 트랜지스터 40 에 제어된다. 따라서 데이타 유지 동작은 메모리셀 100 액세스에 방해를 하지 않는다.
논리0 에 해당하는 부유바디 24 가 중성전하가 저장되어 있거나 부유바디 24의 전위가 소스 영역 16 에 인가된 0V 와 같을 때 바이폴라 트랜지스터 44 와 46 에 전류가 흐르지 않는다. 바이폴라 트랜지스터 44 와 46 은 꺼진 상태를 유지하고 충동이온화 과정이 발생하지 않는다. 결과적으로 논리0 의 메모리셀은 논리 0 상태를 유지한다.
도 9b 는 매몰층 30에 양전압이 인가되고 부유바디 영역 24 에 중성 전하가 충전되었을 때의 바이폴라 트랜지스터 44 의 에너지밴드 다이아그램을 나타낸다. 부유바디 영역 24와 소스 영역 16의 전위가 동일하기 때문에 페르미 준위는 일정하고 소스 영역 16과 부유바디 영역 24 사이에 에너지 장벽이 존재한다. 실선 23은 레퍼런스 목적으로 소스라인 영역 16 과 부유바디 영역 24 사이의 에너지 장벽을 나타낸다. 이 에너지 장벽은 전자가 소스라인 터미널 74 에 연결된 소스 영역 16 에서 부유 바디 영역 24 로 흘러가는 것을 방지한다. 따라서 바이폴라 트랜지스터 44 는 꺼진 상태를 유지한다.
다른 부유바디 효과를 이용한 메모리에서 메모리 상태 읽기 동작 수행 없이 수행되는 자동리프레시 방법이 “Autonomous Refresh of Floating Body Cell (FBC)”, Ohsawa et al., pp. 801-804, International Electron Device Meeting, 2008 (“Ohsawa”), US 7,170,807 “Data Storage Device and Refreshing Method for Use with Such Device”, Fazan et al. (“Fazan”) 에 보고되었다. Ohsawa 와 Fazan 의 기술은 주기적으로 게이트와 드레인에 펄스 전압을 인가함으로써 수행된다. 하지만 자동리프레시가 수행되는 기간 동안 메모리의 액세스가 제한된다. 본 발명의 메모리셀 100은 수직형 바이폴라 트랜지스터 44와 46에 의해 한개 이상의 안정된 상태가 유지되기 되고, 메모리셀 100의 읽기와 쓰기 동작은 수평형 바이폴라 트랜지스터 48 과 MOS 트랜지스터 40 에 의해 동작된다. 따라서 데이타 유지 동작은 메모리셀 100 의 액세스를 제한하지 않는다.
도 7 에 기술된 유지 동작은 개별 메모리셀을 선택하지 않는대신 매몰우물층 터미널 78a-78n 에 연결된 선택된 행의 모든 셀이 선택되고, 개별 행, 다중 행, 또는 모든 행이 선택될 수 있다.
도 9c는 부유바디 24 전압에 따른 부유바디 24로 흘러 들어오고 나가는 순전류을 나타내는 그래프 이다. 음의 전류는 부유바디 영역 24 으로 흘러들어가는 순전류를 나타내고, 양의 전류는 부유바디 영역 24 으로부터 흘러나가는 순전류를 나타낸다. 도 9c의 0V 와 VFB0 사이의 낮은 값의 부유바디 24 전위에서 순전류는 부유바디 영역 24 와 매몰우물영역의p-n 다이오드 역방향 바이어스에 의한 결과로 부유바디 영역 24 으로 흘러 들어간다. 부유바디 24 전위가 VFB0 와 VTS 사이일 때는 순전류의 방향이 바뀌어 순전류가 부유바디 24 로부터 흘러 나온다. 이것은 부유바디 24의 전위가 점점 커짐에 따라 부유바디 영역 24 과 매몰우물영역의p-n 다이오드 순방향 바이어스에 의한 결과이다. 결과적으로 만약 부유바디 24의 전위가 VTS 보다 작을 경우 정상상태에서 부유바디 24의 전위는 VFB0 에 수렴한다. 만약 부유바디 24 전위가 VTS 보다 클 때 순전류의 방향이 바뀌어 순전류가 부유바디 24로 흘러 들어간다. 이것은 부유바디 24 영역으로 흘러들어가는 베이스 전류가 p-n 다이오드의 순방향 전류보다 커지기 때문이다. 부유바디 24 전위가 VFB1 보다 클 때, 순전류는 부유바디 24 로 부터 흘러 나온다. 이것은 다시 p-n 다이오드의 순방향 전류가 바이폴라 트랜지스터 44와 46 의 베이스 전류보다 커지기 때문이다.
부유바디 메모리셀의 유지 동작은두 개의 안정된 상태를 나타낸다. 논리0상태와 논리1 상태는 에너지 장벽에 의해 분리되고 각각의 전위는 VFB0, VFB1, VTS로 대표된다. 도 9d는 메모리셀 100의 매몰우물층 터미널 78에 전압을 가한 결과로 발생되는 두개의 안정된 상태를 나타내는 또다른 표현으로써 포텐셜표면 곡선을 나타내는 도면이다.
전류의 방향이 바뀌는 부유바디 24 전위값, VFB0, VFB1, VTS, 는 매몰우물층 터미널 78에 인가된 전압에 의해 변할 수 있다. 또한 이들 값은 온도 의존성을 갖는다.
유지/대기 동작은 또한 부유바디 영역 24 에 저장될 수 있는 전하량이 증가함에 따라 더 큰 메모리 윈도우를 갖을 수 있다. 유지/대기 동작이 없을 때 부유바디 24 에 저장될 수 있는 최대 전위값은 플랜밴드 전압 VFB 보다 더 큰 부유바디 전압이 인가되면 소스영역 16과 드레인 영역 18의 다이오드 전류가 지수적으로 증가하기 때문에 플랫밴드 전압 VFB 로 제한된다. 하지만 매몰우물층 터미널 78 에 양전압을 인가하게 되면 바이폴라 트랜지스터의 작동으로 정공 전류가 우뷰다비 영역 24로 흘러들어가고 부유바디 24 영역과 소스영역 16 및 드레인 영역 18 사이의 접합전류를 보상한다. 결과적으로 부유바디 24 에 저장될 수 있는 최대 전위값은 도 9e 에 나타낸것 처럼 매몰우물층 터미널 78에 양전압을 인가함에 따라 증가한다. 부유바디 24 에 저장될 수 있는 최대 전위값의 증가는 큰 메모리 윈도우를 초래한다.
Ranica-1, Ranica-2, Villaret, and Pulicani 에 의한 부유바디 DRAM 소자는 논리0에 해당하는 한개의 안정된 상태만을 갖는다. Villaret 는 내재하는 바이폴라 트랜지스터가 부유바디 영역에 저장된 정공을 재결합 시킬 전자를 추출해 내어 논리1 상태의 유지시간을 향상시킨다고 기술하고 있다. 하지만 부유바디 영역의 전하 누설과 재결합을 보상할 정공주입과정이 없기 때문에 여전히 한개의 안정된 상태만을 갖는다.
도 10과 11은 또다른 유지 동작을 나타내는 메모리 어레이 120와 선택된 메모리셀 100 을 각각 타나낸다. 유지 동작은 기판 터미널 80에 양전압, 부유바디 트랜지스터 40 과 액세스 트랜지스터 42 의 채널을 끄기 위해 워드라인1 터미널 70 과 워드라인 2 터미널 72에 0 전압또는 작은 음의 전압, 소스라인 터미널 74 과 비트라인 터미널 76 에 0 전압, 매몰우물층 터미널 78을 부유상태로 인가한다. 이러한 조건에서 메모리셀 100이 부유바디 영역 24에 양전하가 저장된 논리 1상타애 있다면 기판 10, 매몰우물층 30, 부유바디 영역 24이 형성하는 내재하는 실리콘 제어 정류기 (SCR)가 켜지게 되고 부유바디 영역 24의 양전하를 유지한다. 논리0 상태의 메모리셀은 부유바디 24의 전압이 실리콘 제어 정류기를 켤 만큼 양접압이 형성되지 않기 때문에 논리0 상태가 유지된다. 유지 동작에서 모든 메모리셀 100은 공통 기판터미널에 연결되어있어 각각의 데이타 상태를 정교하게 유지시킬 것이다.
한 실시 예에서 유지 동작에 다음과 같은 전압이 사용될 수 있다. 워드라인 1 터미널70, 워드라인 2 터미널, 소스라인 터미널 74, 비트라인 터미널 76에 0V을 인가하고, 기판 터미널 80 에 +1.2V을 인가하고, 매몰우물층 터미널 78 은 부유상태로 유지한다. 또 다른 실시예에서 인가 전압은 설계자의 선택에 따라 메모리셀 100의 터미널들에 다른 값이 인가될 수있으며 실시예의 전압으로 제한되지 않는다. 또한 매몰우물층 터미널 78 은 메모리 어레이 120 에서 제거되고 매몰우물층 영역 30을 부유상태로 유지할 수도 있다.
도 7과 8에서 보인것과 같이 매몰우물층 터미널 78 이나 도 10과 11에서 보인것과 같이 기판 터미널 80에 전압을 인가하는 것은 두 개의 안정된 부유바디 24 상태를 나타낸다 (예를 들면 Widjaja-1, Widjaja-2, Widjaja-3, and Widjaja-4 에 설명된 것과 같이). 바이폴라 트랜지스터의 쌍안정 현상은“Bistable Behavior and Open-Base Breakdown of Bipolar Transistors”, M. Reisch, pp. 1398-1409, IEEE Transactions on Electron Devices, vol. 39, no. 6, June 1992 (“Reisch”) 에서 잘 설명되어 있다. Reisch 와 Sakui 는 바이폴라 트랜지스터와 MOS 트랜지스터를 결합한 이중 폴리실리콘 BiCMOS SRAM 셀을 제안하였다. 단 한가지의 안정된 상태를 갖는 커패시터리스 DRAM (예를 들면 “A Capacitor-less 1T-DRAM Cell”, S. Okhonin et al., pp. 85-87, IEEE Electron Device Letters, vol. 23, no. 2, February 2002 (“Okhonin-1”), “Memory Design Using One-Transistor Gain Cell on SOI”, T. Ohsawa et al., pp. 152-153, Tech. Digest, 2002 IEEE International Solid-State Circuits Conference, February 2002 (“Ohsawa-1”), “Further Insight Into the Physics and Modeling of Floating-Body Capacitorless DRAMs”, A. Villaret et al., pp. 2447-2454, IEEE Transactions on Electron Devices, vol. 52, no. 11, November 2005 (“Villaret”), “Scaled 1T-Bulk Devices Built with CMOS 90nm Technology for Low-cost eDRAM Applications”, R. Ranica, et al., pp. 38-41, Tech. Digest, Symposium on VLSI Technology, 2005 (“Ranica”), and “Simulation of Intrinsic Bipolar Transistor Mechanisms for future capacitor-less eDRAM on bulk substrate”, R. Pulicani et al., pp. 966-969, 2010 17th IEEE International Conference on Electronics, Circuits, and Systems, December 2010 (“Pulicani”) 와 같은)과 대조적으로 이중 폴리실리콘 BiCMOS SRAM셀은 쌍안정 상태를 갖는다.
메모리셀 100과 어레이120의 읽기 동작은 도 12와 13에 나타내어 있다. 알려진 어떤 방법의 감지방법도 메모리셀 100에서 사용될 수 있다. 부유바디 24에 저장된 전하량은 메모리셀 100의 셀전류를 측정하여 감지될 수 있다. 논리1 상태의 메모리셀 100은 논리 0상태의 메모리셀 100 보다 비트라인 터미널 76과 소스라인 터미널 74 사이를 흐르는 셀 전류가 크다. 비트라인 터미널 76에 연결된 감지회로는 메모리셀100의 데이타 상태를 결정하는데 사용된다.
선택된 메모리셀 100 의 읽기동작은 다음과 같은 바이어스 조건에서 수행되어 진다. 액세스 트랜지스터 42 의 채널을 켜기 위해 워드라인 2 터미널 72에 양의 전압, 비트라인 터미널 76 에 양의 전압, 소스라인 터미널 74 에 0 전압, 매몰우물층 터미널 78에 0 전압 또는 양의 전압, 기판 터미널 80에 0전압을 인가한다. 워드라인 1 터미널 70은 메모리셀 100의 소스라인 터미널 74과 비트라인 터미널 76 사이의 셀전류를 향상시키기 위하여 양의 전압이 인가될 수도 있다. 부유바디 영역 24에 정공을 저장하는 논리1 상태의 메모리셀 100은 부유바디 영역 24에 정공을 저장하니 않는 논리 0상태의 메모리셀 100 보다 비트라인 터미널 76과 소스라인 터미널 74 사이를 흐르는 셀 전류가 크다. 한 실시예에서 읽기 동작에 다음과 같은 전압이 사용될 수 있다. 워드라인 1 터미널70, 워드라인 2 터미널, 비트라인 터미널 76, 매몰우물층 터미널 78에 +1.2V, 소스라인 터미널 74 과 기판 터미널 80 에 0V을 인가한다. 또 다른 실시예에서 하고, +1.2V을 인가하고은 부유상태로 유지한다. 또 다른 실시예에서 인가 전압은 설계자의 선택에 따라 메모리셀 100의 터미널들에 다른 값이 인가될 수있으며 실시예의 전압으로 제한되지 않는다.
액세스 트랜지스터 42는 읽기 동작동안 메모리셀100을 선택하는데 사용된다. 메모리셀 100c 나 100d같은 다른 행의 선택되지 않은 메모리셀들의 액세스 트랜지스터 42는 꺼져있기 때문에 비트라인 터미널 76에 인가된 양의 전압은 부유바디트랜지스터 40의 드레인 영역18에 전달되지 않는다. 결과적으로 다른 행의 선택되지 않은 메모리셀의 부유바디 트랜지스터 40에서는 셀전류가 흐르지 않는다.
메모리셀 100b와 100d와 같은 다른 열의 선택되지 않은 메모리셀들에서는 비트라인 터미널 76과 소스라인터미널 74모두에서 0V가 인가되므로 셀전류는 흐르지 않는다.
도 14와 15는band-to-band 터널링이 사용되어진 논리1 쓰기의 한 예를 보여주고 있다. 선택된 메모리셀 100의band-to-band 터널링이 사용되어진 논리1 쓰기동작은 다음과 같은 바이어스 조건에서 수행되어 진다. 액세스 트랜지스터 42 의 채널을 켜기 위해 워드라인 2 터미널 72에 양의 전압, 워드라인1 터미널 70에 음의 전압, 비트라인 터미널 76 에 양의 전압, 소스라인 터미널 74 에 0 전압, 매몰우물층 터미널 78에 0 전압 또는 양의 전압, 기판 터미널 80에 0전압을 인가한다.
한 실시예에서 다음과 같은 전압이 사용될 수 있다. 워드라인 2 터미널에 +1.2V, 워드라인 1 터미널70에 -1.2V, 비트라인 터미널 76에 +1.2V, 매몰우물층 터미널 78에 +1.2V, 소스라인 터미널 74 과 기판 터미널 80 에 0V을 인가한다. 또 다른 실시예에서 인가 전압은 설계자의 선택에 따라 메모리셀 100의 터미널들에 다른 값이 인가될 수있으며 실시예의 전압으로 제한되지 않는다.
워드라인 2 터미널 72에 인가된 양의 전압은 액세스트랜지스터42를 켜고 비트라인 터미널 76에 인가된 양의 전압을 부유바디 트랜지스터 40의 드레인 영역18에 전달한다. 부유바디 트랜지스터 40의 드레인 영역 18에 나타난 양의 전압과 워드라인1 터미널 70에 연결된 게이트 60 에 인가된 음의 전압은 게이트 60 근방의 드레인 영여 18 접합 부분에 강한 전기장을 형성한다. 강한 전기장은 게이트 60와 중첩한 드레인 18 접합부의 에너지 밴드를 위로 휘게하여 부유바디 영역 24의 가전대 전자가 드레인 영역 18의 전도대 로 터널링을 일으키고 부유바디 영역 24에 정공을 남긴다. 에너지 밴드를 통과한 전자는 드레인 영역 18의 누설전류가 되고, 부유바디 영역 24에 주입된 정공은 논리1상태를 만드는 정공전하가 된다.
도 16과 17은 충돌이온화가사용되어진 논리1 쓰기의 한 예를 보여주고 있다. 선택된 메모리셀 100의 충돌이온화가 사용되어진 논리1 쓰기동작은 다음과 같은 바이어스 조건에서 수행되어 진다. 워드라인 2 터미널 72에 양의 전압, 워드라인1 터미널 70에 양의 전압, 비트라인 터미널 76 에 양의 전압, 소스라인 터미널 74 에 0 전압, 매몰우물층 터미널 78에 0 전압 또는 양의 전압, 기판 터미널 80에 0전압을 인가한다. 워드라인 1 터미널 70과 비트라인 터미널 76의 양의 전압은 충돌이온화과정을 통한 정공생성이 최대화 되도록 구성된다. 여기서 부유바디 트랜지스터 40의 드레인 영역 18의 전압은 일반적으로 부유바디 트랜지스터의 게이트 60에 인가된 전압보다크다.
한 실시예에서 다음과 같은 전압이 사용될 수 있다. 워드라인 2 터미널에 +1.2V, 워드라인 1 터미널70에 +0.5V, 비트라인 터미널 76에 +1.2V, 매몰우물층 터미널 78에 +1.2V, 소스라인 터미널 74 과 기판 터미널 80 에 0V을 인가한다. 또 다른 실시예에서 인가 전압은 설계자의 선택에 따라 메모리셀 100의 터미널들에 다른 값이 인가될 수있으며 실시예의 전압으로 제한되지 않는다.
도 18과 19는 부유바디 트랜지스터 40 의 게이트 60 와 부유바디 24 사이의 커패시티브커플링을 통한 논리1 쓰기의 한 예를 보여주고 있다. 선택된 메모리셀 100의 커패시티브커플링 방법이사용되어진 논리1 쓰기동작은 다음과 같은 바이어스 조건에서 수행되어 진다. 워드라인 2 터미널 72에 0전압 또는 작은 양의 전압, 비트라인 터미널 76 에 양의 전압, 소스라인 터미널 74 에 양의 전압, 매몰우물층 터미널 78에 양의 전압, 기판 터미널 80에 0전압을 인가한다. 워드라인 1 터미널은 초기의 0전압에서 부터 양의 전압까지 증가하는 전압을 인가한다. 선택된 메모리셀 100의 액세스 트랜지스터 42는 비트라인 터미널 76의 전압이 액세스트랜지스터 42의 게이트 64 전압과 문턱전압의 차보다 큰 비트라인 76 전압을 인가함으로써 액세스 트랜지스터 42의 소스영역 20이 부유상태가 되도록 구성된다. 이때 부유바디 트랜지스터 40의 채널영역이 부유상태가 되기 때문에 워드라인1 70과 연결된 게이트 60의 전압이 0 전압 또는 음의 전압으로부터 양의 전압으로 증가할 때 커패시티브커플링을 통해 부유바디24 전위가 증가한다. 매몰우물층 터미널 78과 연결된 매몰우물층 영역 30에 인가된 양의 전압은 충돌이온화과정을 통해 정공을 형성하고, 이렇게 형성된 정공은 부유바디 24의 양전하 저장상태를 유지시킨다.
한 실시예에서 다음과 같은 전압이 사용될 수 있다. 워드라인 2 터미널에 0V, 워드라인 1 터미널70은 0V에서 +1.2V의 펄스전압, 비트라인 터미널 76에 +1.2V, 매몰우물층 터미널 78에 +1.2V, 소스라인 터미널 74 에 +1.2V,기판 터미널 80 에 0V을 인가한다. 상기 전압 레벨은 예시에 불과하며 실시예에 따라 변경될 수 있다. 따라서 본 실시예, 인가 전압, 특징 제한되지 않는다.
워드라인1 터미널 70에 연결된 게이트60에 인가된 양의 전압 펄스의 램프율은 부유바디 영역 24 과 게이트60 의 커플링율이 증가되도록 최적화될 수 있다. “Substrate Response of a Floating Gate n-channel MOS Memory Cell Subject to a Positive Linear Ramp Voltage”, H.-S. Lee and D. S. Lowrie, Solid-State Electronics 24, no. 3, pp. 267-273, 1981 의 예에서 기술된 것 처럼 게이트 60와 부유바디 영역 24의 큰 램프율에서 높은 커플링율을 얻을 수 있다. 논리1쓰기 동작에서 게이트 60에 인가되는 램프율이 읽기 동작과 같은 다른 동작에서 보다 더 클 수 있다.
도 20과 21은 본 발명의 일 실시예에 따른 논리0 쓰기의 한 예를 보여주고 있다. 선택된 메모리셀 100의 논리0 쓰기동작은 다음과 같은 바이어스 조건에서 수행되어 진다. 소스라인 터미널 74 에 음의 전압, 워드라인 1 터미널, 70 워드라인 2 터미널 72, 비트라인 터미널 76, 기판 터미널 80에 0전압, 매몰우물층 터미널 78에 양의 전압을 인가한다. 상기 조건에서 부유바디 영역 24과 소스 영역 16 사이의 p-n 접합이 순방향 바이어스가 되어 부유바디 24로부터 정공이 빠져나온다. 소스라인 터미널 74를 공유하는 모든 메모리셀은 동시에 논리0 이 써지게 된다. 서로다른 메모리셀 100에 임의의 바이너리 데이타를 쓰기 위해서 모든 메모리셀에 먼저 논리0을 쓰고 난 후 논리1을 써야할 메모리셀에 한차례 또는 그 이상의 논리1 쓰기 동작을 수행한다.
한 실시예에서 다음과 같은 전압이 사용될 수 있다. 소스라인 터미널 74 에 -1.2V, 워드라인1 터미널 70, 워드라인 2 터미널 72, 비트라인 터미널 76, 기판터미널 80 에 0V, 매몰우물층 터미널 78에 +1.2V 를 인가한다. 상기 전압 레벨은 예시에 불과하며 실시예에 따라 변경될 수 있다. 따라서 본 실시예, 인가 전압, 특징이 제한되지 않는다.
도 22와 23은 본 발명의 또다른 실시예에 따른 논리0 쓰기의 한 예를 보여주고 있다. 선택된 메모리셀 100의 논리0 쓰기동작은 다음과 같은 바이어스 조건에서 수행되어 진다. 워드라인 2 터미널 72에 양의 전압, 워드라인 1 터미널 70에 양의전압, 비트라인 터미널 76 에 음의 전압, 매몰우물층 터미널 78에 양의 전압, 소스라인 터미널 74과 기판 터미널 80에 0전압을 인가한다. 상기 조건에서 비트라인 터미널 76에 인가된 음의 전압이 부유바디 트랜지스터 40 의 드레인 영역 18에 전달되고, 부유바디 영역 24과 드레인 영역 18이 순방향 p-n 접합 바이어스가 된다. 또한 워드라인1 터미널 70에 연결된 부유바디 트랜지스터 40 의 게이트 60 에 양의 전압이 인가되어 커패시티브커플링에 의해 부유바디 24의 전위가 향상되면 부유바디 영역 24과 드레인 영역 18의 순방향 p-n 접합 바이어스를 증가시킨다. 메모리셀 100c와 100d와 같은 선택되지 않은 행의 메모리셀에서 액세스 트랜지스터 42의 워드라인2 터미널 72 전압과 비트라인 터미널 76 음의 전압은 음의 전압이 부유바디 트랜지스터 40 의 드레인 영역 18 에 전달되지 않도록 구성된다.
한 실시예에서 다음과 같은 전압이 사용될 수 있다.워드라인1 터미널 70 과 워드라인 2 터미널 72에 +1.2V, 소스라인 터미널 74 에 0 V, 비트라인 터미널 76 에 -0.2V, 매몰우물층 터미널 78에 +1.2V, 기판터미널 80 에 0V 를 인가한다. 상기 전압 레벨은 예시에 불과하며 실시예에 따라 변경될 수 있다. 따라서 본 실시예에서 본 인가 전압, 특징은 제한되지 않는다.
선택된 비트라인 터미널 74 에 0 전압과 같은 낮은 전압을 인가하는 active low 방식도 메모리셀 100과 어레이 120에서 수행될 수 있다.
본 발명의 일 실시예에 따른 active low 방식의 읽기 동작조건의 예가 도 24 에 나타내었다. 선택된 메모리셀 100a의 active low 읽기 동작은 다음과 같은 바이어스 조건에서 수행되어 진다. 워드라인 2 터미널 72에 양의 전압, 워드라인 1 터미널 70에 양의전압, 비트라인 터미널 76 에 0전압, 소스라인 터미널 74 에 양의 전압, 매몰우물층 터미널 78에 0 전압 또는 양의 전압, 기판 터미널 80에 0전압을 인가한다. 선택되지 않은 터미널에 다음과 같은 바이어스가 인가된다. 워드라인 1 터미널 70, 워드라인 2 터미널 72, 소스라인 터미널 74에 0 전압, 비트라인 터미널에 양의 전압, 매몰우물층 터미널 78에 0 전압 또는 양의 전압, 기판 터미널 80에 0전압을 인가한다.
한 실시예에서 선택된 메모리셀에 다음과 같은 전압이 사용될 수 있다. 워드라인1 터미널 70 과 워드라인 2 터미널 72에 +1.2V, 소스라인 터미널 74 에 +1.2 V, 비트라인 터미널 76 에 0V, 매몰우물층 터미널 78에 +1.2V, 기판터미널 80 에 0V 를 인가한다. 선택되지 않은 메모리셀에 다음과 같은 전압이 사용될 수 있다. 워드라인1 터미널 70, 워드라인 2 터미널 72, 소스라인 터미널 74 에 0V, 비트라인 터미널 76 에+1.2V, 매몰우물층 터미널 78에 +1.2V, 기판터미널 80 에 0V 를 인가한다. 상기 전압 레벨은 예시에 불과하며 실시예에 따라 변경될 수 있다. 따라서 본 실시예에서 본 인가 전압, 특징은 제한되지 않는다
도 25 에 본 발명의 일 실시예에 따른 active low 방식의 논리1 쓰기 동작조건을 나타내었다. 선택된 메모리셀 100a의 active low 방식의 논리1 쓰기 동작은 다음과 같은 바이어스 조건에서 수행되어 진다. 워드라인 2 터미널 72에 양의 전압, 워드라인 1 터미널 70에 양의전압, 비트라인 터미널 76 에 0전압, 소스라인 터미널 74에 워드라인 1 터미널 70 에 인가된 양의 전압보다 더 큰 양의 전압, 매몰우물층 터미널 78에 0 전압 또는 양의 전압, 기판 터미널 80에 0전압을 인가한다. 선택되지 않은 터미널에 다음과 같은 바이어스가 인가된다. 워드라인 1 터미널 70, 워드라인 2 터미널 72, 소스라인 터미널 74에 0 전압, 비트라인 터미널에 양의 전압, 매몰우물층 터미널 78에 0 전압 또는 양의 전압, 기판 터미널 80에 0전압을 인가한다.
한 실시예에서 선택된 메모리셀에 다음과 같은 전압이 사용될 수 있다.워드라인 2 터미널 72에 +1.2V, 워드라인1 터미널 70에 +0.5V, 소스라인 터미널 74 에 +1.2 V, 비트라인 터미널 76 에 0V, 매몰우물층 터미널 78에 +1.2V, 기판터미널 80 에 0V 를 인가한다. 선택되지 않은 메모리셀에 다음과 같은 전압이 사용될 수 있다. 워드라인1 터미널 70, 워드라인 2 터미널 72, 소스라인 터미널 74 에 0V, 비트라인 터미널 76 에+1.2V, 매몰우물층 터미널 78에 +1.2V, 기판터미널 80 에 0V 를 인가한다. 상기 전압 레벨은 예시에 불과하며 실시예에 따라 변경될 수 있다. 따라서 본 실시예에서 본 인가 전압, 특징은 제한되지 않는다
도 26과 27은 3차원 구조의 메모리셀 102와 104의 일 실시예를 보여준다. 이러한 실시예에서 메모리셀 102와 104는 기판 10 표면의 수직방향으로 현저히 돌출된 핀 52 구조를 갖는다. 핀 구조 52 는 반도체성이며 매몰우물층 30 또는 우물영역 12 상에 형성된다. 메모리셀 102와 104는 부유바디 트랜지스터 40과 액세스트랜지스터 42로 구성될 수 있다. 부유바디 트랜지스터 40 은 매몰우물영역 30, 소스 영역 16, 드레인 영역 18, 절연막 26, 절연층 26에 의해 부유된다. 액세스 트랜지스터 42의 우물영역 12는 기판 10 과 동일한 전도성 타임으로 구성된다. 부유바디 트랜지스터 40의 드레인 영역 18은 액세스 트랜지스터의 소스 영역 20과 전도성 물질 44로 연결된다. 단순한 기술을 위해서 도 26과 27에 전도성 물질 44는 나타내지 않았다.
메모리셀 102는 부유바디 트랜지스터 40의 부유바디 영역 24의 양 측면에 위치한 다중 게이트 60 와 액세스 트랜지스터 42 의 우물영역 12의 양 측면에 위치한 다중게이트 64를 포함한다. 또한 도 27에 예시된 것 처럼 다중 게이트 60 과 다중 게이트 64 는 각각 부유바디 영역 24 과 우물 영역 12의 세 면을 감쌀 수 있다.
메모리셀 102 와 103 은 소스 영역 16 과 연결된 소스라인 터미널 74, 비트라인 영역 22 와 연결된 비트라인 터미널 74, 부유바디 트랜지스터 40의 게이트 60과 연결된 워드라인1 터미널 70, 액세스 트랜지스터 42의 게이트 62과 연결된 워드라인 2 터미널 72, 부유바디 트랜지스터 40 의 매몰우물층 30 과 연결된 매몰우물층 터미널 78, 기판 10 과 연결된 기판 터미널 80 으로 구성된다.
메모리셀 100, 102, 104 는 직렬로 연결된 n형과 같은 동일한 전도성 타입을 갖는 두개의 트랜지스터를 갖는다. 도 28은 또 다른 실시예에 따른 서로다른 전도성 타입을 갖는 메모리 트랜지스터 40와 액세스 트랜지스터 42’로 구성되는 메모리셀 200 을 나타낸다. 메모리셀 200의 한 실시예에서 부유바디 트랜지스터 40 은 메모리셀 100의 부유바디 트랜지스터와 동일하다. 하지만 메모리셀 200의 액세스 트랜지스터 42’는 메모리셀 100의 액세스 트랜지스터 42와 서로 다른 전도성 타입을 갖는다. 이때 액세스트랜지스터 42’에 연결된 기판터미널 80’이 추가될 수도 있다.
도 29a는 본 발명의 일 실시예에 따른 메모리셀 200을 나타낸다. 액세스 트랜지스터 42’는 n형과 같은 두번째 전도성 타입의 우물영역 12’, p형과 같은 첫번째 전도성 타입의 소스영역 20’, 비트라인 영역 22’ 으로 구성된다. 두번째 전도성 타입의 우물영역 12’은 매몰우물 영역 30과 전기적으로 연결되기 때문에 부유상태를 갖지 않는다. 게이트 64 는 소스영역 20’ 과 비트라인 영역 22’ 사이에 위치한다. 게이트 64 은 우물영역 12’ 와 절연층 64 로 절연된다. 절연층 66 은 실리콘 산화막이나 탄탈륨 산화막, 타이타늄 산화막, 지르코늄 산화막, 하프늄 산화막, 알루미늄 산화막가 같은 고유전율 절연막으로 구성될 수 있다. 게이트 64 는 폴리실리콘이나 텅스텐, 탄탈륨, 타이타늄 또는 이들 금속 나이트라이드로 구성될 수 있다. 절연층 66 의 하부는 도 29b 에 보인것과 같이 매몰층 30 보다 더 아래 위치한다. 이때 절연층 66 보다 더 얕은 깊이의 절연층 68 이 필요하여 이웃하는 부유바디 24와는 절연하면서 매몰층 30이 도 29b 에 보이는 단면의 수직 방향으로 연속이 될 수 있다. 도 29a 와 29b 에서 보인 메모리셀 200에서 액세스 트랜지스터 42’의 우물 영역 12’은 매몰우물층 영역 30 과 연결되어 있다. 따라서 본 실시예에서 도 28 의 메모리셀 200의 등가회로에서 보인것과 같이 매몰우물층 터미널 78 은 액세스트랜지스터 터미널 80’ 역할을 할 수 있다.
도 30과 31은 소스 영역 16, 드레인 영역 18, 게이트 60 로 구성된 부유바디 트랜지스터 40 와, 소스영역 20’, 비트라인 영역 22’ 게이트 64 로 구성된 액세스 트랜지스터 42’가 직렬로 연결된 메모리 소자 200의 등가회로를 나타내고 있다. 부유바디 트랜지스터 40 는 매몰우물층 영역 30, 부유바디 영역 24, 소스영역 16 이 형성하는 내재하는 바이폴라 트랜지스터 44 와 매몰우물층 영역 30, 부유바디 영역 24, 드레인영역 18 이 형성하는 내재하는 바이폴라 트랜지스터 46을 포함한다.
또한 부유바디 트랜지스터 40 은 소스영역 16, 부유바디 영역 24, 드레인 영역 18이 형성하는 내재하는 바이폴라 트랜지스터 48 을 형성한다. 단순한 기술을 위해서 바이폴라 트랜지스터 48 은 도 31에 따로 나타내었다.
도 32는 복수개의 메모리셀들 200 이 열과 행으로 연결된 메모리 어레이 220 을 나타내고 있다. 메모리 어레이 220 내의메모리셀 200 의 네가지 예시로써 200a, 200b, 200c, 200d 를 나타내어 지고 있다. 모두는 아니지만 대부분의 경우 메모리 어레이 220 을 포함하는 도면에서 대표적 메모리셀 200a 는 선택된 메모리셀을 대표하고, 대표적 메모리셀 200b 는 대표적 메모리셀 200a 와 동일한 행으로 연결되나 선택되지 않은 메모리셀을 대표하고, 대표적 메모리셀 200c 는 선택된 메모리셀 200a 와 동일한 열로 연결되나 선택되지 않은 메모리셀을 대표하고, 대표적 메모리셀 200d 는 선택된 메모리셀 200a 과 열과 행 모두 연결되지 않은 메모리셀을 대표한다.
메모리셀 200에서 유지, 읽기, 논리1 쓰기, 논리0 쓰기와 같은 동작이 수행될 수 있다.
도 33 은 본 발명의 일 실시예에 따른 메모리 어레이 220 의 유지동작을 나타내는데 메모리 어레이 1120 과 동일한 원리를 따른다. 유지 동작은 매몰우물층 터미널 78에 양전압, 워드라인1 터미널 70, 워드라인 2 터미널 72, 소스라인 터미널 74, 비트라인 터미널 76, 기판 터미널 80 에 0 전압을 부유상태로 인가한다. 매몰우물층 터미널 78과 연결된 매몰우물층 30에 양의 전압이 인가되면 부유바디 트랜지스터 40 의 부유바디 영역 24에 저장된 전하상태를 유지하므로써 메모리셀 200의 상태를 유지시킨다.
메모리셀 200의 한 실시예에서 유지 동작에 다음과 같은 전압이 사용될 수 있다. 워드라인 1 터미널70, 워드라인 2 터미널, 소스라인 터미널 74, 비트라인 터미널 76, 기판 터미널 80에 0V을 인가하고, 매몰우물층 터미널 78에 +1.2V 를 인가한다. 또 다른 실시예에서 인가 전압은 설계자의 선택에 따라 메모리셀 200의 터미널들에 다른 값이 인가될 수있으며 실시예의 전압으로 제한되지 않는다.
도 34는 본 발명의 일 실시예에 따른 메모리 어레이 220의 유지동작을 나타낸다. 유지 동작은 기판 터미널 80에 양전압, 부유바디 트랜지스터 40 과 액세스 트랜지스터 42 의 채널을 끄기 위해 워드라인1 터미널 70 과 워드라인 2 터미널 72에 0 전압, 소스라인 터미널 74 과 비트라인 터미널 76 에 0 전압, 매몰우물층 터미널 78을 부유상태로 인가한다. 이러한 조건에서 메모리셀 200의 부유바디 영역 24에 양전하가 저장된 논리 1상타에 있다면 기판 10, 매몰우물층 30, 부유바디 영역 24, 소스영역 16 또는 드레인 영역18이 형성하는 내재하는 실리콘 제어 정류기 (SCR)이 켜지게 되고 부유바디 영역 24의 양전하를 유지한다. 논리0 상태의 메모리셀200은 부유바디 24의 전압이 실리콘 제어 정류기를 켤 만큼 양접압이 형성되지 않기 때문에 논리 0 상태가 유지된다. 유지 동작에서 모든 메모리셀 200은 공통 기판터미널에 연결되어있어 각각의 데이타 상태를 정교하게 유지시킬 것이다.
한 실시 예에서유지 동작에 다음과 같은 전압이 사용될 수 있다. 워드라인 1 터미널70, 워드라인 2 터미널, 소스라인 터미널 74, 비트라인 터미널 76에 0V을 인가하고, 기판 터미널 80 에 +1.2V을 인가하고, 매몰우물층 터미널 78 은 부유상태로 유지한다. 또 다른 실시예에서 인가 전압은 설계자의 선택에 따라 메모리셀 200의 터미널들에 다른 값이 인가될 수있으며 실시예의 전압으로 제한되지 않는다. 또한 매몰우물층 터미널 78 은 메모리 어레이 220 에서 제거되고 매몰우물층 영역 30을 부유상태로 유지할 수도 있다.
도 35는 본 발명의 일 실시예에 따른 메모리 어레이 220의 읽기 동작을 나타낸다. 알려진 어떤 방법의 감지방법도 메모리셀 200에서 사용될 수 있다. 부유바디 24에 저장된 전하량은 메모리셀 200의 셀전류를 측정하여 감지될 수 있다. 부유바디 영역 24 에 정공을 갖는 논리1 상태의 메모리셀 200은 부유바디 영역 24 에 정공을 갖지 않는 논리 0상태의 메모리셀 200 보다 비트라인 터미널 76과 소스라인 터미널 74 사이를 흐르는 셀 전류가 크다. 비트라인 터미널 76에 연결된 감지회로는 메모리셀200의 데이타 상태를 결정하는데 사용된다
선택된 메모리셀 200 의 읽기동작은 다음과 같은 바이어스 조건에서 수행되어 진다. 액세스 트랜지스터 42 의 채널을 켜기 위해 워드라인 2 터미널 72에 0 전압, 비트라인 터미널 76 에 양의 전압, 소스라인 터미널 74 에 0 전압, 매몰우물층 터미널 78에 0 전압 또는 양의 전압, 기판 터미널 80에 0전압을 인가한다. 워드라인 1 터미널 70은 메모리셀 200의 소스라인 터미널 74과 비트라인 터미널 76 사이의 셀전류를 향상시키기 위하여 양의 전압이 인가될 수도 있다. 부유바디 영역 24에 정공을 저장하는 논리1 상태의 메모리셀 200은 부유바디 영역 24에 정공을 저장하니 않는 논리 0상태의 메모리셀 200 보다 비트라인 터미널 76과 소스라인 터미널 74 사이를 흐르는 셀 전류가 크다. 일 실시예에서 읽기 동작에 다음과 같은 전압이 사용될 수 있다. 워드라인 1 터미널70, 비트라인 터미널 76, 매몰우물층 터미널 78에 +1.2V, 워드라인 2 터미널, 소스라인 터미널 74 과 기판 터미널 80 에 0V를 인가한다. 또 다른 실시예에서 하고, +1.2V을 인가하고은 부유상태로 유지한다. 또 다른 실시예에서 인가 전압은 설계자의 선택에 따라 메모리셀 200의 터미널들에 다른 값이 인가될 수있으며 실시예의 전압으로 제한되지 않는다.
액세스 트랜지스터 42는 읽기 동작동안 메모리셀200을 선택하는데 사용된다. 메모리셀 200c 나 200d같은 다른 행의 선택되지 않은 메모리셀들의 액세스 트랜지스터 42는 꺼져있기 때문에 비트라인 터미널 76에 인가된 양의 전압은 부유바디 트랜지스터 40의 드레인 영역18에 전달되지 않는다. 결과적으로 다른 행의 선택되지 않은 메모리셀의 부유바디 트랜지스터 40에서는 셀전류가 흐르지 않는다.
메모리셀 200b와 200d와 같은 다른 열의 선택되지 않은 메모리셀들에서는 비트라인 터미널 76과 소스라인터미널 74모두에서 0V가 인가되므로 셀전류가 흐르지 않는다.
도 36은 본 발명의 일 실시예에 따른 band-to-band 터널링이 사용되어진 논리1 쓰기를 보여주고 있다. 선택된 메모리셀 200의band-to-band 터널링이 사용되어진 논리1 쓰기동작은 다음과 같은 바이어스 조건에서 수행되어 진다. 선택된 메모리셀 200의 액세스 트랜지스터 42 의 채널을 켜기 위해 워드라인 2 터미널 72에 0 전압, 선택된 메모리셀 200의 워드라인1 터미널 70에 음의 전압, 비트라인 터미널 76 에 양의 전압, 소스라인 터미널 74 에 0 전압, 매몰우물층 터미널 78에 0 전압 또는 양의 전압, 기판 터미널 80에 0전압을 인가한다.
한 실시예에서 다음과 같은 전압이 사용될 수 있다. 선택된 워드라인 2 터미널에 0V, 선택된 워드라인 1 터미널 70에 -1.2V, 비트라인 터미널 76에 +1.2V, 매몰우물층 터미널 78에 +1.2V, 소스라인 터미널 74 과 기판 터미널 80 에 0V을 인가한다.
워드라인 2 터미널 72에 인가된 0 전압은 p형 전도성 타입의 액세스 트랜지스터 42를 켜고 비트라인 터미널 76에 인가된 양의 전압을 부유바디 트랜지스터 40의 드레인 영역 18에 전달한다. 부유바디 트랜지스터 40의 드레인 영역 18에 나타난 양의 전압과 워드라인1 터미널 70 에 연결된 게이트 60 에 인가된 음의 전압은 게이트 60 근방의 드레인 영역 18 접합부분에 강한 전기장을 형성한다. 강한 전기장은 게이트 60 와 중첩한 드레인 18 접합부의 에너지 밴드를 위로 휘게하여 부유바디 영역 24 의 가전대 전자가 드레인 영역 18 의 전도대로 터널링을 일으키고 부유바디 영역 24에 정공을 남긴다. 에너지 밴드를 통과한 전자는 드레인 영역 18 의 누설전류가 되고, 부유바디 영역 24에 주입된 정공은 논리1상태를 만드는 정공전하가 된다.
도 37은 본 발명의 일 실시예에 따른 메모리셀 22 에서 충돌이온화가 사용되어진 논리1 쓰기의 한 예를 보여주고 있다. 선택된 메모리셀 200 에서 충돌이온화가 사용되어진 논리1 쓰기동작은 다음과 같은 바이어스 조건에서 수행되어 진다. 워드라인 2 터미널 72에 0 전압, 워드라인1 터미널 70에 양의 전압, 비트라인 터미널 76 에 양의 전압, 소스라인 터미널 74 에 0 전압, 매몰우물층 터미널 78에 0 전압 또는 양의 전압, 기판 터미널 80에 0전압을 인가한다. 워드라인 1 터미널 70과 비트라인 터미널 76의 양의 전압은 충돌이온화과정을 통한 정공생성이 최대화 되도록 구성된다. 여기서 부유바디 트랜지스터 40의 드레인 영역 18의 전압은 일반적으로 부유바디 트랜지스터의 게이트 60에 인가된 전압보다 크다.
한 실시예에서 다음과 같은 전압이 사용될 수 있다. 워드라인 2 터미널에 0V, 워드라인 1 터미널70에 +0.5V, 비트라인 터미널 76에 +1.2V, 매몰우물층 터미널 78에 +1.2V, 소스라인 터미널 74 과 기판 터미널 80 에 0V을 인가한다. 또 다른 실시예에서 인가 전압은 설계자의 선택에 따라 모리셀 200의 터미널들에 다른 값이 인가될 수있으며 실시예의 전압로 제한되지 않는다.
도 38은 본 발명의 일 실시예에 따른부유바디 트랜지스터 40 의 게이트 60 와 부유바디 24 사이의 커패시티브커플링을 통한 논리1 쓰기의 한 예를 보여주고 있다. 선택된 메모리셀 200의 커패시티브커플링 방법이 사용되어진 논리1 쓰기동작은 다음과 같은 바이어스 조건에서 수행되어 진다. 선택된 워드라인 2 터미널 72에 양의 전압, 비트라인 터미널 76 에 양의 전압, 소스라인 터미널 74 에 양의 전압, 매몰우물층 터미널 78에 양의 전압, 기판 터미널 80에 0전압을 인가한다. 워드라인 1 터미널은 초기의 0전압에서 부터 양의 전압까지 증가하는 전압을 인가한다. 선택된 메모리셀 200의 액세스 트랜지스터 42는 비트라인 터미널 76의 전압이 액세스트랜지스터 42의 게이트 64 전압과 문턱전압의 차보다 큰 비트라인 76 전압을 인가함으로써 액세스 트랜지스터 42의 소스영역 20이 부유상태가 되도록 구성된다. 이때 부유바디 트랜지스터 40의 채널영역이 부유상태가 되기 때문에 워드라인1 70과 연결된 게이트 60의 전압이 0 전압 또는 음의 전압으로부터 양의 전압으로 증가할 때 커패시티브커플링을 통해 부유바디24 전위가 증가한다. 매몰우물층 터미널 78과 연결된 매몰우물층 영역 30에 인가된 양의 전압은 충돌이온화과정을 통해 정공을 형성하고, 이렇게 형성된 정공은 부유바디 24의 양전하 저장상태를 유지시킨다.
한 실시예에서 다음과 같은 전압이 사용될 수 있다. 워드라인 2 터미널에 +1.2V, 워드라인 1 터미널70은 0V에서 +1.2V의 펄스전압, 비트라인 터미널 76에 +1.2V, 매몰우물층 터미널 78에 +1.2V, 소스라인 터미널 74 에 +1.2V,기판 터미널 80 에 0V을 인가한다. 상기 전압 레벨은 예시에 불과하며 실시예에 따라 변경될 수 있다. 따라서 본 실시예, 인가 전압, 특징 제한되지 않는다.
도 39는본 발명의 일 실시예에 따른 논리0 쓰기의 한 예를 보여주고 있다. 선택된 메모리셀 200의 논리0 쓰기동작은 다음과 같은 바이어스 조건에서 수행되어 진다. 소스라인 터미널 74 에 음의 전압, 워드라인 1 터미널 70, 비트라인 터미널 76, 기판 터미널 80에 0전압, 워드라인 2 터미널 72 에 0 또는 양의 전압, 매몰우물층 터미널 78에 양의 전압을 인가한다. 상기 조건에서 부유바디 영역 24과 소스 영역 16 사이의 p-n 접합이 순방향 바이어스가 되어 부유바디 24로부터 정공이 빠져나온다. 소스라인 터미널 74를 공유하는 모든 메모리셀은 동시에 논리0 이 써지게 된다. 서로 다른 메모리셀 200 에 임의의 바이너리 데이타를 쓰기 위해서 모든 메모리셀에 먼저 논리0을 쓰고 난 후 논리1을 써야할 메모리셀에 한차례 또는 그 이상의 논리1 쓰기 동작을 수행한다.
한 실시예에서 다음과 같은 전압이 사용될 수 있다. 소스라인 터미널 74 에 -1.2V, 워드라인1 터미널 70, 비트라인 터미널 76, 기판터미널 80 에 0V, 워드라인 2 터미널 72에 +1.2V, 매몰우물층 터미널 78에 +1.2V 를 인가한다. 상기 전압 레벨은 예시에 불과하며 실시예에 따라 변경될 수 있다. 따라서 본 실시예, 인가 전압, 특징이 제한되지 않는다.
도 40 은 본 발명의 또다른 실시예에 따른 논리0 쓰기의 한 예를 보여주고 있다. 선택된 메모리셀 200의 논리0 쓰기동작은 다음과 같은 바이어스 조건에서 수행되어 진다. 비트라인 터미널 76 에 음의 전압, 워드라인 2 터미널 72에 비트라인 터미널 76의 음의 전압보다 더 큰 음의 전압, 워드라인 1 터미널 70에 양의전압, 매몰우물층 터미널 78에 양의 전압, 소스라인 터미널 74과 기판 터미널 80에 0전압을 인가한다. 상기 조건에서 비트라인 터미널 76에 인가된 음의 전압이 부유바디 트랜지스터 40 의 드레인 영역 18에 전달되고, 부유바디 영역 24과 드레인 영역 18이 순방향 p-n 접합 바이어스가 된다. 또한 워드라인1 터미널 70에 연결된 부유바디 트랜지스터 40 의 게이트 60 에 양의 전압이 인가되어 커패시티브커플링에 의해 부유바디 24의 전위가 향상되면 부유바디 영역 24과 드레인 영역 18의 순방향 p-n 접합 바이어스를 증가시킨다. 메모리셀 200c와 200d와 같은 선택되지 않은 행의 메모리셀들 200 에서 액세스 트랜지스터 42의 워드라인2 터미널 72 전압과 비트라인 터미널 76 음의 전압은 음의 전압이 부유바디 트랜지스터 40 의 드레인 영역 18 에 전달되지 않도록 구성된다.
한 실시예에서 다음과 같은 전압이 사용될 수 있다. 워드라인 2 터미널 72에 -1.2V, 워드라인1 터미널 70 에 1.2V, 소스라인 터미널 74 에 0 V, 비트라인 터미널 76 에 -0.2V, 매몰우물층 터미널 78에 +1.2V, 기판터미널 80 에 0V 를 인가한다. 상기 전압 레벨은 예시에 불과하며 실시예에 따라 변경될 수 있다. 따라서 본 실시예에서 본 인가 전압, 특징은 제한되지 않는다.
메모리셀 100과 200의 감지동작에 레퍼런스셀이 사용될 수 있다. 레퍼런스셀의 셀 전류와 같은 특징은 메모리셀의 로직상태를 결정하기 위해 메모리셀의 특징과 비교하는데 사용될 수 있다. 도 41은 레퍼런스셀 100R1 의 단면을 나타내고 있다. 메모리셀 200 에 해당하는 레퍼런스셀은 부유바디 트랜지스터와 서로 다른 전도성 타입을 갖는 액세스 트랜지스터로 구성된다.
레퍼런스셀 100R1은 부유바디 트랜지스터 40 의 부유바디 영역 24와 연결되어 있고 부유바디 영역 24 과 동일한 전도성 타입을 갖는 센스라인 영역 32 로 구성된다. 센스라인 영역 32는 부유바디 트랜지스터 40 과 액세스 트랜지스터 42 의 소스 및 드레인 영역 16, 18, 20, 22 와 동일한 평면에 위치하고 있다. 센스라인 영역 32 는 도 42에 보인것과 같이 메모리셀 100 의 행과 이웃한 행에 위치하고 있는 센스라인 터미널 82 와 연결되어 있다.
도 43a-43c 는 본 발명의 또다른 실시예에 따른 레퍼런스셀 100R2를 나타낸다. 도 43a 는 레퍼런세셀 100R2 의 평면도이고, 도 43b 와 43c 는 각각 도 43a 에서 I-I’ 과 II-II’ 방향으로 자른 단면도 이다. 센스라인 영역 32 은 메모리셀의 부유바디 트랜지스터 40 과 이웃하여 위치하고 부유바디 트랜지스터 40 과 액세스 트랜지스터 42 의 소스 및 드레인 영역 16, 18, 20, 22 과 다른 평면에 위치한다. 센스라인 영역 32 는 부유바디 영역 24 와 동일한 전도성 타입을 갖고 부유바디 영역과 오믹 접합을 형성한다.
도 44는 메모리셀 100의 열과 이웃한 열에 위치한 레퍼런스셀 100R2를 포함하는 메모리 어레이 120 을 나타낸다.
도 45는 본 발명의 또다른 실시예에 따른 메모리셀 300 을 나타낸다. 메모리셀 300 은 부유바디 트랜지스터 340 과 액세스 트랜지스터 324 로 구성된다. 메모리셀 300 은 p형과 같은 첫번째 전도성 타입을 갖는 기판 310 을 포함한다. 기판 310은 주로 실리콘 (Si), 게르마늄 (Ge), 실리콘 게르마늄 (SiGe), 갈륨 비소 (GaAs), 탄소나노튜브 혹은 기타 다른 반도체 물질로 구성된다. 본 발명의 특정 실시 예 에서 기판 310은 반도체 웨이퍼의 벌크 물질이 될 수 있다. 또 다른 실시 예에서 기판 310 은 두번째 전도성 물질로 구성된 반도체 웨이퍼 또는 두번째 전도성 물질로 구성된 우물 내부에 구성된 첫번째 전도성 물질로 구성된 우물이 될 수 있다. 후술하는 부분에서 단순한 기술을 위해 기판 310 은 도45 와 같이 반도체 벌크 물질로 그려진다.
부유바디 트랜지스터 340 는 n형 전도성과 같은 두번째 전도성 매몰층 영역 330; p형 전도성과 같은 첫번째 전도성 부유바디 영역 324; n형 전도성과 같은 두번째 전도성 소스 316 와 드레인 318 영역으로 구성된다; p형 전도성과 같은 첫번째 전도성 센스라인영역 318으로 구성된다.
매몰층 330 은 기판 310 상의 이온주입 공정으로 구성될 수 있다. 또한 기판 310 의 표면에서 에피택셜 성장법으로 형성될 수도 있다.
첫번째 전도성 부유바디 영역 324 은 상측으로는 기판표면 314, 측면으로는 소스 영역 316, 드레인 영영 318, 절연층 362, 하측으로는 매몰층 330 으로 막혀있다. 부유바디 영역 324 는 기판 310 의 일부로써 이온주입으로 형성된 매몰층 330 위쪽에 구성될 수 있다. 또한 부유바디 영역 234는 에피택셜 성장법으로 형성될 수도 있다. 매몰층 330 과 부유바디 영역 324 의 형성 방법에 따라 부유바디 영역 324 는 기판 310 과 동일한 도핑타입을 갖거나 서로 다른 도핑타입을 갖을 수 있다.
게이트 360 은 소스영역 316 과 드레인 영역 318 사이, 부유바디 영역 324 상부에 위치한다. 게이트 360 은 부유바디 영역 324 와 절연층 362 로 절연된다. 절연층 362 는 실리콘 산화막이나 탄탈륨 산화막, 타이타늄 산화막, 지르코늄 산화막, 하프늄 산화막, 알루미늄 산화막가 같은 고유전율 절연막으로 구성될 수 있다. 게이트 360 은 폴리실리콘이나 텅스텐, 탄탈륨, 타이타늄 또는 이들 금속 나이트라이드로 구성될 수 있다.
절연층 326 은 STI (Shallow Trench Isolation) 일 수도 있다. 절연층 326 은 실리콘 산화막이나 어느 다른 절연물질로 이루어질 수 있다. 절연층 326 은 부유바디 트랜지스터 340 가 인접하고 있는 부유바디 트랜지스터 340 와 액세스 트랜지스터 342 를 절연시킨다. 절연층 326 의 하부는 매몰층 330 내부에 위치하고 도 45 에 보이는 것과 같이 매몰층 330 이 연속이 될 수 있다. 또한 절연층 326 의 하부는 도 2 에서 절연층 26의 하부가 매몰층 30 보다 더 아래 위치하는것 과 같이 매몰층 320 보다 더 아래 위치할 수 있다. 절연층 326 은 부유바디 영역 324 를 절연시키면서 매몰층 330 이 도 45 에 보이는 단면의 수직 방향으로 연속이 될 수 있도록 도 2의 절연층 28 처럼 절연층 326 보다 더 얕은 깊이의 절연층 328 이 필요하다. 단순한 기술을 위하여 후술하는 모든 메모리셀 300 은 매몰층 330 이 모든 방향으로 연속인것만을 보인다.
액세스 트랜지스터 342 는 p형 같은 첫번째 전도성을 갖는 우물 영역 312, n형과 같은 두번째 전도성을 갖는 소스 영역 320 과 드레인 영역 322 으로 구성된다. 첫번째 전도성을 갖는 우물 영역 312 는 기판 310 과 전기적으로 연결되어 있어 부유되지 않는다. 부유 게이트 364 은 소스영역 320 과 드레인 영역 322 사이, 우물 영역 312 상부에 위치한다. 부유 게이트 364 은 우물영역 312 과 절연층 366 으로 절연되며 다른 터미널과 연결되어 있지 않는다. 부유 게이트 364 는 센스라인 영역 318 과 연결되어 결국 부유바디 영역 324 와 연결된다.
절연층 366 은 실리콘 산화막이나 탄탈륨 산화막, 타이타늄 산화막, 지르코늄 산화막, 하프늄 산화막, 알루미늄 산화막가 같은 고유전율 절연막으로 구성될 수 있다. 부유 게이트 364 는 폴리실리콘이나 텅스텐, 탄탈륨, 타이타늄 또는 이들 금속 나이트라이드로 구성될 수 있다.
부유바디 트랜지스터 340 의 센스라인영역 318 은 액세스 트랜지스터 342 의 부유게이트 364 와 전도성 물질 98 을 통하여 연결된다. 전도성 물질 90 은 부유바디 트랜지스터 340 의 소스영역 316 과 비트라인1 터미널 374를 연결하고, 전도성 물질 92 는 액세스 트랜지스터 342 의 드레인 영역 322 과 비트라인 2 터미널 376을 연결하고, 전도성 물질 94 는 액세스 트랜지스터 342 의 소스 영역 320 과 소스라인 터미널 372 를 연결한다. 전도성 물질 90, 92, 94, 98 은 텅스텐이나 금속 실리사이드로 구성될 수 있다.
메모리셀 300 은 소스라인 터미널 372, 비트라인1 터미널 374, 비트라인2 터미널 뿐만 아니라 부유바디 트랜지스터 340 의 게이트 360 과 전기적으로 연결된 워드라인 터미널 370, 부유바디 트랜지스터 340 의 매몰우물층 330 과 전기적으로 연결된 매몰우물층 터미널 378, 기판영역 310 과 전기적으로 연결된 기판터미널 380 을 포함한다.
도 46은 복수개의 메모리셀들 300 이 열과 행으로 연결된 메모리 어레이 320 을 나타내고 있다. 메모리 어레이 320 의 네가지 메모리셀 300 의 예시로써 300a, 300b, 300c, 300d 를 나타내어 지고 있다. 모두는 아니지만 대부분의 경우 메모리 어레이 320 을 포함하는 도면에서 대표적 메모리셀 300a 는 선택된 메모리셀을 대표하고, 대표적 메모리셀 300b 는 선택된 메모리셀 300a 와 동일한 행으로 연결되나 선택되지 않은 메모리셀을 대표하고, 대표적 메모리셀 300c 는 선택된 메모리셀 300a 와 동일한 열로 연결되나 선택되지 않은 메모리셀을 대표하고, 대표적 메모리셀 100d 는 선택된 메모리셀 100a 과 열과 행 모두 연결되지 않은 메모리셀을 대표한다.
도 46 는 워드라인 터미널들 370a-370n, 소스라인 터미널들 372a-372n, 비트라인 1 터미널들 374a-374p, 비트라인2 터미널들 376a-376p, 매몰우물층 터미널들 378a-378n, 기판 터미널들 380a-380n 를 나타내고 있다. 각각의 워드라인, 소스라인, 매몰우물층 터미널들은 메모리셀 300의 단일 행과 관련되고, 비트라인1 터미널, 비트라인2 터미널들은 메모리셀 300의 단일 열과 관련된다. 당해 업에 종사하는 사람들은 메모리 어레이 320 의 다양한 구성과 레이아웃이 가능하다는 것을 쉽게 인시할 수 있을 것이다. 예를들어 메모리 어레이 320 의 한 세그먼트 또는 메모리 어레이 320 전체에서 한개의 공통 기판터미널 380 이 사용될 수 있다. 다른 터미널들도 메모리 어레이 320 주변이나 메모리 서브어레이 주변에 존재하는 워드 디코더나 열 디코더, 세그먼트 소자, 감지 증폭기, 쓰기 증폭기 등을 통해 분할되거나 버퍼로 연결될 수 있다. 따라서 본 실시예의 특징, 설계, 옵션등은 다양한 방식으로 구술될 수 있다.
Lu는 두개의 트랜지스터로 구성된 부유바디 게이트 DRAM 셀을“A Novel Two-Transistor Floating-Body/Gate Cell for Low-Power Nanoscale Embedded DRAM”, Z. Lu et al., pp. 1511-1518, IEEE Transactions on Electron Devices, vol. 55, no. 6, June 2008 (“Lu-1”) and “A Simplified Superior Floating-Body/Gate DRAM Cell”, Z. Lu et al., pp. 282-284, IEEE Electron Device Letters, vol. 30, no. 3, March 2009 (“Lu-2”) 에 기술하였다.
Lu-1 과 Lu-2 에 의해 기술된 이중 트랜지스터 메모리셀은 부유바디 영역을 전하저장소로 사용하여 Okhonin-1 and Ohsawa-1 이 기술한 커패시터리스 DRAM 과 유사한 방식으로 동작한다. 결과적으로 Lu-1 과 Lu-2 의 이중 트랜지스터 메모리셀은 데이타 유지시간이 제한되어 리프레시 동작을 필요로한다.
메모리셀 100 과 200 과 동일한 원리에 따라 메모리셀 300 의 부유바디 트랜지스터 340 은 매몰우물층영역 330 에 양의 전압이 인가되는 한 두개의 안정된 상태를 갖는 쌍안정 메모리셀이다. 부유바디 트랜지스터 340 의 상태는 액세스 트랜지스터 342 의 비트라인2 터미널 376 과 소스라인 터미널 372 사이에 흐르는 셀 전류와 같은 액세스 트랜지스터 342 의 특징을 통해 감지될 수 있다. 부유바디 영역 324 에 양전하가 저장된 논리1 상태는 액세스 트랜지스터 342 를 켜고 액세스 트랜지스터 324 는부유바디 영역 324 에 중성전하가 저장되어 있는 논리0 상태보다 큰 셀 전류를 흘린다.
도 47 은 본 발명의 일 실시예에 따른 메모리 어레이 320의 선택된 메모리셀 300a 에서 읽기 동작을 나타낸다. 워드라인 터미널 370a 에 0 전압, 비트라인1 터미널 374a 에 0 전압, 비트라인 2 터미널 376a 에 양의전압, 소스라인 터미널 372a 에 0 전압, 매몰우물층 터미널 378 에 0 전압 또는 양의 전압, 기판 터미널 378a 에 0 전압을 인가한다. 선택되지 않은 메모리셀에서는 워드라인 터미널 370, 비트라인1 터미널 374, 비트라인2 터미널 376 에 0 전압, 소스라인 터미널372에 선택된 비트라인2 터미널 376a 와 동일한 양의 전압 또는 부유상태, 매몰우물층 터미널 378에 0 전압 또는 양의 전압, 기판 터미널 380 에 0 전압을 인가한다.
일 실시예에서 선택된 터미널들에 다음과 같은 전압이 인가될 수 있다. 워드라인 터미널 370, 소스라인 터미널 372, 비트라인1 터미널 374, 기판 터미널 380 에 0V, 비트라인2 터미널 376 에 +0.4V, 매몰우물층 터미널 378 에 +1.2V 가 인가된다. 선택되지 않은 터미널들에 다음과 같은 전압이 인가될 수 있다. 워드라인 터미널 370, 비트라인 1 터미널 374, 비트라인2 터미널 376, 기판터미널 380 에 0V, 소스라인 터미널 372, 기판 터미널 380 에 0V, 매몰우물층 터미널 378 에 +1.2V 가 인가된다. 또 다른 실시예에서 인가 전압은 설계자의 선택에 따라 다른 값이 인가될 수있으며 실시예의 전압로 제한되지 않는다.
부유바디 트랜지스터 340 의 쓰기 동작은“half transistor memory cell” described by Y. Widjaja and Z. Or-Bach, for example in U.S. App. no. 12/897,516, “A Semiconductor Memory Device Having an Electrically Floating Body Transistor” and U.S. App. no. 12/897, 538, “A Semiconductor Memory Device Having an Electrically Floating Body Transistor” 에서 설명된 것과 유사하다.
도 48은 본 발명의 일 실시예에 따른 메모리 어레이 320 의 선택된 메모리셀 300a 에서 band-to-band 터널링이 사용되어진 논리1 쓰기의 한 예를 보여주고 있다. 선택된 메모리셀 300a의band-to-band 터널링이 사용되어진 논리1 쓰기동작은 다음과 같은 바이어스 조건에서 수행되어 진다. 워드라인 터미널 370a 에 음의 전압, 비트라인1 터미널 374a 에 양의 전압, 비트라인 2 터미널 376a 에 0 전압, 소스라인 터미널 372a 에 0 전압, 매몰우물층 터미널 378a 에 0 전압 또는 양의 전압, 기판 터미널 380a 에 0 전압을 인가한다. 선택되지 않은 터미널에는 다음과 같은 바이어스가 인가된다. 워드라인 터미널 370, 비트라인1 터미널 374, 비트라인2 터미널 376, 소스라인 터미널 374, 기판터미널 380 에 0 전압, 매몰우물층 영영 378 에 0 전압 또는 양의 전압을 인가한다.
일 실시예에서선택된 메모리셀에 다음과 같은 바이어스 조건이 인가된다. 워드라인 터미널 370 에 -1.2V, 비트라인1 터미널 374 에 +1.2V, 비트라인 2 터미널 376 에 0 전압, 소스라인 터미널 372 에 0 전압, 매몰우물층 터미널 378에 +1.2V, 기판 터미널 380 에 0V를 인가한다. 선택되지 않은 터미널에는 다음과 같은 바이어스가 인가된다. 워드라인 터미널 370, 비트라인1 터미널 374, 비트라인2 터미널 376, 소스라인 터미널 374, 기판터미널 380 에 0V, 매몰우물층 영영 378 에 +1.2V 를 인가한다. 또 다른 실시예에서 인가 전압은 설계자의 선택에 따라 다른 값이 인가될 수있으며 실시예의 전압로 제한되지 않는다.
도 49은 본 발명의 일 실시예에 따른 메모리 어레이 320 의 선택된 메모리셀 300a 에서 논리0 쓰기의 한 예를 보여주고 있다. 선택된 메모리셀 300a의 논리0 쓰기동작은 다음과 같은 바이어스 조건에서 수행되어 진다. 워드라인 터미널 370a 에 양의 전압, 비트라인1 터미널 374a 에 음의 전압, 비트라인 2 터미널 376a 에 0 전압, 소스라인 터미널 372a 에 0 전압, 매몰우물층 터미널 378a 에 0 전압 또는 양의 전압, 기판 터미널 380a 에 0 전압을 인가한다. 선택되지 않은 터미널에는 다음과 같은 바이어스가 인가된다. 워드라인 터미널 370, 비트라인1 터미널 374, 비트라인2 터미널 376, 소스라인 터미널 374, 기판터미널 380 에 0 전압, 매몰우물층 영영 378 에 0 전압 또는 양의 전압을 인가한다.
일 실시예에서 선택된 메모리셀에 다음과 같은 바이어스 조건이 인가된다. 워드라인 터미널 370 에 +1.2V, 비트라인1 터미널 374 에 -0.2V, 비트라인 2 터미널 376 에 0 전압, 소스라인 터미널 372 에 0 전압, 매몰우물층 터미널 378 에 +1.2V, 기판 터미널 380 에 0V 를 인가한다. 선택되지 않은 터미널에는 다음과 같은 바이어스가 인가된다. 워드라인 터미널 370, 비트라인1 터미널 374, 비트라인2 터미널 376, 소스라인 터미널 374, 기판터미널 380 에 0V, 매몰우물층 영영 378 에 +1.2V 를 인가한다. 또 다른 실시예에서 인가 전압은 설계자의 선택에 따라 다른 값이 인가될 수있으며 실시예의 전압로 제한되지 않는다.
도 50은 본 발명의 또다른 실시예에 따른 메모리셀 400 을 나타낸다. 메모리셀 400은 각각 부유바디 영역 424와 424’에 반대 극성의 전하를 저장하는 두개의 쌍안정 부유바디 트랜지스터 440 과 440’ 로 구성된다. 따라서 부유바디 트랜지스터 440 과 부유바디 트랜지스터 440’은 각각 논리0과 논리 1 상태 또는 그 반대상태를 갖는다. 반대극성의 부유바디 전하는 비트라인 터미널 474 와 비트라인 바 터미널 474’ 에 상보 데이터를 갖게한다. 비트라인 474 과 비트라인 바 터미널 474’ 쌍은 메모리셀 400의 상태를 결정하는데 사용된다. 메모리셀 100과 200과 동일한 원칙을 따라 매몰우물영역 430 에 양전압이 인가되는 동안 부유바디 트랜지스터 440 과 440’ 은 쌍안정 상태를 갖는다.
도 51 는 본 발명의 일 실시예에 따른 메모리셀 400 으로 구성된 메모리 어레이 420을 나타내고 있다. 도 51은 게이트들 60과 연결된 워드라인 터미널들 470a-470n, 게이트들 64과 연결된 워드라인 터미널들 472a-472n, 부유바디 트랜지스터 440 과 440’의 소스 영역들 18 과 18’ 와 연결된 소스라인 터미널들 476a-476n 과 , 부유바디 트랜지스터 440 의 드레인 영역들 16 과 연결된 비트라인 터미널들 474a-474p, 부유바디 트랜지스터 440’ 의 드레인 영역들 16’ 과 연결된 비트라인 바 터미널들 474’a-474’p, 매몰우물층들 430 과 연결된 매몰우물층 터미널들 478a-478n, 기판 터미널들 480a-480n 을 나타내고 있다. 도 51 에서는 부유바디 트랜지스터 440 과 440’의 소스 영역들 18 과 18’ 은 동일한 소스라인 터미널 476 과 연결되어 있다. 하지만 소스 영역들 18 과 18’ 는 각각 독립된 소스라인 터미널 476 과 소스라인 바 터미널 476’ 에 연결되어 있을 수 있다. 마찬가지로 메모리 어레이 420 에서 게이트 60 와 64 는 각각 독립된 워드라인 터미널 470 과 472 에 연결되어 있다. 또 다른 실시예에서 게이트 60 과 64 는 동일한 워드라인 터미널에 연결되어 있을 수 있다. 도 52 는 부유바디 트랜지스터440 과 440’이 이웃하고 있는 메모리셀 400의 평면도를 나타내고 있다. 전도성 물질 90 과 90’는 비트라인 터미널 474 와 비트라인 바 터미널 474’ 은 알루미늄이나 구리와 같은 금속배선으로 연결될 수 있다. 유사하게 전도성 물질 92 와 92’과 소스라인 터미널 476 은 알루미늄이나 구리와 같은 금속배선으로 연결될 수 있다.
도 53은 본 발명의 또다른 실시예에 따른 이중포트 메모리셀 500 을 나타내고 있다. 메모리셀 500 은 이중포트 부유바디 트랜지스터 40D와 이중포트 메모리셀 500의 액세스 트랜지스터 역할을 하는 트랜지스터 42A 와 42B로 구성되며 메모리셀 500 의 상태는 이중포트 부유바디 트랜지스터 40D 에 저장된다. 이중포드 부유바디 트랜지스터 40D 의 구조와 동작원리는 미국 특허번호 2012/0120752, titled “Dual-Port Semiconductor Memory and First-In First-Out (FIFO) Memory Having Electrically Floating Body Transistor” (“Widjaja-5”) 에 나타나 있다.
메모리셀 500 은 게이트 60A 와 연결된 워드라인1A 터미널 70A, 게이트 60B 와 연결된 워드라인1B 터미널 70AB, 게이트 64A 와 연결된 워드라인2A 터미널 72A, 게이트 64B 와 연결된 워드라인2B 터미널 72B, 소스영역 16 과 연결된 소스라인 터미널 74, 영역 22A 와 연결된 비트라인1 터미널 76A, 영역 22B 와 연결된 비트라인2 터미널 76B, 이중포트 부유바디 트랜지스터 40D 의 매몰우물층 30 과 연결된 매몰우물층 터미널 78, 기판 10 과 연결된 기판 터미널 80 을 포함한다. 워드라인1A 터미널 70A, 워드라인2A 터미널 72A, 비트라인1터미널 76A 는 포트1로 일컫어지고 워드라인1B 터미널 70B, 워드라인2B 터미널 72B, 비트라인2터미널 76B 는 포트2로 일컫어진다.
이중포트 부유바디 트랜지스터 40D 는 액세스 트랜지스터 42A 와 42B 와 직렬려 연결되어 진다. 부유바디 트랜지스터 40D의 드레인 영역 18A는 포트1의 액세스 트랜지스터 42A 의 소스영역 20A 와 전도성물질 94A 를 통해 연결된다. 이와 유사하게 부유바디 트랜지스터 40D의 드레인 영역 18B는 포트2의 액세스 트랜지스터 42B 의 소스영역 20B 와 전도성물질 94B 를 통해 연결된다.
메모리셀 500 의 읽기, 쓰기 동작은 포트1과 포트2를 통해 타이밍에 상관없이 독립적으로 액세스 될 수 있다.
Widjaja-5 에서 서술된 것과 같이, 다중포트 부유바디 트랜지스터는 이중포트 부유바디 트랜지스터 40D 에 추가의 게이트를 통해 위치적으로 구분되는 소스와 드레인영역을 추가하여 형성될 수 있다. n개의 포트를 갖는 메모리셀에서 부유바디 트랜지스터의 게이트의 갯수와 비트라인 갯수는 n개이며 소스/드레인과 같은 두번째 전도성 타입을 갖는 영역의 갯수는 n+1 개 이다. 다중포트 메모리셀에서 두번째 전도성 타입을 갖는 영역과 게이트모두는 동일한 부유바디 영역 24 에 연결된다. 결과적으로 n개의 포트를 갖는 메모리셀의 액세스 트랜지스터 수는 n개와 같다.
예를들면 부유바디 트랜지스터와 액세스 트랜지스터가 직렬로 연결된 것과 같이, 앞서 말한 두 개의 트랜지스터로 구성된 메모리 셀로부터, 부유바디 트랜지스터와 부유 게이트 트랜지스터 또는상보 전하를 저장하는 두 개의 부유바디 트랜지스터가가 기술되었다. 본 발명의 도시된 실시예의 상기 설명은 당업자가 여기서 제공된 예나, 방법, 구체적 실시예나 그 변형, 조합을 이해하고 인식할 수 있게 할 것이다. 상기 설명은 완전하게 되거나 개시된 형식에 본 발명을 제한하기 위한 것이 아니라 본 발명의 범위 내에서 다양한 균등 범위의 수정이 가능하다.
상기 자세한 설명을 고려하여 본 발명에 대해 이들 수정이 이루어질 수 있다. 다음의 청구항에서 사용된 용어는 명세서 및 청구항에서 개시된 특정 실시예로 본 발명을 제한하는 것으로 해석되어서는 안된다. 오히려 본 발명의 범위는 청구항 해석에 대해 확립된 원칙에 따라 해석되어야 하는 것이다.

Claims (37)

  1. 반도체 메모리셀로서,
    쌍안정 부유 바디 트랜지스터; 및
    액세스 소자
    를 포함하고,
    상기 쌍안정 부유 바디 트랜지스터는, 백바이어스(back-bias) 영역 및 부유 바디 영역을 포함하고,
    상기 백바이어스 영역은, 상기 반도체 메모리셀이 제1 및 제2 상태들 중 어느 하나에 있을 때, 충돌 이온화를 생성하도록 구성되고, 상기 반도체 메모리셀이 상기 제1 및 제2 상태들 중 다른 하나에 있을 때, 충돌 이온화를 생성하지 않도록 구성되고,
    상기 부유 바디 영역은, 게이트 영역의 아래에 위치하고,
    상기 쌍안정 부유 바디 트랜지스터와 상기 액세스 소자는 직렬로 전기적으로 연결되는, 반도체 메모리셀.
  2. 제1항에 있어서,
    상기 액세스 소자는 금속-산화물-반도체 트랜지스터인, 반도체 메모리셀.
  3. 제1항에 있어서,
    상기 액세스 소자는 바이폴라 트랜지스터인, 반도체 메모리셀.
  4. 제2항에 있어서,
    상기 액세스 소자는, 상기 쌍안정 부유 바디 트랜지스터와 전도성 타입이 동일한, 반도체 메모리셀.
  5. 제2항에 있어서,
    상기 액세스 소자는, 상기 쌍안정 부유 바디 트랜지스터와 상이한 전도성 타입을 가지는, 반도체 메모리셀.
  6. 제1항에 있어서,
    상기 쌍안정 부유 바디 트랜지스터는 매몰우물 영역(buried well region)을 포함하는, 반도체 메모리셀.
  7. 제1항에 있어서,
    상기 쌍안정 부유 바디 트랜지스터는 다중-포트 부유 바디 트랜지스터를 포함하고, 상기 액세스 소자는 다수의 액세스 트랜지스터들을 포함하는, 반도체 메모리셀.
  8. 제7항에 있어서,
    상기 쌍안정 부유 바디 트랜지스터는 이중-포트 부유 바디 트랜지스터를 포함하고, 상기 액세스 소자는 두개의 액세스 트랜지스터들을 포함하는, 반도체 메모리셀.
  9. 반도체 메모리셀로서,
    첫번째 바디를 갖는 첫번째 트랜지스터;
    두번째 바디를 갖는 두번째 트랜지스터;
    상기 첫번째 바디와 두번째 바디 둘 다의 아래에 있는 기판;
    상기 첫번째 바디와 상기 두번째 바디 중 적어도 하나와 상기 기판 사이에 개재되는 매몰층;
    상기 첫번째 바디와 접하고 있는 첫번째 소스 영역;
    상기 첫번째 바디에 접하면서 상기 첫번째 소스 영역과 떨어져 위치하는 첫번째 드레인 영역;
    상기 첫번째 바디로부터 절연된 첫번째 게이트;
    상기 첫번째 바디로부터 상기 두번째 바디를 절연하는 절연 부재;
    상기 두번째 바디와 접하고 있는 두번째 소스 영역;
    상기 두번째 바디에 접하면서 상기 두번째 소스 영역과 떨어져 위치하는 두번째 드레인 영역; 및
    상기 두번째 바디로부터 절연된 두번째 게이트를 포함하는, 반도체 메모리셀.
  10. 제9항에 있어서,
    상기 첫번째 게이트는 상기 첫번째 소스 영역과 상기 첫번째 드레인 영역 사이에 위치하고, 상기 두번째 게이트는 상기 두번째 소스 영역과 상기 두번째 드레인 영역 사이에 위치하는, 반도체 메모리셀.
  11. 제9항에 있어서,
    상기 첫번째 트랜지스터는 부유 바디 트랜지스터이고, 상기 두번째 트랜지스터는 액세스 트랜지스터인, 반도체 메모리셀.
  12. 제9항에 있어서,
    상기 첫번째 바디는 부유 바디이고, 상기 두번째 바디는 상기 기판에 전기적으로 연결된 우물 영역인, 반도체 메모리셀.
  13. 제9항에 있어서,
    상기 첫번째 드레인 영역은 상기 두번째 소스 영역에 전기적으로 연결되는, 반도체 메모리셀.
  14. 제9항에 있어서,
    상기 첫번째 바디는 n형 전도성 타입과 p형 전도성 타입 중 선택된 첫번째 전도성 타입을 갖고,
    상기 두번째 바디는 상기 첫번째 전도성 타입을 갖고,
    상기 첫번째 소스 영역, 두번째 소스 영역, 첫번째 드레인 영역, 두번째 드레인 영역은 각각 상기 n형 전도성 타입과 p형 전도성 타입 중 선택된 두번째 전도성 타입을 갖고,
    상기 첫번째 전도성 타입은 상기 두번째 전도성 타입과 상이한, 반도체 메모리셀.
  15. 제9항에 있어서,
    상기 첫번째 바디는 부유 바디이고,
    상기 두번째 바디는 상기 매몰층에 전기적으로 연결된 우물 영역이고,
    상기 첫번째 바디는 n형 전도성 타입과 p형 전도성 타입 중 선택된 첫번째 전도성 타입을 갖고,
    상기 두번째 바디는 n형 전도성 타입과 p형 전도성 타입 중 선택된 두번째 전도성 타입을 갖고,
    상기 첫번째 전도성 타입은 상기 두번째 전도성 타입과 상이한, 반도체 메모리셀.
  16. 제9항에 있어서,
    상기 반도체 메모리셀은 레퍼런스 셀을 포함하고,
    상기 레퍼런스 셀은,
    상기 첫번째 소스 영역 및 상기 첫번째 드레인 영역으로부터 떨어져 위치하고, 상기 첫번째 바디와 접하고 있는 센스라인 영역을 더 포함하고,
    상기 첫번째 바디는 n형 전도성 타입과 p형 전도성 타입 중 선택된 첫번째 전도성 타입을 갖고,
    상기 센스라인 영역은 상기 첫번째 전도성 타입을 갖는, 반도체 메모리셀.
  17. 제9항에 있어서,
    상기 첫번째 드레인 영역은, 상기 두번째 게이트에 전기적으로 연결되는, 반도체 메모리셀.
  18. 제9항에 있어서,
    상기 첫번째 트랜지스터는 부유 바디 트랜지스터이고,
    상기 두번째 트랜지스터는 부유 바디 트랜지스터인, 반도체 메모리셀.
  19. 제9항에 있어서,
    상기 첫번째 바디는 첫번째 부유 바디 트랜지스터를 포함하고,
    상기 두번째 바디는 두번째 부유 바디 트랜지스터를 포함하고,
    상기 첫번째 부유 바디 트랜지스터와 상기 두번째 부유 바디 트랜지스터는, 각각 상보적 형태의 전하를 저장하도록 구성되는, 반도체 메모리셀.
  20. 제9항에 있어서.
    상기 첫번째 바디와 상기 두번째 바디 중 적어도 하나는 쌍안정 부유 바디인, 반도체 메모리셀.
  21. 반도체 메모리셀로서,
    부유 바디를 갖는 첫번째 트랜지스터;
    상기 부유 바디 하부에 위치한 매몰층;
    제2 바디를 갖는 두번째 트랜지스터; 및
    상기 제2 바디로부터 상기 부유 바디를 절연하는 절연 부재
    를 포함하고,
    상기 매몰층에 전압을 인가하여 상기 반도체 메모리셀의 상기 부유 바디의 상태를 유지하고,
    상기 첫번째 트랜지스터와 상기 두번째 트랜지스터는 직렬로 연결되는, 반도체 메모리셀.
  22. 반도체 메모리셀로서,
    쌍안정 부유 바디 트랜지스터; 및
    부유 게이트 트랜지스터
    를 포함하고,
    상기 쌍안정 부유 바디 트랜지스터는,
    부유 바디;
    백바이어스 영역;
    상기 부유 바디에 접촉하는 첫번째 소스 영역;
    상기 첫번째 소스 영역으로부터 분리되고, 상기 부유 바디에 접촉하는 첫번째 드레인 영역; 및
    상기 부유 바디로부터 절연되는 제1 게이트를 포함하고,
    상기 부유 게이트 트랜지스터는,
    우물 영역;
    상기 우물 영역에 접촉하는 두번째 소소 영역;
    상기 두번째 소스 영역으로부터 분리되고, 상기 우물 영역에 접촉하는 두번째 드레인 영역; 및
    상기 우물 영역으로부터 절연되는 부유 게이트를 포함하고,
    상기 백바이어스 영역은, 상기 반도체 메모리셀이 제1 및 제2 상태들 중 어느 하나에 있을 때, 충돌 이온화를 생성하도록 구성되고, 상기 반도체 메모리셀이 상기 제1 및 제2 상태들 중 다른 하나에 있을 때, 충돌 이온화를 생성하지 않도록 구성되는, 반도체 메모리셀.
  23. 반도체 메모리셀로서,
    백바이어스 영역을 포함하는, 첫번째 쌍안정 부유 바디 트랜지스터; 및
    두번째 쌍안정 부유 바디 트랜지스터
    를 포함하고,
    상기 백바이어스 영역은, 상기 첫번째 쌍안정 부유 바디 트랜지스터가 제1 및 제2 상태들 중 어느 하나에 있을 때, 충돌 이온화를 생성하도록 구성되고, 상기 첫번째 쌍안정 부유 바디 트랜지스터가 상기 제1 및 제2 상태들 중 다른 하나에 있을 때, 충돌 이온화를 생성하지 않도록 구성되고,
    상기 백바이어스 영역은, 상기 두번째 쌍안정 부유 바디 트랜지스터가 상기 제1 및 제2 상태들 중 어느 하나에 있을 때, 충돌 이온화를 생성하도록 구성되고, 상기 두번째 쌍안정 부유 바디 트랜지스터가 상기 제1 및 제2 상태들 중 다른 하나에 있을 때, 충돌 이온화를 생성하지 않도록 구성되고,
    상기 첫번째 쌍안정 부유 바디 트랜지스터와 상기 두번째 쌍안정 부유 바디 트랜지스터가 서로 상보적 전하를 저장하도록 구성되는, 반도체 메모리셀.
  24. 쌍안정 부유 바디 트랜지스터와 액세스 트랜지스터를 갖는 반도체 메모리셀 상에서 동작을 수행하는 방법으로서,
    상기 액세스 트랜지스터를 켜기위해 상기 액세스 트랜지스터에 전압을 인가하는 단계; 및
    상기 켜진 액세스 트랜지스터로부터 상기 쌍안정 부유 바디 트랜지스터로 전압을 전달함으로써, 동작을 위한 상기 메모리셀의 선택을 보조하는 단계
    를 포함하고,
    상기 쌍안정 부유 바디 트랜지스터는 백바이어스 영역을 포함하고,
    상기 백바이어스 영역은, 상기 쌍안정 부유 바디 트랜지스터가 제1 및 제2 상태들 중 어느 하나에 있을 때, 충돌 이온화를 생성하도록 구성되고, 상기 쌍안정 부유 바디 트랜지스터가 상기 제1 및 제2 상태들 중 다른 하나에 있을 때, 충돌 이온화를 생성하지 않도록 구성되는, 반도체 메모리셀 상에서 동작을 수행하는 방법.
  25. 제24항에 있어서,
    상기 동작은, 판독 동작이고,
    상기 판독 동작은 상기 부유 바디 트랜지스터의 상태를 감지하기 위해 상기 메모리셀을 통해 흐르는 전류를 모니터링하는 것을 포함하는, 반도체 메모리셀 상에서 동작을 수행하는 방법.
  26. 제24항에 있어서,
    상기 동작은, 논리-1 쓰기 동작이고,
    상기 액세스 트랜지스터에 인가되는 전압은, 상기 액세스 트랜지스터의 비트라인 터미널에 인가되는 양의 바이어스이고,
    상기 액세스 트랜지스터는 상기 양의 바이어스를 상기 부유 바디 트랜지스터의 드레인 영역으로 전달하는, 반도체 메모리셀 상에서 동작을 수행하는 방법.
  27. 제26항에 있어서,
    상기 부유 바디 트랜지스터를 바이어싱하는 단계를 더 포함하고,
    상기 바이어싱은 충돌 이온화 과정을 통해 정공 생성을 최대화하는, 반도체 메모리셀 상에서 동작을 수행하는 방법.
  28. 제26항에 있어서,
    상기 액세스 트랜지스터에 인가된 전압은, 상기 액세스 트랜지스터의 소스 영역을 부유 상태로 만들도록 바이어스되고,
    상기 방법은, 커패시티브 커플링을 통해, 상기 부유 바디 트랜지스터의 부유 바디 전위를 증가시키는 단계를 더 포함하는, 반도체 메모리셀 상에서 동작을 수행하는 방법.
  29. 제24항에 있어서,
    상기 동작은, 논리-0 쓰기 동작이고,
    상기 액세스 트랜지스터에 인가되는 전압은 음의 바이어스이고,
    상기 액세스 트랜지스터는, 상기 음의 바이어스를 상기 부유 바디 트랜지스터의 드레인 영역으로 전달하는, 반도체 메모리셀 상에서 동작을 수행하는 방법.
  30. 제24항에 있어서,
    상기 동작은, 액티브 로(active low) 판독 동작인, 반도체 메모리셀 상에서 동작을 수행하는 방법.
  31. 제 24항에 있어서,
    상기 동작은, 액티브 로(active low) 논리-1 쓰기 동작인, 반도체 메모리셀 상에서 동작을 수행하는 방법.
  32. 제24항에 있어서,
    상기 동작은, 상기 부유 바디 트랜지스터의 상태를 감지하기 위해 상기 메모리셀을 통해 흐르는 전류를 모니터링하는 것을 포함하고,
    상기 액세스 트랜지스터를 켜기 위해 인가되는 전압은 0 볼트인, 반도체 메모리셀 상에서 동작을 수행하는 방법.
  33. 제24항에 있어서,
    상기 동작은 논리-1 쓰기 동작이고, 상기 액세스 트랜지스터에 인가되는 전압은 상기 액세스 트랜지스터의 워드라인 터미널에 0 볼트를 인가하는 것을 포함하고,
    상기 논리-1 쓰기 동작은 band-to-band 터널링 매커니즘을 통해 수행되는, 반도체 메모리셀 상에서 동작을 수행하는 방법.
  34. 제24항에 있어서,
    상기 동작은 논리-1 쓰기 동작이고, 상기 액세스 트랜지스터에 인가되는 전압은 상기 액세스 트랜지스터의 워드라인 터미널에 0 볼트를 인가하는 것을 포함하고,
    상기 논리-1 쓰기 동작은 충돌 이온화 매커니즘을 통해 수행되는, 반도체 메모리셀 상에서 동작을 수행하는 방법.
  35. 제24항에 있어서,
    상기 동작은 논리-1 쓰기 동작이고,
    상기 액세스 트랜지스터에 인가되는 전압은, 상기 액세스 트랜지스터의 소스 영역이 부유 상태가 되도록 바이어스된 양의 전압이고,
    상기 방법은, 커패시티브 커플링을 통해, 상기 부유바디 트랜지스터의 부유 바디의 전위를 증가시키는 단계를 더 포함하는, 반도체 메모리셀 상에서 동작을 수행하는 방법.
  36. 제24항에 있어서,
    상기 동작은 논리-0 쓰기 동작이고,
    상기 액세스 트랜지스터에 인가되는 전압은, 상기 액세스 트랜지스터의 워드라인 터미널에 인가되는 양의 바이어스인, 반도체 메모리셀 상에서 동작을 수행하는 방법.
  37. 제24항에 있어서,
    상기 동작은 논리-0 쓰기 동작이고,
    상기 액세스 트랜지스터의 워드 라인 터미널에 인가되는 전압은, 상기 부유 바디 트랜지스터의 드레인 영역에 인가되는 음의 바이어스보다, 음의 값의 절대값이 더 큰, 반도체 메모리셀 상에서 동작을 수행하는 방법.
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