DE10012105B4 - Verfahren zum Auslesen von nichtflüchtigen Halbleiter-Speicheranordnungen - Google Patents

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Abstract

Verfahren zum Auslesen von nichtflüchtigen Halbleiter-Speicheranordnungen, die Speicherzellen mit einem MOS-Feldeffekttransistor mit floatendem Gate (FG) aufweisen, wobei
– eine hohe Einsatzspannung (high-VT) und eine niedrige Einsatzspannung (low-VT) abhängig vom Ladungszustand des floatenden Gates (FG) des MOS-Feldeffekttransistors bestimmt werden, und wobei
– beim Auslesen an einem Teil der Speicherzellen eine Vorspannung in Sperrrichtung des pn-Überganges zwischen Bulk (B) und Source (S) des MOS-Feldeffekttransistors dieser Speicherzellen angelegt wird,
dadurch gekennzeichnet, dass
an dem selektierten MOS-Feldeffekttransistor
– die Vorspannung während des Auslesevorgangs angelegt bleibt, und
– während die in Sperrrichtung gepolte Vorspannung anliegt, Drain und Source des MOS-Feldeffekttransistors auf ein jeweils voneinander verschiedenes Potential gelegt werden.

Description

  • Die vorliegende Erfindung betrifft ein Verfahren zum Auslesen von nichtflüchtigen Halbleiter-Speicheranordnungen, die Speicherzellen mit einem MOS-Feldeffekttransistor mit floatendem Gate aufweisen, wobei eine hohe Einsatzspannung und eine niedrige Einsatzspannung abhängig vom Ladungszustand des floatenden Gates des MOS-Feldeffekttransistors bestimmt werden, und wobei beim Auslesen an einem Teil der Speicherzellen eine Vorspannung in Sperrrichtung des pn-Überganges zwischen Bulk und Source des MOS-Feldeffekttransistors dieser Speicherzellen angelegt wird. Eine solche Vorspannung beim Auslesen an einen Teil der Speicherzellen anzulegen, ist aus US 5,850,091 A bekannt.
  • Bei Halbleiter-Speicheranordnungen, die als Speicherzellen MOS-Transistoren mit Steuergate und floatendem Gate verwenden, tritt die sogenannte Leckstrom-Problematik auf, die auch als "Moving-Bit-Problematik", kurz MB-Problematik, bezeichnet werden kann. Nach dieser verliert das Floating Gate aufgrund sehr geringer Leckströme über lange Zeiten seine Ladung, was eine eingeschränkte Datenhalteeigenschaft bedeutet. Da diese Leckströme exponentiell von dem elektrischen Feld über der Siliziumdioxid-Isolierschicht, in die das Floating Gate eingebettet ist, abhängen, kann eine deutliche Reduktion der Leckströme erwartet werden, wenn es gelingt, daß die elektrischen Felder im spannungslosen Zustand der Halbleiter-Speicheranordnung weitgehend vermindert sind. Als Konsequenz hiervon sollten auch die Einsatzspannungen VT des hohen bzw. "high"-VT-Zustandes und des niedrigen bzw. "low"-VT-Zustandes des Transistors möglichst gering sein. Diese Einsatzspannungen legen bekanntlich den Speicherzustand des Transistors fest, indem high-VT bzw. low-VT logische Zustände "0" bzw. "1" oder umgekehrt zugeordnet werden.
  • Ein anderes generelles Problem bei nichtflüchtigen Halbleiter-Speicheranordnungen liegt darin, daß gleiche Speicherzellen aufgrund von beispielsweise Technologieschwankungen bei deren Herstellung unterschiedliche Programmiergeschwindigkeiten aufweisen können. Dies führt dazu, daß bei den Transistoren dieser Speicherzellen unterschiedliche Einsatzspannungen auftreten können.
  • Beim Auslesen von nichtflüchtigen Halbleiter-Speicheranordnungen müssen für die einzelnen Zellen jeweils die bereits erwähnten logischen Zustände high-VT bzw. hohe Einsatzspannung und low-VT bzw. niedrige Einsatzspannung des Transistors unterschieden werden. Für ein zuverlässiges Auslesen sollte ein möglichst großer Unterschied zwischen den beiden Einsatzspannungen high-VT und low-VT bestehen. Dieser Unterschied 1äßt sich aber nicht beliebig steigern, da einerseits die Höhe des Zustandes high-VT, also die hohe Einsatzspannung, durch die negative (für NMOS) bzw. positive (für PMOS) Ladungsmenge bestimmt wird, die auf das floatende Gate des Transistors gebracht werden kann, und somit durch die zur Verfügung stehenden Spannungen limitiert ist, und da andererseits die niedrige Einsatzspannung low-VT immer größer als 0 V (für NMOS) bzw. kleiner als 0 V (für PMOS) sein muß, da sonst der Transistor auch im nicht selektierten Fall selbstleitend wäre.
  • Für die eingangs erwähnte Leckstrom-Problematik gibt es derzeit noch keine befriedigende Lösung. Es wird lediglich daran gedacht, mittels einer sogenannten UV-Shift, d.h. Anhebung der Einsatzspannung im ladungslosen Zustand, also nach einer Entladung durch UV-Bestrahlung, elektrostatische Felder über der Oxid-Isolierschicht zu verringern.
  • Unterschiedliche Programmiergeschwindigkeiten der einzelnen Speicherzellen können an sich durch sogenanntes intelligentes Programmieren berücksichtigt werden, bei dem jeder Speicherzelle ihre gewünschte Einsatzspannung zugeordnet wird. Ein derartiges Vorgehen ist aber äußerst zeitaufwendig und erfordert mehr Aufwand beim Design und in der Peripherie.
  • Negative (für NMOS) bzw. positive (für PMOS) Einsatzspannungen für low-VT können vermieden werden, indem mit Hilfe des bereits erwähnten intelligenten Programmierens die jeweils erreichte Einsatzspannung überprüft wird, um so deren Absinken unter (für NMOS) bzw. Ansteigen über (für PMOS) die 0 V-Grenze zu verhindern. Ein solches intelligentes Programmieren stellt zusätzliche Anforderungen an das Design der Schaltung. Schließlich kann auch durch Vorschalten eines Auswahltransistors zusätzlich zu dem Transistor ein Stromfluß verhindert werden, selbst wenn dieser Transistor, also die eigentliche Speicherzelle, überprogrammiert ist und selbstleitend wird. Ein solcher zusätzlicher Auswahltransistor vergrößert aber die benötigte Chipfläche erheblich und ist damit äußerst kostenintensiv.
  • Aus der eingangs zitierten Druckschrift US 5,850,091 A ist ein Verfahren zum Auslesen von nichtflüchtigen Halbleiter-Speicheranordnungen (hauptsächlich MONOS-Speicherzellen) bekannt, bei dem beim Auslesen an einem Teil der Speicherzellen eine Vorspannung in Sperrrichtung des pn-Übergangs zwischen Bulk und Source des MOS-Feldeffekttransistors dieser Speicherzellen angelegt, jedoch diese Vorspannung nur an den nichtselektierten Speicherzellen (z.B. MONOS-EEPROM-Speicherzellen) beibehalten wird und bei dem für die selektierte Speicherzelle diese Vorspannung während des Lesevorgangs aufgehoben wird.
  • Des Weiteren beschreibt JP 11-233744 A entsprechend US 6,147,903 A für eine nichtflüchtige Halbleiter-Speichervorrichtung die Möglichkeit, die Schwellenspannung eines Transistors durch Anlegen einer in Sperrrichtung gepolten Vorspannung zwischen Bulk und Source zu erhöhen. Allerdings werden in den in der zuletzt genannten Druckschrift beschriebenen Speicherzellen jeweils zwei Transistoren eingesetzt, die sich durch unterschiedliche Schwellenspannungen auszeichnen und dadurch gemeinsam als Speicherelemente wirken. Diese unterschiedlichen Schwellenspannungen sind durch zusätzliche Ionenimplantationen erzeugt worden. Das heißt, dass die nichtflüchtige Halbleiter-Speichervorrichtung der zuletzt genannten Druckschrift keine Halbleiter-Speicheranordnung ist, bei der der Ladungszustand eines floatenden Gates zur Informationsspeicherung verwendet wird.
    •
  • Ausgehend von der oben aufgezeigten Problematik liegt der Erfindung die Aufgabe zugrunde, ein Verfahren zum Auslesen von nichtflüchtigen Halbleiterspeicheranordnungen anzugeben, bei dem bei dem selektierten MOS-Feldeffekttransistor unter Überwindung der Leckstrom-Problematik eine große Differenz der Einsatzspannungen, von denen low-VT sogar negative (für NMOS) bzw. positive (für PMOS) Werte annehmen kann, gewährleistet ist.
  • Diese Aufgabe wird bei einem Verfahren der eingangs genannten Art erfindungsgemäß dadurch gelöst, dass an dem selektierten MOS-Feldeffekttransistor die Vorspannung während des Auslesevorgangs angelegt bleibt, und während die in Sperrrichtung gepolte Vorspannung anliegt, Drain und Source des MOS-Feldeffekttransistors auf ein jeweils voneinander verschiedenes Potential gelegt werden.
  • Das erfindungsgemäße Verfahren zum Auslesen von Speicherzellen einer nichtflüchtigen Halbleiter-Speicheranordnung beruht auf der Ausnutzung des sogenannten Substratsteuereffektes: Wenn eine in Sperrichtung gepolte Vorspannung VSB zwischen Bulk und Source eines NMOS- bzw. PMOS-Transistors angelegt wird, verschiebt sich dessen Einsatzspannung um
    Figure 00050001
    mit
    • γ
    = Substratsteuerfaktor und
    ϕf
    = Fermi-Spannung des Bulks, also Fermi-Spannung von p- bzw. n-leitendem Silizium.
  • Dies bedeutet, daß durch Anlegen dieser in Sperrichtung gepolten Vorspannung VSB zwischen Bulk und Source eine an sich selbstleitende Speicherzelle, die bei einer Bulk-Spannung von 0 V eine negative (für NMOS) bzw. positive (für PMOS) Einsatzspannung hat, auch bei einer positiven (für NMOS) bzw. negativen (für PMOS) Gate-Spannung sperren kann.
  • Das erfindungsgemäße Verfahren ermöglicht eine Reihe von bedeutenden Vorteilen, die mit dem Stand der Technik nicht ohne weiteres zu erzielen sind:
    • – Wird der Abstand zwischen hoher Einsatzspannung high-VT und niedriger Einsatzspannung low-VT, also das sogenannte VT-Fenster, gleich belassen, so ist es möglich, die hohe Einsatzspannung high-VT abzusenken; dies bedeutet, daß, falls keine äußeren Spannungen an die Halbleiter-Speicheranordnung angelegt sind, im Zustand hoher Einsatzspannung high-VT ein geringeres elektrisches Feld über der Siliziumdioxid-Isolierschicht existiert, was zu geringeren Leckströmen, also zu einer niedrigeren Leckstrom-Anfälligkeit führt.
    • – Ein Absenken der höheren Einsatzspannung high-VT hat den Vorteil, daß zur Überführung in den high-VT-Zustand im Transistor geringere Spannungen ausreichend sind, was in einem Speicherzellenfeld ein Löschen von Information mit niedrigeren Spannungen erlaubt.
    • – Der Zustand der niedrigen Einsatzspannung low-VT ist nicht mehr durch 0 V beschränkt; dadurch werden auch negative (für NMOS) und positive (für PMOS) Einsatzspannungen möglich, was bei Beibehaltung der hohen Einsatzspannung high-VT zu einer Vergrößerung des VT-Fensters führt. Damit lassen sich höhere Zykelzahlen für die Halbleiter-Speicheranordnung bzw. deren Speicherzellen erreichen.
    • – Aufgrund des größeren VT-Fensters bzw. des größeren Unterschiedes zwischen der hohen Einsatzspannung high-VT und der niedrigen Einsatzspannung low-VT können beispielsweise technologisch bedingte Schwankungen der Einsatzspannung für den low-VT-Zustand und/oder den high-VT-Zustand in einem gewissen Rahmen geduldet werden; dies kann sogar dazu führen, daß auf eine Kontrolle der Einsatzspannung während des Programmierens verzichtet werden kann, was ein einfacheres Design der Schaltung ermöglicht. Durch intelligentes Programmieren kann sowohl die Einsatzspannung genau eingestellt als auch ein selbstleitender Zustand vermieden werden. Durch das genaue Einstellen der Einsatzspannung lassen sich Schwankungen infolge unterschiedlicher Programmiergeschwindigkeiten unterbinden.
    • – Ein vergrößertes VT-Fenster ergibt verbesserte Anwendungen der nichtflüchtigen Halbleiter-Speicheranordnung mit mehr Pegeln, da die einzelnen Zustände die hier an die Stelle von high-VT bzw. low-VT treten, zuverlässiger zu lesen sind. Beispielsweise kann eine 2-Bit-Zelle vier Zustände besitzen.
    • – Ein vergrößertes VT-Fenster führt zu einer höheren Zykelfestigkeit.
    • – Das Vorspannen der Source-Bulk- und der Drain-Bulk-Dioden des Transistors bewirkt eine Verringerung der Sperrschichtkapazitäten, was einer Reduzierung der Bit- und Source-Leitungskapazitäten gleichkommt und damit größere Schaltgeschwindigkeiten erlaubt.
  • Bei dem erfindungsgemäßen Verfahren zum Auslesen von nichtflüchtigen Halbleiter-Speicheranordnungen wird eine in Sperrrichtung gepolte Vorspannung zwischen Bulk und Source des Transistors einer Speicherzelle gelegt. Außerdem wird eine positive (für NMOS) bzw. negative (für PMOS) Source- oder Drainspannung angelegt, so daß sich Drain und Source nicht mehr auf dem gleichen Potential befinden.
  • Ganz entscheidend beim Auslesen eines selektierten MOS-Speichers ist also, daß Source und Drain sich nicht auf dem selben Potential befinden. Dabei sind für eine Speicherzelle lediglich relative Spannungen von Bedeutung. Wird jedoch ein ganzes Speicherzellenfeld betrachtet, so bestehen durchaus Unterschiede. Die folgende Tabelle gibt mögliche Varianten von Lese-Spannungen für eine selektierte NMOS-Zelle an, wobei VS, VS' die Sourcespannung, Vd die Drainspannung und VB, VB' die Bulkspannung bedeuten:
    Figure 00080001
  • Dabei gilt: VB < 0 V, VS = –VB und VB < V'B < 0 V. Obige drei Spannungsvarianten (1) bis (3) stellen für die Speicherzelle gesehen identische Bedingungen dar, da die relativen Spannungen zwischen den Elektroden S, D, B gleich sind. Wird jedoch der gesamte Speicher betrachtet, so braucht bei der Variante (2) keine Bulkspannung angelegt werden. Dies bedeutet für die Technologie, daß beispielsweise bei einem p-dotierten Grundmaterial auf eine triple-Wanne verzichtet werden kann. Werden die Kapazitäten berücksichtigt, die beim Einstellen der Lesebedingungen umgeladen werden müssen, so ist Variante (2) oder unter Umständen eine Kombination der Varianten (1) und (2), wie sie in Variante (3) skizziert ist, von Vorteil, da geringere Sperrschichtkapazitäten bei vorgespannten pn-Übergängen vorliegen (vgl. oben). Durch das Anliegen der Source- bzw. Drainspannung kommt der Substratsteuereffekt zum Tragen. Wie Simulationen gezeigt haben, kann durch das erfindungsgemäße Verfahren ein Drainstrom unterbunden werden, der sonst bei einem konventionellen Lesen der Halbleiter-Speicheranordnung auftreten würde. Die Simulation zeigt ebenfalls, daß trotz der durch den Substratsteuereffekt verschobenen niedrigen Einsatzspannung low-VT noch ein ausreichender Strom bei einer selektierten Speicherzelle der Halbleiter-Speicheranordnung fließt.
    •
  • Nachfolgend wird die Erfindung anhand der Zeichnungen näher erläutert. Es zeigen:
  • 1 eine schematische Schnittdarstellung eines NMOS-Speichertransistors bzw. einer Speicherzelle der Halbleiter-Speicheranordnung,
  • 2 bis 5 verschiedene Wannenkonstruktionen für Speichertransistoren, die für die Anlegung einer Bulkvorspannung geeignet sind,
  • 6 den Verlauf des Drainstromes ID in Abhängigkeit von der Spannung am Steuergate bei dem NMOS-Speichertransistor von 1,
  • 7 ein schematisches Schaltbild zur Erläuterung des erfindungsgemäßen Verfahrens,
  • 8 den Verlauf des Drainstromes ID in Abhängigkeit von der am Steuergate liegenden Spannung VCG bei an Bulk anliegender in Sperrichtung gepolter Vorspannung und
  • 9 ein Diagramm, das die Verbesserung der Zykelfestigkeit durch das erfindungsgemäße Verfahren veranschaulicht.
  • 1 zeigt eine schematische Schnittdarstellung eines Transistors als einer Speicherzelle einer nichtflüchtigen Halbleiter-Speicheranordnung. Dieser Transistor besteht aus einer n-leitenden Sourcezone S und einer n-leitenden Drainzone D in einem p-leitenden Halbleiterkörper bzw. Bulk B.
  • Oberhalb des Kanalbereiches hat der gezeigte Transistor von 1 noch ein Floating Gate FG und ein Steuergate CG, an dem eine Steuerspannung VCG anliegt. Source S und Drain D sind mit einer Spannung VS bzw. VD beaufschlagt, während an Bulk B eine Spannung VB anliegt.
  • Die angegebenen Leitungstypen können gegebenenfalls auch jeweils umgekehrt werden, so daß anstelle des dargestellten n-Kanal-MOS-Transistors (NMOS) ein p-Kanal-MOS-Transistor (PMOS) vorliegt. In diesem Fall befinden sich dann also eine p-leitende Drainzone D und eine p-leitende Sourcezone S in einem n-leitenden Bulk B.
  • Verschiedene Wannenkonstruktionen für NMOS-Speicherzellen sind in den 2 und 3 und für PMOS-Speicherzellen in den 4 und 5 gezeigt. So kann der Bulk B bei einer NMOS-Speicherzelle als p-leitende Wanne p-well seinerseits zur Isolierung von benachbarten Speicherzellen noch in eine n-leitende Wanne n-well in einem p-leitenden Siliziumsubstrat eingelagert sein, wobei an der n-leitenden Wanne n-well dann eine Spannung von 0 V anliegt (vgl. 2). Eine entsprechende Wannenkonstruktion für eine PMOS-Speicherzelle ist in 4 gezeigt. Die 3 und 5 stellen Wannenkonstruktionen dar, bei denen der Bulk als p-leitende Wanne in einem n-leitenden Substrat (vgl. 3) bzw. als n-leitende Wanne in einem p-leitenden Substrat vorgesehen ist. Selbstverständlich sind auch noch andere Wannenkonstruktionen möglich.
  • Der in 1 gezeigte Speichertransistor hat – ebenso wie die in 2 bis 5 angedeuteten Varianten – abhängig von der in seinem Floating Gate FG gespeicherten elektrischen Ladung unterschiedliche Einsatzspannungen high-VT und low-VT, denen jeweils ein Drainstrom ID in Abhängigkeit von der an Steuergate CG liegenden Spannung VCG zugeordnet ist, wie dies in 6 gezeigt ist. Das Fenster zwischen den Einsatzspannungen beträgt hier ΔVT1.
  • Für NMOS-Transistoren sind negative Werte der Spannung VCG nicht brauchbar, da hier der Transistor selbstleitend ist.
  • Gleiches gilt für positive Werte der Spannung VCG bei PMOS-Transistoren.
  • Erfindungsgemäß wird zwischen den Bulk B und Source S des NMOS-Transistors eine in Sperrichtung gepolte negative Vorspannung VSB = VB – VS < 0 angelegt, wie dies schematisch in 7 angedeutet ist. Bei einem PMOS-Transistor wird in entsprechender Weise zwischen dem Bulk B und Source S eine in Sperrichtung gepolte positive Vorspannung VSB = VB – VS > 0 angelegt. Durch diese negative (für NMOS) bzw. positive (für PMOS) Source-Bulk-Vorspannung verschiebt sich die Einsatzspannung VT um
    Figure 00120001
    für NMOS, wie im vorliegenden Ausführungsbeispiel (vgl. 8), bzw. um
    Figure 00120002
    für PMOS.
  • Durch diese Verschiebung der Einsatzspannungen low-VT und high-VT tritt eine Verlagerung des Fensters zwischen den Einsatzspannungen von ΔVT2 ein, wie dies aus 8 zu ersehen ist. Damit kann die obere Einsatzspannung high-VT abgesenkt werden. Dies hat den Vorteil, daß eine geringere Leckstrom-Anfälligkeit vorliegt, da in der Oxid-Isolierschicht ein niedrigeres elektrisches Feld vorhanden ist.
  • Gegebenenfalls kann auch das Fenster ΔVT verbreitert werden, um eine höhere Zykelzahl zu ermöglichen. Auf weitere Vorteile, die mit dem größeren Fenster ΔVT zu erzielen sind, wurde bereits oben hingewiesen. Diese Vergrößerung des Fensters mit ΔVT2 > ΔVT1 wird erhalten, wenn eine unverschobene negative Einsatzspannung zugelassen wird.
  • 9 veranschaulicht den Gewinn an Zykelfestigkeit durch Verbreiterung des Fensters ΔVT1 für konventionelles Lesen auf das Fenster ΔVT2 für ein Lesen entsprechend dem erfindungsgemäßen Verfahren. Es ist klar zu ersehen, daß die Anzahl der Zyklen deutlich erhöht werden kann, wenn das erfindungsgemäße Verfahren zur Anwendung gelangt.

Claims (5)

  1. Verfahren zum Auslesen von nichtflüchtigen Halbleiter-Speicheranordnungen, die Speicherzellen mit einem MOS-Feldeffekttransistor mit floatendem Gate (FG) aufweisen, wobei – eine hohe Einsatzspannung (high-VT) und eine niedrige Einsatzspannung (low-VT) abhängig vom Ladungszustand des floatenden Gates (FG) des MOS-Feldeffekttransistors bestimmt werden, und wobei – beim Auslesen an einem Teil der Speicherzellen eine Vorspannung in Sperrrichtung des pn-Überganges zwischen Bulk (B) und Source (S) des MOS-Feldeffekttransistors dieser Speicherzellen angelegt wird, dadurch gekennzeichnet, dass an dem selektierten MOS-Feldeffekttransistor – die Vorspannung während des Auslesevorgangs angelegt bleibt, und – während die in Sperrrichtung gepolte Vorspannung anliegt, Drain und Source des MOS-Feldeffekttransistors auf ein jeweils voneinander verschiedenes Potential gelegt werden.
  2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die niedrige Einsatzspannung (low-VT) für NMOS-Transistoren negative und für PMOS-Transistoren positive Spannungswerte anzunehmen vermag.
  3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass durch Anlegen der in Sperrrichtung gepolten Vorspannung das Fenster zwischen der hohen Einsatzspannung (high-VT) und der niedrigen Einsatzspannung (low-VT) erweitert wird.
  4. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass durch Anlegen der in Sperrrichtung gepolten Vorspannung das Fenster zwischen der hohen Einsatzspannung (high-VT) und der niedrigen Einsatzspannung (low-VT) konstant belassen wird.
  5. Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass durch Anlegen der Vorspannung VSB zwischen Bulk (B) und Source (S) die Einsatzspannung für NMOS-Transistoren um
    Figure 00150001
    und für PMOS-Transistoren um
    Figure 00150002
    verschoben wird, wobei γ den Substratsteuerfaktor und ϕf die Fermi-Spannung des Bulks (B) bedeuten.
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