DE19813653B4

DE19813653B4 - Anwenderprogrammierbares Verknüpfungsfeld

Info

Publication number: DE19813653B4
Application number: DE19813653A
Authority: DE
Inventors: Robert M. Salter Saratoga Ill; Kyung Joon Cupertino Han; Jack Zezhong San Jose Peng; Robert U. Santa Cruz Broze; Victor San Francisco Levchenko
Original assignee: Actel Corp
Current assignee: Microsemi SoC Corp
Priority date: 1997-03-31
Filing date: 1998-03-27
Publication date: 2005-09-15
Anticipated expiration: 2018-03-28
Also published as: DE19813653A1; JPH10294381A; JP2009016863A; JP4347922B2; US5838040A

Abstract

Anwenderprogrammierbares Verknüpfungsfeld zur selektiven Verknüpfung von Schaltungsknoten in einem integrierten Schaltkreis mit mindestens einem ersten Feldeffekttransistor (10), dessen Source und Drain mit einem ersten bzw. einem zweiten Schaltungsknoten (14, 16) verbunden sind und der ein Floating Gate (26) zur Speicherung von Ladung und ein Steuergate (28) zur Ein- und Ausschaltung des ersten Feldeffekttransistors (10) in Abhängigkeit von der Ladung des Floating Gates (26) aufweist, dadurch gekennzeichnet, daß zu jedem ersten Feldeffekttransistor (10) ein zweiter Feldeffekttransistor (12) mit einem von zumindest Source oder Drain (18, 20) über ein Tunneldioxid (36) getrennten, mit dem jeweiligen ersten Feldeffekttransistor (10) gemeinsamen Floating Gate (26) und einem an das Floating Gate (26) kapazitiv gekoppelten Steuergate (30) sowie eine erste und eine zweite Leitung (22, 24) vorgesehen sind, die mit Source bzw. Drain des jeweiligen zweiten Feldeffekttransistors (12) verknüpft sind, wobei eine Programmierung durch Anlegung von Spannungen an die erste und die zweite Leitung (22,...

Description

Die Erfindung betrifft ein anwenderprogrammierbares Verknüpfungsfeld nach dem Oberbegriff des Anspruchs 1.

Anwenderprogrammierbare Verknüpfungsfelder (FPGAs = "Field Programmable Gate Arrays") besitzen typischerweise eine Matrix von Logikelementen und Verdrahtungen mit tausenden oder sogar zehntausenden von programmierbaren Zwischenverbindungen, so daß FPGA vom Anwender zu einem integrierten Schaltkreis mit definierten Funktionen zusammengestellt werden können. Jede programmierbare Zwischenverbindung oder jeder Schalter kann zwei Schaltungsknoten im integrierten Schaltkreis verknüpfen, um eine Verdrahtung herzustellen oder zu unterbrechen oder um eine oder mehrere Funktionen eines Logikelements einzustellen.

FPGAs verwenden als programmierbare Zwischenverbindung entwe der Speicherzellen oder Antischmelzsicherungen. Speicherzellen sind wiederprogrammierbar, während Antischmelzsicherungen nur einmal programmierbar sind. Ein neuer nicht-flüchtiger Speichertyp eines programmierbaren Zwischenelements ist in der US 5 764 096 A offenbart. Bei der dort beschriebenen FPGA wird eine nicht-flüchtige, wiederprogrammierbare Transistorspeicherzelle (NVM = "non-volatile memory") verwendet, um ein allgemeines Schaltungselement zur willkürlichen Verknüpfung von FPGA-Verdrahtungen und Schaltkreiselementen zu schaffen. Grundsätzlich besitzt eine NVM-Zelle einen MOS-Transistor mit einem aufladbaren und/oder entladbaren Floating Gate. Das Auf- und/oder Entladen des Floating Gates sorgt für die nicht-flüchtige Programmierbarkeit von NVM-Technologien.

Bei einem FPGA ist es, wie bei jedem integrierten Schaltkreis, für ein effizientes Layout und eine möglichst einfache Herstellung wichtig, daß die Elemente des FPGA so kompakt wie möglich sind. Die US 5 033 518 A betrifft hochkompakte Zellen einer der in der US 5 764 096 A beschriebenen Zwischenverbindungen. Hierbei wird eine effiziente Anordnung solcher Zwischenverbindungen erreicht, von denen jede selektiv programmierbar ist. Jede programmierbare Zwischenverbindungszelle besitzt einen ersten MOS-Transistor mit einer ersten und zweiten Source/Drain, die mit ersten bzw. zweiten Schaltungsknoten verbunden sind, sowie ein Floating Gate zum Aus- und Einschalten des ersten MOS-Transistors je nach Ladungsmenge auf dem Gate. Die Zelle besitzt auch ein Durchtunnelungselement mit einem mit dem Floating Gate des ersten MOS-Transistors verbundenen und über eine Tunneloxidschicht an eine Programmier-/Löschleitung gekoppelten Anschluß, ein an das Floating Gate kapazitiv gekoppeltes Steuergate und mindestens eine Tunnelsteuerleitung zum kontrollierten Blockieren des Tunnelns durch die Oxidschicht. Die Tunnelsteuerleitung und die Programmier-/Löschleitung bilden eine PN-Grenzschicht, die sich nahe dem Bereich unter der Tunneloxidschicht befindet; aber seitlich von diesem versetzt ist. Bei Vorspannung in Sperrichtung erstreckt sich die Ladungsverarmungszone der Grenzschicht zur Blockade des Tunnelns durch den Bereich unter der Tunneloxidschicht. Hierdurch kann jede programmierbare Zwischenverbindung selektiv programmiert werden.

Aufgabe der Erfindung ist es, ein anwenderprogrammierbares Verknüpfungsfeld nach dem Oberbegriff des Anspruchs 1 zu schaffen, welches eine erhöhte Produktionsausbeute und eine verbesserte Zuverlässigkeit, Programmiergeschwindigkeit und Schwellentoleranz sowie geringere Kosten aufweist.

Diese Aufgabe wird entsprechend dem kennzeichnenden Teil des Anspruchs 1 gelöst.

Weitere Ausgestaltungen der Erfindung sind der nachfolgenden Beschreibung und den Unteransprüchen zu entnehmen.

Die Erfindung wird nachstehend anhand eines in den beigefügten Abbildungen dargestellten Ausführungsbeispiels näher erläutert.
1 zeigt ein Schema einer FPGA-Zelle.
2 zeigt einen Schnitt des Lesetransistors aus 1.
3 zeigt eine Draufsicht des Layouts der FPGA-Zelle aus 1.
4a zeigt ein Schema eines Teils einer FPGA-Matrix mit zwei Spalten und vier Zeilen.
4b zeigt eine Draufsicht der FPGA-Zellen aus 4a.
5 zeigt eine auf die Spalten einer FPGA-Matrix angelegte Löschspannungswellenform.
6a zeigt Programmierspannungswellenformen für eine ausgewählte Zelle.
6b – 6d zeigen Spannungswellenformen für Nicht-Wähl-Programmierwellenformen (6b: gewählte Zeile, nicht-gewählte Spalte; 6c: nicht-gewählte Zeile, gewählte Spalte; 6d: nicht-gewählte Zeile, nicht-gewählte Spalte).
Eine in 1 dargestellte FPGA-Zelle enthält einen Schalttransistor 10, ein Fowler-Nordheim-Durchtunnelungselement und einen Lesetransistor 12. Der Schalttransistor 10 besitzt Kontakte 14 und 16, die an einen Drain- bzw. Source-Bereich des Schalttransistors 10 angeschlossen sind. Der Lesetransistor 12 besitzt Kontakte 18 und 20, die an einen Drain- bzw. Source-Bereich des Lesetransistors 12 angeschlossen sind. Die Drain des Lesetransistors 12 ist auch an eine (metallische) Spalten leitung 22 und die Source an eine (metallische) Spaltenleitung 24 angeschlossen. Die Spaltenleitungen 22, 24 sind an alle Source- und Drain-Bereiche von Lesetransistoren 12 in einer Spalte angeschlossen. Schalttransistor 10 und Lesetransistor 12 teilen ein gemeinsames Floating Gate 26, welches zwischen einem Steuergate 28 des Schalttransistors 10 und einem Steuergate 30 des Lesetransistors 12 angeordnet ist. Die Steuergates 28, 30 sind an eine (Poly-2) Zeilenleitung 32 angeschlossen.
Das Floating Gate 26 des Lesetransistors 12 ist direkt angrenzend oder überlappend zu einer N⁺-dotierten Drain 34 und/oder Source 35 des Lesetransistors 12 angeordnet, wobei ein spezielles Tunneloxid 36 mit einer Dicke von etwa 8 bis 12 nm. Floating Gate 26 und die Drain 34 trennt, um das Tunneln von Elektronen zwischen dem Floating Gate 26 und Drain-Regionen gemäß einem Pfeil 38 zu erleichtern. Folglich tritt ein Löschen der FPGA-Zelle durch Elektronentunneln zum Floating Gate 26 von Drain 34, Source 35 und Kanalbereichen ein. Ein Programmieren der FPGA-Zelle erfolgt durch Elektronentunneln vom Floating Gate 26 zum Drain 34 und/oder Source 35.
Gemäß 3 befinden sich Schalttransistor 10 und Lesetransistor 12 in räumlich getrennter horizontaler Ausrichtung in einem Halbleiterwafer mit dem Floating Gate 26, welcher eine erste Polysiliciumleitung (Poly-1) über der Kanalregion zwischen Source und Drain des Schalttransistors 10 und Source 35 und Drain 34 des Lesetransistors 12 umfaßt. Die Poly-1-Leitung schließt auf jeder Seite der Zelle ab und verläuft nicht zu benachbarten Zellen weiter. Die Steuergates 28, 30 von Schalttransistor 10 und Lesetransistor 12 werden durch eine zweite Polysiliciumleitung (Poly-2) als Zeilenleitung 32 geliefert, die sich über die Poly-1-Leitung erstreckt und zu dieser selbstjustierend ist. Die Poly-2-Leitung verläuft zu allen Transistoren in den in einer Zeile angeordneten Zellen. Die Spaltenleitung 22 ist an den Kontakt 18 zur Drain 34 angeschlossen und verläuft vertikal, um die Drains 34 aller Lesetransistoren 12 in einer Spalte zu kontaktieren. In ähnlicher Weise ist die Spaltenleitung 24 mit dem Kontakt 20 zur Source 35 verbunden und erstreckt sich vertikal, um alle Sources 35 der Lesetransistoren 12 in der Spalte zu kontaktieren. Folglich sind in einer Spalte aus FPGA-Zellen alle Sources 35 mit einer Spaltenleitung verbunden, die als Source-Spalte bezeichnet wird, und alle Drains 34 sind mit einer zweiten Spaltenleitung verbunden, die als Drain-Spalte bezeichnet wird. Die in 3 dargestellte Zelle enthält die Hälfte eines gemeinsam genutzten Source-Kontakts und die Hälfte eines gemeinsam genutzten Drain-Kontakts für benachbarte Lesebauelemente, die auch Programmier- und Löschfunktionen durchführen. Das Lesebauelement ist erforderlich, um den programmierten oder gelöschten Zustand jeder FPGA-Zelle zu testen, da die Schalttransistoren 10 in der FPGA-Anordnung verdrahtet und nicht zugänglich sind.
Eine FPGA-Matrix umfaßt eine Matrix aus FPGA-Zellen, beispielsweise mit 32 Zeilen und 5 Spalten für eine Speichermatrix. Gemäß 4a und 4b sind die vier Zeilen mit Row i bis Row i+3, die Drain-Spalten mit DCOL j und DCOL j+1 und die Source-Spalten mit SCOL j und SCOL j+1 bezeichnet. Die Messung von programmierten und gelöschten Lesetransistorschwellwerten für jedes Bit in der Matrix von Lesetransistoren 12 wird in derselben Weise durchgeführt, wie auf einen NOR-ROM-Speicher zugegriffen wird. Dies geschieht durch Vorspannen jedes nicht-gewählten Bit-Lesetransistors 12 der Spalte in den "Aus"-Zustand und Prüfen des Toleranzgrenzwerts des gewählten Bits. Diese Messung des "Toleranzgrenzwerts" wird durchgeführt, indem die Steuergate-(Zeilen)-Spannung der gewählten Zellen variiert wird, wobei nachgewiesen wird, ob der Drain-Strom über oder unter einem Referenzpegel liegt. Die Zeilenvorspannungen werden durch Zeilenansteuerungen mit mehreren Betriebsmoden angesteuert. Sie müssen hohe positive Spannungen in bezug auf die Matrix im "Löschmodus", positive und negative Spannungen an die Zeile im "Programmier"- und "Lese-Modus" und eine konstante positive Vorspannung im "Betriebsmodus" liefern. Die Spaltenvorspannungen werden durch Spaltenansteuerungen angelegt. Zur Programmierung müssen die Spalten paarweise auf eine positive Spannung gesteuert werden. Beim Lesen des Stroms im "Lesemodus" wird eine Spalte des Paars auf einen niedrigen positiven Spannungspegel gesetzt, während die andere auf Masse gehalten wird. Zu allen anderen Zeiten werden beide geerdet oder unterbrochen.
In Tab. 1 sind ungefähre Zeilen-, Spalten- und Maximalspannungspegel für alle Betriebsmoden angegeben. Eine Programmierstörung wird auf akzeptable Pegel reduziert, indem Zeilen-Wähl-/Nicht-Wähl-Fensterspannungen mit den Spalten-Wähl-/Nicht-Wähl-Fensterspannungen um V_U-UD überlappen. Diese Spannung belastet programmierte Bits, deren Zeilen und Spalten beide nicht-gewählt sind, reduziert jedoch die Belastung auf Löschbits, bei denen nur die Zeile oder die Spalte nicht-gewählt ist. "Belastung" entspricht hier einem elektrischen Feld, welches ein Potential besitzt, das mit der Zeit eine Störung hervorrufen kann. "Störung" bedeutet hier eine unerwünschte Änderung in der Schwellenspannung einer FPGA-Zelle aufgrund der Entfernung (oder des Hinzufügens) elektrischer Ladung vom Floating Gate als Resultat einer Einstellung extern angelegter Vorspannungsbedingungen für eine bestimmte Zeitdauer.
Diese Formeln sind Idealbeispiele, wobei die Spannungspegel so eingestellt werden können, daß sie Durchbruchspannungen in der Schaltkreisperipherie sowie der Zeilen-gegen-Spalten-Programmierzeit Rechnung tragen.
Tabelle 1
In 5 ist eine Wellenform für Spannungen, die im "Löschmodus" an die Zeilen angelegt werden, dargestellt, wobei alle übrigen Knoten geerdet sind. Da es sich hierbei eine Volumenoperation handelt, tritt keine Störung auf. Im Löschmodus tunneln Elektronen von Drain/ Source 34, 35 und Kanal des Lesetransistors 12, dessen Oberfläche in Inversion ist, zum Floating Gate 26. Dies hinterläßt eine negative Ladung auf dem Floating Gate 26 des Schalttransistors 10 und des Lesetransistors 12, wodurch sie sich im "Aus"-Zustand befinden, bis eine Komplementärspannung von der Zeile (Steuergate) an das Floating Gate 26 gekoppelt wird.
Der Schreib- oder Programmierbetrieb wird verwendet, um gewählte, gelöschte Schalttransistoren 10 und Lesetransistoren 12 zurück in den "Ein"-Zustand zu setzen. Dies wird erreicht, indem eine negative Spannung an die Zeile und eine positive Spannung an das Spaltenpaar angelegt wird. Das Floating Gate 26 wird negativ in bezug auf Drain 34 und Source 35 des Lesetransistors 12 angesteuert, und Elektronen tunneln vom Floating Gate 26 zur Drain-Grenzschicht, welche gemäß 2 so ausgelegt ist, daß sie sich unter das Floating Gate 26 und einen Polysiliciumgatestapel auf eine oder beiden Seiten erstreckt. Dieser Betrieb läßt eine positive Nettoladung am Floating Gate 26 übrig, wodurch Schalttransistor 10 und Lesetransistor 12 in den "Ein"-Zustand gesetzt werden.
Gemäß 6a sind Wellenformen für die gewählten Zeilen und Spalten im "Programmiermodus" dargestellt. Die Zeile (Steuergate) wird negativ erhöht, während die Spaltenleitungen positiv erhöht werden, um Elektronen vom Floating Gate 26 zu entfernen, wodurch eine positive Nettoladung am Floating Gate nach der Programmierung hinterlassen wird.
Gemäß 6b bis 6d sind ebenfalls Spannungswellenformen im "Programmiermodus" dargestellt.
Während eines Lese-Toleranzgrenzwerttests werden der Lesetransistor 12 in der gewählten Matrix (4A) eingeschaltet und alle nicht-gewählten Zeilen im Rest der Matrix auf eine negative Spannung gesetzt, um diese abzuschalten. Die gewählte Zeilenspannung wird für ein "gelöschtes" Bit erhöht. Wenn die Spalte einen Schwellenstrom erreicht, wobei die Vorspannung auf eine niedrige Spannung gesetzt ist, wird die Zeilenspannung als "Toleranzgrenzwert" für dieses Bit aufgezeichnet. In ähnlicher Weise wird die Zeilenspannung für ein Programmiertes Bit negativ erhöht, und die Spannung am Schwellenstrom entspricht einem "Programmieren Toleranzgrenzwert".
Im FPGA-Betriebsmodus wird eine positive DC-Vorspannung an alle Zeilen angelegt. Dies verschiebt das Spannungsfenster des Betriebs der Schalter von schwach "Aus" für die gelöschten Zellen zu stark "Ein" für die programmierten Zellen und ermöglicht es Vollauschlagssignalen, die "Ein"-Schalter zu passieren, ohne jeglichen Strom durch die "Aus"-Schalter zu stören.
Eine Schreibstörung wird durch Überlappen von Wähl-/Nicht-Wähl-Fenstern der Spannungen minimiert, die an Zeilen und Spalten während der Programmierung angelegt werden. Dies reduziert die Störungsfläche an den nicht-gewählten Zellen, die entweder eine gewählte Zeile oder Spalte aufweisen, erhöht. aber die Störvorspannung an Zellen, die weder eine gewählte Zeile noch eine gewählte Spalte haben. Die Zeilen und Spaltenspannungsfenster werden überlappt, um eine Programmierstörung in allen Fällen zu minimieren.
Indem zeitlich lineare Spannungsflanken entgegengesetzter Polarität an die gewählten Zeilen und Spalten angelegt werden, wird eine Ladungsentfernung von nicht-gewählten Zellen in gewählten Zeilen oder Spalten relativ zu den Effekten anderer Wellenformen minimiert.
Statt der herkömmlichen Zeilenprogrammierung kann eine Spaltenprogrammierung verwendet werden, um die Gesamtstörung zu reduzieren. Dies hat den Vorteil, daß aufgrund von Differenzen im Kopplungsverhältnis von Zeile und Spalte die Störung nicht-gewählter Zeilen höher als die nicht-gewählter Spalten sein kann. Ein Nachteil besteht jedoch darin, daß die Realisierung einer Spaltenprogrammierung im Hinblick auf Schaltkreisfläche, Testkomplexität und Testzeit kostenintensiver ist.
Die beschriebene FPGA-Zelle und -Matrix wird mit bekannten EEPROM-CMOS-Verfahren mit wenigen Masken hergestellt. Durch Verwendung des Tunneloxids zur Programmierung und Löschung wird die Verwendung nicht selbstjustierender EPROM-Zellen-Strukturen und zugehöriger Maskenprozeßschritte vermieden. Die Zwei-Bauelement-Zellenstruktur besitzt eine kleinere Fläche, und ein vollständiges Toleranzgrenzwert-Testen jedes Bits wird sowohl für gelöschte als auch für programmierte Zustände erreicht.

Claims

Anwenderprogrammierbares Verknüpfungsfeld zur selektiven Verknüpfung von Schaltungsknoten in einem integrierten Schaltkreis mit mindestens einem ersten Feldeffekttransistor (10), dessen Source und Drain mit einem ersten bzw. einem zweiten Schaltungsknoten (14, 16) verbunden sind und der ein Floating Gate (26) zur Speicherung von Ladung und ein Steuergate (28) zur Ein- und Ausschaltung des ersten Feldeffekttransistors (10) in Abhängigkeit von der Ladung des Floating Gates (26) aufweist, dadurch gekennzeichnet, daß zu jedem ersten Feldeffekttransistor (10) ein zweiter Feldeffekttransistor (12) mit einem von zumindest Source oder Drain (18, 20) über ein Tunneldioxid (36) getrennten, mit dem jeweiligen ersten Feldeffekttransistor (10) gemeinsamen Floating Gate (26) und einem an das Floating Gate (26) kapazitiv gekoppelten Steuergate (30) sowie eine erste und eine zweite Leitung (22, 24) vorgesehen sind, die mit Source bzw. Drain des jeweiligen zweiten Feldeffekttransistors (12) verknüpft sind, wobei eine Programmierung durch Anlegung von Spannungen an die erste und die zweite Leitung (22, 24) und an das Steuergate (30) des zweiten Feldeffekttransistors (12) durchführbar ist und die leitenden und nicht leitenden Zustände des Schaltungsknotens durch selektive Überwachung der Leitung des zweiten Feldeffekttransistors (12) durch die erste und die zweite Leitung lesbar sind.
Verknüpfungsfeld nach Anspruch 1, dadurch gekennzeichnet, daß das Floating Gate (26) eine erste Polysiliciumschicht umfaßt, die jeweils zwischen Source und Drain des ersten und des zweiten Feldeffekttransistors (10, 12) verläuft und räumlich von diesen getrennt ist.
Verknüpfungsfeld nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Steuergates (28, 30) eine zweite Polysiliciumschicht umfassen, die sich über benachbarte programmierbare Zwischenverbindung in einer Matrix aus programmierbaren Zwischenverbindungen erstreckt.
Verknüpfungsfeld nach Anspruch 3, dadurch gekennzeichnet, daß die erste und die zweite Leitung (22, 24) Metalleitungen sind, die senkrecht zur ersten und zweiten Polysiliciumschicht verlaufen.
Verknüpfungsfeld nach einem der Ansprüche 2 bis 4, dadurch gekennzeichnet, daß die erste Polysiliciumschicht auf den ersten und zweiten Feldeffektransistor (10, 12) beschränkt ist.
Verknüpfungsfeld nach einem der Ansprüche 3 bis 5, dadurch gekennzeichnet, daß die erste und zweite Polysiliciumschicht selbstjustierend sind.
Verknüpfungsfeld nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß der erste Feldeffekttransistor (10) in einem ersten Bereich eines Halbleitersubstrats und der zweite Feldeffekttransistor (12) in einem zweiten, zum ersten benachbarten Bereich des Halbleitendersubstrats gebildet werden.
Verknüpfungsfeld nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß eine Vielzahl von zur Verknüpfung und Trennung von Schaltungsknoten programmierbaren Verknüpfungszellen in Zeilen und Spalten angeordnet ist, wobei jede Verknüpfungszelle einen ersten und einen zweiten Feldeffekttransistor (10, 12) besitzt, die jeweils mit den ersten bzw. zweiten Feldeffekttransistoren (90, 12) von Verknüpfungszellen in derselben Spalte und in derselben Zeile ausgerichtet sind, und wobei die zweite Polysiliciumschicht über der ersten Polysiliciumschicht liegt und als gemeinsames Steuergate für den ersten und zweiten Feldeffekttransistor (10, 12) dient und sich zu anderen Verknüpfungszellen in einer Zeile erstreckt, und wobei die erste und die zweite Leitung (22, 24) sich zu anderen Verknüpfungszellen in einer Spalte erstrecken.