JP6254607B2 - 電圧検出器、基準電圧設定方法、および、プログラム - Google Patents

電圧検出器、基準電圧設定方法、および、プログラム Download PDF

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Description

本発明は、入力電圧が予め定められた閾値電圧以上か否かを検出する電圧検出器、基準電圧設定方法、および、プログラムに関する。
入力電圧が予め定められた閾値電圧以上か否かを検出する電圧検出器において、閾値電圧を規定するのに用いる基準電圧生成回路として、ディプレション型として動作するＭＯＳＦＥＴと、エンハンスメント型として動作するＭＯＳＦＥＴを用いた回路が知られている（例えば、特許文献１参照）。
特許文献１ 特開２００２−３６８１０７号公報
しかしながら、従来の基準電圧生成回路は、基準電圧が固定である。そのため、基準電圧生成回路を用いる電圧検出器は、閾値電圧を任意に設定することができない。
本発明の第１態様においては、入力電圧が予め定められた閾値電圧以上か否かを検出する電圧検出器であって、基準電圧を生成する基準電圧生成部と、入力電圧および基準電圧が入力され、入力電圧が、基準電圧により定まる閾値電圧以上か否かを検出するコンパレータとを備え、基準電圧生成部は、コントロールゲートおよびフローティングゲートを有する第１書込ＭＯＳトランジスタと、第１書込ＭＯＳトランジスタと直列に接続され、コントロールゲートおよびフローティングゲートを有する第２書込ＭＯＳトランジスタと、第１書込ＭＯＳトランジスタのコントロールゲートおよびフローティングゲートと電気的に接続されたコントロールゲートおよびフローティングゲートを有する第１出力ＭＯＳトランジスタと、第２書込ＭＯＳトランジスタのコントロールゲートおよびフローティングゲートと電気的に接続されたコントロールゲートおよびフローティングゲートを有し、第１出力ＭＯＳトランジスタと直列に接続された第２出力ＭＯＳトランジスタとを有し、第１書込ＭＯＳトランジスタおよび第２書込ＭＯＳトランジスタは、フローティングゲートに注入される電荷がトンネルするトンネル酸化膜を有する不揮発性記憶素子であり、第１出力ＭＯＳトランジスタおよび第２出力ＭＯＳトランジスタは、トンネル酸化膜を有さない不揮発性記憶素子であり、第１出力ＭＯＳトランジスタおよび第２出力ＭＯＳトランジスタの接続点から基準電圧を出力する電圧検出器を提供する。
本発明の第２態様においては、コントロールゲートおよびフローティングゲートを有する第１書込ＭＯＳトランジスタと、第１書込ＭＯＳトランジスタと直列に接続され、コントロールゲートおよびフローティングゲートを有する第２書込ＭＯＳトランジスタと、第１書込ＭＯＳトランジスタのコントロールゲートおよびフローティングゲートと電気的に接続されたコントロールゲートおよびフローティングゲートを有する第１出力ＭＯＳトランジスタと、第２書込ＭＯＳトランジスタのコントロールゲートおよびフローティングゲートと電気的に接続されたコントロールゲートおよびフローティングゲートを有し、第１出力ＭＯＳトランジスタと直列に接続された第２出力ＭＯＳトランジスタとを備え、第１書込ＭＯＳトランジスタおよび第２書込ＭＯＳトランジスタは、フローティングゲートに注入される電荷がトンネルするトンネル酸化膜を有する不揮発性記憶素子であり、第１出力ＭＯＳトランジスタおよび第２出力ＭＯＳトランジスタは、トンネル酸化膜を有さない不揮発性記憶素子であり、第１出力ＭＯＳトランジスタおよび第２出力ＭＯＳトランジスタの接続点から基準電圧を出力する基準電圧生成部を設定する方法であって、第１書込ＭＯＳトランジスタおよび第１出力ＭＯＳトランジスタのフローティングゲートに蓄積された電荷の状態を基準状態に設定した後に、第２書込ＭＯＳトランジスタのトンネル酸化膜を介してフローティングゲートが保存する電荷の状態を制御することで、第２書込ＭＯＳトランジスタおよび第２出力ＭＯＳトランジスタをエンハンスメント状態にし、第１書込ＭＯＳトランジスタのトンネル酸化膜を介してフローティングゲートが保存する電荷の状態を制御することで、第１書込ＭＯＳトランジスタおよび第１出力ＭＯＳトランジスタをディプレッション状態にする基準電圧設定方法を提供する。
本発明の第３態様においては、コントロールゲートおよびフローティングゲートを有する第１書込ＭＯＳトランジスタと、第１書込ＭＯＳトランジスタと直列に接続され、コントロールゲートおよびフローティングゲートを有する第２書込ＭＯＳトランジスタと、第１書込ＭＯＳトランジスタのコントロールゲートおよびフローティングゲートと電気的に接続されたコントロールゲートおよびフローティングゲートを有する第１出力ＭＯＳトランジスタと、第２書込ＭＯＳトランジスタのコントロールゲートおよびフローティングゲートと電気的に接続されたコントロールゲートおよびフローティングゲートを有し、第１出力ＭＯＳトランジスタと直列に接続された第２出力ＭＯＳトランジスタとを備え、第１書込ＭＯＳトランジスタおよび第２書込ＭＯＳトランジスタは、フローティングゲートに注入される電荷がトンネルするトンネル酸化膜を有する不揮発性記憶素子であり、第１出力ＭＯＳトランジスタおよび第２出力ＭＯＳトランジスタは、トンネル酸化膜を有さない不揮発性記憶素子であり、第１出力ＭＯＳトランジスタおよび第２出力ＭＯＳトランジスタの接続点から基準電圧を出力する基準電圧生成部を設定する方法であって、第１書込ＭＯＳトランジスタおよび第１出力ＭＯＳトランジスタのフローティングゲートに蓄積された電荷の状態を基準状態に設定した後に、第２書込ＭＯＳトランジスタのトンネル酸化膜を介してフローティングゲートが保存する電荷の状態を制御することで、第２書込ＭＯＳトランジスタおよび第２出力ＭＯＳトランジスタをエンハンスメント状態にし、第１書込ＭＯＳトランジスタのトンネル酸化膜を介してフローティングゲートが保存する電荷の状態を制御することで、第１書込ＭＯＳトランジスタおよび第１出力ＭＯＳトランジスタをディプレッション状態にする基準電圧設定方法を、基準電圧生成部を制御するコンピュータに実行させるプログラムを提供する。
本発明の第４態様においては、入力電圧が予め定められた閾値電圧以上か否かを検出する電圧検出器であって、閾値電圧に応じた基準電圧を生成する基準電圧生成部と、
基準電圧生成部が生成すべき基準電圧を測定するための設定電圧、もしくは、基準電圧のいずれかを選択して出力する電圧選択部と、ＣＭＯＳインバータを有し、電圧選択部が選択した設定電圧、もしくは、基準電圧がＣＭＯＳインバータの入力端子に入力され、ＣＭＯＳインバータの電源端子に入力電圧が入力されるコンパレータと、を備え、電圧選択部は、閾値電圧に対して基準電圧生成部が生成すべき基準電圧を検出する基準電圧検出モードの場合に設定電圧を選択し、入力電圧が閾値電圧以上か否かを検出する実動作モードの場合に基準電圧を選択する電圧検出器を提供する。
本発明の第５態様においては、基準電圧生成部は、基準電圧検出モードにおいて入力電圧が予め定められた第１閾値電圧である場合に、ＣＭＯＳインバータの出力が反転したときの設定電圧である第１基準電圧を生成する第１基準電圧生成部を備える電圧検出器を提供する。
本発明の第６態様においては、第１基準電圧生成部は、コントロールゲートおよびフローティングゲートを有する第１書込ＭＯＳトランジスタと、第１書込ＭＯＳトランジスタと直列に接続され、コントロールゲートおよびフローティングゲートを有する第２書込ＭＯＳトランジスタと、第１書込ＭＯＳトランジスタのコントロールゲートおよびフローティングゲートと電気的に接続されたコントロールゲートおよびフローティングゲートを有する第１出力ＭＯＳトランジスタと、第２書込ＭＯＳトランジスタのコントロールゲートおよびフローティングゲートと電気的に接続されたコントロールゲートおよびフローティングゲートを有し、第１出力ＭＯＳトランジスタと直列に接続された第２出力ＭＯＳトランジスタとを有し、第１書込ＭＯＳトランジスタおよび第２書込ＭＯＳトランジスタは、フローティングゲートに注入される電荷がトンネルするトンネル酸化膜を有する不揮発性記憶素子であり、第１出力ＭＯＳトランジスタおよび第２出力ＭＯＳトランジスタは、トンネル酸化膜を有さない不揮発性記憶素子であり、第１出力ＭＯＳトランジスタおよび第２出力ＭＯＳトランジスタの接続点から第１基準電圧を出力する電圧検出器を提供する。
本発明の第７態様においては、電圧選択部は、第１基準電圧を第１基準電圧生成部に設定する基準電圧設定モードの場合に、基準電圧を選択する電圧検出器を提供する。
本発明の第８態様においては、基準電圧設定モードにおいて、第１基準電圧生成部が出力する第１基準電圧が、基準電圧検出モードで検出した設定電圧と等しくなるように、第１書込ＭＯＳトランジスタのフローティングゲートが保存する電荷の状態を制御するゲート制御部を更に備える電圧検出器を提供する。
本発明の第９態様においては、基準電圧設定モードにおいて、電圧検出器の外部から入力された外部電流に基づいて、外部電流よりも小さい調整用電流を生成するカレントミラーを更に備え、ゲート制御部は、第２出力ＭＯＳトランジスタに調整用電流を入力し、第１基準電圧生成部が出力する第１基準電圧を予め定められた電圧と等しくなるように、第２書込ＭＯＳトランジスタのフローティングゲートが保存する電荷の状態を制御してから、第２出力ＭＯＳトランジスタに調整用電流を入力しない状態で、第１基準電圧生成部が出力する第１基準電圧が予め定められた電圧と等しくなるように、第１書込ＭＯＳトランジスタのフローティングゲートが保存する電荷の状態を制御する電圧検出器を提供する。
本発明の第１０態様においては、基準電圧生成部は、基準電圧検出モードにおいて入力電圧が第１基準電圧と異なる予め定められた第２閾値電圧である場合に、ＣＭＯＳインバータの出力が反転したときの設定電圧である第２基準電圧を生成する第２基準電圧生成部を更に備える電圧検出器を提供する。
本発明の第１１態様においては、入力電圧が予め定められた閾値電圧以上か否かを検出する電圧検出器であって、閾値電圧に応じた基準電圧を生成する基準電圧生成部と、基準電圧生成部が生成すべき基準電圧を測定するための設定電圧、もしくは、基準電圧のいずれかを選択して出力する電圧選択部と、ＣＭＯＳインバータを有し、電圧選択部が選択した設定電圧、もしくは、基準電圧がＣＭＯＳインバータの入力端子に入力され、ＣＭＯＳインバータの電源端子に入力電圧が入力されるコンパレータと、を備え、電圧選択部は、閾値電圧に対して基準電圧生成部が生成すべき基準電圧を検出する基準電圧検出モードの場合に設定電圧を選択し、入力電圧が閾値電圧以上か否かを検出する実動作モードの場合に基準電圧を選択する電圧検出器の基準電圧生成部を設定する方法であって、コンパレータがＣＭＯＳインバータを備え、基準電圧を検出するための設定電圧を徐々に変化させて、ＣＭＯＳインバータの出力が反転するときの設定電圧を検出し、検出した設定電圧を、基準電圧として基準電圧生成部に設定する基準電圧設定方法を提供する。
本発明の第１２態様においては、入力電圧が予め定められた閾値電圧以上か否かを検出する電圧検出器であって、閾値電圧に応じた基準電圧を生成する基準電圧生成部と、基準電圧生成部が生成すべき基準電圧を測定するための設定電圧、もしくは、基準電圧のいずれかを選択して出力する電圧選択部と、ＣＭＯＳインバータを有し、電圧選択部が選択した設定電圧、もしくは、基準電圧がＣＭＯＳインバータの入力端子に入力され、ＣＭＯＳインバータの電源端子に入力電圧が入力されるコンパレータと、を備え、電圧選択部は、閾値電圧に対して基準電圧生成部が生成すべき基準電圧を検出する基準電圧検出モードの場合に設定電圧を選択し、入力電圧が閾値電圧以上か否かを検出する実動作モードの場合に基準電圧を選択する電圧検出器の電圧検出器を設定する方法であって、コンパレータがＣＭＯＳインバータを備え、基準電圧を検出するための設定電圧を徐々に変化させて、ＣＭＯＳインバータの出力が反転するときの設定電圧を検出し、検出した設定電圧を、基準電圧として基準電圧生成部に設定する基準電圧設定方法を、基準電圧生成部を制御するコンピュータに実行させるプログラムを提供する。
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
本実施形態に係る電圧検出器１００の概要を示す。 本実施形態に係る電圧検出器１００の動作の一例を示す。 コンパレータ５０の構成例を示す図である。 本実施形態に係る電圧検出器１００の詳細な構成例を示す。 基準電圧（ＶｒｅｆＨ、ＶｒｅｆＬ）の検出方法の概要を示す。 本実施形態に係る基準電圧生成部２０の基本回路を示す。 トンネル酸化膜を備える不揮発性記憶素子７０を示す。 基準電圧生成部２０の回路構成の一例を示す。 本実施形態に係る基準電圧生成部２０の回路構成の一例を示す。 基準電圧の設定方法を示すフロー図である。 基準電圧Ｖｒｅｆの設定方法を説明するための図である。 本実施形態に係る不揮発性記憶素子７０の設定方法を示す。 基準電圧設定モードにおける電圧検出器１００の動作の一例を示す。 エンハンスメント型ＭＯＳトランジスタＭ２への書き込み動作を示す。 基準電圧設定モードにおける電圧検出器１００の動作の一例を示す。 ディプレッション型ＭＯＳトランジスタＭ１ｗへの書き込み動作を示す。 本実施形態に係る基準電圧生成部２０の回路構成の一例を示す。 基準電圧生成部２０の回路構成の一例を示す。 基準電圧生成部２０の回路構成の一例を示す。 基準電圧生成部２０の回路構成の一例を示す。 書き込み時間に対する閾値電圧Ｖｔｈの変化量を示す。 基準電圧生成部２０の回路構成の一例を示す。 書き込み時間に対する閾値電圧Ｖｔｈの変化を示す。 調整時間に対する基準電圧Ｖｒｅｆの遷移状態を示す。 基準電圧生成部２０の回路構成の一例を示す。 基準電圧生成部２０の回路構成の一例を示す。 調整時間に対する基準電圧Ｖｒｅｆの遷移状態を示す。 電圧検出器１００の構成の一例を示す。 実動作モードにおける電圧検出器１００の構成の一例を示す。 基準電圧生成部２０における第１ＭＯＳトランジスタＭ１および第２ＭＯＳトランジスタＭ２の他の接続例を示す。 本発明の実施形態に係るコンピュータ１９００のハードウェア構成の一例を示す。
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
図１は、本実施形態に係る電圧検出器１００の概要を示す。電圧検出器１００は、基準電圧生成部２０、電圧選択部４０およびコンパレータ５０を備える。電圧検出器１００は、入力電圧Ｖｉｎが予め定められた目標電圧以上か否かを検出する。
基準電圧生成部２０は、目標電圧を規定するための基準電圧を生成する。本例の基準電圧生成部２０は、不揮発性記憶素子を有する第１基準電圧生成部２１および第２基準電圧生成部２２を備える。基準電圧生成部２０は、不揮発性記憶素子を調整することで、第１基準電圧生成部２１および第２基準電圧生成部２２が生成する基準電圧を調整する。第１基準電圧生成部２１および第２基準電圧生成部２２は、異なるレベルの基準電圧を生成する。本実施形態にかかる別の例としては第１基準電圧生成部２１および第２基準電圧生成部２２のいずれか一方が不揮発性記憶素子を有し、該不揮発性記憶素子を調整することで基準電圧を調整する。
第１基準電圧生成部２１は、基準電圧ＶｒｅｆＨを生成して、電圧選択部４０に出力する。第２基準電圧生成部２２は、基準電圧ＶｒｅｆＨより小さい基準電圧ＶｒｅｆＬを生成して、電圧選択部４０に出力する。
電圧選択部４０は、第１基準電圧生成部２１および第２基準電圧生成部２２が生成する基準電圧ＶｒｅｆＨおよび基準電圧ＶｒｅｆＬのいずれかを選択して、コンパレータ５０に入力する。コンパレータ５０は、入力電圧Ｖｉｎが、電圧選択部４０が選択した基準電圧に応じた目標電圧以上か否かを検出する。コンパレータ５０の出力の状態は、入力電圧Ｖｉｎが目標電圧以上か否かにより遷移する。本例では、入力電圧Ｖｉｎが目標電圧より小さい場合に、コンパレータ５０の出力は、接地電位等の基準電位となる。また、入力電圧Ｖｉｎが目標電圧以上の場合に、コンパレータ５０の出力は、入力電圧Ｖｉｎと略等しい電圧となる。本明細書では、コンパレータ５０の出力が、基準電位から入力電圧Ｖｉｎに変化すること、および、入力電圧Ｖｉｎから基準電位に変化することを、コンパレータ５０の出力が「反転する」と称する。
電圧選択部４０は、コンパレータ５０の出力に応じて、基準電圧ＶｒｅｆＨおよび基準電圧ＶｒｅｆＬのいずれかを選択する。本例では、コンパレータ５０が基準電位を出力している場合に、電圧選択部４０は、基準電圧ＶｒｅｆＨを選択する。また、コンパレータ５０が入力電圧Ｖｉｎと略等しい電圧を出力している場合に、電圧選択部４０は、基準電圧ＶｒｅｆＬを選択する。これにより、電圧検出器１００はヒステリシス動作する。
図２は、本実施形態に係る電圧検出器１００の動作の一例を示す。横軸は電圧検出器１００に入力される入力電圧Ｖｉｎ［Ｖ］を、縦軸は電圧検出器１００の出力電圧Ｖｏｕｔ［Ｖ］を示す。
上述したように、本例の電圧検出器１００は、ヒステリシス動作する。つまり、電圧検出器１００は、コンパレータ５０の出力の状態に応じて目標電圧が異なる。本例の電圧検出器１００は、コンパレータ５０が基準電位を出力している場合の第１目標電圧がＶ１で、コンパレータ５０が入力電圧Ｖｉｎと略等しい電圧を出力している場合の第２目標電圧がＶ２に設定される。目標電圧は、要求される仕様に応じて適宜変更される。
コンパレータ５０の出力電圧Ｖｏｕｔが基準電位の状態で、入力電圧Ｖｉｎが増加して第１目標電圧Ｖ１になると、コンパレータ５０の出力電圧Ｖｏｕｔとして、入力電圧Ｖｉｎと略等しい電圧が出力される。また、コンパレータ５０の出力電圧Ｖｏｕｔが入力電圧Ｖｉｎと略等しい状態で、入力電圧Ｖｉｎが低下して第２目標電圧Ｖ２になると、コンパレータ５０の出力電圧Ｖｏｕｔは基準電位となる。
以上に示した本実施形態に係る電圧検出器は、エナジーハーベストの分野において特に有用である。電圧検出器をエナジーハーベストの分野で用いる場合小さなエネルギーをコンデンサに溜め、使える電圧まで溜まった後、そのエネルギーで仕事をさせる。第１目標電圧Ｖ１の電圧まで溜まった後、第１目標電圧Ｖ１から第２目標電圧Ｖ２への電圧差を用いて仕事ができる。この電圧差Ｖ１−Ｖ２は、要求されるシステムによって異なる。そこで、第１目標電圧Ｖ１と第２目標電圧Ｖ２の電位を任意に設定することにより、達成したいシステムのパフォーマンスを決めることができ、大きなメリットを得ることができる。
図３は、コンパレータ５０の構成例を示す図である。コンパレータ５０は、ＣＭＯＳインバータ５１および出力回路５２を備える。コンパレータ５０は、電源端子に入力された電圧ＶＩＮおよび入力端子に入力された基準電圧に応じてスイッチング動作する。なお、電源端子とは、ＣＭＯＳインバータ５１のソース端子に接続される端子を指し、入力端子とは、ＣＭＯＳインバータ５１のゲート端子に接続される端子を指す。
ＣＭＯＳインバータ５１は、ＣＭＯＳトランジスタ（Ｍｐ、Ｍｎ）を有する。ＣＭＯＳインバータ５１は、電源端子入力型のＣＭＯＳインバータであり、正側電源端子に入力電圧Ｖｉｎが入力され、負側電源端子にＧＮＤが接続される。本例のＣＭＯＳインバータ５１の正側電源端子とは、ＣＭＯＳトランジスタＭｐのソースに接続される端子であり、負側電源端子とは、ＣＭＯＳトランジスタＭｎのソースに接続される端子である。本例のＣＭＯＳインバータ５１の正側電源端子は、入力電圧が入力される入力電圧端子として機能する。また、ＣＭＯＳインバータ５１の入力端子には、電圧選択部４０が選択した基準電圧ＶｒｅｆＨもしくはＶｒｅｆＬが入力される。上述したように、ＣＭＯＳインバータ５１の入力端子とは、ＣＭＯＳトランジスタ（Ｍｐ、Ｍｎ）の各ゲートに接続される端子を指す。本例のＣＭＯＳインバータ５１の入力端子は、基準電圧が入力される基準電圧端子として機能する。
出力回路５２は、ＣＭＯＳインバータ５１が出力した出力電圧Ｖｏｕｔｉに応じた電圧ＶＯＵＴを出力する。例えば出力回路５２は、ＣＭＯＳインバータ５１と多段接続されるＣＭＯＳインバータを有してよく、その他の一般的な出力用回路を有してよい。例えば出力回路５２は、ＣＭＯＳインバータ５１の出力電圧Ｖｏｕｔｉを出力するか否かを切り替えるＰＭＯＳスイッチを有してよく、ＣＭＯＳインバータ５１の出力電圧Ｖｏｕｔｉに応じて動作するソースを接地電位に接続したＮＭＯＳ回路を有してもよい。また、出力回路５２は、複数種類の出力用回路、および、それぞれの出力用回路に対応する出力端子を有してよい。
ＣＭＯＳインバータ５１が接地電位を出力するか、または、入力電圧Ｖｉｎに略等しい電圧を出力するかは、入力電圧Ｖｉｎおよび基準電圧Ｖｒｅｆとの差分が、ＣＭＯＳインバータ５１におけるＰＭＯＳトランジスタＭｐの閾値以上か否かにより定まる。ＣＭＯＳインバータ５１の出力が反転する動作点（目標電圧）は、基準電圧Ｖｒｅｆにより調整することができる。本例では、出力回路５２の出力に応じて、電圧選択部４０が基準電圧ＶｒｅｆＨおよびＶｒｅｆＬのいずれかを選択することで、出力回路５２の出力に応じて目標電圧を変更することができる。これにより、電圧検出器１００は、図２に示したようにヒステリシス動作する。
電圧検出器１００が動作すべき目標電圧に対して、どのような基準電圧Ｖｒｅｆをコンパレータ５０に入力すべきかは、コンパレータ５０に含まれるＣＭＯＳインバータ５１の特性により定まる。ただし、ＣＭＯＳインバータ５１の特性はばらつきを有するので、電圧検出器１００が目標電圧で精度よく動作するためには、ＣＭＯＳインバータ５１の特性のばらつき等を考慮した基準電圧Ｖｒｅｆを用いることが好ましい。
図４は、本実施形態に係る電圧検出器１００の詳細な構成例を示す。本例の電圧検出器１００は、設定される目標電圧でコンパレータ５０を動作させるための基準電圧Ｖｒｅｆを検出する基準電圧検出モード、検出した基準電圧Ｖｒｅｆを基準電圧生成部２０に出力させるべく基準電圧生成部２０を設定する基準電圧設定モード、および、設定した基準電圧Ｖｒｅｆを用いて入力電圧Ｖｉｎと目標電圧とを比較する実動作モードの３つの動作モードを有する。また、本例の電圧検出器１００は、図１に示した構成に加え、モード選択部１０およびテスト回路６０を更に備える。また、電圧検出器１００は、電圧検出器１００の内部と外部とを電気的に接続する各端子ＶＰＰ、ＤＡＴＡ、ＳＣＬＫ、ＰＵＬＳＥ、ＧＮＤ、ＶＩＮ、ＶＲＥＦ、ＩＲＥＦ、ＶＭＯＮ、ＯＵＴを有する。なお、Ｖｒｅｆ端子およびＩＲＥＦ端子は同一端子であってよい。
モード選択部１０は、電圧検出器１００の動作モードを選択する。モード選択部１０は、ＶＰＰ端子から入力される電圧に基づいて、動作モードを選択してよい。モード選択部１０は、選択した動作モードに応じて、電圧選択部４０、第１基準電圧生成部２１および第２基準電圧生成部２２を制御する。
実動作モードにおいて、モード選択部１０は、コンパレータ５０の出力状態を示す信号に基づいて電圧選択部４０に基準電圧を選択させる。これにより、図２に示したヒステリシス動作を実現する。テスト回路６０は、カレントミラー６１およびアンプ回路６２を有する。テスト回路６０は、実動作モードでは動作せず、基準電圧設定モードにおいて動作する。また、本例の電圧選択部４０は、第１基準電圧生成部２１が出力する基準電圧ＶｒｅｆＨ、第２基準電圧生成部２２が出力する基準電圧ＶｒｅｆＬ、および、ＶＲＥＦ端子に外部から入力される設定電圧のいずれかを、動作モードに応じて選択して、コンパレータ５０に入力する。
まず、基準電圧検出モードにおける電圧検出器１００の動作を説明する。図４において、主に基準電圧検出モードで信号が流れる線を太線で示している。モード選択部１０は、基準電圧検出モードを選択した場合、電圧選択部４０にＶＲＥＦ端子から出力される設定電圧Ｖｒｅｆを選択させる。基準電圧検出モードにおいては、ＶＲＥＦ端子には、徐々にレベルが変化する設定電圧が入力される。電圧選択部４０は、徐々に変化する設定電圧Ｖｒｅｆを選択して、ＣＭＯＳインバータ５１の入力端子に入力する。
また、基準電圧検出モードにおいては、ＶＩＮ端子からコンパレータ５０に、電圧検出器１００が動作する目標電圧が入力される。本例では、ヒステリシス動作すべく、電圧検出器１００は第１目標電圧Ｖ１および第２目標電圧Ｖ２の２つの目標電圧で動作する。この場合、ＶＩＮ端子には、第１目標電圧Ｖ１および第２目標電圧Ｖ２が順番に入力される。ＶＩＮ端子は、コンパレータ５０の電源端子に接続される。
コンパレータ５０は、入力された設定電圧Ｖｒｅｆおよび目標電圧に応じて動作する。設定電圧Ｖｒｅｆが徐々に変化するので、設定電圧Ｖｒｅｆおよび目標電圧の差分が所定値以上となった場合に、コンパレータ５０の出力状態が遷移する。コンパレータ５０の出力端子は、ＯＵＴ端子に接続される。コンパレータの出力状態が遷移したときの設定電圧Ｖｒｅｆのレベルが、当該目標電圧に対応する基準電圧のレベルとなる。コンパレータ５０の出力状態は、ＯＵＴ端子に接続される外部機器が監視してよく、電圧検出器１００の内部回路が監視してもよい。
図５は、基準電圧検出モードにおける基準電圧（ＶｒｅｆＨ、ＶｒｅｆＬ）の検出方法の概要を示す。縦軸は、ＶＩＮ端子から入力される入力電圧Ｖｉｎ、ＣＭＯＳインバータ５１の入力端子に入力される設定電圧Ｖｒｅｆおよび基準電圧（ＶｒｅｆＨ、ＶｒｅｆＬ）の電圧レベル［Ｖ］を示しており、横軸は時刻ｔを示す。
ＶＩＮ端子に入力される目標電圧は、時刻の経過に伴い徐々に増加して、予め定められた目標電圧に到達すると一定に保持される。設定電圧Ｖｒｅｆは、予測される基準電圧ＶｒｅｆＨよりも予め定められた値だけ大きい初期値まで、目標電圧と共に増加する。設定電圧Ｖｒｅｆが初期値になった後、設定電圧Ｖｒｅｆを徐々に変化（本例では減少）させて、ＣＭＯＳインバータ５１の出力が反転するときの設定電圧Ｖｒｅｆを検出する。検出された設定電圧Ｖｒｅｆは、入力されている目標電圧に対する基準電圧となる。このような処理を、第１目標電圧Ｖ１および第２目標電圧Ｖ２の双方に対して行い、それぞれに対応する基準電圧ＶｒｅｆＨおよびＶｒｅｆＬを検出する。モード選択部１０は、検出した設定電圧に基づいて、基準電圧生成部２０を設定する。なお、入力電圧および設定電圧の変化の態様は、図５に示した例に限定されない。入力電圧が目標電圧に達した後で、コンパレータ５０の出力状態が遷移するように設定電圧を変化させればよい。
図６は、本実施形態に係る基準電圧生成部２０の基本回路を示す。第１基準電圧生成部２１および第２基準電圧生成部２２は、それぞれ基準電圧生成部２０と同一の回路を有してよい。本実施形態に係る基準電圧生成部２０は、図６（ｂ）に示すように、エンハンスメント状態とディプレッション状態の２状態にすることができる素子を利用して、基準電圧Ｖｒｅｆを生成する。
図６（ａ）は、ディプレッション型ＭＯＳトランジスタＭ１とエンハンスメント型ＭＯＳトランジスタＭ２で構成される基準電圧生成部２０を示す。図６（ａ）の各ＭＯＳトランジスタは、ドープ量等の製造時におけるパラメータの相違により、それぞれディプレッション型およびエンハンスメント型として機能する。
図６（ｂ）は、ディプレッション型として機能させる第１ＭＯＳトランジスタＭ１と、エンハンスメント型として機能させる第２ＭＯＳトランジスタＭ２とを有する基準電圧生成部２０を示す。第１ＭＯＳトランジスタＭ１と第２ＭＯＳトランジスタＭ２は、フローティングゲートおよびコントロールゲートをそれぞれ有する。本例の第１ＭＯＳトランジスタＭ１および第２ＭＯＳトランジスタＭ２は、コントロールゲートに印加される電圧に応じて、フローティングゲートが保存する電荷の状態が制御され、保存された電荷量に応じた特性を示す不揮発性記憶素子として機能する。フローティングゲートが保存する電荷の状態とは、例えばフローティングゲートが保存する電荷の正負および電荷量を指す。本例では、第１ＭＯＳトランジスタＭ１および第２ＭＯＳトランジスタＭ２の閾値電圧が、フローティングゲートが保存する電荷の状態に応じて変化する。これにより、それぞれのＭＯＳトランジスタは、ディプレッション型またはエンハンスメント型として機能する。
第１ＭＯＳトランジスタＭ１は、ゲート端子とソース端子とが互いに接続され、ドレイン端子は電源に接続される。第１ＭＯＳトランジスタＭ１は、フローティングゲートにプラスチャージが注入されてディプレッション型として機能する。ディプレッション型とは、ゲート端子に電圧０Ｖが入力された場合に、トランジスタがオフする素子のことであり、いわゆるノーマリーオフの素子を指す。
第２ＭＯＳトランジスタＭ２は、ゲート端子とドレイン端子とが互いに接続され、ソース端子は接地される。また、第２ＭＯＳトランジスタＭ２のドレイン端子は、第１ＭＯＳトランジスタＭ１のソース端子に接続される。第２ＭＯＳトランジスタＭ２は、フローティングゲートにマイナスチャージが注入されてエンハンスメント型として機能する。エンハンスメント型とは、ゲート端子に電圧０Ｖが入力された場合に、トランジスタがオンする素子のことであり、いわゆるノーマリーオンの素子を指す。基準電圧生成部２０は、第１ＭＯＳトランジスタＭ１および第２ＭＯＳトランジスタＭ２の接続点から基準電圧Ｖｒｅｆを出力する。
図６（ｂ）に示した基準電圧生成部２０は、製造後に不揮発性記憶素子の状態を変更できるので、設計時と製造後の特性のバラツキを補償できる。そのため、基準電圧生成部２０は、第１ＭＯＳトランジスタＭ１および第２ＭＯＳトランジスタＭ２の接続点から出力される基準電圧Ｖｒｅｆを調整できる。モード選択部１０は、第１ＭＯＳトランジスタＭ１および第２ＭＯＳトランジスタＭ２のフローティングゲートが保存する電荷の状態を制御することで、基準電圧Ｖｒｅｆを調整する。
図７は、トンネル酸化膜を備える不揮発性記憶素子７０を示す。不揮発性記憶素子７０は、基板７１、トンネル酸化膜７４、フローティングゲート７５、絶縁膜７６およびコントロールゲート７７を備える。
不揮発性記憶素子７０は、フローティングゲート７５を有することにより、エンハンスメント状態とディプレッション状態にすることができるＮＭＯＳタイプの素子である。本例の基板７１は、ｐ型基板で構成される。基板７１は、ソース領域７２およびドレイン領域７３を有する。ソース領域７２およびドレイン領域７３は、イオン注入等の一般的なＣＭＯＳプロセスを用いて形成される。基板７１上には、トンネル酸化膜７４、フローティングゲート７５、絶縁膜７６およびコントロールゲート７７の順に積層して形成される。
コントロールゲート７７は、不揮発性記憶素子７０のゲート端子に印加された電圧により、ソース領域７２とドレイン領域７３との間に形成されたチャネル領域を制御する。これにより、不揮発性記憶素子７０は、ソース領域７２とドレイン領域７３との間に流れる電流をオンオフする。
絶縁膜７６は、フローティングゲート７５とコントロールゲート７７との間を絶縁する。絶縁膜７６は、ＣＭＯＳプロセスで使用される一般的な絶縁膜で形成される。フローティングゲート７５に蓄積された電荷の状態は、コントロールゲート７７に印加された電圧に応じて変化する。例えば、コントロールゲート７７に印加された電圧に応じて、フローティングゲート７５に蓄積された電荷量が、正または負の方向に変動する。これにより、不揮発性記憶素子７０の閾値電圧が変動し、ディプレッション状態またはエンハンスメント状態に制御される。
トンネル酸化膜７４は、通常、基板７１とフローティングゲート７５との間を絶縁する。しかし、トンネル酸化膜７４は、コントロールゲート７７に予め定められた値以上の電圧が印加されると、ＦＮトンネリング（ファウラーノルドハイム トンネリング）により導通状態となる。ＦＮトンネリングとは、絶縁体の中を電子がトンネルする場合の移動状態を指す。フローティングゲート７５は、ＦＮトンネリングによりソース領域７２から電子が注入され、または、電子を放出する。これにより、フローティングゲート７５が保存する電荷の状態が制御される。
図８は、基準電圧生成部２０の回路構成の一例を示す。基準電圧生成部２０が、基準電圧Ｖｒｅｆを出力している状態において、スイッチ（ＳＷ）は以下のように制御される。
ＳＷｌ：ＶＤＤ
ＳＷ２：ＶＳＳ
ＳＷ３、ＳＷ４：ＯＰＥＮ
ＳＷ５、ＳＷ６、ＳＷ７、ＳＷ８：ＳＨＯＲＴ（接続）
ＳＷ９、ＳＷ１０：任意
基準電圧生成部２０は、スイッチが図８のように制御された状態において、第１ＭＯＳトランジスタＭｌがディプレッション状態、第２ＭＯＳトランジスタＭ２がエンハンスメント状態のとき、基準電圧Ｖｒｅｆを生成する。
ＳＷ１〜１０は、高電圧に動作するスイッチにする必要があり、通常のスイッチと比較してオン抵抗が大きい。特にＳＷｌ、ＳＷ６、ＳＷ８、ＳＷ２は、基準電圧生成部２０の電流パスに入っているので、スイッチのオン抵抗が基準電圧Ｖｒｅｆに影響する。
より具体的には、基準電圧生成部２０は、コントロールゲートおよびフローティングゲートを有して、ディプレッション型として機能する第１ＭＯＳトランジスタＭｌを備える。また、基準電圧生成部２０は、コントロールゲートおよびフローティングゲートを有して、エンハンスメント型として機能する第２書込ＭＯＳトランジスタＭ２を備える。第２書込ＭＯＳトランジスタＭ２は、第１ＭＯＳトランジスタＭｌと直列に接続される。第１ＭＯＳトランジスタＭｌおよび第２書込ＭＯＳトランジスタＭ２は、フローティングゲートに注入される電荷がトンネルするトンネル酸化膜を有する不揮発性記憶素子である。これにより、基準電圧生成部２０は、第１ＭＯＳトランジスタＭｌおよび第２書込ＭＯＳトランジスタＭ２の接続点から基準電圧を出力する。
図９は、本実施形態に係る基準電圧生成部２０の回路構成の一例を示す。第１基準電圧生成部２１および第２基準電圧生成部２２は、それぞれ図９に示す基準電圧生成部２０と同一の回路を有してよい。基準電圧生成部２０は、トンネル酸化膜を有する第１書込ＭＯＳトランジスタＭ１ｗおよびトンネル酸化膜を有さない第１出力ＭＯＳトランジスタＭ１ｒ、ならびに、トンネル酸化膜を有する第２書込ＭＯＳトランジスタＭ２ｗおよびトンネル酸化膜を有さない第２出力ＭＯＳトランジスタＭ２ｒを含む。
第１書込ＭＯＳトランジスタＭ１ｗ、および、第１出力ＭＯＳトランジスタＭ１ｒは、フローティングゲートおよびコントロールゲートをそれぞれ有する。第１書込ＭＯＳトランジスタＭ１ｗのフローティングゲートおよびコントロールゲートは、第１出力ＭＯＳトランジスタＭ１ｒのフローティングゲートおよびコントロールゲートとそれぞれ電気的に接続される。
第１書込ＭＯＳトランジスタＭ１ｗのソース端子は、第２書込ＭＯＳトランジスタＭ２ｗのドレイン端子に接続される。図８に示した構成と同様に、第１書込ＭＯＳトランジスタＭ１ｗおよび第２書込ＭＯＳトランジスタＭ２ｗを接続するか否かを切り替えるスイッチが更に設けられてもよい。スイッチＳＷ１は、第１書込ＭＯＳトランジスタＭ１ｗのドレイン端子に、電圧ＶＰＰを印加するか、接地電位等の電圧ＶＳＳを印加するかを選択する。スイッチＳＷ２は、第２書込ＭＯＳトランジスタＭ２ｗのソース端子に、電圧ＶＰＰを印加するか、接地電位等の電圧ＶＳＳを印加するかを選択する。
第１出力ＭＯＳトランジスタＭ１ｒのドレイン端子には、所定の電圧ＶＤＤが印加される。第１出力ＭＯＳトランジスタＭ１ｒのソース端子は、第２出力ＭＯＳトランジスタＭ２ｒのドレイン端子に接続される。当該接続点における電圧が、基準電圧Ｖｒｅｆとして出力される。第２出力ＭＯＳトランジスタＭ２ｒのソース端子には、電圧ＶＳＳが印加される。
第２書込ＭＯＳトランジスタＭ２ｗおよび第２出力ＭＯＳトランジスタＭ２ｒは、フローティングゲートおよびコントロールゲートをそれぞれ有する。第２書込ＭＯＳトランジスタＭ２ｗのフローティングゲートおよびコントロールゲートは、第２出力ＭＯＳトランジスタＭ２ｒのフローティングゲートおよびコントロールゲートとそれぞれ電気的に接続される。
第１書込ＭＯＳトランジスタＭ１ｗおよび第２書込ＭＯＳトランジスタＭ２ｗは、トンネル酸化膜を有している。このため、当該トンネル酸化膜を介して、第１書込ＭＯＳトランジスタＭ１ｗおよび第２書込ＭＯＳトランジスタＭ２ｗのフローティングゲートの電荷の状態を制御して、それぞれの閾値電圧Ｖｔｈを制御することができる。そして、上述したように、２つの第１ＭＯＳトランジスタＭ１ｗ、ｒのフローティングゲートおよびコントロールゲートが互いに電気的に接続されるので、第１出力ＭＯＳトランジスタＭ１ｒは、第１書込ＭＯＳトランジスタＭ１ｗと同一の閾値電圧Ｖｔｈを有する。また、第２出力ＭＯＳトランジスタＭ２ｒも同様に、第２書込ＭＯＳトランジスタＭ２ｗと同一の閾値電圧Ｖｔｈを有する。
なお、第１出力ＭＯＳトランジスタＭ１ｒおよび第２出力ＭＯＳトランジスタＭ２ｒは、トンネル酸化膜を有していないので、ディスターブによる閾値電圧Ｖｔｈの変動がない。このため、基準電圧Ｖｒｅｆを精度よく生成できる。また、第１出力ＭＯＳトランジスタＭ１ｒおよび第２出力ＭＯＳトランジスタＭ２ｒは、基準電圧生成部２０において電流パスを形成するが、電流パスにスイッチを有さない。そのため、スイッチのオン抵抗が基準電圧Ｖｒｅｆに影響せず、基準電圧Ｖｒｅｆを精度よく生成できる。
図１０は、基準電圧の設定方法の一例を示すフロー図である。ステップＳ１００において、ＣＭＯＳインバータ５１の電源端子に入力される目標電圧を予め定められた値に設定する。
基準電圧検出モードでは、コンパレータ５０が目標電圧に応じて動作するためにＣＭＯＳインバータ５１の入力端子に入力されるべき電圧を検出する。ステップＳ２００において、図５において説明したように、ステップＳ１００で設定した目標電圧に対応する基準電圧（ＶｒｅｆＨ、ＶｒｅｆＬ）を検出する。検出された基準電圧（ＶｒｅｆＨ、ＶｒｅｆＬ）は、電圧検出器１００の外部機器に記憶される。検出された基準電圧（ＶｒｅｆＨ、ＶｒｅｆＬ）は、電圧検出器１００の内部に記憶されてもよい。
基準電圧設定モードでは、ステップＳ２００において検出した基準電圧（ＶｒｅｆＨ、ＶｒｅｆＬ）を基準電圧生成部２０に設定する。基準電圧設定モードを実行するステップＳ３００は、ステップＳ３１０〜ステップＳ３３０を有する。なお、それぞれの目標電圧に対してステップＳ３００の処理を行う。設定された目標電圧は、ＣＭＯＳインバータ５１の電源端子に入力される。
ステップＳ３１０において、第１書込ＭＯＳトランジスタＭ１ｗのフローティングゲートに保存された電荷の状態を、予め定められた基準状態に設定する。ステップＳ３１０における基準状態は、第１ＭＯＳトランジスタＭ１ｗ、ｒの閾値電圧を十分高くして、第１ＭＯＳトランジスタＭ１ｗ、ｒから第２ＭＯＳトランジスタＭ２ｗ、ｒに電流が流れなくする状態を指してもよい。基準状態は、フローティングゲートに保存されていた電荷が消去された状態（すなわち、フローティングゲートにおける電荷量が略零の状態）を指してもよい。ステップＳ３１０では、第１書込ＭＯＳトランジスタＭ１ｗのコントロールゲートに制御パルスを印加することでフローティングゲートにおける電荷の状態を基準状態に調整し、第１ＭＯＳトランジスタＭ１ｗ、ｒから第２ＭＯＳトランジスタＭ２ｗ、ｒに電流が流れなくする。
ステップＳ３２０において、第２出力ＭＯＳトランジスタＭ２ｒにカレントミラー６１が生成した調整用電流を印加した状態で、第２書込ＭＯＳトランジスタＭ２ｗのコントロールゲートに制御パルスを印加する。制御パルスを印加することで、第２書込ＭＯＳトランジスタＭ２ｗの閾値電圧を正方向に変動させる。これにより、２つの第２ＭＯＳトランジスタＭ２を所定のエンハンスメント状態に設定する。調整用電流は、実動作時に第２出力ＭＯＳトランジスタＭ２ｒに流れるべき電流と略等しい電流が与えられてよい。ステップＳ３２０においては、基準電圧生成部２０から出力される基準電圧Ｖｒｅｆが、目標電圧に対してステップＳ２００で検出した基準電圧Ｖｒｅｆと略等しくなるまで、第２書込ＭＯＳトランジスタＭ２ｗのコントロールゲートに制御パルスを印加する。
次に、ステップＳ３３０において、第２出力ＭＯＳトランジスタＭ２ｒにカレントミラー６１が生成した調整用電流を印加しない状態で、第１書込ＭＯＳトランジスタＭ１ｗのコントロールゲートに制御パルスを印加する。制御パルスを印加することで、第１書込ＭＯＳトランジスタＭ１ｗの閾値電圧を負方向に変動させる。これにより、２つの第１ＭＯＳトランジスタＭ１を所定のディプレッション状態に設定する。ステップＳ３３０においても、基準電圧生成部２０から出力される基準電圧Ｖｒｅｆが、目標電圧に対してステップＳ２００で検出した基準電圧Ｖｒｅｆと略等しくなるまで、第１書込ＭＯＳトランジスタＭ１ｗのコントロールゲートに制御パルスを印加する。このような処理を、第１基準電圧生成部２１および第２基準電圧生成部２２に対して行う。これにより、ステップＳ２００で検出した基準電圧と等しい電圧を、第１基準電圧生成部２１および第２基準電圧生成部２２に出力させることができる。ステップＳ３００では、基準電圧ＶｒｅｆＨを基準電圧ＶｒｅｆＬよりも先に設定しても、基準電圧ＶｒｅｆＬを先に設定してもどちらでも構わない。
図１１は、基準電圧Ｖｒｅｆの設定方法を説明するための図である。図１１（ａ）は、エンハンスメント型として機能させる第２ＭＯＳトランジスタＭ２ｗ、ｒの設定方法を示す。初めに、第１書込ＭＯＳトランジスタＭｌｗのフローティングゲートにチャージされた電荷を基準状態に設定する。例えば、第１書込ＭＯＳトランジスタＭｌｗの閾値電圧を十分高くする制御パルスを、コントロールゲートに印加することで、電荷の状態を基準状態に設定する。コントロールゲートに印加される電圧の極性は、スイッチＳＷ１およびＳＷ９を切り替えることで制御できる。これにより、エンハンスメント型として機能させる第２ＭＯＳトランジスタＭ２ｗ、ｒを設定するときに、第１ＭＯＳトランジスタＭｌｗ、ｒに電流が流れないようにする。
次に、第２出力ＭＯＳトランジスタＭ２ｒに、調整用電流Ｉｒｅｆを印加した状態で、第２書込ＭＯＳトランジスタＭ２ｗのコントロールゲートに制御パルスを印加して、フローティングゲートに電荷をチャージする。このとき、基準電圧生成部２０が出力する基準電圧Ｖｒｅｆが所定の電圧となるように、第２書込ＭＯＳトランジスタＭ２ｗのフローティングゲートに電荷をチャージする。
図１１（ｂ）は、ディプレッション型として機能させる第１ＭＯＳトランジスタＭ１ｗ、ｒの設定方法を示す。第１ＭＯＳトランジスタＭ１ｗ、ｒを設定する場合、調整用電流Ｉｒｅｆを止める。そして、第２出力ＭＯＳトランジスタＭ２ｒに流れる電流が、調整用電流Ｉｒｅｆと略同一となるように、第２書込ＭＯＳトランジスタＭ２ｗのコントロールゲートに制御パルスを印加して、フローティングゲートに電荷をチャージする。本例では、第２出力ＭＯＳトランジスタＭ２ｒに流れる電流を検出する代わりに、基準電圧生成部２０が出力する基準電圧Ｖｒｅｆが、上述した所定の電圧となるように、第２書込ＭＯＳトランジスタＭ２ｗのフローティングゲートに電荷をチャージする。
図１２は、不揮発性記憶素子７０の設定方法を示す。不揮発性記憶素子７０は、上述した第１書込ＭＯＳトランジスタＭ１ｗおよび第２書込ＭＯＳトランジスタＭ２ｗに対応する。不揮発性記憶素子７０は、コントロールゲートおよびフローティングゲートを有するＮＭＯＳタイプの素子である。不揮発性記憶素子７０は、ＦＮトンネリングにより、フローティングゲートに電荷を蓄積させて閾値電圧が調整される。
図１２（ａ）は、不揮発性記憶素子７０の閾値電圧を正方向に変動させる場合のバイアス条件を示す。図１２（ｂ）は、不揮発性記憶素子７０の閾値電圧を負方向に変動させる場合のバイアス条件を示す。これらのバイアス条件において、コントロールゲートに制御パルスを印加することで、不揮発性記憶素子７０の閾値電圧を制御する。
閾値電圧を正方向に変動させる場合、図１２（ａ）に示すように、コントロールゲート端子に電圧ＶＰＰを印加して、ソース端子を接地して、ドレイン端子をフローティング状態にする。これにより、不揮発性記憶素子７０のフローティングゲートには、ＦＮトンネリングにより電子が注入され、不揮発性記憶素子７０の閾値電圧Ｖｔｈが上がる。なお、電圧ＶＰＰは、不揮発性記憶素子７０のトンネル酸化膜においてＦＮトンネリングするために必要な電圧である。
閾値電圧を正方向に変動させる場合、図１２（ｂ）に示すように、コントロールゲート端子を接地して、ソース端子に電圧ＶＰＰを印加して、ドレイン端子をフローティング状態にする。これにより、不揮発性記憶素子７０は、ＦＮトンネリングによりフローティングゲートから電子が放出され、不揮発性記憶素子７０の閾値電圧Ｖｔｈが下がる。図１２（ａ）および（ｂ）において説明した動作を組み合わせることで、不揮発性記憶素子７０の閾値電圧を所定の電圧に調整することができる。上述したように、第１書込ＭＯＳトランジスタＭ１ｗおよび第２書込ＭＯＳトランジスタＭ２ｗの閾値電圧を調整すれば、第１出力ＭＯＳトランジスタＭ１ｒおよび第２出力ＭＯＳトランジスタＭ２ｒの閾値電圧も同様に調整される。
図１３は、基準電圧設定モードにおける電圧検出器１００の動作の一例を示す。本例の電圧検出器１００は、第１基準電圧生成部２１の第２書込ＭＯＳトランジスタＭ２ｗへの書き込みを行う状態を示す。本例で用いられる構成は、主に太線で示される。
モード選択部１０は、第１基準電圧生成部２１の第２書込ＭＯＳトランジスタＭ２ｗに制御パルスを印加する。モード選択部１０は、電圧選択部４０に、Ｖｒｅｆ端子を選択させる。この場合、Ｖｒｅｆ端子には、外部から電圧が入力されない。カレントミラー６１は、外部電流ＩＲＥＦに基づいて、外部電流ＩＲＥＦよりも小さな調整用電流Ｉｒｅｆを生成して、第１基準電圧生成部２１に出力する。例えばカレントミラー６１は、外部電流ＩＲＥＦの１／ｎ倍（ただしｎ＞１）の大きさの調整用電流Ｉｒｅｆを生成する。これにより、微小な調整用電流Ｉｒｅｆを精度よく生成できる。なお、電圧検出器１００がカレントミラー６１を有さない場合、電圧検出器１００の外部から微小な調整用電流Ｉｒｅｆを入力してもよい。
アンプ回路６２は、電圧選択部４０を介して第１基準電圧生成部２１の出力を受け取り、当該出力を増幅した信号をＶＭＯＮ端子に出力する。電圧計８０には、アンプ回路６２が出力した増幅信号が入力される。これにより、ＶＭＯＮ端子に接続される計測機器における信号対雑音比を向上させる。電圧計８０は、アンプ回路６２が出力した増幅信号の電圧を検出する。また、電圧検出器１００の外部に電圧計８０が設けられてもよい。モード選択部１０は、アンプ回路６２が出力する電圧が、設定すべき基準電圧に応じた電圧となるように、第１基準電圧生成部２１の第２書込ＭＯＳトランジスタＭ２ｗに制御パルスを印加する。
本例の第１基準電圧生成部２１は、後述する調整シーケンス（１）から（５）を用いて、基準電圧ＶｒｅｆＨが設定される。また、第２基準電圧生成部２２に基準電圧ＶｒｅｆＬが設定される場合も本例の第１基準電圧生成部２１と同様の構成で設定される。
図１４は、第２書込ＭＯＳトランジスタＭ２ｗへの書き込み動作を示す。縦軸はモニター電圧［Ｖ］を示して、横軸は時刻ｔを示す。第２書込ＭＯＳトランジスタＭ２ｗには、モード選択部１０から制御パルスが入力される。
まず、第２書込ＭＯＳトランジスタＭ２ｗのコントロールゲートに第１制御パルスを印加して、第２書込ＭＯＳトランジスタＭ２ｗのフローティングゲートに蓄積された電荷の状態を、予め定められた初期状態に設定する。これにより、基準電圧生成部２０が出力する電圧をモニターしたモニター電圧Ｖｍｏｎは増加する。制御パルスは、基準電圧生成部２０のモニター電圧Ｖｍｏｎが、設定すべき終了電圧よりも十分大きくなるまで第２書込ＭＯＳトランジスタＭ２ｗのコントロールゲートに印加される。
次に、第２書込ＭＯＳトランジスタＭ２ｗのコントロールゲートに第２制御パルスを印加して、第２書込ＭＯＳトランジスタＭ２ｗのフローティングゲートの電荷の状態を制御する。第２制御パルスは、第１制御パルスとは正負の極性が逆のパルスである。本例では、第２制御パルスを印加することで、基準電圧生成部２０のモニター電圧Ｖｍｏｎは低下する。第２制御パルスは、基準電圧生成部２０のモニター電圧Ｖｍｏｎが終了電圧に徐々に近づくように印加される。
制御パルスは、パルス幅が広い場合、または、パルス電圧が大きい場合、パルス１回当たりのフローティングゲートが保存する電荷の変動量が大きくなる。電荷の変動量が大きいと、モニター電圧が終了電圧を大きく超えやすくなる。そのため、モード選択部１０は、モニター電圧Ｖｍｏｎが終了電圧に近づくほど、第２制御パルスのパルス幅または電圧の少なくとも一方を調整して、第２制御パルスの強度を小さくする。なお、モード選択部１０は、第２制御パルスが印加されて、モニター電圧Ｖｍｏｎが終了電圧よりも小さくなった場合、第１制御パルスをコントロールゲートに入力してもよい。これによりモニター電圧Ｖｍｏｎを終了電圧に近づけられる。このような処理を、モニター電圧Ｖｍｏｎと終了電圧との差が許容範囲となるまで続行する。
なお、モード選択部１０は、ＶＰＰ端子、ＤＡＴＡ端子、ＳＣＬＫ端子およびＰＵＬＳＥ端子に接続される。モード選択部１０は、ＶＰＰ端子から入力される電圧により、制御パルスの電圧を制御する。また、モード選択部１０は、ＰＵＬＳＥ端子から入力される周期信号により、制御パルスのパルス幅を制御する。ＳＣＬＫ端子は、モード選択部１０の動作クロックとなるクロック信号をモード選択部１０に出力する。ＤＡＴＡ端子は、テストモードに関するデータ信号をモード選択部１０に出力する。
図１５は、基準電圧設定モードにおける電圧検出器１００の動作の一例を示す。本例の電圧検出器１００は、第１基準電圧生成部２１の第１書込ＭＯＳトランジスタＭ１ｗへの書き込みを行う状態を示す。本例で用いられる構成は、太線で示される。
第１書込ＭＯＳトランジスタＭ１ｗへの書き込みは、図１３で示した第２書込ＭＯＳトランジスタＭ２ｗへの書き込みを行う場合と、第１基準電圧生成部２１にカレントミラー６１の出力が入力されない点で異なる。その他の構成は、基本的に図１３の場合と同一である。
図１６は、第１書込ＭＯＳトランジスタＭ１ｗへの書き込み動作を示す。縦軸はモニター電圧［Ｖ］を示して、横軸は時刻ｔを示す。第１書込ＭＯＳトランジスタＭ１ｗには、モード選択部１０から制御パルスが入力される。
まず、第１書込ＭＯＳトランジスタＭ１ｗのコントロールゲートに第１制御パルスを印加して、第１書込ＭＯＳトランジスタＭ１ｗのフローティングゲートに蓄積された電荷の状態を、予め定められた初期状態に設定する。これにより、基準電圧生成部２０のモニター電圧Ｖｍｏｎは低下する。第１制御パルスは、基準電圧生成部２０のモニター電圧Ｖｍｏｎが終了電圧よりも十分小さくなるまで第１書込ＭＯＳトランジスタＭ１ｗのコントロールゲートに印加される。
次に、第１書込ＭＯＳトランジスタＭ１ｗのコントロールゲートに第２制御パルスを印加して、第１書込ＭＯＳトランジスタＭ１ｗのフローティングゲートに蓄積された電荷の状態を制御する。第２制御パルスは、第１制御パルスとは正負の極性が逆のパルスである。本例では、第２制御パルスを印加することで、基準電圧生成部２０のモニター電圧Ｖｍｏｎは増加する。第２制御パルスは、基準電圧生成部２０のモニター電圧Ｖｍｏｎを終了電圧に徐々に近づくように調整される。
第１書込ＭＯＳトランジスタＭ１ｗへの書き込み動作の場合も、モード選択部１０は、モニター電圧Ｖｍｏｎが終了電圧に近づくほど、第２制御パルスのパルス幅または電圧の少なくとも一方を調整して、第２制御パルスの強度を小さくする。基準電圧設定モードは、モニター電圧Ｖｍｏｎが終了電圧と略一致した場合に終了する。モニター電圧Ｖｍｏｎが終了電圧と略一致するとは、必ずしも完全に一致する必要はなく、使用状況により実質的に一致するとみなされる程度であってよい。
図１７は、本実施形態に係る基準電圧生成部２０の回路構成の一例を示す。各構成は、図９に示した基準電圧生成部２０の回路構成と同一である。実動作モードにおいて基準電圧生成部２０が基準電圧Ｖｒｅｆを出力している状態では、図１７に示すようにスイッチは以下のように制御される。
ＳＷｌ：ＶＳＳ
ＳＷ２：ＶＳＳ
ＳＷ３、ＳＷ４：ＯＰＥＮ
ＳＷ５、ＳＷ７：ＳＨＯＲＴ（接続）
ＳＷ９、ＳＷ１０：任意
基準電圧生成部２０は、スイッチが本例の通り制御された状態で、ディプレッション状態に設定された第１ＭＯＳトランジスタＭ１ｗ、ｒ、および、エンハンスメント状態に設定された第２ＭＯＳトランジスタＭ２ｗ、ｒを用いて、基準電圧Ｖｒｅｆを生成する。
基準電圧生成部２０の出力する基準電圧Ｖｒｅｆは、調整シーケンス（１）から（５）を用いて調整される。
＜調整シーケンス（１）＞
図１８は、基準電圧生成部２０の回路構成の一例を示す。モード選択部１０は、第１ＭＯＳトランジスタＭ１ｗのコントロールゲートに制御パルスを印加することで、第１ＭＯＳトランジスタＭ１ｗ、ｒのフローティングゲートが保存する電荷の状態を基準状態にする。本例では、第１ＭＯＳトランジスタＭ１ｗ、ｒの閾値電圧が、基準電圧生成部２０に設定すべき基準電圧Ｖｒｅｆよりも十分高くなるように制御する。調整シーケンス（１）において、スイッチは以下のように制御される。これにより、第１ＭＯＳトランジスタＭ１から第２ＭＯＳトランジスタＭ２に電流が流れない状態にする。
ＳＷｌ：ＶＳＳ
ＳＷ２：ＶＳＳ
ＳＷ３：ＳＨＯＲＴ
ＳＷ４：ＯＰＥＮ
ＳＷ５、ＳＷ７：ＯＰＥＮ
ＳＷ９：ＶＰＰ
ＳＷ１０：任意
＜調整シーケンス（２）＞
図１９は、基準電圧生成部２０の回路構成の一例を示す。モード選択部１０は、第２書込ＭＯＳトランジスタＭ２ｗのコントロールゲートに第１制御パルスを印加することで、第２ＭＯＳトランジスタＭ２ｗ、ｒを、図１４において説明した初期状態に設定する。調整シーケンス（２）において、スイッチは以下のように制御される。
ＳＷｌ：ＶＳＳ
ＳＷ２：ＶＳＳ
ＳＷ３：ＯＰＥＮ
ＳＷ４：ＳＨＯＲＴ
ＳＷ５、ＳＷ７：ＯＰＥＮ
ＳＷ９：任意
ＳＷ１０：ＶＰＰ
＜確認シーケンス＞
なお、調整シーケンス（２）および後述する調整シーケンス（３）における第２ＭＯＳトランジスタＭ２ｗ、ｒの状態は、基準電圧生成部２０が出力する基準電圧Ｖｒｅｆをモニターすることで判別できる。
図２０は、基準電圧生成部２０の回路構成の一例を示す。本例の電圧検出器１００は、第２出力ＭＯＳトランジスタＭ２ｒに調整用電流Ｉｒｅｆを流すことにより、基準電圧生成部２０が出力する基準電圧Ｖｒｅｆを確認する。確認シーケンスにおいて、スイッチは以下のように制御される。
ＳＷｌ、ＳＷ２：ＶＳＳ
ＳＷ３、ＳＷ４、ＳＷ５：ＯＰＥＮ
ＳＷ７：ＳＨＯＲＴ
ＳＷ９、ＳＷ１０：任意
図２１は、調整シーケンス（２）における、第１制御パルスの書き込み時間に対する閾値電圧Ｖｔｈの変化量を示す。縦軸は第２ＭＯＳトランジスタＭ２ｗ、ｒの閾値電圧Ｖｔｈを、横軸は第２ＭＯＳトランジスタＭ２ｗ、ｒに対する第１制御パルスの書き込み時間を示す。
第２ＭＯＳトランジスタＭ２ｗ、ｒの閾値電圧Ｖｔｈは、第１制御パルスの書き込み時間が増大するに伴い、図２１に示すように経時的に変化する。モード選択部１０は、図１４において説明した初期状態になるまで、第１制御パルスを生成する。
＜調整シーケンス（３）＞
図２２は、基準電圧生成部２０の回路構成の一例を示す。モード選択部１０は、第２書込ＭＯＳトランジスタＭ２ｗのコントロールゲートに第２制御パルスを印加することで、図１４において説明したように、基準電圧生成部２０が出力する基準電圧Ｖｒｅｆを所定の終了電圧に近づける。調整シーケンス（３）においては、調整用電流Ｉｒｅｆを第２出力ＭＯＳトランジスタＭ２ｒに流しながら、第２制御パルスを印加する。調整シーケンス（３）において、スイッチは以下のように制御される。基準電圧Ｖｒｅｆが予め定められた電圧より下がりすぎた場合は、第２書込ＭＯＳトランジスタＭ２ｗのコントロールゲートに第１制御パルスを印加して、基準電圧Ｖｒｅｆを増大させてよい。
ＳＷｌ：ＶＳＳ
ＳＷ２：ＶＰＰ
ＳＷ３：ＯＰＥＮ
ＳＷ４：ＳＨＯＲＴ
ＳＷ５、ＳＷ７：ＯＰＥＮ
ＳＷ９：任意
ＳＷ１０：ＶＳＳ
図２３は、調整シーケンス（２）および（３）における閾値電圧Ｖｔｈの変化を示す。縦軸は第２ＭＯＳトランジスタＭ２ｗ、ｒの閾値電圧Ｖｔｈを、横軸は時間を示す。
図２２に係る構成では、第２ＭＯＳトランジスタＭ２ｗ、ｒの閾値電圧Ｖｔｈが、図２３の調整シーケンス（３）に示すように、第２制御パルスの書き込み時間に応じて減少する。書き込み時間を調整することで第２ＭＯＳトランジスタＭ２ｗ、ｒの閾値電圧Ｖｔｈを基準電圧Ｖｒｅｆとなるように調整する。
図２４は、調整シーケンス（３）と確認シーケンスを交互に行う場合の、閾値電圧Ｖｔｈの変化を示す。確認シーケンスでは、第２書込ＭＯＳトランジスタＭ２ｗのコントロールゲートに制御パルスを印加しないので、基準電圧Ｖｒｅｆは変化しない。モード選択部１０は、調整シーケンス（３）において生成する第２制御パルスのパルス幅および電圧を、直前の確認シーケンスで確認した基準電圧Ｖｒｅｆに応じて制御してよい。
調整シーケンス（３）は、基準電圧生成部２０が出力する基準電圧Ｖｒｅｆが予め定められた値になると終了する。これにより、第２ＭＯＳトランジスタＭ２ｗ、ｒの調整は終了する。次に、第１ＭＯＳトランジスタＭ１ｗ、ｒを調整する。
＜調整シーケンス（４）＞
図２５は、基準電圧生成部２０の回路構成の一例を示す。モード選択部１０は、第１書込ＭＯＳトランジスタＭ１ｗのコントロールゲートに第１制御パルスを印加することで、第１ＭＯＳトランジスタＭ１ｗ、ｒを、図１６において説明した初期状態に設定する。調整シーケンス（４）において、スイッチは以下のように制御される。
ＳＷｌ：ＶＰＰ
ＳＷ２：ＶＳＳ
ＳＷ３：ＳＨＯＲＴ
ＳＷ４、ＳＷ５、ＳＷ７：ＯＰＥＮ
ＳＷ９：ＶＳＳ
ＳＷ１０：任意
＜調整シーケンス（５）＞
図２６は、基準電圧生成部２０の回路構成の一例を示す。モード選択部１０は、第１書込ＭＯＳトランジスタＭ１ｗのコントロールゲートに第２制御パルスを印加することで、図１６において説明したように、基準電圧生成部２０が出力する基準電圧Ｖｒｅｆを所定の終了電圧に近づける。なお、調整シーケンス（４）および（５）においては、外部から調整用電流Ｉｒｅｆが印加されない。ただし、第１ＭＯＳトランジスタＭ１ｗ、ｒが、調整用電流Ｉｒｅｆに対応する電流を生成する。調整シーケンス（５）において、スイッチは以下のように制御される。
ＳＷｌ、ＳＷ２：ＶＳＳ
ＳＷ３、ＳＷ４：ＯＰＥＮ
ＳＷ５、ＳＷ７：ＳＨＯＲＴ
ＳＷ９、ＳＷ１０：任意
図２７は、調整シーケンス（４）および（５）における閾値電圧Ｖｔｈの変化を示す。縦軸は第１ＭＯＳトランジスタＭ１ｗ、ｒの閾値電圧Ｖｔｈを、横軸は時間を示す。調整シーケンス（４）において、第１ＭＯＳトランジスタＭ１ｗ、ｒの閾値電圧Ｖｔｈは、第１制御パルスの書き込み時間が増大するに伴い、図２７に示すように経時的に減少する。モード選択部１０は、図１６において説明した初期状態になるまで、第１制御パルスを生成する。
調整シーケンス（５）では、第１ＭＯＳトランジスタＭ１ｗ、ｒの閾値電圧Ｖｔｈが、第２制御パルスの書き込み時間に応じて増大する。書き込み時間を調整することで第１ＭＯＳトランジスタＭ１ｗ、ｒの閾値電圧Ｖｔｈを基準電圧Ｖｒｅｆとなるように調整する。確認シーケンスでは、第１書込ＭＯＳトランジスタＭ１ｗのコントロールゲートに制御パルスを印加しないので、基準電圧Ｖｒｅｆは変化しない。モード選択部１０は、調整シーケンス（５）において生成する第２制御パルスのパルス幅および電圧を、直前の確認シーケンスで確認した基準電圧Ｖｒｅｆに応じて制御してよい。
調整シーケンス（５）は、基準電圧生成部２０が出力する基準電圧Ｖｒｅｆが予め定められた値になると終了する。これにより、第１ＭＯＳトランジスタＭ１ｗ、ｒの調整は終了し、基準電圧生成部２０の調整が終了する。なお、調整シーケンス（４）および（５）における基準電圧Ｖｒｅｆを確認する場合、各スイッチは実動作時と同様に制御されてよい。例えば各スイッチは、図９に示した例と同様に制御される。
図２８は、カレントミラー６１の接続例を示す図である。本例のモード選択部１０は、ゲート制御部として動作する書き込み回路１５を備える。書き込み回路１５は、図９から図２７に関連して説明したスイッチＳＷ１からＳＷ１０を制御することで、基準電圧生成部２０の第１書込ＭＯＳトランジスタＭ１ｗおよび第２書込ＭＯＳトランジスタＭ２ｗのコントロールゲートに制御パルスを入力する。
カレントミラー６１は、基準電圧設定モードにおいて、電圧検出器１００の外部から入力された外部電流ＩＲＥＦに基づいて、外部電流ＩＲＥＦよりも小さい調整用電流Ｉｒｅｆを生成する。例えば、カレントミラー６１は、電圧検出器１００の外部から入力された外部電流ＩＲＥＦに基づいて、ｎ分の１の大きさの調整用電流Ｉｒｅｆを生成する。本例のカレントミラー６１は、第１出力ＭＯＳトランジスタＭ１ｒと共通の外部端子に接続される。カレントミラー６１は、当該外部端子から入力される外部電流ＩＲＥＦに基づいて、外部電流ＩＲＥＦより小さい微小な調整用電流Ｉｒｅｆを生成する。
また、カレントミラー６１と、基準電圧生成部２０の出力端子との間には、スイッチＳＷ０が設けられる。各調整シーケンスに応じて、モード選択部１０は、スイッチＳＷ０を制御する。例えば、調整シーケンス（３）においては、モード選択部１０は、スイッチＳＷ０をオンにする。また、調整シーケンス（４）、（５）においては、モード選択部１０は、スイッチＳＷ０をオフにして、第２出力ＭＯＳトランジスタＭ２ｒに流れる調整用電流Ｉｒｅｆを遮断する。
本例の基準電圧の設定方法は、調整シーケンス（１）において第１ＭＯＳトランジスタＭ１ｗ、ｒのフローティングゲートに蓄積された電荷が基準状態に設定された状態で、調整シーケンス（３）において第２出力ＭＯＳトランジスタＭ２ｒに調整用電流Ｉｒｅｆが入力される。そのため、第２出力ＭＯＳトランジスタＭ２ｒに調整用電流Ｉｒｅｆが流れる場合に、第１出力ＭＯＳトランジスタＭ１ｒから第２出力ＭＯＳトランジスタＭ２ｒに電流が流れない。このため、第２ＭＯＳトランジスタＭ２ｗ、ｒの設定精度が向上する。よって、第１出力ＭＯＳトランジスタＭ１ｒのドレイン端に、ディプレッション型ＭＯＳトランジスタＭ１ｒに蓄積された電荷の影響を遮断するためのスイッチを設ける必要がない。
図２９は、実動作モードにおける電圧検出器１００の構成の一例を示す。電圧検出器１００は、モード選択部１０が実動作モードを選択した場合、ＶＩＮ端子、ＯＵＴ端子、ＧＮＤ端子を使用する。電圧検出器１００は、ＶＩＮ端子から入力された電圧が予め定められた目標電圧以上か否かを検出して、ＯＵＴ端子に出力する。
第１基準電圧生成部２１は、基準電圧ＶｒｅｆＨを出力する。また、第２基準電圧生成部２２は、基準電圧ＶｒｅｆＬを出力する。コンパレータ５０には、基準電圧（ＶｒｅｆＨ、ＶｒｅｆＬ）および入力電圧Ｖｉｎが入力される。コンパレータ５０は、ＯＵＴ端子に基準電圧（ＶｒｅｆＨ、ＶｒｅｆＬ）および入力電圧Ｖｉｎに応じた信号を出力する。
電圧選択部４０は、コンパレータ５０の出力に応じて、基準電圧（ＶｒｅｆＨ、ＶｒｅｆＬ）を選択する。電圧選択部４０は、選択した基準電圧（ＶｒｅｆＨ、ＶｒｅｆＬ）をコンパレータ５０に入力する。これにより、ＣＭＯＳインバータ５１の目標電圧は、ヒステリシス動作すべくコンパレータ５０の出力に応じて変更される。
図３０は、基準電圧生成部２０における第１ＭＯＳトランジスタＭ１および第２ＭＯＳトランジスタＭ２の他の接続例を示す。なお、図３０（ａ）の第１ＭＯＳトランジスタＭ１および第２ＭＯＳトランジスタＭ２は、図６（ａ）の第１ＭＯＳトランジスタＭ１および第２ＭＯＳトランジスタＭ２と同様の素子である。図３０（ｂ）の第１ＭＯＳトランジスタＭ１および第２ＭＯＳトランジスタＭ２は、図６（ｂ）の第１ＭＯＳトランジスタＭ１および第２ＭＯＳトランジスタＭ２と同様の不揮発性記憶素子である。
本例においては、第１ＭＯＳトランジスタＭ１のゲートが第２ＭＯＳトランジスタＭ２のソースに接続される。また、第１ＭＯＳトランジスタＭ１のソース、第２ＭＯＳトランジスタＭ２のドレイン、および、第２ＭＯＳトランジスタＭ２のゲートは互いに接続される。基準電圧生成部２０は、当該接続点から、基準電圧Ｖｒｅｆを出力する。
図９に示した構成において、書込側および出力側の第１ＭＯＳトランジスタＭ１および第２ＭＯＳトランジスタＭ２は、図３０における第１ＭＯＳトランジスタＭ１および第２ＭＯＳトランジスタＭ２と同一の接続を有してよい。この場合であっても、図１から図２９において説明した方法と同様の方法で、書込側および出力側の第１ＭＯＳトランジスタＭ１および第２ＭＯＳトランジスタＭ２を設定することができる。
図３１は、本実施形態に係るコンピュータ１９００のハードウェア構成の一例を示す。本実施形態に係るコンピュータ１９００は、ホスト・コントローラ２０８２により相互に接続されるＣＰＵ２０００、ＲＡＭ２０２０、グラフィック・コントローラ２０７５、及び表示装置２０８０を有するＣＰＵ周辺部と、入出力コントローラ２０８４によりホスト・コントローラ２０８２に接続される通信インターフェイス２０３０、ハードディスクドライブ２０４０、及びＣＤ−ＲＯＭドライブ２０６０を有する入出力部と、入出力コントローラ２０８４に接続されるＲＯＭ２０１０、フレキシブルディスク・ドライブ２０５０、及び入出力チップ２０７０を有するレガシー入出力部とを備える。
ホスト・コントローラ２０８２は、ＲＡＭ２０２０と、高い転送レートでＲＡＭ２０２０をアクセスするＣＰＵ２０００及びグラフィック・コントローラ２０７５とを接続する。ＣＰＵ２０００は、ＲＯＭ２０１０及びＲＡＭ２０２０に格納されたプログラムに基づいて動作し、各部の制御を行う。グラフィック・コントローラ２０７５は、ＣＰＵ２０００等がＲＡＭ２０２０内に設けたフレーム・バッファ上に生成する画像データを取得し、表示装置２０８０上に表示させる。これに代えて、グラフィック・コントローラ２０７５は、ＣＰＵ２０００等が生成する画像データを格納するフレーム・バッファを、内部に含んでもよい。
入出力コントローラ２０８４は、ホスト・コントローラ２０８２と、比較的高速な入出力装置である通信インターフェイス２０３０、ハードディスクドライブ２０４０、ＣＤ−ＲＯＭドライブ２０６０を接続する。通信インターフェイス２０３０は、ネットワークを介して他の装置と通信する。ハードディスクドライブ２０４０は、コンピュータ１９００内のＣＰＵ２０００が使用するプログラム及びデータを格納する。ＣＤ−ＲＯＭドライブ２０６０は、ＣＤ−ＲＯＭ２０９５からプログラム又はデータを読み取り、ＲＡＭ２０２０を介してハードディスクドライブ２０４０に提供する。
また、入出力コントローラ２０８４には、ＲＯＭ２０１０と、フレキシブルディスク・ドライブ２０５０、及び入出力チップ２０７０の比較的低速な入出力装置とが接続される。ＲＯＭ２０１０は、コンピュータ１９００が起動時に実行するブート・プログラム、及び／又は、コンピュータ１９００のハードウェアに依存するプログラム等を格納する。フレキシブルディスク・ドライブ２０５０は、フレキシブルディスク２０９０からプログラム又はデータを読み取り、ＲＡＭ２０２０を介してハードディスクドライブ２０４０に提供する。入出力チップ２０７０は、フレキシブルディスク・ドライブ２０５０を入出力コントローラ２０８４へと接続すると共に、例えばパラレル・ポート、シリアル・ポート、キーボード・ポート、マウス・ポート等を介して各種の入出力装置を入出力コントローラ２０８４へと接続する。
ＲＡＭ２０２０を介してハードディスクドライブ２０４０に提供されるプログラムは、フレキシブルディスク２０９０、ＣＤ−ＲＯＭ２０９５、又はＩＣカード等の記録媒体に格納されて利用者によって提供される。プログラムは、記録媒体から読み出され、ＲＡＭ２０２０を介してコンピュータ１９００内のハードディスクドライブ２０４０にインストールされ、ＣＰＵ２０００において実行される。
コンピュータ１９００にインストールされ、コンピュータ１９００に、電圧検出器１００を制御させるプログラムは、ＣＰＵ２０００等に働きかけて、コンピュータ１９００に、図１から図３０において説明した設定方法を実行させる。例えばコンピュータ１９００には、ユーザ等から目標電圧を示す情報が入力される。コンピュータ１９００は、当該目標電圧を電圧検出器１００に設定すべく、電圧検出器１００を制御し、また、電圧検出器１００に所定の信号、電圧、電流を供給すべく、電圧検出器１００の外部における信号源を制御する。
これらのプログラムに記述された情報処理は、コンピュータ１９００に読込まれることにより、ソフトウェアと上述した各種のハードウェア資源とが協働した具体的手段である制御装置として機能する。そして、これらの具体的手段によって、本実施形態におけるコンピュータ１９００の使用目的に応じた情報の演算又は加工を実現することにより、使用目的に応じた特有の制御装置が構築される。
一例として、コンピュータ１９００と外部の装置等との間で通信を行う場合には、ＣＰＵ２０００は、ＲＡＭ２０２０上にロードされた通信プログラムを実行し、通信プログラムに記述された処理内容に基づいて、通信インターフェイス２０３０に対して通信処理を指示する。通信インターフェイス２０３０は、ＣＰＵ２０００の制御を受けて、ＲＡＭ２０２０、ハードディスクドライブ２０４０、フレキシブルディスク２０９０、又はＣＤ−ＲＯＭ２０９５等の記憶装置上に設けた送信バッファ領域等に記憶された送信データを読み出してネットワークへと送信し、もしくは、ネットワークから受信した受信データを記憶装置上に設けた受信バッファ領域等へと書き込む。このように、通信インターフェイス２０３０は、ＤＭＡ（ダイレクト・メモリ・アクセス）方式により記憶装置との間で送受信データを転送してもよく、これに代えて、ＣＰＵ２０００が転送元の記憶装置又は通信インターフェイス２０３０からデータを読み出し、転送先の通信インターフェイス２０３０又は記憶装置へとデータを書き込むことにより送受信データを転送してもよい。
また、ＣＰＵ２０００は、ハードディスクドライブ２０４０、ＣＤ−ＲＯＭドライブ２０６０（ＣＤ−ＲＯＭ２０９５）、フレキシブルディスク・ドライブ２０５０（フレキシブルディスク２０９０）等の外部記憶装置に格納されたファイルまたはデータベース等の中から、全部または必要な部分をＤＭＡ転送等によりＲＡＭ２０２０へと読み込ませ、ＲＡＭ２０２０上のデータに対して各種の処理を行う。そして、ＣＰＵ２０００は、処理を終えたデータを、ＤＭＡ転送等により外部記憶装置へと書き戻す。このような処理において、ＲＡＭ２０２０は、外部記憶装置の内容を一時的に保持するものとみなせるから、本実施形態においてはＲＡＭ２０２０および外部記憶装置等をメモリ、記憶部、または記憶装置等と総称する。本実施形態における各種のプログラム、データ、テーブル、データベース等の各種の情報は、このような記憶装置上に格納されて、情報処理の対象となる。なお、ＣＰＵ２０００は、ＲＡＭ２０２０の一部をキャッシュメモリに保持し、キャッシュメモリ上で読み書きを行うこともできる。このような形態においても、キャッシュメモリはＲＡＭ２０２０の機能の一部を担うから、本実施形態においては、区別して示す場合を除き、キャッシュメモリもＲＡＭ２０２０、メモリ、及び／又は記憶装置に含まれるものとする。
また、ＣＰＵ２０００は、ＲＡＭ２０２０から読み出したデータに対して、プログラムの命令列により指定された、本実施形態中に記載した各種の演算、情報の加工、条件判断、情報の検索・置換等を含む各種の処理を行い、ＲＡＭ２０２０へと書き戻す。例えば、ＣＰＵ２０００は、条件判断を行う場合においては、本実施形態において示した各種の変数が、他の変数または定数と比較して、大きい、小さい、以上、以下、等しい等の条件を満たすかどうかを判断し、条件が成立した場合（又は不成立であった場合）に、異なる命令列へと分岐し、またはサブルーチンを呼び出す。
また、ＣＰＵ２０００は、記憶装置内のファイルまたはデータベース等に格納された情報を検索することができる。例えば、第１属性の属性値に対し第２属性の属性値がそれぞれ対応付けられた複数のエントリが記憶装置に格納されている場合において、ＣＰＵ２０００は、記憶装置に格納されている複数のエントリの中から第１属性の属性値が指定された条件と一致するエントリを検索し、そのエントリに格納されている第２属性の属性値を読み出すことにより、所定の条件を満たす第１属性に対応付けられた第２属性の属性値を得ることができる。
また、請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
以上に示したプログラム又はモジュールは、外部の記録媒体に格納されてもよい。記録媒体としては、フレキシブルディスク２０９０、ＣＤ−ＲＯＭ２０９５の他に、ＤＶＤ又はＣＤ等の光学記録媒体、ＭＯ等の光磁気記録媒体、テープ媒体、ＩＣカード等の半導体メモリ等を用いることができる。また、専用通信ネットワーク又はインターネットに接続されたサーバシステムに設けたハードディスク又はＲＡＭ等の記憶装置を記録媒体として使用し、ネットワークを介してプログラムをコンピュータ１９００に提供してもよい。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。
１０ モード選択部、１５ 書き込み回路、２０ 基準電圧生成部、２１ 第１基準電圧生成部、２２ 第２基準電圧生成部、４０ 電圧選択部、５０ コンパレータ、５１ ＣＭＯＳインバータ、５２ 出力回路、６０ テスト回路、６１ カレントミラー、６２ アンプ回路、７０ 不揮発性記憶素子、７１ 基板、７２ ソース領域、７３ ドレイン領域、７４ トンネル酸化膜、７５ フローティングゲート、７６ 絶縁膜、７７ コントロールゲート、８０ 電圧計、１００ 電圧検出器、１９００ コンピュータ、２０００ ＣＰＵ、２０１０ ＲＯＭ、２０２０ ＲＡＭ、２０３０ 通信インターフェイス、２０４０ ハードディスクドライブ、２０５０ フレキシブルディスク・ドライブ、２０６０ ＣＤ−ＲＯＭドライブ、２０７０ 入出力チップ、２０７５ グラフィック・コントローラ、２０８０ 表示装置、２０８２ ホスト・コントローラ、２０８４ 入出力コントローラ、２０９０ フレキシブルディスク、２０９５ ＣＤ−ＲＯＭ

Claims (19)

  1. 入力電圧が予め定められた閾値電圧以上か否かを検出する電圧検出器であって、
    基準電圧を生成する基準電圧生成部と、
    前記入力電圧および前記基準電圧が入力され、前記入力電圧が、前記基準電圧により定まる前記閾値電圧以上か否かを検出するコンパレータと
    を備え、
    前記基準電圧生成部は、
    コントロールゲートおよびフローティングゲートを有する第１書込ＭＯＳトランジスタと、
    前記第１書込ＭＯＳトランジスタと直列に接続され、コントロールゲートおよびフローティングゲートを有する第２書込ＭＯＳトランジスタと、
    前記第１書込ＭＯＳトランジスタの前記コントロールゲートおよび前記フローティングゲートと電気的に接続されたコントロールゲートおよびフローティングゲートを有する第１出力ＭＯＳトランジスタと、
    前記第２書込ＭＯＳトランジスタの前記コントロールゲートおよび前記フローティングゲートと電気的に接続されたコントロールゲートおよびフローティングゲートを有し、前記第１出力ＭＯＳトランジスタと直列に接続される第２出力ＭＯＳトランジスタと
    を有し、
    前記第１書込ＭＯＳトランジスタおよび前記第２書込ＭＯＳトランジスタは、前記フローティングゲートに注入される電荷がトンネルするトンネル酸化膜を有し、
    前記第１出力ＭＯＳトランジスタおよび前記第２出力ＭＯＳトランジスタは、前記トンネル酸化膜を有さず、前記第１出力ＭＯＳトランジスタおよび前記第２出力ＭＯＳトランジスタの接続点から前記基準電圧を出力する電圧検出器。
  2. 前記コンパレータは、ＣＭＯＳインバータを有し、前記基準電圧が前記ＣＭＯＳインバータの入力端子に入力され、前記ＣＭＯＳインバータの電源端子に前記入力電圧が入力される請求項１に記載の電圧検出器。
  3. 前記基準電圧、および、徐々に変化する設定電圧のいずれかを選択して前記入力端子に入力する電圧選択部を更に備え、
    前記電圧検出器は、前記コンパレータが前記閾値電圧に応じて動作するために前記コンパレータの前記入力端子に入力されるべき電圧を検出する基準電圧検出モードと、前記入力電圧が前記閾値電圧以上か否かを検出する実動作モードとを有し、
    前記電圧選択部は、
    前記基準電圧検出モードにおいて、前記設定電圧を選択して前記入力端子に入力し、
    前記実動作モードにおいて、前記基準電圧を選択して前記入力端子に入力する請求項２に記載の電圧検出器。
  4. 前記基準電圧生成部は、前記基準電圧検出モードにおいて前記入力電圧が予め定められた第１閾値電圧である場合に、前記ＣＭＯＳインバータの出力が反転したときの前記設定電圧を前記基準電圧として設定する請求項３に記載の電圧検出器。
  5. 前記基準電圧を前記基準電圧生成部に設定する基準電圧設定モードを更に有
    する請求項４に記載の電圧検出器。
  6. 前記基準電圧設定モードにおいて、前記基準電圧生成部が出力する前記基準電圧が、前記基準電圧検出モードで検出した前記設定電圧と等しくなるように、前記第１書込ＭＯＳトランジスタの前記フローティングゲートが保存する電荷の状態を制御するゲート制御部を更に備える請求項５に記載の電圧検出器。
  7. 前記基準電圧設定モードにおいて、前記電圧検出器の外部から入力された外部電流に基づいて、前記外部電流よりも小さい調整用電流を生成するカレントミラーを更に備え、
    前記ゲート制御部は、前記第２出力ＭＯＳトランジスタに前記調整用電流を入力し、前記基準電圧生成部が出力する基準電圧を予め定められた電圧と等しくなるように、前記第２書込ＭＯＳトランジスタの前記フローティングゲートが保存する電荷の状態を制御してから、前記第２出力ＭＯＳトランジスタに前記調整用電流を入力しない状態で、前記基準電圧生成部が出力する基準電圧が予め定められた電圧と等しくなるように、前記第１書込ＭＯＳトランジスタの前記フローティングゲートが保存する電荷の状態を制御する請求項６に記載の電圧検出器。
  8. 前記基準電圧と異なる他の基準電圧を生成する異なる他の基準電圧生成部を更に備え、
    前記実動作モードにおいて、前記電圧選択部は、前記ＣＭＯＳインバータの出力に応じて前記基準電圧および前記異なる他の基準電圧のいずれかを選択して前記入力端子に入力することで、前記閾値電圧を変化させる請求項４から７のいずれか一項に記載の電圧検出器。
  9. 前記異なる他の基準電圧生成部は、前記基準電圧検出モードにおいて前記入力電圧が前記第１閾値電圧と異なる予め定められた第２閾値電圧である場合に、前記ＣＭＯＳインバータの出力が反転したときの前記設定電圧を前記異なる他の基準電圧として設定する請求項８に記載の電圧検出器。
  10. 前記第１書込ＭＯＳトランジスタと前記第１出力ＭＯＳトランジスタがエンハンスメント型として機能し、前記第２書込ＭＯＳトランジスタと前記第２出力ＭＯＳトランジスタがディプレッション型として機能する請求項１から９のいずれか一項に記載の電圧検出器。
  11. 前記第１書込ＭＯＳトランジスタおよび前記第２書込ＭＯＳトランジスタは、不揮発性記憶素子である請求項１から１０のいずれか一項に記載の電圧検出器。
  12. 前記基準電圧生成部が異なる基準電圧を出力し、
    前記コンパレータの出力に応じて、前記基準電圧生成部から出力される前記基準電圧及び前記異なる基準電圧のいずれかを選択する電圧選択部をさらに備える請求項１に記載の電圧検出器。
  13. コントロールゲートおよびフローティングゲートを有する第１書込ＭＯＳトランジスタと、前記第１書込ＭＯＳトランジスタと直列に接続され、コントロールゲートおよびフローティングゲートを有する第２書込ＭＯＳトランジスタと、前記第１書込ＭＯＳトランジスタの前記コントロールゲートおよび前記フローティングゲートと電気的に接続されたコントロールゲートおよびフローティングゲートを有する第１出力ＭＯＳトランジスタと、前記第２書込ＭＯＳトランジスタの前記コントロールゲートおよび前記フローティングゲートと電気的に接続されたコントロールゲートおよびフローティングゲートを有し、前記第１出力ＭＯＳトランジスタと直列に接続された第２出力ＭＯＳトランジスタとを備え、
    前記第１書込ＭＯＳトランジスタおよび前記第２書込ＭＯＳトランジスタは、前記フローティングゲートに注入される電荷がトンネルするトンネル酸化膜を有する不揮発性記憶素子であり、
    前記第１出力ＭＯＳトランジスタおよび前記第２出力ＭＯＳトランジスタは、前記トンネル酸化膜を有さない不揮発性記憶素子であり、前記第１出力ＭＯＳトランジスタおよび前記第２出力ＭＯＳトランジスタの接続点から基準電圧を出力する基準電圧生成部を設定する基準電圧設定方法であって、
    前記第１書込ＭＯＳトランジスタおよび前記第１出力ＭＯＳトランジスタの前記フローティングゲートに蓄積された電荷を、前記第１出力ＭＯＳトランジスタから前記第２出力ＭＯＳトランジスタに電流が流れなくする基準状態にして、
    前記第２書込ＭＯＳトランジスタのトンネル酸化膜を介して前記フローティングゲートが保存する電荷の状態を制御することで、前記第２書込ＭＯＳトランジスタおよび前記第２出力ＭＯＳトランジスタをエンハンスメント状態にし、
    前記第１書込ＭＯＳトランジスタのトンネル酸化膜を介して前記フローティングゲートが保存する電荷の状態を制御することで、前記第１書込ＭＯＳトランジスタおよび前記第１出力ＭＯＳトランジスタをディプレッション状態にする基準電圧設定方法。
  14. 前記第２書込ＭＯＳトランジスタおよび前記第２出力ＭＯＳトランジスタをエンハンスメント状態にする場合に、
    前記第１出力ＭＯＳトランジスタの前記フローティングゲートに蓄積された電荷が前記基準状態に設定された状態で、前記第２出力ＭＯＳトランジスタに予め定められた調整用電流を入力し、
    前記基準電圧生成部が出力する基準電圧を予め定められた電圧と等しくなるように、前記第２書込ＭＯＳトランジスタの前記フローティングゲートが保存する電荷の状態を制御する請求項１３に記載の基準電圧設定方法。
  15. 前記調整用電流は、前記基準電圧生成部の外部から入力された外部電流に基づいて、カレントミラーにより生成された前記外部電流よりも小さい電流である請求項１４に記載の基準電圧設定方法。
  16. 前記第１書込ＭＯＳトランジスタおよび前記第１出力ＭＯＳトランジスタをディプレッション状態にする場合に、
    前記第２出力ＭＯＳトランジスタに前記調整用電流を入力しない状態で、前記基準電圧生成部が出力する基準電圧が予め定められた電圧と等しくなるように、前記第１書込ＭＯＳトランジスタの前記フローティングゲートが保存する電荷の状態を制御する請求項１４または１５に記載の基準電圧設定方法。
  17. 前記コントロールゲートに制御パルスを入力することにより、前記フローティングゲートが保存する電荷の状態を制御し、
    前記基準電圧生成部の出力が前記基準電圧に近づくほど、前記制御パルスのパルス幅または電圧の少なくとも一方を調整して、前記制御パルスの強度を小さくする請求項１４から１６のいずれか一項に記載の基準電圧設定方法。
  18. 前記基準電圧生成部の出力を前記基準電圧に近づけるため、前記制御パルスを前記第１書込ＭＯＳトランジスタの前記コントロールゲートへ入力し、
    前記基準電圧生成部の出力が前記基準電圧を超えた場合に、前記制御パルスの印加電圧と逆の電圧を前記コントロールゲートへ入力することにより、前記基準電圧生成部の出力を前記基準電圧に近づける請求項１７に記載の基準電圧設定方法。
  19. 請求項１３から１８のいずれか一項に記載の基準電圧設定方法を、前記基準電圧生成部を制御するコンピュータに実行させるプログラム。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9667255B2 (en) * 2015-10-29 2017-05-30 Peregrine Semiconductor Corporation Multiple gate voltage generation for FET switches in radio frequency circuits
WO2017187180A2 (en) * 2016-04-27 2017-11-02 The University Of Bristol Voltage reference circuit, voltage detector and voltage detector system
WO2018088005A1 (ja) * 2016-11-14 2018-05-17 オリンパス株式会社 撮像素子および内視鏡
CN106771948B (zh) * 2016-12-15 2019-06-21 北京北广科技股份有限公司 一种mos管开启电压测量装置
JP6954854B2 (ja) * 2017-03-31 2021-10-27 旭化成エレクトロニクス株式会社 不揮発性記憶素子および基準電圧生成回路
DE102019001232A1 (de) * 2018-02-21 2019-08-22 Linear Technology Holding, LLC Gemittelte Referenz mit Fehlerüberwachung
US10928434B2 (en) * 2018-02-21 2021-02-23 Analog Devices International Unlimited Company Averaged reference with fault monitoring
CN114935714B (zh) * 2022-07-21 2022-10-18 成都利普芯微电子有限公司 电源检测电路、驱动芯片、控制器及led驱动系统

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS50105042A (ja) * 1974-01-23 1975-08-19
DE2818085C2 (de) * 1977-04-26 1986-05-22 Kabushiki Kaisha Suwa Seikosha, Shinjuku, Tokio/Tokyo Spannungsmeßschaltung
EP0085123B1 (de) * 1982-01-30 1985-06-19 Deutsche ITT Industries GmbH Integrierte Isolierschicht-Feldeffekttransistor-Schaltung zum Bewerten der Spannung eines Abtastknotens
JPS5968027A (ja) * 1982-10-05 1984-04-17 Seiko Instr & Electronics Ltd 出力可変な定電圧回路
JPH01109917A (ja) * 1987-10-23 1989-04-26 Fujitsu Ltd 信号レベル識別回路
US5838040A (en) 1997-03-31 1998-11-17 Gatefield Corporation Nonvolatile reprogrammable interconnect cell with FN tunneling in sense
JPH1168538A (ja) * 1997-08-19 1999-03-09 Fujitsu Ltd 起動回路及び半導体集積回路装置
US6552603B2 (en) * 2000-06-23 2003-04-22 Ricoh Company Ltd. Voltage reference generation circuit and power source incorporating such circuit
JP2002368107A (ja) * 2001-06-07 2002-12-20 Ricoh Co Ltd 基準電圧発生回路とそれを用いた電源装置
JP4201629B2 (ja) * 2003-03-26 2008-12-24 三洋電機株式会社 誤書込み防止回路および該誤書込み防止回路を含む半導体装置
KR100574498B1 (ko) * 2004-12-28 2006-04-27 주식회사 하이닉스반도체 반도체 장치의 초기화 회로
US7319618B2 (en) * 2005-08-16 2008-01-15 Macronic International Co., Ltd. Low-k spacer structure for flash memory
US8300375B2 (en) * 2008-07-21 2012-10-30 Triune Ip Llc Monitoring method, circuit, and system
JP4803228B2 (ja) * 2008-09-03 2011-10-26 日本テキサス・インスツルメンツ株式会社 電圧検出装置
KR20110024936A (ko) * 2009-09-03 2011-03-09 삼성전자주식회사 광범위 전원용 승압 회로, 그것을 포함하는 전자 장치 및 전압 승압 방법
JP5782238B2 (ja) * 2010-07-30 2015-09-24 ルネサスエレクトロニクス株式会社 電圧検出回路及びその制御方法
JP5749685B2 (ja) * 2012-05-25 2015-07-15 旭化成エレクトロニクス株式会社 基準電圧発生回路及び基準電圧発生方法
CN202661534U (zh) * 2012-07-26 2013-01-09 南京华士电子科技有限公司 一种新型的电压检测器

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