CN109658970A - 用于具有共模电流源的一次可编程存储器（otpm）阵列的裕度测试 - Google Patents

用于具有共模电流源的一次可编程存储器（otpm）阵列的裕度测试 Download PDF

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Abstract

本发明涉及用于具有共模电流源的一次可编程存储器(OTPM)阵列的裕度测试。本公开涉及一种包括电流镜控制节点的结构，该电流镜控制节点被配置为调节电流裕度并将调节后的电流裕度提供给至少一个一次可编程存储器(OTPM)单元。

Description

用于具有共模电流源的一次可编程存储器(OTPM)阵列的裕度 测试
技术领域
本公开涉及裕度(margin)测试，更特别地，涉及一种用于具有共模电流源的一次可编程存储器(OTPM)阵列的裕度测试的电路以及方法。
背景技术
一次可编程存储器(OTPM)被编程操作编程，随后是验证测试。编程后的数据状态的稳定性是通过编程后执行读取裕度测试来确定的。裕度测试用于预测存在的用于补偿感测噪声、泄漏和其他信号劣化(detractor)的过剩读取信号的量。在裕度测试中，必须克服预定的感测不平衡以读取正确的数据。如果数据没有通过裕度测试，则执行附加的编程操作。
OTPM数据单元阵列通过真和补位线对连接到差分电流感测放大器。存储的数据由将差分单元电流分解为逻辑“1”或逻辑“0”数据的感测放大器感测。此外，OTPM数据单元可以由一对场效应晶体管(FET)组成，其中通过将FET阈值电压中的一个编程为高于或低于另一个来存储“1”和“0”数据状态，这导致在FET对内的电流的正或负的差。由此，建立了可以由电流感测感测放大器感测的差分数据电流。然而，OTPM中的多重编程可能造成对FET的氧化物的损坏。
发明内容
在本公开的一个方面中，一种结构包括电流镜控制节点，其被配置为调节电流裕度并将所述调节后的电流裕度提供给至少一个一次可编程存储器(OTPM)单元。
在本公开的另一方面中，一种结构包括：位于一次可编程存储器(OTPM)单元中的双单元NFET存储器，所述一次可编程存储器(OTPM)单元被配置为基于电流裕度对至少一个写入操作进行编程；以及电流感测放大器，其被配置为调节所述电流裕度并基于电流镜控制节点将所述调节后的电流裕度提供给所述双单元存储器。
在本公开的另一方面中，一种方法包括：基于多个输入裕度信号调节电流镜控制节点中的电流裕度；通过真位线(BLT)和补位线(BLC)将所述调节后的电流裕度提供给双单元存储器；感测所述双单元存储器的电流差分；以及基于所述感测的所述双单元存储器的电流差分来锁存差分电压。
附图说明
通过本公开的示例性实施例的非限制性实例并参考所述多个附图，在以下详细描述中描述本公开。
图1示出了根据本公开的方面的具有裕度调节的电流感测放大器。
图2示出了根据本公开的方面的裕度调节电路。
图3示出了根据本公开的方面的具有裕度调节的电流感测放大器的图。
具体实施方式
本公开涉及裕度测试，更特别地，涉及一种用于具有共模电流源的一次可编程存储器(OTPM)阵列的裕度测试的电路以及方法。在更具体的实施例中，本公开是跟踪(track)OTPM单元的共模电流电平的改进的裕度测试。
在非易失性单元中，阈值电压(Vt)偏移取决于被俘获在一对场效应晶体管(FET)的氧化物中的电荷。对FET进行编程增加了阈值电压(Vt)，这会增加损坏氧化物的可能性(即，FET的栅极可能被短路到源极)。当发生故障时，取决于偏置条件，栅极被短接到FET的源极或漏极。此外，一次可编程存储器(OTPM)阵列使用双单元和一对FET来对OTPM阵列编程。OTPM的双单元是一对薄氧化物高阈值电压(HVT)NFET基础器件。
此外，OTPM的双单元包括真NFET晶体管和补NFET晶体管。真NFET晶体管和补NFET晶体管中的每个栅极连接到字线WL。真NFET晶体管的源极连接到补NFET晶体管的源极，真NFET晶体管和补NFET晶体管两者的源极连接到源极线SL。真NFET晶体管的漏极连接到真位线(BLT)，补NFET晶体管的漏极连接到补位线(BLC)。
在OTPM阵列的双单元中，编程是在字线WL和源极线SL升高(即，升高的源极线(ESL))的情况下执行。此外，位线中的一个(即，BLT或BLC)保持接地，另一位线被浮置。在编程期间，电荷俘获将使双单元的NFET中的一个(即，真NFET晶体管或补NFET晶体管)上的阈值电压(Vt)向上移动，使晶体管弱化。感测放大器可以比较BLT与BLC之间的差分电流。
图1示出了根据本公开的方面的具有裕度调节的电流感测放大器。在图1中，电流感测放大器100包括FET T101-T106、锁存器、真位线(BLT)、补位线(BLC)和电流镜源电压VCMN。FET T101-T104是PFET器件，T105和T106是NFET器件。电流感测放大器100在差分位线电流被转换为电压并且被锁存为数字“1”或数字“0”的情况下执行电流感测。在实施例中，选择的单元(例如，OTPM单元0到OTPM单元N中的一个单元)的BLT侧可具有其阈值电压比BLC侧上对应的FET高的FET。
在本公开中，在裕度测试期间，可选择的PFET电流源与现有位线电流源FET T101和FET T102并联。因此，这些裕度电流源FET T101和FET T102的驱动电平不受不变带隙VCMN电流基准的控制，而是由到OTPM阵列200中的各个感测放大器的位线电流镜控制。每个感测放大器100具有节点MID(即，电流镜控制节点MID)，其进行自调节以提供选择的单元器件所需的电流。例如，当选择具有低阈值电压(即，低Vt)的OTPM阵列200中的单元时，电流镜控制节点MID将下降以提供所需的共模电流。在具有高阈值电压(即，高Vt)的单元对中，电流镜控制节点MID将上升以减小PFET驱动以满足该单元的较低共模电流。因此，电流镜控制节点MID可以提供跟踪OTPM阵列200中的选择的OTPM单元的共模电流(CMC)的电流镜控制电压。特别地，节点MID可以用于控制跟踪非易失性阵列单元的Vt电压的裕度测试。
在1图中，电流感测放大器100包括具有连接到电压源VDD的源极、连接到真位线(BLT)的漏极和连接到节点MID的栅极的FET T101。FET T103具有连接到真位线(BLT)的源极和连接到节点MID的栅极和漏极。FET T102具有连接到电源VDD的源极、连接到补位线(BLC)的漏极以及连接到节点MID的栅极。FET T104具有连接到补位线(BLC)的源极、连接到节点OUT_ANALOG的漏极以及连接到节点MID的栅极。图1中进一步地，FET T105具有连接到节点MID的漏极、连接到节点VCMN的栅极和连接到地的源极。FET T106具有连接到节点OUT_ANALOG的漏极、连接到节点VCMN的栅极和连接到地的源极。锁存器(LATCH)电路具有分别耦合到节点MID和节点OUT_ANALOG的输入节点A和节点B。节点VCMN是从片上带隙电路得到的恒定电流源栅极电压。
在1图中，OTPM阵列200包括双单元阵列，该双单元阵列包括连接到字线WL0的FETT107的栅极和FET T108的栅极。双单元存储器(例如，T107和T108)被配置为使用多个写入操作来编程。另外，OTPM阵列200可以是包括沿真位线(BLT)和补位线(BLC)的一组OTPM单元的非易失性存储器，每个单元包含一对场效应晶体管(FET)器件(例如，T107和T108、T109和T110)。
在实施例中，FET T107的源极连接到FET T108的源极并接地。FET T107的漏极连接到真位线(BLT)以及FET T108的漏极连接到补位线(BLC)。在OTPM阵列200中，另一个双单元阵列包括连接到字线WLn的FET T109的栅极和FET T110的栅极。FET T109的源极连接到FET T110的源极并接地。FET T109的漏极连接到真位线(BLT)以及FET T110的漏极连接到补位线(BLC)。
仍然参考图1，作为编程的结果，FET器件(例如，T107和T108、T109和T110)具有彼此不同的阈值电压(Vt)。例如，第一晶体管(例如，T107或T109)具有与第二晶体管(例如，T108或T110)的阈值电压不同的阈值电压。而且，晶体管T107-T110可以是NFET器件。在实施例中，FET(例如，T107和T108)的强度随阈值电压(即，Vt)、γ和物理尺寸的正常变化而变化。在完美匹配的FET对中，电流在未编程的本征状态下将是相同的。未编程的单元电流电平定义了在真位线(BLT)和补位线(BLC)中流动的共模电流(CMC)。随着本征未编程的阈值电压(即，Vts)跨存储器阵列(例如，OTPM阵列200)上变化约+/-30mV，共模单元电流变化很大。FET强度的变化可能劣化裕度测试的准确度，并导致裕度测试对一些单元欠测试并对其他单元过度测试。
在进一步的实施例中，OTPM阵列200可以包括包含OTPM单元0到OTPM N的一组OTPM单元，其中N是表示OTPM阵列200中的最后一个OTPM单元的整数值(即，OTPM单元0、OTPM单元1、...、OTPM单元N)。每个OTPM单元耦合到字线(例如，字线WL0到字线WLn中的一个字线)。在实施例中，多个存储器单元(例如，OTPM单元0到OTPM单元n)被布置在差分晶体管对(例如，T107和T108或T109和T110)中并且共享字线(例如，字线WL0到字线WLn)。
在操作中，可以将由输入VCMN控制的小偏置电流施加到通过NFET T105和T106的电流感测放大器100的真侧(即，具有真位线(BLT)的一侧)和电流感测放大器100的补侧(即，具有补位线(BLC)的一侧)。然后，到选择的OTPM单元对的导通导致节点MID下降并导致从FET T101到FET T102中的镜电流。当进入真位线(BLT)和补位线(BLC)的电流与OTPM单元中的编程阈值电压差不相等时，在节点A与B之间的电流感测放大器100信号上产生大的电压差分。然后该大的电压差分(即，电压_A与电压_B之差)被互补金属氧化物半导体(CMOS)锁存器锁存并且被转换为全电压逻辑电平“1”或“0”。在实施例中，电流感测放大器100连接到OTPM阵列200。具体而言，OTPM阵列200通过位线BLT和BLC连接到电流感测放大器100。电流感测放大器100被配置为感测电流差分并锁存基于该电流差分的差分电压。
在正常读取操作中，字线(WL)被激活并且差分电流被允许从场效应晶体管(FET)T101和T102流入选择的OTPM单元。例如，WL0可以被激活并且差分电流从FET T101和T102流入OTPM单元0(即，包括FET T107和T108的OTPM单元0)。差分电流被转换为图1中的节点“A”和“B”上的差分电压信号并且然后被锁定。
图2示出了根据本公开的方面的裕度调节电路。在图2中，裕度调节电路300包括FET T12-T22、写入全局数据线真(WGDLT)、写入全局数据线补(WGDLC)、真位线(BLT)、补位线(BLC)、感测放大器裕度SA_MARG<2:0>(其包括SA_MARG<2>、SA_MARG<1>和SA_MARG<0>)、连接到电流镜控制节点MID(来自图1)的信号、第一反相器INV1、第二反相器INV2以及信号WRITE1N、WRITE0N。在裕度调节电路300中，一组电流源由FET T12-T15形成并由连接到电流镜控制节点MID(来自图1)的信号来控制。
在图2中，通过响应于SA_MARG<2>、SA_MARG<1>和SA_MARG<0>的FET T16、T17和T18(即，开关器件)来选择偏移电流的大小。在2图中，FET T12-T22均为PFET器件。在裕度调节电路300中，FET T12具有连接到电源VDD的源极、连接到被连接到电流镜控制节点MID的信号的栅极和连接到FET T16的源极的漏极。FET T13具有连接到电源VDD的源极、连接到被连接到电流镜控制节点MID的信号的栅极和连接到FET T17的源极的漏极。FET T14具有连接到电源VDD的源极、连接到被连接到电流镜控制节点MID的信号的栅极和连接到FET T18的源极的漏极。FET T15具有连接到电源VDD的源极、连接到被连接到电流镜控制节点MID的信号的栅极和连接到FET T19的源极的漏极。
仍然参考图2，FET T16具有连接到FET T12的漏极的源极、连接到SA_MARG<0>的栅极和连接到晶体管T21的源极的漏极。FET T17具有连接到FET T13的漏极的源极、连接到SA_MARG<1>的栅极和连接到晶体管T21的源极的漏极。FET T18具有连接到FET T14的漏极的源极、连接到SA_MARG<1>的栅极和连接到晶体管T22的源极的漏极。
在图2中，FET T19具有连接到FET T15的漏极的源极、连接到SA_MARG<0>的栅极和连接到FET T20的源极的漏极。FET T20具有连接到FET T19的漏极的源极、连接到SA_MARG<1>的栅极和连接到FET18的源极的漏极。FET T21具有连接到FET T16的漏极的源极、连接到信号WRITE0N的栅极和连接到BLT的漏极。FET 22具有连接到FET T18的漏极的源极、连接到信号WRITE1N的栅极和连接到BLC的漏极。此外，在反相器INV1中，写入全局数据线真(WGDLT)被反转以产生信号WRITE1N。在反相器INV2中，写入全局数据线补(WGDLC)被反转以产生信号WRITE0N。
电流镜控制节点MID(其也在图1中示出)连接到FET T12、T13、T14和T15，以控制/调节跟踪选择的单元(即，图1中的OTPM阵列200中的选择的单元)的共模电流(CMC)的裕度电流。FET T16、T17和T18是开关器件，其将二进制加权的FET电流源选通到与真位线(BLT)或补位线(BLC)连接的节点，以通过在不利于数据写入到选择的单元的方向上促成(favor)或倾斜感测-放大器跳变(trip)点来影响裕度测试。
在图2中，通过响应于SA_MARG<2>、SA_MARG<1>和SA_MARG<0>的晶体管T16、T17和T18(即，电流控制开关)来选择偏移电流的大小。进一步的从0到7的二进制设置被称为DAC输入DAC0至DAC7。在一个例子中，通过使用DAC输入的连续选择，信号偏移可以以10mV的增量启用，最高可达70mV。换句话说，DAC0为0mV(即，在无歪斜(skew)的情况下平衡电流感测放大器)，DAC1为10mV，DAC2为20mV，DAC3为30mV，DAC4为40mV，DAC5为50mV，DAC6为60mV，以及DAC7为70mV。
在操作中，通过数据输入写入全局数据线真(WGDLT)或写入全局数据线补(WGDLC)将裕度电流导向BLT或BLC。例如，当向OTPM单元写入“1”的数据值时，期望连接到BLT的节点将比连接到BLC的节点吸引(draw)更少的电流。此外，期望连接到BLT的节点将具有比连接到BLC的节点更高的电压。数据输入WGDLT在这种情况下被设置为高的，以将WRITE1N驱动到低状态以使能(即，导通)FET T22。裕度电流流入BLC并使电压上升，这降低了“1”信号电平。如果感测放大器具有足够的单元信号来正确设置偏移连接到BLC的节点的裕度测试，则然后选择的单元具有通过选择FET T16、T17和T18开关器件而设置的水平的裕度。
在实施例中，可以通过附加的电流源T15添加超出来自FET T12、T13和T14的二进制加权电流的简单相加的附加裕度电流。例如，当选择所有三个裕度位SA_MARGIN<3:0>时，会启用附加电流。在这种布置下，裕度量将以最低有效位(LSB)的增量进行，然后跳转到所有二进制加权源加上来自FET T15的附加电流的总和。因此，可调节裕度测试被赋予低端处的细粒度和大于所有二进制增量的总和最大测试。在编程之前，这个最大裕度测试可以用于测试OTPM阵列中的总体不平衡，以确保OTPM阵列中的测试单元能够具有正常的编程裕度。
已知的裕度测试偏移感测跳变点以有利于相反的数据状态。例如，为了对用于10mV的“1”的值进行裕度测试，跳变点将移动以有利于通过10mV的“0”的值。平衡的跳变点将有0mV的偏移。在已知的系统中，感测放大器跳变点可以在一种配置中从约15mV到30mV变化，在另一种配置中可以从15mV到55mV变化。已知系统的这种变化导致裕度测试中的不确定性并可能导致欠测试和过度编程，从而导致氧化物击穿故障。图3示出了根据本公开的方面的具有裕度调节的电流感测放大器的图。在图3中，图400包括对应于最小、中等和高的字线电压电平的第一绘图410、第二绘图420和第三绘图430。在这些绘图410、420和430中的每一个中，x轴对应于以毫伏(mV)为单位的FET阈值电压(Vt)的单元信号差。另外，在y轴上，波形越过“0”的信号电平是感测放大器跳变点。
绘图410对应于具有20mV的信号裕度测试的最小字线电压电平(即，WLDAC3)。绘图410具有在不同的工艺、电压变化和温度设置下的多个写入波形。在绘图410中，波形跨越(cross)“0”(即，感测放大器跳变点)的信号电平从约19mV-22mV变化。这是对具有从约17mV-35mV变化的类似配置的已知裕度测试的改进(即，这种变化导致裕度测试中的不确定性并且可能导致欠测试和过度编程，从而造成氧化物击穿故障)。
绘图420对应于中等字线电压电平(即，WLDAC4)。绘图420也具有在不同的工艺、电压变化和温度设置下的多个写入波形。在绘图420中，波形跨越“0”(即，感测放大器跳变点)的信号电平从大约20mV-23mV变化。这是对具有从约17mV-35mV变化的类似配置的已知裕度测试的改进(即，这种变化导致裕度测试中的不确定性并且可能导致欠测试和过度编程，从而造成氧化物击穿故障)。
绘图430对应于高字线电压电平(WLDAC5)。绘图430也具有在不同的工艺、电压变化和温度设置下的多个写入波形。在绘图430中，波形跨越“0”(即，感测放大器跳变点)的信号电平从约21mV-24mV变化。这是对具有从约17mV-55mV变化的类似配置的已知裕度测试的改进(即，这种变化导致裕度测试中的不确定性并且可能导致欠测试和过度编程，从而造成氧化物击穿故障)。由此，如图400所示，与已知的裕度测试相比，本公开中的裕度测试和氧化物击穿故障的不确定性降低。
本公开的本公开的用于具有共模电流源的一次可编程存储器(OTPM)阵列的裕度测试的电路和方法可以使用多种不同的工具以多种方式来制造。一般而言，方法和工具被用于形成具有微米和纳米尺寸的结构。已从集成电路(IC)技术中采用了用于制造本公开的本公开的用于具有共模电流源的一次可编程存储器(OTPM)阵列的裕度测试的电路和方法的方法，即，技术。例如，该结构可以建立在晶片上，并且以通过光刻工艺被图案化的材料膜来实现。特别地，本公开的用于具有共模电流源的一次可编程存储器(OTPM)阵列的裕度测试的电路和方法的制造使用三个基本构建块：(i)将薄膜材料沉积在衬底上，(ii)通过光刻成像在膜的顶部施加图案化的掩模，以及(iii)选择性地将膜蚀刻到掩模。
如上所述的方法用在集成电路芯片的制造中。所得到的集成电路芯片可以由制造商以作为裸芯片的原始晶片形式(即，作为具有多个未封装芯片的单个晶片)或者以封装形式分发。在后一种情况下，芯片被安装在单芯片封装(诸如塑料载体中，其引线固定到母板或其他更高级别的载体)或多芯片封装(诸如陶瓷载体中，其具有表面互连和/或掩埋互连中的一者或两者)中。在任何情况下，芯片然后与其他芯片、分立电路元件和/或其他信号处理设备集成，作为(a)中间产品(诸如母板)或者(b)最终产品的一部分。最终产品可以是包括集成电路芯片的任何产品，从玩具和其他低端应用，到具有显示器、键盘或其他输入设备以及中央处理器的高级计算机产品。
本公开的各种实施例的描述已为了示例的目的而给出，但并非旨在是穷举性的或限于所公开的实施例。在不脱离所描述的实施例的范围和精神的情况下，许多修改和变化对于本领域普通技术人员将是显而易见的。本文中所用术语的被选择以旨在最好地解释实施例的原理、实际应用或对市场中发现的技术的技术改进，或者使本技术领域的其他普通技术人员能理解本文公开的实施例。

Claims (20)

1.一种包括电流镜控制节点的结构，所述电流镜控制节点被配置为调节电流裕度并且将所述调节后的电流裕度提供给至少一个一次可编程存储器(OTPM)单元。
2.根据权利要求1所述的结构，进一步包括：
位于所述OTPM单元中的双单元存储器，所述双单元存储器被配置为使用基于所述调节后的电流裕度的多个写入操作来编程；以及
电流感测放大器，其连接到所述双单元存储器并且被配置为感测所述双单元存储器的电流差分以及锁存基于所述电流差分的差分电压。
3.根据权利要求2所述的结构，其中所述电流感测放大器包括多个PFET器件，并且所述PFET器件中的每一个具有共同连接到所述电流镜控制节点的栅极。
4.根据权利要求3所述的结构，其中所述多个PFET器件被配置为调节到所述电流感测放大器的真位线(BLT)和补位线(BLC)的所述电流裕度以产生所述差分电压。
5.根据权利要求2所述的结构，其中所述电流感测放大器包括被配置为存储所述差分电压的锁存器。
6.根据权利要求2所述的结构，其中所述双单元存储器阵列包括具有不同阈值电压的一对NFET器件。
7.根据权利要求2所述的结构，其中所述电流感测放大器通过真位线(BLT)和补位线(BLC)连接到所述双单元存储器阵列。
8.根据权利要求1所述的结构，进一步包括裕度调节电路，其包括多个晶体管并且通过真位线(BLT)、补位线(BLC)和所述电流镜控制节点连接到所述电流感测放大器。
9.根据权利要求8所述的结构，其中所述裕度调节电路中的所述多个晶体管是PFET器件，所述PFET器件基于多个感测放大器输入裕度信号来确定所述电流裕度的大小。
10.一种结构，包括：
位于一次可编程存储器(OTPM)单元中的双单元NFET存储器，所述一次可编程存储器(OTPM)单元被配置为基于电流裕度对至少一个写入操作进行编程；以及
电流感测放大器，其被配置为调节所述电流裕度并基于电流镜控制节点将所述调节后的电流裕度提供给所述双单元存储器。
11.根据权利要求10所述的结构，其中所述电流镜控制节点被配置为调节所述电流裕度并将所述调节后的电流裕度提供给所述OTPM单元中的所述双单元存储器。
12.根据权利要求10所述的结构，其中所述电流感测放大器包括多个PFET器件，并且所述PFET器件中的每一个具有共同连接到所述电流镜控制节点的栅极。
13.根据权利要求12所述的结构，其中所述多个PFET器件被配置为调节到所述电流感测放大器的真位线(BLT)和补位线(BLC)的电流裕度以产生差分电压。
14.根据权利要求13所述的结构，其中所述电流感测放大器进一步被配置为感测所述双单元存储器的电流差分并且锁存基于所述电流差分的所述差分电压。
15.根据权利要求10所述的结构，其中所述电流感测放大器通过真位线(BLT)和补位线(BLC)连接到所述双单元存储器阵列。
16.根据权利要求10所述的结构，进一步包括裕度调节电路，其包括多个晶体管并且通过真位线(BLT)、补位线(BLC)和所述电流镜控制节点连接到所述电流感测放大器。
17.根据权利要求16所述的结构，其中所述多个晶体管基于多个感测放大器输入裕度信号来确定所述电流裕度的大小。
18.根据权利要求17所述的结构，其中所述裕度调节电路中的所述多个晶体管是PFET器件。
19.一种方法，包括：
基于多个输入裕度信号调节电流镜控制节点中的电流裕度；
通过真位线(BLT)和补位线(BLC)将所述调节后的电流裕度提供给双单元存储器；
感测所述双单元存储器的电流差分；以及
基于所述感测的所述双单元存储器的电流差分来锁存差分电压。
20.根据权利要求19所述的方法，其中基于所述多个输入裕度信号调节所述电流镜控制节点中的所述电流裕度进一步包括调节由受电流感测放大器中的所述电流镜控制节点控制的选择的并行电流供给装置的数量所设置的所述电流裕度的裕度水平，所述裕度水平跟踪多个OTPM单元的阈值电压(Vt)变化。
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