JP2003257192A - 半導体記憶装置および不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 不揮発性メモリセルのしきい値電圧不良を補
償して、正確にメモリセルデータの内部読出を行なう。 【解決手段】 選択ビット線に複数のセンスアンプ
（３，４）を設け、このセンスアンプに対しメモリセル
を流れる電流に対応する残存電流（Ｉｒｍｎ）とこのメ
モリセルのしきい値電圧の基準となる基準電流Ｉｒｅｆ
とを供給しこれらの電流をセンスする。センスアンプ
を、センスマージンが異なるようにその動作を制御し、
これらのセンスアンプの出力信号の論理レベルの一致／
不一致に従ってマージン不良を検出し、そのマージン不
良メモリセルのアドレスを登録する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体記憶装置に
関し、特に、情報を不揮発的に記憶する不揮発性半導体
記憶装置のデータ読出部の構成に関する。より特定的に
は、メモリセルの特性劣化時においても正確にデータを
読出すことのできる不揮発性半導体記憶装置に関する。

【０００２】

【従来の技術】半導体記憶装置の１つに、データを不揮
発的に記憶する不揮発性半導体記憶装置が知られてい
る。この不揮発性半導体記憶装置のメモリセルは、１個
のトランジスタで形成される。このメモリセルトランジ
スタの周囲から電気的に分離された電荷蓄積領域に電荷
を蓄積し、このメモリセルトランジスタのしきい値電圧
を変化させることにより、データを記憶する。周囲から
電気的に分離された電荷蓄積領域内に電荷が格納される
ため、電源が遮断されても、この電荷蓄積領域内におい
て電荷が蓄積され、データを不揮発的に格納することが
できる。

【０００３】図２０は、従来の不揮発性メモリセルの断
面構造を概略的に示す図である。図２０において、不揮
発性メモリセルは、半導体基板領域９００表面に間をお
いて形成される不純物領域９０１および９０２と、これ
らの不純物領域９０１および９０２の間のチャネル形成
領域上に形成される電荷蓄積領域９０３と、電荷蓄積領
域９０３上に形成されるコントロールゲート電極９０４
を含む。電荷蓄積領域９０３は、ポリシリコンなどのフ
ローティングゲートで構成されるか、または、窒化膜で
形成される。窒化膜で電荷蓄積領域９０３が形成される
場合には、この電荷蓄積領域９０３とコントロールゲー
ト電極９０４の間および電荷蓄積領域９０３と基板領域
９００の間に酸化膜が形成される。

【０００４】図２０に示す不揮発性メモリセルの構成に
おいて、電荷蓄積領域９０３への電荷（電子：ｅ−）の
蓄積は、以下のようにして行なわれる。すなわち、不純
物領域９０１へは、たとえば４Ｖから５Ｖの高電圧を印
加し、一方、不純物領域９０２を接地電圧レベルに維持
する。コントロールゲート電極９０９には、５Ｖから６
Ｖの電圧を印加する。

【０００５】この状態において、不純物領域９０１およ
び９０２の表面にチャネル領域９０５が形成され、不純
物領域９０１から不純物領域９０２へ電流Ｉが流れる。
このチャネル領域９０５を流れる電流Ｉは、不純物領域
９０１（ドレイン領域）近傍に形成される高電界により
加速され、ホットエレクトロンが生成される。このホッ
トエレクトロンは、コントロールゲート電極９０４に印
加される高電圧に従って、電荷蓄積領域９０３の方向へ
加速されて、電荷蓄積領域９０３内に取込まれる。この
電荷蓄積領域９０３が、ポリシリコンなどで形成される
場合には、注入された電子は、電荷蓄積領域９０３全体
にわたって移動する。一方、電荷蓄積領域９０３が窒化
膜などで構成される場合には、この電荷蓄積領域９０３
内に取込まれた電子は、大きく移動せず、不純物領域９
０１近傍に局在する。

【０００６】この電荷蓄積領域９０３内に電子が注入さ
れた状態を、以下、「書込状態（プログラム状態）」と
称する。この書込状態においては、電荷蓄積領域９０３
内に電子が蓄積されているため、このメモリセルトラン
ジスタのしきい値電圧は高い（ただし、メモリセルトラ
ンジスタがＮチャネルの場合）。

【０００７】図２１は、この電荷蓄積領域９０３から電
子を引抜く際のメモリセルの印加電圧の１例を示す図で
ある。消去動作としては、種々の方法があるが、図２１
においては、基板領域に電子を放出する基板消去法にお
ける印加電圧を示す。

【０００８】図２１において、電荷蓄積領域９０３から
電子を引抜く場合には、コントロールゲート電極９０４
にたとえば−５Ｖの負電圧が印加され、不純物領域９０
１および９０４に、５から６Ｖの電圧が印加される。こ
の場合、基板領域９００も不純物領域９０１および９０
４と同様の電圧レベルに設定される。この状態において
は、ファウラー−ノルドハイム（ＦＮ）トンネル電流に
より、電荷蓄積領域９０３に蓄積された電子（ｅ）が基
板領域９００へ放出される。この状態は、通常「消去状
態」と呼ばれ、このしきい値電圧が小さくなる。

【０００９】この不揮発性メモリセルの消去動作として
は、他に、チャネルホットホールを電荷蓄積領域９０３
へ注入する方法および電気蓄積領域９０３からコントロ
ールゲート電極層９０４へ電子を引抜く方法などがあ
る。

【００１０】この図２０および図２１に示すように、電
荷蓄積領域内に格納される電荷量において、このメモリ
セルトランジスタのしきい値電圧が変化し、このしきい
値電圧を、データに対応させる。したがって、この電荷
蓄積領域９０３に格納される電荷量に応じてしきい値電
圧が連続的に変化するため、この不揮発性メモリセル
は、多値データを記憶することができる。

【００１１】図２２は、この不揮発性メモリセルのデー
タ読出時の印加電圧を概略的に示す図である。図２２に
おいて、コントロールゲート電極９０４に読出電圧Ｖｒ
ｅａｄが与えられ、不純物領域９０１には、接地電圧が
与えられる。不純物領域９０４には、ビット線電流Ｉｂ
ｌが供給される。この読出電圧Ｖｒｅａｄは、消去状態
と書込状態のしきい値電圧の中間の電圧レベルまたは、
この書込状態のしきい値電圧よりも高い電圧レベルのい
ずれかに設定される。

【００１２】読出電圧Ｖｒｅａｄが、消去状態および書
込状態のしきい値電圧の中間値に設定された場合には、
この消去状態のメモリセルトランジスタがオン状態、書
込状態のメモリセルトランジスタはオフ状態となり、ビ
ット線電流Ｉｂｌは、書込状態のメモリセルを介しては
ほとんど流れない。

【００１３】一方、読出電圧Ｖｒｅａｄが、書込状態の
しきい値電圧よりも高い電圧レベルに設定される場合に
は、消去状態および書込状態いずれにおいても、このメ
モリセルトランジスタを介して電流が流れる。しかしな
がら、消去状態および書込状態においてしきい値電圧が
異なるため、このメモリセルトランジスタのチャネル抵
抗が異なり、応じてメモリセルをトランジスタを介して
流れる電流が異なる。したがって、このビット線の電流
量を検出することにより、メモリセルの状態、すなわち
記憶データを検出することができる。

【００１４】図２３は、電荷蓄積領域９０３が窒化膜で
構成される場合のデータ記憶領域を概略的に示す図であ
る。この図２３において、電荷蓄積領域９０３が窒化膜
で構成される場合には、コントロールゲート電極９０４
と電荷蓄積領域９０３の間に酸化膜９０８が形成され、
電荷蓄積領域９０３と半導体基板領域９００の間に酸化
膜９０９が形成される。この電荷蓄積領域９０３におい
ては、データ記憶領域ＢＴＲおよびＢＴＬが形成され
る。これは、窒化膜で電荷蓄積領域９０３が形成される
場合、電子の移動度は極めて低く、これらのデータ記憶
領域は、電荷蓄積領域９０３において局所化して形成さ
れる。このデータ記憶領域ＢＴＲ（右ビット領域）に電
子を注入する場合には、電流Ｉを不純物領域９０２から
不純物領域９０１に向かって流す。この状態において
は、不純物領域９０２近傍に形成されるドレイン高電界
によりホットエレクトロンが生成され、このホットエレ
クトロンがコントロールゲートの電圧により形成される
高電界により、ホットエレクトロンが加速されて電荷蓄
積領域（窒化膜）９０３のデータ記憶領域ＢＴＲに捕獲
される。

【００１５】一方、データ記憶領域（左ビット領域）Ｂ
ＴＬに電子を注入する場合には、電流を不純物領域９０
１から不純物領域９０２に向かって流す。不純物領域９
０１近傍に形成されるドレイン高電界によりホットエレ
クトロンが生成され、電荷蓄積領域９０３のデータ記憶
領域（左ビット領域）ＢＴＬに電子が蓄積される。

【００１６】右ビット領域ＢＴＲに記憶されたデータを
読出す場合には、不純物領域９０１から不純物領域９０
２に向かって電流Ｉを流す。この場合、不純物領域９０
１近傍においては、ドレイン高電界によりパンチスルー
が生じており、空乏層のみが広がっており、この左ビッ
ト領域ＢＴＬに格納された電子はチャネル電流に対して
影響を及ぼさず、右ビット領域ＢＴＲに格納された電子
の量に応じて、不純物領域９０１から不純物領域９０２
に電流が流れる。

【００１７】逆に、左ビット領域ＢＴＬに格納されたデ
ータを読出す場合には、不純物領域９０２から不純物領
域９０１に向かって電流を流す。この場合、不純物領域
９０２近傍においては、ドレイン高電界によりパンチス
ルーが生じており、データ蓄積領域（右ビット領域）Ｂ
ＴＲに格納された電子は、このデータ格納領域ＢＴＬの
記憶データの読出に対して影響を及ぼさない。したがっ
て、不純物領域９０２から９０１へ流れる電流量は、左
ビット領域ＢＴＬに格納された電子の量に応じて決定さ
れる。

【００１８】このような、電荷蓄積領域９０３に窒化膜
を用いた場合、１ビットのメモリセルに、２つのデータ
記憶領域ＢＴＲおよびＢＴＬを形成することができる。
すなわち、１つのメモリセルで２ビットのデータを記憶
する多値メモリセルを実現することができ、メモリセル
の実効的な面積を低減することができ、小占有面積で大
記憶容量の記憶装置を実現することができる。

【００１９】不揮発性メモリセルにおいては、高電界を
印加して、電荷蓄積領域９０３内に電子を蓄積してい
る。したがって、書込／消去を繰返し実行すると、電子
の蓄積領域または通過領域の絶縁膜の劣化が生じ、メモ
リセルのデータ保持特性が変化するという問題が生じ
る。このメモリセルトランジスタの書込／消去サイクル
数の増加に伴うメモリセル特性の劣化は、電荷蓄積領域
がポリシリコンで構成される一括消去型メモリ（フラッ
シュメモリ）および、絶縁膜に電子を捕獲する絶縁膜電
荷トラップ型形成メモリいずれにおいても生じる。しか
しながら、この絶縁膜に電子をトラップすることにより
データを記憶する記憶装置においては、電子の蓄積量
が、通常のポリシリコンフローティングゲートを有する
積層ゲート型トランジスタの構成に比べて少なく、この
書込／消去サイクル数の増加に伴うメモリセルのデータ
保持特性の劣化がより顕著となる。まず、この電荷蓄積
領域が絶縁膜で構成される絶縁膜電荷トラップ型記憶装
置の場合について説明する。

【００２０】消去／書込を繰返した場合、書込状態のメ
モリセルのしきい値電圧が、初期の書込状態のしきい値
電圧よりも低くなる場合がある。この原因としては、消
去時のしきい値電圧が低くなり過ぎ、書込後しきい値電
圧がその分低下する場合、および絶縁膜にトラップされ
た電子が、絶縁膜および酸化膜の劣化等によりリーク
し、しきい値電圧が低下するなどの原因が考えられる。
また、この場合、電子が、酸化膜にトラップされ、書込
時において実効的にコントロールゲートの電圧が、低く
なり、窒化膜と基板領域との間に十分な電界が印加され
ず、十分な量の電子が蓄積されない等を考えることがで
きる。

【００２１】逆に、消去／書込サイクルを繰返すと、消
去状態のしきい値電圧が、初期サイクルでの消去状態の
メモリセルのしきい値電圧よりも高くなる現象が生じる
場合がある。この現象の原因としては、窒化膜に蓄積さ
れた電子が、窒化膜の中心方向に移動し、この窒化膜の
中央部にトラップされた電子量が、サイクル数の増大に
伴って増加し、そのしきい値電圧を上昇させる、また、
酸化膜において電子がトラップされたままとなり、十分
に窒化膜から電子を引抜くことができない、などが考え
られる。

【００２２】このような書込／消去サイクル数の増大に
伴って生じるメモリセル特性の劣化（しきい値電圧特性
の変化）を補償して、データを正確に書込、消去および
読出す事を目的とする構成が、たとえば、米国特許６２
２２７６８号において提案されている。

【００２３】図２４は、上述の先行技術に示されている
不揮発性半導体記憶装置の要部の構成を概略的に示す図
である。図２４において、この不揮発性半導体記憶装置
は、行列状に配列される複数の不揮発性メモリセルを有
するメモリセルアレイ９１０と、メモリセルアレイ９１
０の選択メモリセルが接続するビット線を流れる電流Ｉ
ｍｅｍを電圧Ｖｍｅｍに変換するＩ／Ｖ変換器９１２
と、基準電流Ｉｒｅｆを生成する基準電流発生回路９１
５と、基準電流Ｉｒｅｆを基準電圧Ｖｒｅｆに変換する
Ｉ／Ｖ変換器９１７と、基準電圧Ｖｒｅｆとメモリ読出
電圧Ｖｍｅｍを比較し、その比較結果に従ってメモリセ
ルの状態を示す信号を生成する比較器９２０を含む。

【００２４】この図２４に示す構成においては、メモリ
セルアレイ９１０において選択メモリセルを介して流れ
る電流ＩｍｅｍをＩ／Ｖ変換器９１２によりメモリ読出
電圧Ｖｍｅｍに変換し、このメモリ読出電圧Ｖｍｅｍ
を、Ｉ／Ｖ変換器９１７により変換された基準電圧Ｖｒ
ｅｆと比較することにより、メモリセルが、消去状態に
あるか書込状態にあるかを判定する。

【００２５】図２５は、図２４に示すメモリセルアレイ
９１０の構成を概略的に示す図である。メモリセルアレ
イ９１は、複数行複数列に配列される不揮発性メモリセ
ルＭＣを有するが、図２５においては、２行３列に配列
されるメモリセルＭＣを代表的に示す。メモリセルＭＣ
の各行に対応してワード線ＷＬおよびＷＬ１が配置さ
れ、メモリセルＭＣの各列に対応してビット線ＢＬ０−
ＢＬ３が配置される。

【００２６】ビット線ＢＬ０−ＢＬ３は、それぞれ、隣
接列のメモリセルにより共有される。メモリセルＭＣ
は、絶縁膜電荷トラップ型メモリセルで構成され、デー
タ記憶領域ＢＴＲおよびＢＲＬを有する。

【００２７】ビット線ＢＬ０およびＢＬ２は、それぞ
れ、選択ゲートＴＧ０およびＴＧ１を介してグローバル
ビット線ＧＢＬＡに結合され、ビット線ＢＬ１およびＢ
Ｌ３は、それぞれ、選択ゲートＴＧ２およびＴＧ３を介
してグローバルビット線ＧＢＬＢに結合される。選択ゲ
ートＴＧ０−ＴＧ３へは、それぞれ選択信号ＳＬ０−Ｓ
Ｌ３が与えられる。

【００２８】ビット線ＢＬ０−ＢＬ３の各々は、拡散層
で形成される。メモリアレイ内において、メモリセルと
ビット線を接続するためのコンタクトは設けられておら
ず、また隣接列のメモリセルによりビット線が形成され
るため、メモリセルの占有面積は４Ｆ²となる。ここ
で、Ｆは、最小設計寸法を示す。ビット線間ピッチおよ
びワード線間ピッチがそれぞれ、Ｆで表される。１つの
メモリセルＭＣが２ビットデータを格納するため、実効
的なメモリセル面積は、２・Ｆ²となる。

【００２９】データ読出時（ベリファイ動作時を含む）
においては、グローバルビット線ＧＢＬＡおよびＧＢＬ
Ｂは、選択メモリセルが接続するビット線がそれぞれ接
続される。データ記憶領域ＢＴＬおよびＢＴＲのいずれ
の記憶データを読出すかに従って、グローバルビット線
ＧＢＬＡおよびＧＢＬＢの一方に電源電圧が供給され
る。他方のグローバルビット線は、後に説明するよう
に、Ｉ／Ｖ変換器９１２に結合される。

【００３０】選択ビット線（データ記憶領域から遠いビ
ット線）に対しては、対応の選択ゲートＴＧ０−ＴＧ３
を介して電源電圧が伝達される。選択ゲートでのしきい
値電圧損失のため、メモリセルの選択ビット線に接続さ
れるドレインの電圧は、電源電圧から、この選択ゲート
のしきい値電圧より低い電圧レベルとなる。このドレイ
ン電圧に従って、メモリセルに記憶データに応じて電流
が流れる。図２５においては、グローバルビット線ＧＢ
ＬＡに電源電圧を供給し、メモリセル電流Ｉｍｅｍが、
ビット線ＢＬ２およびＢＬ１を介してグローバルビット
線ＧＢＬＢに流れる経路を代表的に示す。

【００３１】グローバルビット線ＧＢＬＢが、さらに図
示しない列選択ゲートにより選択されて、図２４に示す
Ｉ／Ｖ変換器９１２に結合される。

【００３２】この先行技術において、消去後のベリファ
イ動作時において、ベリファイ不良が生じた場合には、
消去パルス印加回数が最大値に到達するまでは、消去お
よびベリファイ動作を繰返し実行する。ベリファイ不良
の回数が、許容最大回数に到達すると、基準電流発生回
路９１５に設けられたレジスタに格納された参照メモリ
セルのしきい値電圧を読出す。この参照メモリセルは、
メモリセルアレイの外部に配置されており、消去ベリフ
ァイ動作時、消去動作により消去状態にあり、この参照
メモリセルのしきい値電圧を示すデータがレジスタへ格
納される。このレジスタに格納された参照メモリセルの
しきい値電圧が最大値に到達するまで、この参照メモリ
セルのしきい値電圧を増分する（書込動作を行なう）こ
とができる。

【００３３】この参照メモリセルのしきい値電圧に従っ
て、Ｉ／Ｖ変換器９１７が出力する読出電圧およびベリ
ファイ電圧の電圧レベルが設定される。したがって、図
２６に示すように、ベリファイ不良が許容最大回数生じ
た場合には、メモリセルに対する基準電圧ウィンドウが
変更されることになる。図２６においては、書込、読出
および消去のための基準電圧Ｖｒｅｆが、３Ｖ、２Ｖ、
および１Ｖであったときに、それぞれ、調整後に、３．
２Ｖ、２．２Ｖおよび１．２Ｖに増分された状態を一例
として示す。

【００３４】基準電圧Ｖｒｅｆのウィンドウを変更する
ことにより、書込／消去サイクルが繰返し実行されて、
メモリセルの特性が劣化し、しきい値電圧特性が変化し
た場合においても、この変化したメモリセル特性に合わ
せた基準電圧ウィンドウを生成して、正確に、データの
書込／消去および読出を行なうことを図る。

【００３５】

【発明が解決しようとする課題】上述のような従来技術
の構成においては、消去サイクル時に、所定回数消去ベ
リファイ不良が発生したときに、参照メモリセルのしき
い値電圧を所定ステップ増大させて、新たに消去ベリフ
ァイ動作を行なっている。したがって、消去ベリファイ
不良時においては、消去対象メモリセルのしきい値電圧
のウィンドウをシフトさせている。

【００３６】このしきい値電圧のシフトは、すべてのメ
モリセルに対して共通に行なわれており、書込／消去回
数が増大すると、一様にメモリセルのしきい値電圧が上
昇することを前提として行なわれている。

【００３７】しかしながら、メモリセルは、すべて、そ
の書込／消去（書換）回数が同一ではなく、メモリセル
の書換回数にはばらつきがあり、また、メモリセルの特
性にもばらつきが存在し、同一論理レベルのデータ記憶
状態においても、しきい値電圧のばらつきが存在する。

【００３８】したがって、ベリファイ電圧のウィンドウ
を高くした場合、書換を行なわれないメモリセルにおい
ては、書込状態であっても、しきい値電圧が相対的に低
い状態のメモリセルが存在する。したがって、このベリ
ファイ電圧のウィンドウをすべてのメモリセルに対し共
通にシフトさせた場合、マージン不足により、読出不良
が生じる可能性がある。

【００３９】すなわち、いま図２７に示すように、デー
タ“０”および“１”を記憶するメモリセルの分布を考
える。データ“１”は、消去状態に対応し、データ
“１”を記憶するメモリセルのしきい値電圧が、上側消
去ベリファイ電圧Ｖｅｕと下側消去ベリファイ電圧Ｖｅ
ｌの間に存在する。

【００４０】一方、データ“０”を記憶するメモリセル
は、書込状態（プログラム状態）に対応し、そのしきい
値電圧は、下側書込ベリファイ電圧Ｖｐｌ以上のしきい
値電圧を有する。

【００４１】データ読出時においては、１例として、上
側消去ベリファイ電圧Ｖｅｕと下側書込ベリファイ電圧
Ｖｐｌの間の電圧レベルの読出電圧Ｖｒｅａｄを与え
る。この状態において、ベリファイ電圧のウィンドウお
よび読出電圧を読出された場合、図２８に示すように、
書換が行なわれたメモリセルのしきい値電圧は、消去状
態および書込状態に対して電圧Ｖの高い方向にシフト
し、一方、書換の行なわれていないメモリセルは、その
しきい値電圧を維持する。ここで、書換は、消去動作ま
たは書込動作を示す。

【００４２】図２８において、ベリファイ電圧をシフト
させたため、上側消去ベリファイ電圧Ｖｅｕｓおよび下
側書込ベリファイ電圧Ｖｐｌｓが用いられる。読出電圧
Ｖｒｅａｄは、このベリファイ電圧のシフトに従ってシ
フト読出電圧Ｖｒｅａｄｓが用いられる。メモリセル
は、すべてのメモリセルが同一書換サイクルにおいてそ
の記憶データが書換られるのではなく、アドレス指定さ
れたメモリセルに対するデータの書換が行なわれる。し
たがって、このしきい値電圧分布が、図２７に示す状態
から、その分布幅が広くなる。書込状態のメモリセルに
おいて、しきい値電圧が、相対的に低いメモリセルにお
いては、変更後の読出電圧Ｖｒｅａｄｓとしきい値電圧
の差は小さく、読出時のマージンが小さくなり、正確に
データを読出すことができなくなる可能性がある。

【００４３】また、このベリファイ電圧ウィンドウを、
すべてのメモリセルに共通にシフトさせるため、書換回
数が少なく、メモリセル特性の劣化が生じていないメモ
リセルも、そのしきい値電圧が高い方向にシフトされ
る。したがって、この書換回数の少ないメモリセルであ
って、消去状態のメモリセルは、書込状態に設定される
場合、このしきい値電圧のシフト量が、書換回数の多い
メモリセルに比べて大きくなり、応じて書込パルス印加
回数が増大し、この書換回数の少ないメモリセルの絶縁
膜特性が劣化しやすくなるという問題が生じる。すなわ
ち、メモリセルすべてに対し共通にベリファイ電圧ウィ
ンドウおよび読出電圧をシフトさせる場合、書換回数の
多いメモリセルの特性に合わせて、書換回数の少ないメ
モリセルの特性を合わせており、応じて、この不揮発性
半導体記憶装置におけるメモリセルの特性が、最悪のメ
モリセル特性に応じて設定されることになり、全体とし
て、このメモリセルの特性劣化を促進することになる。

【００４４】また、この先行技術においては、基準電流
発生回路９１５において、参照メモリセルのしきい値電
圧を所定ステップずつ変化させている。しかしながら、
この先行技術においては、この基準電流発生回路１９５
における参照メモリセルトランジスタのしきい値電圧を
どのようにシフトさせるかについては何ら詳細に説明し
ていない。参照メモリセルトランジスタにおいても書換
回数が増大すれば、そのメモリセル特性も変化するた
め、同じ書換パルスを印加しても、そのしきい値電圧の
シフト量が変化するため、正確に、所望のしきい値電圧
シフトを常時与えることはできない。

【００４５】また、この先行技術においては、基準電流
を発生するための参照メモリセルトランジスタは、読出
用、書込用および消去用それぞれに対して設けるとして
いる。メモリセルアレイ外部に、このような参照メモリ
トランジスタを複数種類設け、それぞれのしきい値電圧
を調整する場合、その制御が複雑となり、また、メモリ
セルアレイ外部に、このメモリセルトランジスタと全く
同一特性のメモリセルトランジスタを形成するのは、そ
の周辺レイアウトパターンがメモリアレイ部と全く異な
り、極めて困難である。

【００４６】また、この先行技術においては、書換回数
の増大に応じて、そのしきい値電圧が高い方向にシフト
することのみを考慮しており、絶縁膜の劣化により、書
込状態のメモリセルのしきい値電圧が、所望値よりも低
くなる現象については何ら考慮していない。したがっ
て、このような書換回数が増大した場合、メモリセル特
性の変化により書込状態のしきい値電圧が低下する場
合、図２８に示すようなシフト後の読出電圧Ｖｒｅａｄ
ｓを与えた場合、その書込状態が、消去状態と判定され
る可能性がある。

【００４７】上述の問題は、読出電圧Ｖｒｅａｄを、書
込状態のメモリセルのしきい値電圧よりも高い状態に設
定し、書込状態および消去状態のメモリセルの電流差を
利用する場合においても同様に生じる。すなわち、全メ
モリセルに対して共通にベリファイ動作を含む読出のた
めの電圧を設定する構成においては、消去状態のメモリ
セルの最も高いしきい値電圧を有するメモリセルと書込
状態の最も低いしきい値電圧を有するメモリセルのしき
い値電圧差が少なくなり、正確なデータ読出を行なうこ
とができなくなる。すなわち、読出時において、基準電
流（または基準電圧）は、消去状態のメモリセルを流れ
る電流と書込状態のメモリセルを流れる電流の中間値に
設定される。このような構成において、基準電流を高い
方向にシフトさせた場合、書込状態のメモリセルを流れ
るメモリセル電流と基準電流との差が小さくなり、正確
なデータ読出を行なうことができなくなる。

【００４８】上述のメモリセル特性の書換回数増大に伴
う劣化は、ポリシリコンフローティングゲートを有する
メモリセルにおいても、同様、トンネル絶縁膜が書換回
数増大に応じて劣化するため、同様の問題が生じる。

【００４９】それゆえ、この発明の目的は、正確にメモ
リセルの記憶データを読出すことのできる半導体記憶装
置を提供することである。

【００５０】この発明の他の目的は、メモリセルの書換
回数にかかわらず正確にデータを基準電流との比較に従
って読出すことのできる不揮発性半導体記憶装置を提供
することである。

【００５１】

【課題を解決するための手段】この発明の第１の観点に
係る不揮発性半導体記憶装置は、それぞれが、記憶デー
タに従ってしきい値電圧が変化するメモリセルトランジ
スタで構成されて、データを不揮発的に記憶する複数の
不揮発性メモリセルと、これら複数のメモリセルのしき
い値電圧特性の変化を検出して記憶する検出回路と、こ
れら複数の不揮発性メモリセルの選択メモリセルの記憶
データを、該選択メモリセルを流れる電流に対応する読
出電流と基準電流との比較に従って読出すための読出回
路と、検出回路の検出結果に従って、基準電流量を設定
する基準電流制御回路とを含む。

【００５２】好ましくは、基準電流制御回路は、検出回
路の検出結果に従って、選択メモリセルのしきい値電圧
特性の変化が読出電流に及ぼす影響を相殺するように基
準電流を変化させる。

【００５３】これに代えて、好ましくは、基準電流制御
回路は、検出回路の検出結果に従って、選択メモリセル
のしきい値電圧特性の変化に従って読出電流が大きくな
るときには、この基準電流量を大きくする。

【００５４】これに代えて好ましくは、基準電流制御回
路は、検出回路の検出結果に従って、選択メモリセルの
しきい値電圧特性の変化に従って読出電流が小さくなる
ときには、その基準電流量を小さくする。

【００５５】好ましくは、検出回路は、しきい値電圧特
性が変化するメモリセルのアドレスを格納するアドレス
記憶回路と、外部からのアドレスとアドレス記憶回路の
格納アドレスとを比較し、該比較結果を示す信号を出力
する比較回路とを含む。基準電流制御回路は、この比較
回路の比較結果に従って基準電流の状態を選択的に変更
する。

【００５６】好ましくは、アドレス記憶回路は、メモリ
セル位置を示すアドレスと、対応のアドレスのメモリセ
ルのしきい値電圧が変化する方向を示す情報とを記憶す
る。

【００５７】これに代えて、好ましくは、アドレス記憶
回路は、しきい値電圧が増加するメモリセルのアドレス
を格納する第１のアドレス格納回路と、しきい値電圧が
減少するメモリセルのアドレスを格納する第２のアドレ
ス格納回路とを含む。

【００５８】この発明の第２の観点に係る半導体記憶装
置は、行列状に配列される複数のメモリセルと、メモリ
セル各列に対応して配置され、各々に対応の列のメモリ
セルが接続される複数のビット線と、複数のメモリセル
のうちのアドレス指定されたメモリセルが結合される選
択ビット線に共通に結合され、活性化時、選択ビット線
に現われたアドレス指定されたメモリセルのデータを増
幅する複数のセンスアンプと、これら複数のセンスアン
プの動作を互いに異なる態様で制御するセンス制御回路
を含む。

【００５９】好ましくは、各センスアンプは、このアド
レス指定されたメモリセルが接続する選択ビット線に現
われるデータを基準データ線上の基準データと比較し、
その比較結果を示す信号を出力する。

【００６０】好ましくは、各センスアンプは、選択ビッ
ト線を流れる電流に対応する読出電流と基準電流とを比
較し、該比較結果を示す信号を出力する。

【００６１】センス制御回路は、好ましくは、各センス
アンプのアドレス指定されたメモリセルのデータに対す
るセンスマージンが互いに異なるように、複数のセンス
アンプを活性化する。

【００６２】好ましくは、さらに、複数のセンスアンプ
の出力信号に従ってアドレス指定されたメモリセルの記
憶データに対応する内部読出データを生成する内部読出
回路が設けられる。

【００６３】好ましくは、この内部読出回路は、複数の
センスアンプのうちの所定のセンスアンプの出力信号に
従って、このアドレス指定されたメモリセルの記憶デー
タに対応するデータを生成する。

【００６４】この発明の第３の観点に係る半導体記憶装
置は、複数のメモリセルと、基準データを生成して出力
する基準回路と、複数のメモリセルの選択メモリセルか
ら読出されたデータを基準データと比較し、該比較結果
に基づいて選択メモリセルのデータを読出する内部読出
回路と、特定動作モード時、基準回路の出力する基準デ
ータの設定条件を選択メモリセルのアドレス信号に従っ
て選択的に変更する基準データ変更回路を含む。

【００６５】好ましくは、複数のメモリセルの各々は、
電荷を蓄積する電荷蓄積領域を有し、この電荷蓄積領域
に蓄積される電荷量に従ってしきい値電圧が変化するメ
モリトランジスタを含む。基準データ制御回路は、選択
メモリセルの電荷蓄積領域に記憶データに対応する電荷
が蓄積されたかを検出するベリファイ動作モード時にお
いて基準データの設定条件を変更する。

【００６６】好ましくは、このベリファイ動作モード
は、電荷蓄積領域から電荷が引抜かれた第１の状態に選
択メモリセルが設定されたかを検出する動作モードであ
り、基準データは電流である。基準データ制御回路は、
この第１の状態のメモリセルのしきい値電圧に基づいて
基準データとしての電流量を変化させる。

【００６７】これに代えて、好ましくは、ベリファイ動
作モードは、電荷蓄積領域に電荷を注入された第１の状
態にこの選択メモリセルが設定されたかを検出する動作
モードであり、基準データは電流である。基準データ制
御回路は、この第１の状態のメモリセルのしきい値電圧
に基づいて、基準データとしての電流の量を変化させ
る。

【００６８】基準データ制御回路は、好ましくは、アド
レスを記憶するアドレス記憶回路と、この選択メモリセ
ルのデータの読出モード時、このアドレス記憶回路に記
憶されたアドレスが指定されたかを判定する判定回路
と、この判定回路が、記憶アドレスがアドレス指定され
た判定すると基準データの設定条件を変更する回路とを
含む。

【００６９】好ましくは、内部読出回路は、選択メモリ
セルのデータに対応する電流と基準データに対応する基
準電流とを比較する回路を含む。基準データ制御回路
は、この基準電流の大きさを変更する メモリセルのしきい値電圧特性変化を検出して記憶し、
この記憶結果に従って選択的にデータ読出の基準となる
基準電流を変更することにより、選択メモリセルの状態
に応じた基準電流を生成することができる。読出電流に
対するマージンを十分に確保して個々のメモリセルデー
タを読出すことができ、メモリセルの特性劣化時におい
てもしきい値電圧特性の変化に係らず正確にデータを、
正常メモリセルのデータ読出に悪影響を及ぼすことなく
読出すことができる。

【００７０】また、選択ビット線に対して共通に複数の
センスアンプを結合し、これらのセンスアンプの制御態
様を互いに異ならすことにより、いわゆる「多重セン
ス」を行なってデータを読出すことができ、正確にデー
タの読出を行なうことができる。また、これら複数のセ
ンスアンプの出力信号の一致／不一致に従ってメモリセ
ルのしきい値電圧の状態を識別することができ、同一論
理レベルのデータについてしきい値電圧がシフトしてい
るメモリセルを検出し、このメモリセルに対する対策を
とることができる。また、選択メモリセルのアドレスに
基づいて特定動作モード時の基準データの設定条件を変
更することにより、メモリセル個々の特性に応じた読出
条件を設定することができ、メモリセルの特性劣化時に
おいても正常メモリセルのデータ読出に悪影響を及ぼす
ことなく正確にメモリセルデータを読出すことができ
る。

【００７１】

【発明の実施の形態】［実施の形態１］図１は、この発
明の実施の形態１に従う不揮発性半導体記憶装置の要部
の構成を概略的に示す図である。図１において、不揮発
性メモリセルＭＣが行列状に配列される。この不揮発性
メモリセルＭＣは、１例として、図２３に示すメモリセ
ル構造を有し、２つのデータ記憶格納領域（右ビット領
域および左ビット領域）ＢＴＬおよびＢＴＲを有する。
図１においては、６行８列に配列されるメモリセルを代
表的に示す。

【００７２】メモリセルの行それぞれに対応してワード
線ＷＬ０−ＷＬ５が配設される。これらのワード線ＷＬ
０−ＷＬ５それぞれに、対応の行のメモリセルのコント
ロールゲート電極が接続される。消去動作時において
は、ワード線単位で一括消去が行なわれてもよく、ま
た、ドレイン高電界を利用するホットエレクトロンの注
入により、メモリセル単位で消去が行われてもよい。

【００７３】これらのワード線ＷＬ０−ＷＬ５に対し
て、それぞれ図示しないアドレス信号（またはプリデコ
ード信号）に従って選択時、対応のワード線へ、動作電
源ノードに与えられた電圧を伝達するＸデコーダＸＤ０
−ＸＤ５が配置される。これらのＸデコーダＸＤ０−Ｘ
Ｄ５の動作電源ノードへは、書込指示信号ＷＲＴに従っ
て導通する電源トランジスタＰＤ０を介して書込電圧Ｖ
ＷＧが与えられ、また読出時においては、読出指示信号
ＲＥＤに従って導通する電源トランジスタＰＤ１を介し
て読出電圧ＶＲＧが与えられる。この読出電圧ＶＲＧ
は、データを外部に読出すときの通常のデータ読出モー
ドと内部で書込／消去状態を検証するためのベリファイ
動作時においても、ベリファイ電圧として与えられ、動
作モードに応じて、その電圧レベルが異なる。

【００７４】書換動作時においても、書込電圧ＶＷＧ
は、消去モード時には消去電圧レベルに設定され、書込
モード時には、書込電圧レベルに設定され、それぞれ電
圧レベルが異なる。

【００７５】メモリセル列それぞれに対応してビット線
ＢＬ０−ＢＬ７およびＢＬｓが配設される。ビット線Ｂ
Ｌｓは、スペアビット線であり、このビット線ＢＬｓに
接続されるメモリセルは、不良ビット救済のためのスペ
アセル（冗長セル）として利用される。これらのビット
線ＢＬ０−ＢＬ７は、隣接列のメモリセルにより共有さ
れる。メモリセルのデータ読出し時（ベリファイ動作時
を含む）においては、選択列に対応して配列される１対
のビット線が選択され、一方のビット線に読出電流が供
給され、他方のビット線は接地電圧レベルに結合され
る。この接地電圧レベルに結合されるビット線は、「仮
想ソース線」と称する。

【００７６】ビット線ＢＬ０−ＢＬ７は、それぞれ、書
込列選択信号／ＷＡ０−ＷＡ７に応答して導通する書込
列選択ゲートＧ０−Ｇ７を介して内部書込データバスＶ
ＷＤに電気的に結合され、また読出列選択信号／ＲＡ０
−ＲＡ７に応答して導通する読出列選択ゲートＲＧ０−
ＲＧ７を介して内部読出データバスＶＲＤに電気的に結
合される。スペアビット線ＢＬｓは、同様、スペア書込
列選択信号／ＷＡＳに応答して導通するスペア書込列選
択ゲートＧｓを介して内部回路データバスＶＷＤに結合
され、かつスペア読出列選択信号／ＲＡＳに応答するス
ペア読出列選択ゲートＲＧｓを介して内部読出データバ
スＶＲＶに結合される。

【００７７】図１において、これらの列選択ゲートＧ０
−Ｇ７およびＧｓ，ＲＧ０−ＲＧ７およびＲＧｓは、そ
れぞれＰチャネルＭＩＳ（絶縁ゲート型電界効果）トラ
ンジスタで構成されるように示す。しかしながら、読出
列選択ゲートＲＧ０−ＲＧ７およびＲＧｓは、Ｎチャネ
ルＭＩＳトランジスタで構成されてもよい。書込列選択
ゲートＧ０−Ｇ７およびＧｓについても、書込時に伝達
される高電圧よりも高い電圧レベルに書込列選択信号／
ＷＡ０−／ＷＡ７および／ＷＡｓを駆動することができ
る場合には、ＮチャネルＭＩＳトランジスタで構成され
てもよい。

【００７８】内部書込データバスＶＷＤは、図１におい
ては、１対の書込データ線で構成され、ビット線ＢＬ０
−ＢＬ７およびＢＬｓが、この内部書込データ線の異な
る内部データ線に交互に結合される。また、内部読出デ
ータバスＶＲＤも１対の内部読出データ線で構成され、
ビット線ＢＬ０−ＢＬ７およびＢＬｓは、交互に異なる
内部読出データ線に結合される。これは、メモリセル選
択時、１対のビット線が同時に選択され、選択されたビ
ット線対に対し、それぞれ動作モードに応じて所定レベ
ルの電圧を印加する必要があるためである。

【００７９】内部書込データバスＶＷＤに対してライト
電流スイッチ８が設けられる。このライト電流スイッチ
８は、データ記憶領域ＢＴＬおよびＢＴＲのいずれのデ
ータを書き換えるか（書込／消去するか）に応じて、書
換電圧を与える経路を切換える。この書換電圧の経路の
切換は、選択ビット線が偶数であるか奇数であるかおよ
びデータの書換領域が、右ビット領域ＢＴＲであるか左
ビット領域ＢＴＬであるかを示す信号に従って決定され
る。

【００８０】内部読出データバスＶＲＤに対しては、選
択メモリセルへ電流を供給するための読出電流供給回路
１と、データ読出時の比較基準電流Ｉｒｅｆを生成する
基準電流発生回路２と、読出データバスＶＲＤを流れる
電流と基準電流発生回路２からの比較基準電流Ｉｒｅｆ
とを比較するそれぞれ活性化タイミングの異なるセンス
アンプ３および４と、センスアンプ３および４の出力信
号に従って基準電流発生回路２の生成する比較基準電流
Ｉｒｅｆの電流量を調整する制御回路５が設けられる。

【００８１】この制御回路５は、たとえばシーケンスコ
ントローラなどの処理装置で構成され、ソフトウェア的
に、内部の動作モードに応じて必要な電圧を生成し、ま
た各電圧発生タイミングおよびメモリセル選択タイミン
グを決定する。この制御回路５は、センスアンプ３およ
び４の動作も制御し、また、ライト電流スイッチ８の動
作をも制御する（このライト電流スイッチに対する制御
経路は示さず）。

【００８２】この図１に示す構成においては、センスア
ンプ３および４が、内部読出データバスＶＲＤに共通に
結合される。これらの動作タイミングを異ならせること
により、これらのセンスアンプ３および４のセンス開始
時におけるセンスマージン、すなわち、基準電流発生回
路２からの基準電流Ｉｒｅｆと内部読出データバスＶＲ
Ｄの電流の差を異ならせる。センスアンプ３および４の
センスマージンを異ならせることにより、選択メモリセ
ルのしきい値電圧特性の変化を検出し、特性変化による
しきい値電圧の変化方向に従って基準電流発生回路２の
生成する比較基準電流Ｉｒｅｆの大きさを調整する。こ
れにより、各選択メモリセルのしきい値電圧特性に応じ
た基準電流を生成することができ、正確なデータ読出
（ベリファイ動作時を含む）を行なうことができる。こ
こで、「しきい値電圧特性」は、同一論理レベルのデー
タについてのしきい値電圧の変化（シフト）を示す。

【００８３】図２は、図１に示すセンスアンプに関連す
る部分の構成を概略的に示す図である。図２において、
読出電流供給回路１は、定電流発生回路を含み、定電流
を内部読出データバスＶＲＤに供給する。この内部読出
データバスＶＲＤへは、図示しない読出列選択ゲートを
介してビット線ＢＬが接続される。ビット線ＢＬに接続
されるメモリセルＭＣは、仮想ソース線ＢＳＬを介して
接地ノードに結合される。データ読出時において選択メ
モリセルに対して電流を流す場合、データを読み出すデ
ータ記憶領域の遠いビット線から読出対象のデータ記憶
領域へと電流を流す「リバース方式」で電流を流す。

【００８４】このメモリセルＭＣが接続するワード線Ｗ
Ｌへ与えられる読出電流は、メモリセルの高しきい値電
圧および低しきい値電圧両者よりも高い電圧レベルであ
ってもよく、またこれらのしきい値電圧の中間電圧レベ
ルに設定されてもよい。いずれの構成においても、メモ
リセルＭＣの記憶データに応じてビット線ＢＬを流れる
メモリセル電流Ｉｍｅｍには差が生じる。

【００８５】内部読出データ線ＶＲＤへは、読出電流供
給回路１が供給する定電流のうちメモリセル電流Ｉｍｅ
ｍを除く残りの電流（以下、残存電流と称す）Ｉｒｍｎ
が流れて、センスアンプ３および４へ供給される。これ
らのセンスアンプ３および４へは、基準電流発生回路２
からの基準電流Ｉｒｅｆが供給される。比較基準電流Ｉ
ｒｅｆは、高しきい値電圧状態のメモリセルが選択され
たときの残存電流と低しきい値電圧状態のメモリセルが
選択されたときの残存電流の中間値に設定される。これ
らのセンスアンプ３および４のこれらの残存電流Ｉｒｍ
ｎおよび比較基準電流Ｉｒｅｆに対するマージンを互い
に異ならせることにより、選択メモリセルＭＣの特性変
化の有無を検出する。特性変化検出時においては、基準
電流Ｉｒｅｆの大きさを、しきい値電圧特性の変化を補
償するように変更し、データ読出時のマージンを確保す
る。

【００８６】図３（Ａ）および図３（Ｂ）は、この発明
の実施の形態１に従う比較基準電流調整手法を概略的に
示す図である。図３（Ａ）および図３（Ｂ）それぞれに
おいて、縦軸は電流値ｉを示し、横軸は消去／書込（プ
ログラム）サイクル数を示す。

【００８７】ここで、書込状態のメモリセルにおいて
は、コントロールゲートに印加される読出電圧以上のし
きい値電圧を有しており、ほとんど電流は流れないよう
に読出電圧が印加される構成を想定する。

【００８８】図３（Ａ）において、消去／書込サイクル
数が小さい場合には、メモリセル特性はほぼ一定であ
り、しきい値電圧特性も変化しない。従って、書込状態
（高しきい値電圧状態）の残存電流Ｉｒｍｎ（Ｐ）は、
読出電流供給回路１から供給される定電流に近い電流レ
ベルであり、ほぼ変化しない。同様、消去状態（低しき
い値電圧状態）の残存電流Ｉｒｍｎ（Ｅ）もほとんど変
化しない。これらの残存電流Ｉｒｍｎ（Ｐ）およびＩｒ
ｍｎ（Ｅ）の中間レベルに、比較基準電流Ｉｒｅｆが設
定される。

【００８９】消去／書込サイクル数が増大し、メモリセ
ル特性に変化が生じた場合を考える。このメモリセル特
性の変化時において、データ保持特性が劣化し、高しき
い値電圧状態のメモリセルのしきい値電圧が、電子のリ
ークによる低下した状態を考える。この場合、メモリセ
ルを介して流れる電流Ｉｍｅｍが増大するため、応じて
残存電流Ｉｒｍｎ（Ｐ）が減少する。したがって、比較
基準電流Ｉｒｅｆとこの残存電流Ｉｒｍｎ（Ｐ）の差Ｍ
ＧＡが小さくなり、センスマージンが小さくなり、誤読
出が生じる可能性がある。この場合に、比較基準電圧
（リファレンス電流）Ｉｒｅｆを低下させ、その残存電
流Ｉｒｍｎ（Ｐ）に対する差（マージン）を差基準電流
低下量ＭＧＢだけ増大させる。

【００９０】一方、メモリセル特性が劣化していないメ
モリセルについては、十分センスマージンが存在するた
め、比較基準電流Ｉｒｅｆの電流レベルは変化させな
い。比較基準電流Ｉｒｅｆを低下させることにより、比
較基準側において、メモリセルのしきい値電圧が低下し
た状態が実現され、メモリセル特性に応じた比較基準電
流Ｉｒｅｆを生成することができる。

【００９１】一方、図３（Ｂ）に示すように、消去／書
込サイクルが増大し、絶縁膜の特性が変化し、酸化膜中
に電子がトラップされる、または窒化膜中においてデー
タ記憶領域からこの窒化膜中央領域に電子が移動し、窒
化膜中央部において電子がトラップされた場合、そのし
きい値電圧が高くなる。この場合、低しきい値電圧状態
のメモリセルのしきい値電圧が高くなり、比較基準電流
Ｉｒｅｆと残存電流Ｉｒｍｎ（Ｅ）との差ＭＧＣが小さ
くなる。この場合、比較基準電流Ｉｒｅｆを大きくし、
この上昇量ＭＧＣだけ、残存電流Ｉｒｍｎ（Ｅ）に対す
る差（マージン）を大きくする。これにより、基準電流
発生側において、メモリセルのしきい値電圧が高くなっ
た状態が等価的に実現され、メモリセルのしきい値電圧
上昇に対応することができる。

【００９２】一方、正常なメモリセルにおいては、その
しきい値電圧は、低い状態にあり、比較基準電流Ｉｒｅ
ｆは変化させない。したがって、メモリセルの特性に応
じて、基準電流Ｉｒｅｆの大きさを調整することによ
り、一意的にすべてのメモリセルに対して基準電流Ｉｒ
ｅｆを変化させる構成に比べて以下の利点を得ることが
できる。

【００９３】すなわち、特性変化によりしきい値電圧が
低くなった場合、この基準電流Ｉｒｅｆをすべてのメモ
リセルに対して共通に低くした場合、消去／書込サイク
ル数の増大時において、そのしきい値電圧が一般的に、
高くなるため（図３８（Ａ）において消去状態のメモリ
セルのしきい値電圧が書換サイクル数の増大に応じて上
昇している）、低しきい値電圧状態のメモリセルに対す
るマージンが小さくなり、特に図３８（Ｂ）に示すしき
い値電圧特性を有するメモリセルに対して誤読出が生じ
る可能性がある。同様、しきい値電圧が高くなる場合に
おいて、比較基準電流Ｉｒｅｆをそれぞれのメモリセル
に対して共通に高くした場合、高しきい値電圧状態のメ
モリセルの残存電流Ｉｒｍｎ（Ｐ）に対するマージンが
小さくなり、誤読出が生じる可能性がある。したがっ
て、このメモリセルの特性に応じて比較基準電流Ｉｒｅ
ｆの大きさを変化させることにより、正常メモリセルお
よび特性劣化メモリセル両者に対して正確に、データの
読出を行なうことができる。

【００９４】データ読出時において読出電圧がベリファ
イ電圧の場合、正確に、メモリセルの消去／書込（プロ
グラム）を行なうことができ、また外部へのデータ読出
指示においても、正確に、データの読出を行なうことが
できる。

【００９５】図４は、この発明の実施の形態１に従うセ
ンスアンプ３および４と読出電流供給回路１と基準電流
発生回路２の構成の一例を示す図である。図１において
は、読出列選択ゲートは、図面を簡略化するために示し
ていない。

【００９６】図４において、メモリセルＭＣは、ビット
線ＢＬを介して内部読出データ線ＶＲＤａに結合され、
仮想ソース線ＢＬＳを介して内部読出データ線ＶＲＤｂ
に結合される。この内部読出データ線ＶＲＤａへは、読
出電流供給回路１からの電流が供給され、内部読出デー
タ線ＶＲＤｂは接地される。この内部読出データ線ＶＲ
ＤａおよびＶＲＤｂと読出電流供給回路１の接続経路
は、このメモリセルＭＣの右ビット領域および左ビット
領域のいずれを読出すかに応じて決定される。

【００９７】読出電流供給回路１は、一定の電流を供給
する定電流源１ａと、ワード線活性化信号ＷＬＥの活性
化に応答して定電流源１ａからの定電流を、内部読出デ
ータ線ＶＲＤａに伝達する転送ゲート１ｂを含む。ワー
ド線活性化信号ＷＬＥは、ワード線が選択状態にある期
間を決定し、このワード線活性化信号ＷＬＥの活性状態
の間、ワード線ＷＬが選択状態に維持される。

【００９８】基準電流発生回路２は、一定の電流を供給
する定電流源２ａと、ワード線活性化信号ＷＬＥの活性
化に応答して定電流源２ａからの電流を内部ノードＮＢ
に伝達する転送ゲート２ｂを含む。これらのＮチャネル
ＭＩＳトランジスタで構成される転送ゲート１ｂおよび
２ｂは、振幅制限機能を有し、そのしきい値電圧損失
（ソースフォロア動作）により、ビット線ＢＬおよび内
部ノードＮＢの電圧レベルの上昇を抑制する。この転送
ゲート１ｂおよび２ｂの振幅制限機能をより効果的とす
るために、これらの転送ゲート１ｂおよび２ｂに与えら
れるワード線活性化信号ＷＬＥの振幅が制限されてもよ
い。

【００９９】センスアンプ３および４に対して、共通
に、イコライズ指示信号ＥＱに従ってノードＮＡを接地
電圧レベルにプリチャージしかつイコライズするプリチ
ャージ／イコライズ回路１０と、選択信号ＳＬに従って
内部ノードＮＡおよびＮＢを内部ノードＮＡＡおよびＮ
ＢＢに接続する転送回路１１と、イコライズ指示信号Ｅ
Ｑに従って内部ノードＮＡＡおよびＮＢＢを接地電圧レ
ベルにプリチャージしかつイコライズするプリチャージ
／イコライズ回路１２が設けられる。センスアンプ３お
よび４は、この内部ノードＮＡＡおよびＮＢＢに流入す
る電流により生じる内部ノードＮＡＡおよびＮＢＢの電
圧レベル変化をセンスし増幅する。

【０１００】プリチャージ／イコライズ回路１０は、イ
コライズ指示信号ＥＱの活性化時導通し、内部ノードＮ
ＡおよびＮＢを電気的に短絡するＮチャネルＭＯＳトラ
ンジスタＱ１と、イコライズ指示信号ＥＱの活性化時導
通し、それぞれ、内部ノードＮＡおよびＮＢを接地ノー
ドに結合するＮチャネルＭＩＳトランジスタＫ２および
Ｋ３を含む。

【０１０１】転送回路１１は、選択信号ＳＬの活性化時
導通し、内部ノードＮＡを内部ノードＮＡＡに結合する
ＮチャネルＭＩＳトランジスタＫ４と、この選択信号Ｓ
Ｌの活性化時内部ノードＮＢおよびＮＢＢを電気的に結
合するＮチャネルＭＩＳトランジスタＫ５を含む。この
転送回路１１は、読出電流供給回路１からの残存電流Ｉ
ｒｍｎと基準電流発生回路２からの比較基準電流Ｉｒｅ
ｆがセンスアンプ３および４に流れ込むタイミングを調
整するために設けられる。

【０１０２】プリチャージ／イコライズ回路１２は、イ
コライズ指示信号ＥＱの活性化に応答して内部ノードＮ
ＡＡおよびＮＢＢを電気的に短絡するＮチャネルＭＩＳ
トランジスタＫ６と、イコライズ指示信号ＥＱの活性化
に応答して導通し、内部ノードＮＡＡおよびＮＢＢを接
地ノードに結合するＮチャネルＭＩＳトランジスタＫ７
およびＫ８を含む。

【０１０３】イコライズ指示信号ＥＱはスタンバイ状態
時に活性化され、内部ノードＮＡ、ＮＡＡ、ＮＢおよび
ＮＢＢが、スタンバイ状態時に接地電圧レベルにプリチ
ャージされかつイコライズされる。

【０１０４】センスアンプ３は、内部ノードＮＡＡおよ
びＮＢＢの電位に従って内部ノードＮＡＡＡ１およびＮ
ＢＢＢ１を駆動する差動回路３ａと、イコライズ指示信
号ＥＱの活性化時内部ノードＮＡＡＡ１およびＮＢＢＢ
１を電気的に短絡するＮチャネルＭＩＳトランジスタＫ
１１と、センス活性化信号／ＳＥＡ１の活性化に応答し
て活性化され、内部ノードＮＡＡＡ１およびＮＢＢＢ１
の高電位の内部ノードを電源電圧レベルに駆動するセン
ス増幅回路３ｂと、センスラッチ指示信号ＬＳ１の活性
化に応答して選択的に導通／非導通状態となる転送回路
３と、センスラッチ指示信号ＬＳ２に応答して選択的に
導通し、導通時内部ノードＮＡＡＡ１およびＮＢＢＢ１
をラッチ型センスアンプ３ｄに結合する転送回路３ｃを
含む。このラッチ型センスアンプ３ｄは、交差結合され
たＰおよびＮ−ＭＩＳトランジスタを含み、転送回路３
ｃが非導通状態のときに活性化されて内部ノードＮＡＡ
Ａ１およびＮＢＢＢ１から転送された電荷を閉込めてセ
ンス動作を行ないかつセンス結果をラッチする。

【０１０５】差動回路３ａは、内部ノードＮＡＡの電位
に従って内部ノードＮＡＡＡ１を接地電圧レベルに放電
するＮチャネルＭＩＳトランジスタＫ９と、内部ノード
ＮＢＢの電位に従って内部ノードＮＢＢＢ１を接地電圧
レベルに駆動するＮチャネルＭＩＳトランジスタＫ１０
を含む。これらのＭＩＳトランジスタＫ９およびＫ１０
は、そのゲートが内部ノードＮＡＡおよびＮＢＢに結合
されており、これらの内部ノードＮＡＡおよびＮＢＢの
電位に従ってそのコンダクタンスが決定され、内部ノー
ドＮＡＡＡ１およびＮＢＢＢ１を接地ノードに結合す
る。

【０１０６】ＭＩＳトランジスタＫ１１は、１例とし
て、ラッチ型センスアンプ３ｄによりラッチされた電源
電圧レベルおよび接地電圧レベルの信号（データ）をイ
コライズし、内部ノードＮＡＡＡ１およびＮＢＢＢ１を
中間電圧レベルにイコライズする。内部ノードＮＡＡＡ
１およびＮＢＢＢ１を中間電圧レベルにプリチャージす
るための回路が不要となり、消費電流および回路占有面
積を低減する。

【０１０７】これに代えて、ラッチ型センスアンプ３ｄ
において接地電圧レベルにプリチャージするプリチャー
ジトランジスタが配置され、このＭＩＳトランジスタＫ
１１が、内部ノードＮＡＡＡ１およびＮＢＢＢ１を接地
電圧レベルにイコライズする構成が用いられてもよい。

【０１０８】センス増幅回路３ｂは、ゲートおよびドレ
インが交差結合されるＰチャネルＭＩＳトランジスタＫ
１２およびＫ１３と、センス活性化指示信号／ＳＥ１の
活性化に応答してＭＩＳトランジスタＫ１２およびＫ１
３のソースを電源ノードに結合するＰチャネルＭＩＳト
ランジスタＫ１４を含む。これらのＭＩＳトランジスタ
１２およびＫ１３により、内部ノードＮＡＡＡ１および
ＮＢＢＢ１の高電位のノードが、電源電圧レベルにプル
アップされる。

【０１０９】センス増幅回路３ｂのセンス速度は、電流
源トランジスタＫ１４の電流駆動力により決定され、確
実にセンス動作を行うため、比較的そのセンス速度は緩
やかにされる。

【０１１０】センスアンプ４も、このセンスアンプ３と
同様、内部ノードＮＡＡおよびＮＢＢの電位に従って内
部ノードＮＡＡＡ２およびＮＢＢＢ２を駆動する差動回
路４ａと、イコライズ指示信号ＥＱに従って内部ノード
ＮＡＡＡ２およびＮＢＢＢ２の電位をイコライズするＮ
チャネルＭＩＳトランジスタＫ１９と、センス活性化指
示信号／ＳＥ２の活性化に応答して内部ノードＮＡＡＡ
２およびＮＢＢＢ２の高電位のノードを電源レベルにプ
ルアップするセンス増幅回路４ｂと、センスラッチ指示
信号ＬＳ２に従って選択的にラッチ型センスアンプ４ｄ
を内部ノードＮＡＡＡ２およびＮＢＢＢ２に結合する転
送回路４ｃを含む。ラッチ型センスアンプ４ｄは、セン
スラッチ指示信号ＬＳ２がＬレベルとなり、転送回路４
ｃが非導通状態となると活性化されてセンス増幅動作を
行なう。

【０１１１】センスアンプ４の各構成要素の構成は、セ
ンスアンプ３の対応の構成要素と同じである。差動回路
４ａは、内部ノードＮＡＡおよびＮＢＢに従って内部ノ
ードＮＡＡＡ２およびＮＢＢＢ２をそれぞれ接地電圧レ
ベルに駆動するＮチャネルＭＩＳトランジスタＫ１７お
よびＫ１８を含む。センス増幅回路４ｂは、ゲートおよ
びドレインが交差結合されるＰチャネルＭＩＳトランジ
スタＫ２０およびＫ２１と、センス活性化指示信号／Ｓ
Ｅ２の活性化に応答して電源ノードＭＩＳトランジスタ
Ｋ２０およびＫ２１のソースに結合するＰチャネルＭＩ
ＳトランジスタＫ２２を含む。

【０１１２】転送回路４ｃは、センスラッチ指示信号Ｌ
Ｓ２がＨレベルのとき導通し、導通時内部ノードＮＡＡ
Ａ２およびＮＢＢＢ２をラッチ型センスアンプに結合す
るＮチャネルＭＩＳトランジスタＫ２３およびＫ２４を
含む。

【０１１３】差動回路３ａおよび４ａを、入力信号をゲ
ートに受けるゲート受け回路で構成することにより、セ
ンスアンプ３および４のセンス動作を互いに独立に内部
ノードＮＡＡおよびＮＢＢの電圧に従って行うことがで
き、これらのセンスアンプのマージンを異ならせた状態
でセンス動作を行わせることができる。

【０１１４】センスアンプ３および４の活性化タイミン
グを異ならせることにより、これらのセンスアンプ３お
よび４がセンス開始時における内部ノードＮＡＡおよび
ＮＢＢの電位差が異なる。これにより、センスアンプ３
および４の内部ノードＮＡＡおよびＮＢＢの信号のセン
スマージンを互いに異ならせ、センス動作を行なうこと
により、メモリセル特性の変化によるしきい値電圧の変
化を検出する。ラッチ型センスアンプ３ｄおよび４ｄの
出力信号が、図１に示す制御回路５へ与えられる。

【０１１５】データ読出時においては、ラッチ型センス
アンプ４ｄの出力信号がメモリセルデータとして出力さ
れる。これは後に詳細に説明するように、センスアンプ
４のセンス活性化タイミングがセンスアンプ３のそれよ
りも遅くされており、十分なセンスマージンをもってセ
ンス動作を行ない、正確にメモリセルデータを読出すこ
とができるためである。ラッチ型センスアンプ３はデー
タのマージン不良を検出するために用いられる。マージ
ン不良の検出は、後に詳細に説明するように、センスア
ンプ３および４の出力信号の論理レベルの一致／不一致
に基づいて行われる。

【０１１６】図５は、図４に示すラッチ型センスアンプ
３および４の構成の一例を示す図である。これらのセン
スアンプ３および４は同一構成を有するため、図５にお
いては、センスアンプ３に対する構成を示し、センスア
ンプ４に対する制御信号は、括弧内において示す。

【０１１７】センスアンプ３は、ゲートおよびドレイン
が交差結合されるＮチャネルＭＩＳトランジスタＫ３０
およびＫ３１と、補のセンスラッチ指示信号／ＬＳ１
（／ＬＳ２）がＨレベルとなると導通し、ＭＩＳトラン
ジスタＫ３０およびＫ３１のソースを接地ノードに結合
するＮチャネルＭＩＳトランジスタＫ３２と、ゲートお
よびドレインが交差結合されるＰチャネルＭＩＳトラン
ジスタＫ３３およびＫ３４と、センスラッチ指示信号Ｌ
Ｓ１（ＬＳ２）がＬレベルのとき導通し、ＭＩＳトラン
ジスタＫ３３およびＫ３４のソースを電源ノードに結合
するＰチャネルＭＩＳトランジスタＫ３５を含む。

【０１１８】内部ノードＮＤＡおよびＮＤＢは、転送回
路３ｃ（４ｃ）を介して内部ノードＮＡＡＡ１（ＮＡＡ
Ａ２）およびＮＢＢＢ１（ＮＢＢＢ２）に結合される。
ＭＩＳトランジスタＫ３０およびＫ３１は、ＭＩＳトラ
ンジスタＫ３２の導通時、内部ノードＮＤＡおよびＮＤ
Ｂの低電位のノードを接地電圧レベルに駆動する。ＭＩ
ＳトランジスタＫ３３およびＫ３４は、ＭＩＳトランジ
スタＫ３５の導通時、内部ノードＮＤＡおよびＮＤＢの
高電位のノードを電源ノードに駆動しかつラッチする。

【０１１９】このセンスアンプ３（４）の構成におい
て、イコライズ指示信号ＥＱに従ってノードＮＡＡＡ１
およびＮＢＢＢ１（ＮＤＡおよびＮＤＢ）を接地電圧レ
ベルにプリチャージするプリチャージトランジスタが設
けられていてもよい。

【０１２０】内部ノードＮＤＡおよびＮＤＢからこのセ
ンスアンプ３（４）の出力信号が生成される。

【０１２１】この図４に示すデータ読出部の構成におい
ては、内部ノードＮＡおよびＮＢを流れる電流Ｉｒｍｎ
およびＩｒｅｆに従って差動回路３ａおよび４ａのゲー
ト容量が充電され、その充電電位が差動増幅される。次
いで、センス増幅回路３ｂおよび４ｂにおいて、それぞ
れ差動回路３ａおよび４ａにより差動増幅された内部ノ
ードＮＡＡおよびＮＢＢの電位がさらに増幅され、セン
ス増幅回路３ｂおよび４ｂの出力信号が次いでラッチ型
センスアンプ３ｄおよび４ｄによりＣＭＯＳレベルに駆
動されてラッチされる。

【０１２２】差動回路３ａおよび４ａのゲート容量は十
分小さいため、この電流ＩｒｍｎおよびＩｒｅｆに従っ
て高速でセンス動作を行なって内部読出データを生成す
ることができる。次に、この図４および図５に示すデー
タ読出部の動作を、図６に示す信号波形図を参照して説
明する。

【０１２３】この図４に示すデータ読出部の構成におい
ては、メモリセルＭＣにおいて、ビット線ＢＬから仮想
ソース線ＢＬＳに電流を流し、メモリセルＭＣの仮想ソ
ース線ＢＬＳに近い方のデータ記憶領域に格納されたデ
ータを読出す。

【０１２４】時刻Ｔ１以前のスタンバイ状態時において
は、ワード線活性化信号ＷＬＥは非活性状態にあり、ワ
ード線ＷＬは非選択状態にある。したがって、定電流源
１ａおよび２ａは、ノードＮＡおよびＮＢから分離され
ている。また、列選択動作は行なわれていないため、内
部読出データ線ＶＲＤａもビット線ＢＬおよび定電流源
１ａから分離されている。

【０１２５】スタンバイ状態においては、イコライズ指
示信号ＥＱはＨレベルであり、プリチャージ／イコライ
ズ回路１０および１２が活性化されてノードＮＡ、ＮＡ
Ａ、ＮＢ、ＮＢＢがそれぞれ、接地電圧レベルにプリチ
ャージされかつイコライズされる。また、ＭＩＳトラン
ジスタＫ１１およびＫ１９がともにオン状態であり、内
部ノードＮＡＡＡ１およびＮＢＢＢ１は、それぞれ、中
間電圧レベルまたは接地電圧レベルにプリチャージされ
ている。

【０１２６】時刻Ｔ１において、メモリセルの選択動作
が開始され、先ず、イコライズ指示信号ＥＱはＬレベル
に立下がり、内部ノードＮＡ、ＮＡＡ、ＮＡＡＡ１、Ｎ
ＡＡＡ２、ＮＢ、ＮＢＢ、ＮＢＢＢ１、およびＮＢＢＢ
２のイコライズ動作が完了する。ついで、ワード線活性
化信号ＷＬＥが活性化され、選択ワード線ＷＬがＨレベ
ルに立上がる。また図示しない読出列選択ゲートが導通
し、ビット線ＢＬが内部読出データ線ＶＲＤａに結合さ
れ、このビット線ＢＬに定電流源１ａからＭＩＳトラン
ジスタ１ｂを介して電流が供給される。また、仮想ソー
ス線ＢＬＳが接地ノードに結合される。

【０１２７】定電流源１ａからの定電流が、ＭＩＳトラ
ンジスタ１ｂを介して内部データ線ＶＲＤａおよび内部
ノードＮＡに供給され、ノードＮＡおよびビット線ＢＬ
の電圧レベルがそれぞれの供給電流ＩｍｅｍおよびＩｒ
ｍｎに従って上昇する。同様、基準電流発生回路２の定
電流源２ａからの比較基準電流ＩｒｅｆによりノードＮ
Ｂの電圧レベルも上昇する。この比較基準電流Ｉｒｅｆ
は、残存電流Ｉｒｍｎについての高しきい値電圧状態お
よび低しきい値電圧状態の中間電流レベルである。

【０１２８】ノードＮＡおよびＮＢにおいて、メモリセ
ルＭＣの記憶データに応じて流れる電流量が変化し、応
じてその電圧レベルが変化すると、時刻Ｔ２において選
択信号ＳＬがＨレベルに立上げられ、ノードＮＡがノー
ドＮＡＡに結合され、ノードＮＢがノードＮＢＢに結合
される。

【０１２９】ノードＮＡＡの電圧レベルが、このノード
ＮＢを介して流れる残存電流Ｉｒｍｎに従って変化す
る。ノードＮＢＢは、ノードＮＢから供給される比較基
準電流Ｉｒｅｆに従ってその電圧レベルが上昇する。図
６においては、ノードＮＡＡに、高しきい値電圧状態お
よび低しきい値電圧状態の残存電流Ｉｒｍｎが供給され
た状態を併せて示す（ＮＡＡ（Ｈ／Ｌ））。

【０１３０】内部ノードＮＡＡおよびＮＢＢの電圧レベ
ルが上昇すると、差動回路３ａおよび４ａが、そのゲー
ト容量が充電され、ＭＩＳトランジスタのコンダクタン
スが変化する。図６に示すように、内部ノードＮＡＡＡ
およびＮＢＢＢが接地電圧レベルにプリチャージされて
いる場合には、差動回路３ａおよび４ａのＭＩＳトラン
ジスタＫ９、Ｋ１０、Ｋ１７、およびＫ１８のコンダク
タンスが異なるだけである。内部ノードＮＡＡＡおよび
ＮＢＢＢは接地電圧レベルを維持する。

【０１３１】一方、図６においては示していないが、こ
れらの内部ノードが中間電圧レベルにプリチャージされ
ている場合には、ノードＮＡＡおよびＮＢＢの電圧レベ
ルに従って差動回路３ａおよび４ａは、それぞれ内部ノ
ードＮＡＡＡ１およびＮＢＢＢ１およびＮＡＡＡ２およ
びＮＢＢＢ２の電位を中間電圧レベルから低下させる。
そのとき、内部ノードＮＡＡにおいては、メモリセルＭ
Ｃの記憶データに応じて供給電流が異なるため、これら
の内部ノードＮＢＢＢ１およびＮＢＢＢ２を基準とし
て、メモリセルＭＣの記憶データに応じて内部ノードＮ
ＡＡＡ１およびＮＡＡＡ２の電圧レベルが高い状態また
は低い状態となる。メモリセルＭＣが低しきい値電圧状
態のときには、メモリセル電流Ｉｍｅｍが流れるため、
残存電流Ｉｒｍｎは、比較基準電流Ｉｒｅｆよりも小さ
いため、内部ノードＮＡＡの電位レベルは、内部ノード
ＮＢＢの電位レベルよりも低い。したがって、たとえば
センスアンプ３において内部ノードＮＡＡＡ１の電圧レ
ベルは、内部ノードＮＢＢＢ１よりも高い状態となる
（ＭＩＳトランジスタＫ１０のコンダクタンスが大きく
なり、その電流駆動力が大きく内部ノードＮＢＢＢ１
が、内部ノードＮＡＡＡ１よりも速く放電される）。

【０１３２】次いで時刻Ｔ３においてセンス活性化指示
信号／ＳＥ１を活性化し、センス増幅回路３ｂを活性化
し、内部ノードＮＢＢＢ１およびＮＡＡＡ１の電位レベ
ルのうち高電位の電位レベルを、電源電圧レベルにまで
プルアップする。この場合、ＭＩＳトランジスタＫ１４
の電流駆動力は小さくされており、この内部ノードＮＡ
ＡＡ１およびＮＢＢＢ１のプルアップ速度は比較的緩や
かにされる。

【０１３３】このセンス動作時において、内部ノードＮ
ＡＡＡ１およびＮＢＢＢ１が接地電圧レベルにプリチャ
ージされている場合には、センス増幅回路３ｂの活性化
に応答してＭＩＳトランジスタＫ１２およびＫ１３から
電流が供給され、内部ノードＮＡＡＡ１およびＮＢＢＢ
１の電圧レベルが上昇する。このとき、差動回路３ａに
おいてコンダクタンスの大きなＭＩＳトランジスタが供
給された電流を放電し、一方、コンダクタンスの小さな
ＭＩＳトランジスタの放電電流が相対的に小さく、内部
ノードＮＡＡＡＡ１およびＮＢＢＢ１に電圧差が生じ、
この電圧差がセンス増幅回路３ａにより増幅される。す
なわち、差動回路３ａにおいてコンダクタンスの小さな
ＭＩＳトランジスタに接続される内部ノードの電位が他
方の内部ノードよりも高速で上昇する。

【０１３４】次いで、時刻Ｔ４においてセンス活性化指
示信号／ＳＥ２を活性化し、センス増幅回路４ｂを活性
化する。時刻Ｔ４においては、内部ノードＮＡＡおよび
ＮＢＢは十分長い時間駆動されており、内部ノードＮＡ
ＡＡ２およびＮＢＢＢ２の電圧レベルは、プリチャージ
電圧レベル（接地電圧）に維持されている場合において
も、差動回路４ａのＭＩＳトランジスタＫ１７およびＫ
１８のコンダクタンスが十分に異なっている。また、内
部ノードＮＡＡＡ２およびＮＢＢＢ２が中間電圧レベル
にプリチャージされている場合には、内部ノードＮＡＡ
Ａ２およびＮＢＢＢ２の電位差は、差動回路４ａによ
り、十分大きくされている。

【０１３５】したがって、時刻Ｔ４においてセンス増幅
回路４ｂが活性化されると、センス増幅回路３ｂに比べ
て正確に、内部ノードＮＡＡＡ２およびＮＢＢＢ２の電
位レベルのセンス動作を行なうことができる。

【０１３６】時刻Ｔ５においてセンスラッチ指示信号Ｌ
Ｓ１をＬレベルに設定し、この内部ノードＮＡＡＡ１お
よびＮＢＢＢ１をラッチ型センスアンプ３ｄと分離す
る。このときには、ラッチ型センスアンプ３ｄには、既
に、内部ノードＮＡＡＡ１およびＮＢＢＢ１のレベルに
応じた電荷が内部に格納されており、いわゆる「電荷閉
込め方式」に従って高速でセンス動作を行なって、ＣＭ
ＯＳレベルの内部読出データを生成する。

【０１３７】次いで、時刻Ｔ６においてラッチ指示信号
ＬＳ１をＬレベルに設定し、転送回路４ｃを非導通状態
としてラッチ型センスアンプ４ｄと内部ノードＮＡＡＡ
２およびＮＢＢＢ２を分離し、かつラッチ型センスアン
プ４ｄを活性化する。センス増幅回路４ｂにおいては、
時刻Ｔ２から時刻Ｔ４までの間差動回路４ｂが内部ノー
ドＮＡＡおよびＮＢＢの電圧に従って駆動されており、
時刻Ｔ４におけるセンス活性化指示信号／ＳＥ２の活性
化時にあっては、正確に、内部ノードＮＡＡＡ２および
ＮＢＢＢ２の電位差を検出することができる。

【０１３８】時刻Ｔ６においてラッチ型センスアンプ４
ｄは、活性化されると、センス増幅回路３ｂにより増幅
された大きな電位差を高速で増幅し、ＣＭＯＳレベルの
内部読出データを生成する。

【０１３９】時刻Ｔ７においてメモリセルデータの読出
が完了し、それぞれワード線ＷＬが非選択状態となり、
ビット線ＢＬへの読出電流の供給が停止され、また内部
ノードＮＢへの電流の供給も停止される。次いで、時刻
Ｔ８において選択信号ＳＬがＬレベルとなり、内部ノー
ドＮＡＡおよびＮＢＢが内部ノードＮＡおよびＮＢと分
離され、イコライズ指示信号ＥＱが活性化されて各内部
ノードが接地電圧レベルにプリチャージされかつイコラ
イズされる。また、センスラッチ指示信号ＬＳ１および
ＬＳ２がＨレベルとなり、ラッチ型センスアンプ３ｄお
よび４ｄが非活性化される。

【０１４０】したがって、このセンスアンプ３において
は、時間τ１の間内部ノードＮＡＡおよびＮＢＢの電位
レベルにより差動回路３ａが駆動され、応じて内部ノー
ドＮＡＡおよびＮＢＢが駆動され、一方、センスアンプ
４においては、時間τ２の間差動回路４ａが内部ノード
ＮＡＡおよびＮＢＢの電圧レベルに従って駆動され、応
じて内部ノードＮＡＡＡ２およびＮＢＢＢ２が内部ノー
ドＮＡＡおよびＮＢＢの電位レベルに従って駆動され
る。

【０１４１】内部ノードＮＡＡＡ１、ＮＢＢＢ１、ＮＡ
ＡＡ２、およびＮＢＢＢ２が設置電圧レベルにプリチャ
ージされている場合には、差動回路３ａおよび４ａのＭ
ＩＳトランジスタのコンダクタンスの差が生じており、
内部ノードＮＡＡおよびＮＢＢの電位差が大きくなるに
つれて、そのコンダクタンスの差が大きくなる。また、
これらの内部ノードＮＡＡＡ１、ＮＢＢＢ１、ＮＡＡＡ
２およびＮＢＢＢ２が中間電圧レベルにプリチャージさ
れている場合には、内部ノードＮＡＡおよびＮＢＢの電
位差が大きくなるにつれて、これらの内部ノードＮＡＡ
ＡおよびＮＢＢＢの電位差が大きくなる。従っていずれ
の構成においても、センス増幅回路３ｂおよび４ｂの動
作時において内部ノードＮＡＡおよびＮＢＢの電位差は
互いに異なり、それぞれのセンスマージンが異なり、セ
ンスアンプ４においては、十分なセンスマージンをもっ
てセンス動作を行なうことができる。

【０１４２】一方、センスアンプ３においては、その内
部ノードＮＡＡおよびＮＢＢの電位レベルの変化は小さ
いため、より小さなセンスマージンでセンス動作を行な
う。センスアンプ３および４の内部読出データの論理レ
ベルの一致／不一致に従ってメモリセルのしきい値電圧
特性の変化を検出する。

【０１４３】差動回路３ａおよび４ａにおいて、ＭＩＳ
トランジスタのゲートが内部ノードＮＡＡおよびＮＢＢ
に結合されている。内部ノードＮＡＡおよびＮＢＢを、
内部ノードＮＡＡＡ１、ＮＡＡＡ２およびＮＢＢＢ１、
ＮＢＢＢ２から電気的に分離し、センスアンプ３および
４のセンス動作の相互作用を防止する。これにより、セ
ンスアンプ３および４を異なるセンスマージンで動作さ
せることができる。

【０１４４】センスアンプ３を早いタイミングで活性化
することにより、ノードＮＡＡおよびＮＢＢの電位差が
小さい状態でセンス動作を行なう。しきい値電圧特性の
シフトが小さく、マージンが十分であるメモリセルであ
れば、センスアンプ３による最初のセンス（サブセン
ス）およびセンスアンプ４による２回目のセンス（メイ
ンセンス）動作時においても同じ論理レベルのデータが
読出される。しかしながら、何らかの理由で、メモリセ
ルのマージンが損なわれると、センスアンプ３によるセ
ンス結果とセンスアンプ４によるセンス結果とが異な
る。

【０１４５】この外部読出データとしては、センスアン
プ４の読出データを用いる。このセンスアンプ３の内部
読出データが不良の場合には、マージン不良が生じてい
ると判定し、このマージン不良のメモリセルに対する基
準電流の設定条件を変更する。

【０１４６】ここで、センスアンプ３および４におい
て、センス増幅回路３ｂおよび４ｂが活性化されてから
ラッチ型センスアンプ３ｄおよび４ｄがそれぞれ活性化
されるまでの時間（センス時間）は同じである。すなわ
ちセンス対象の信号振幅の大小のみを利用して、同一時
間、センス動作を行なって、センス結果に従ってセンス
マージンが低下しているのを検出する。

【０１４７】図７は、内部ノードＮＡＡ、ＮＢＢ、ＮＡ
ＡＡ（１，２）およびＮＢＢＢ（１，２）の電位変化を
誇張して示す図である。図７においては、内部ノードＮ
ＡＡＡおよびＮＢＢＢが中間電圧レベルにプリチャージ
される場合の電圧変化波形を示す。

【０１４８】選択信号ＳＬが活性化され内部ノードＮＡ
ＡおよびＮＢＢへ電流が流入すると、まず内部ノードＮ
ＡＡおよびＮＢＢの電位レベルが変化する。内部ノード
ＮＢＢに対しては、比較基準電流Ｉｒｅｆが流入し、予
め定められた速度で、その電位レベルが上昇する。内部
ノードＮＡＡは、選択メモリセルＭＣの記憶データに応
じて流入電流量が異なる。選択メモリセルのしきい値電
圧が低い状態の場合には、読出電流供給回路からの供給
電流のほとんどが、メモリセルを介して流れるため、残
存電流Ｉｒｍｎは小さく、内部ノードＮＡＡの電圧レベ
ルはほとんど変化しない（図７においてＮＡＡ（Ｌ）で
示す）。

【０１４９】一方、選択メモリセルが高しきい値電圧状
態のときには、メモリセルＭＣを介してはそれほど多く
の電流は流れないかほとんど流れないため、残存電流Ｉ
ｒｍｎが大きくなり、内部ノードＮＡＡの電圧レベルが
上昇する（図７においてノードＮＡＡ（Ｈ）で示す）。

【０１５０】この内部ノードＮＡＡおよびＮＢＢの電位
レベルの上昇に従ってプリチャージ電圧（中間電圧レベ
ル）が変化する。内部ノードＮＡＡの電位レベルが電位
ＮＡＡ（Ｌ）で表わされる場合には、この電圧レベルは
ほぼ接地電圧レベルであり、差動回路においては対応の
ＭＩＳトランジスタは、ほぼオフ状態であるため、内部
ノードＮＡＡＡは放電されず、プリチャージされた中間
電圧レベルを維持する（図７においてＮＡＡＡ（Ｈ）で
示す）。

【０１５１】一方、ノードＮＡＡの電圧レベルがノード
ＮＢＢよりも上昇している場合には、内部ノードＮＡＡ
Ａは、内部ノードＮＢＢＢよりも高速で放電される（図
７においてＮＢＢＢ（Ｌ）で示す）。

【０１５２】内部ノードＮＢＢＢは、内部ノードＮＢＢ
の電位変化に従って放電されるため、内部ノードＮＢＢ
Ｂの電位は、比較基準電流により決定された速度で低下
する。

【０１５３】センスアンプ３は、このセンス活性化指示
信号／ＳＥ１に応答して活性化されて、センス増幅回路
がその緩やかに活性化トランジスタの制限電流に従って
センス動作を行ない、内部ノードＮＡＡＡおよびＮＢＢ
Ｂのうちの高電位のノードの電位を上昇させる。一方、
センスアンプ４は、センスアンプ活性化指示信号／ＳＥ
２に従って活性化されて内部ノードＮＡＡおよびＮＢＢ
の電位差をそのセンス電流（センス活性化トランジスタ
により決定される）で緩やかに増幅する。

【０１５４】センス活性化指示信号／ＳＥ１が活性化さ
れてからラッチ型センスアンプ３ｄが活性化されるまで
の期間とセンス増幅回路ｂが活性化されてからラッチ型
センスアンプ４ｄが活性化されるまでの期間、すなわち
これらのセンスアンプ３および４のセンス時間は同じで
ある。内部の検出対象となる電位差が異なり、そのセン
ス時間を同じとすることにより、センスアンプ３が誤動
作するかどうかにより、センスマージン不良が生じてい
るかを識別する。

【０１５５】図８は、センスアンプ３および４を用いた
デュアルセンス方式によるマージンチェックを示す図で
ある。図８において横軸には、時間を示し、縦軸に、ノ
ードＮＡＡおよびＮＢＢの電位を示す。

【０１５６】ワード線ＷＬが選択され、選択メモリセル
の記憶データに従って、ノードＮＡＡに残存電流Ｉｒｍ
ｎが流入する。選択メモリセルのしきい値電圧が低い場
合には、選択メモリセルを介してメモリセル電流Ｉｍｅ
ｍが流れ、残存電流Ｉｒｍｎはその大きさが小さく、ノ
ードＮＡＡの充電速度は遅い。すなわちこの選択メモリ
セルがしきい値電圧が低い状態のときのノードＮＡＡの
電位変化を、直線ＮＡＡ（Ｌ）で示す。

【０１５７】一方、選択メモリセルが高しきい値電圧の
ときには、選択メモリセルを介して流れる電流Ｉｍｅｍ
は極めて小さく、残存電流Ｉｒｍｎが大きくなり、ノー
ドＮＡＡはその充電速度が速い。一方、ノードＮＢＢ
は、比較基準電流Ｉｒｅｆにより充電されるため、その
充電速度は一定である。

【０１５８】センスアンプ３および４は、ノードＮＡＡ
およびＮＢＢの電位差を検出して増幅する。センスアン
プ３が、センス活性化指示信号／ＳＥ１の活性化に応答
して活性化されると、このノードＮＡＡおよびＮＢＢの
電位差を検出する。このときには、高しきい値電圧状態
のメモリセルに対応するのとＮＡＡの電位とノードＮＢ
Ｂの電位の差、すなわちセンスマージンＭＧＨおよび、
低しきい値電圧状態のメモリセルに対応するノードＮＡ
Ａの電位（ＮＡＡ（Ｌ））とノードＮＢＢの電位の差す
なわち低しきい値電圧状態に対するマージンＭＧＬはま
だ小さい。すなわち、センスアンプ３は、このセンスマ
ージンが小さい状態でセンス動作を行なう。これによ
り、選択メモリセル２のデータ読出時のマージンをチェ
ックする。

【０１５９】センスアンプ４は、このセンスアンプ３よ
りも遅れて、センス活性化指示信号／ＳＥ２の活性化に
応答して活性化されてノードＮＡＡおよびＮＢＢの電位
差を検出して増幅する。このセンスアンプ４が活性化さ
れるときには、ノードＮＡＡおよびＮＢＢの電位差は十
分大きく、そのマージンは十分にあるため、正確に、セ
ンス動作を行なってメモリセルのしきい値電圧状態に対
応する内部読出データを生成する。

【０１６０】これらのセンスアンプ３および４のセンス
時間ＳＴは同じであり、それぞれセンスラッチ指示信号
ＬＳ１およびＬＳ２によりラッチ型センスアンプにより
最終のセンス動作（高速応答）を行なう。したがって、
センス時間ＳＴがセンスアンプ３および４で同じであ
り、これらのセンスアンプ３および４に対する入力信号
のマージンが異なる場合、誤動作が生じるときには、ま
ずセンスアンプ３において誤動作が生じる。このセンス
アンプ３および４の内部読出データの論理レベルの一致
／不一致により、マージン不良が生じているか否かを識
別する。

【０１６１】図８に示すように、センスアンプ４がセン
ス活性化指示信号／ＳＥ２の活性化に応答してセンス動
作を行なうとき、センスマージンがＨレベル側およびＬ
レベル側においてΔＭＧであるとする。しきい値電圧不
良状態のノードＮＡＡの電位を直線ＮＡＡＤ（Ｈ）で示
し、低しきい値電圧状態の異常セルの選択時のノードＮ
ＡＡの電位を直線ＮＡＡＤ（Ｌ）で示す。このしきい値
電圧不良が生じた場合、センスアンプ４がセンス活性化
指示信号／ＳＥ２で活性化されるとき、ノードＮＡＡお
よびＮＢＢの電位差が、最小センスマージンΔＭＧ以上
であれば、センスアンプ４は正確にセンス動作を行なう
ことができる。一方、これらのセンスアンプ３および４
は同一構成を有しており、またセンス時間も同じである
ため、この状態においては、センスアンプ３に対するセ
ンスマージンとしては、その最小センスマージンΔＭＧ
よりも小さな電位差が生じるだけであり、誤動作が生じ
る可能性が極めて高い。したがって、このセンスアンプ
３および４の内部読出データの論理レベルが不一致のと
きに、マージン不良が生じていると判定でき、比較基準
電流Ｉｒｅｆの電流レベルを調整する。

【０１６２】図９は、センスアンプ３および４の出力信
号に基づいて行なわれる処理を一覧にして示す図であ
る。この図９に示す判定処理は、図１に示す制御回路５
において行なわれる。

【０１６３】図９において、サブセンス結果は、センス
アンプ３の出力データを示し、メインセンス結果は、セ
ンスアンプ４の出力データを示す。

【０１６４】センスアンプ３および４の出力信号がとも
に高しきい値電圧状態を示す場合には、そのセンスアン
プ３および４の出力データの論理レベルは一致してお
り、正確にセンス動作が行なわれており、マージンは正
常（ＯＫ）である。この場合には、選択メモリセルは正
常なしきい値電圧状態にあるため、特に処理は行なわれ
ない。

【０１６５】一方、センスアンプ３の出力信号が低しき
い値電圧状態を示し、センスアンプ４の出力データが高
しきい値電圧状態を示す場合には、センスアンプ３およ
び４の出力データの論理レベルは不一致である。したが
って、この場合には、センスアンプ３によるマージンチ
ェック動作（サブセンス動作）においてマージン不良
（ＮＧ）が生じており、しきい値電圧特性が変化し、高
しきい値電圧状態のメモリセルのしきい値電圧が低下し
ていると判定される。

【０１６６】すなわち、選択メモリセルがオフ状態（読
出電圧が高しきい値電圧と低しきい値電圧状態の中間電
圧レベルに設定される場合）となるべきときに、メモリ
セル電流Ｉｍｅｍが流れ、センスアンプ３および４に流
入する残存電流Ｉｒｍｎが減少している状況である。し
たがって、この場合、比較基準電流Ｉｒｅｆも同様に低
下させる。これにより、高しきい値電圧状態に設定され
るメモリセルの特性が劣化し、電荷リークが生じやすく
なっているメモリセルに対しては、比較基準電流Ｉｒｅ
ｆを減少させて、センスマージンを確保する。

【０１６７】センスアンプ３および４の出力データがと
もに低しきい値電圧状態を示している場合には、これら
のセンスアンプ３および４の出力データの論理レベルは
一致しており、マージンは正常（ＯＫ）であり、特に処
理は行なわれない。

【０１６８】一方、センスアンプ３の出力データが高し
きい値電圧状態を示し、センスアンプ４の出力データが
低しきい値電圧状態を示している場合には、これらのセ
ンスアンプ３および４の出力データの論理レベルが不一
致であり、マージン不良（ＮＧ）が生じていると判定さ
れる。この状態には、低しきい値電圧状態に設定されて
いるメモリセルのしきい値電圧が高い方にシフトしてい
る。すなわち、メモリセルは低しきい値電圧状態であ
り、多くのメモリセル電流がメモリセルを介して放電さ
れるべきであるのに、十分放電されず、センスアンプ３
および４に流入する電流量が増加している。したがっ
て、この場合には、比較基準側から与えられる比較基準
電流Ｉｒｅｆを増加させ、メモリセルのしきい値電圧の
上昇を補償する。

【０１６９】個々のメモリセルの状況に応じて比較基準
電流Ｉｒｅｆの調整を行なうことにより、各メモリセル
に対して十分にセンスマージンを確保して、センス動作
を行なうことができる。

【０１７０】図１０は、図１に示す制御回路５に含まれ
る特性劣化メモリセルのアドレス登録制御部の構成を概
略的に示す図である。図１０において、制御回路５は、
センスアンプ３および４の出力信号を受け、これらのセ
ンスアンプ３および４の出力データの論理レベルの一致
／不一致を検出する不一致検出部１５と、この不一致検
出部１５からの不一致検出指示信号とセンスアンプ４の
出力データとに従って、メモリセルのアドレスを登録と
制御を行なうアドレス登録制御部１２と、このアドレス
登録制御部１６の制御の下に、アドレス信号ＡＤを格納
するアドレス格納部１７および１８を含む。アドレス格
納部１７は、しきい値電圧上昇のメモリセルアドレスを
格納し、アドレス格納部１８は、しきい値電圧低下のメ
モリセルのアドレスを格納する。

【０１７１】この制御回路５は、通常プロセッサなどで
構成され、その動作はソフトウェア的に制御され、図１
０においては、制御回路５のアドレス登録制御に関連す
る部分の構成を機能的に示す。

【０１７２】アドレス格納部１７および１８は、たとえ
ば、電気ヒューズ（電気的に溶断可能なヒューズ；例え
ばヒューズＲＯＭ）、電気的に書込／消去が可能な不揮
発性読出専用メモリ、またはＳＲＡＭ（スタティック・
ランダム・アクセス・メモリ）で構成される。このアド
レス格納部１７および１８において電気ヒューズを用い
てアドレスプログラムを行なっても、メモリセルの特性
は、書換（消去／プログラム）の回数が増加するにつれ
て変化し、その変化方向は一定であるため、特に問題は
生じない。例えば、しきい値電圧特性が変化し、しきい
値電圧が高いほうにシフトした場合、マージン不良が生
じた後、書換を行ってもしきい値電圧は高い方向にシフ
トするため、マージン不良検出時に基準電流を調整する
ことにより、以後の書換時において十分にマージンを確
保することができる。

【０１７３】図１１は、図１０に示す制御回路５のアド
レス登録時の動作を示すフロー図である。以下、図１１
を参照して、図１０に示す制御回路５の動作について説
明する。

【０１７４】まず、選択メモリセルのデータリード（読
出）が行なわれる（ステップＳ１）。このデータリード
は、内部で消去／書込が行なわれたとき、その消去／書
込状態のベリファイを行なうためのメモリセルデータの
読出動作を含む。

【０１７５】このデータリードが行なわれ、センスアン
プ３および４の出力データの論理レベルが不一致である
か否かの判定が不一致検出部１５において行なわれる
（ステップＳ２）。このセンスアンプ３および４の出力
データの論理レベルが一致している場合には問題はない
ため、アドレス登録は行なわれない。

【０１７６】一方、ステップＳ２においてセンスアンプ
３および４の出力データの論理レベルが不一致であると
判定されると、次いでこのセンスアンプ４の出力データ
を用いて、アドレス登録制御部１６が、そのしきい値電
圧（Ｖｔｈ）のシフト方向を判定する（ステップＳ
３）。

【０１７７】しきい値電圧（Ｖｔｈ）が上昇しているか
低下しているかの判定に従って、このメモリセルのアド
レスの登録が、アドレス登録制御部１６の制御の下に実
行される（ステップＳ４）。このアドレスＡＤは、基準
電流Ｉｒｅｆの電流量を切換える単位となる領域を示
し、メモリセル単位のアドレス信号であってもよく、ま
たメモリブロック単位のアドレス信号であってもよく、
また消去単位となるセクタ（またはワード線）レベルの
アドレス信号であってよく、またメモリセル列単位を示
す列アドレス信号であってもよい。この登録アドレス
は、アドレス格納部１７および１８の規模および後に説
明するアドレス一致を検出する回路部の構成と規模に応
じて適当に定めれらる。最小単位としては、消去単位の
セクタ（ワード線）単位または列単位で基準電流を変更
する。この場合には、プログラムされる（登録される）
アドレスとして、ワード線を特定するワード線アドレス
信号またはメモリセル列（ビット線）を特定する列アド
レスが用いられる。この列アドレスは、メモリアレイ
が、仮想ソース線構成のため、ビット線の対を指定す
る。

【０１７８】図１２は、図１に示す基準電流発生回路２
および制御回路５に含まれる基準電流調整部の構成の一
例を示す図である。図１２において、制御回路５は、メ
モリセルのしきい値電圧上昇に対応するための基準電流
調整部２０と、しきい値電圧低下に対応するための基準
電流調整部２２を含む。これらの基準電流調整部２０お
よび２２は、それぞれ、しきい値電圧シフトによりマー
ジン不良を生じたメモリセルのアドレスを格納し、与え
られたアドレス（ベリファイアドレスおよび外部からの
リードアドレス両者を含む）が、プログラムされた（登
録された）アドレスを指定しているかを判定し、その判
定結果に従って基準電流発生回路２の供給する基準電流
Ｉｒｅｆの大きさを選択的に調整する。

【０１７９】基準電流調整部２０は、調整単位のアドレ
スをそれぞれプログラムしかつ与えられたアドレスとプ
ログラムされたアドレスとを比較するためのアドレスプ
ログラム／比較器セット２０ａ−２０ｎと、アドレスプ
ログラム／比較器セット２０ａ−２０ｎの出力信号に従
って、与えられたアドレス信号が、このプログラムされ
たアドレスを指定しているかを判定する一致判定回路２
１を含む。

【０１８０】このアドレスプログラム／比較器セット２
０ａ−２０ｎに含まれるアドレスプログラム回路は、図
１０に示すアドレス格納部１７に対応する。

【０１８１】基準電流調整回路２２は、同様、アドレス
プログラム／比較器セット２２ａ−２２ｎと、アドレス
プログラム／比較器セット２２ａ−２２ｎの出力信号に
従って与えられたアドレスが、プログラムされたアドレ
スを指定しているかを判定する一致判定回路２３を含
む。このアドレスプログラム／比較器セット２２ａ−２
２ｎに含まれるアドレスプログラム回路は、図１０に示
すアドレス格納部１８に対応する。

【０１８２】この基準電流発生回路２０および２２に含
まれるアドレスプログラム回路は、先の図１０に示すア
ドレス格納部１７および１８の構成と同様、電気ヒュー
ズ、電気的に書込／消去可能な読出専用メモリまたはＳ
ＲＡＭで構成される。

【０１８３】基準電流発生回路２は、定電流を発生する
定電流発生部と、この定電流を電圧に変換して基準電圧
Ｖｒｅｆを発生する基準電圧発生部と、基準電圧Ｖｒｅ
ｆに従って基準電流Ｉｒｅｆを生成する基準電流供給部
を含む。基準電圧発生部は、基準電圧Ｖｒｅｆの電圧レ
ベルを変更する機能を有する。

【０１８４】定電流発生部は、電源ノードとノード２６
との間に接続されかつそのゲートがノード２５に接続さ
れるＰチャネルＭＩＳトランジスタＱＴ１と、電源ノー
ドとノード２５の間に接続されかつそのゲートがノード
２５に接続されるＰチャネルＭＩＳトランジスタＱＴ２
と、ノード２６と接地ノードの間に接続されかつそのゲ
ートがノード２６に接続されるＮチャネルＭＩＳトラン
ジスタＱＴ３と、ノード２５と接地ノードの間に直列に
接続されるＮチャネルＭＩＳトランジスタＱＴ４および
高抵抗抵抗素子Ｚを含む。

【０１８５】ＭＩＳトランジスタＱＴ４のゲートはノー
ド２６に接続される。ＭＩＳトランジスタＱＴ４の電流
駆動能力（サイズ：チャネル長とチャネル幅の比）は、
ＭＩＳトランジスタＱＴ３のサイズよりも十分に大きく
設定される。

【０１８６】この定電流発生部は、さらに、電源ノード
とノード２７の値に接続されかつそのゲートがノード２
５に接続されるＰチャネルＭＩＳトランジスタＱＴ５を
含む。

【０１８７】この定電流発生部においては、ＭＩＳトラ
ンジスタＱＴ１およびＱＴ２がカレントミラー回路を構
成しており、同じ大きさの電流を供給する。ＭＩＳトラ
ンジスタＱＴ３およびＱＴ４には同じ大きさの電流が流
れるため、これらのＭＩＳトランジスタＱＴ３およびＱ
Ｔ４のゲート−ソース間電圧Ｖｇｓの大きさが互いに異
なる。すなわち、これらのＭＩＳトランジスタＱＴ４の
ソース電位は、接地電圧レベルよりも大きくなり、高抵
抗素子Ｚへは、ＭＩＳトランジスタＱＴ４およびＱＴ３
のゲート−ソース間電圧の差の電圧が印加される。

【０１８８】ノード２６の電位レベルが上昇した場合に
は、ＭＩＳトランジスタＱＴ４を介して流れる電流量が
上昇し、応じて高抵抗抵抗素子Ｚの電圧降下量が増大
し、ＭＩＳトランジスタＱＴ４のソース電位を上昇さ
せ、ＭＩＳトランジスタＱＴ４を流れる電流量を低減す
る。応じて、ＭＩＳトランジスタＱＴ２およびＱＴ１の
フィードバックループにより、このノード２６への供給
電流が低下され、ノード２６の電位レベルが低下する。
逆に、ノード２６の電位レベルが低下した場合には、Ｍ
ＩＳトランジスタＱＴ４の駆動電流が低下し、高抵抗抵
抗素子Ｚの電圧降下量が低下する。したがって、ＭＩＳ
トランジスタＱＴ４のゲート−ソース間電圧が増大し、
このＭＩＳトランジスタＱＴ２およびＱＴ１を流れる電
流が増加し、ノード２６の電位レベルを上昇させる。し
たがって、常に、このＭＩＳトランジスタＱＴ４および
ＱＴ３のゲート−ソース間電圧の差は一定であり、これ
らのＭＩＳトランジスタＱＴ４およびＱＴ３のゲート−
ソース間電圧の差と高抵抗抵抗素子Ｚの抵抗値により決
定される一定電流が、ＭＩＳトランジスタＱＴ２を介し
て流れる。

【０１８９】ＭＩＳトランジスタＱＴ５は、ＭＩＳトラ
ンジスタＱＴ２とカレントミラー回路を構成しており、
一定の大きさの電流を供給する。

【０１９０】基準電圧発生部は、ノード２７と接地ノー
ドの間に直列に接続される抵抗素子Ｒ１−Ｒ５と、抵抗
素子Ｒ２−Ｒ５と並列に接続されるスイッチングトラン
ジスタＳＷ１−ＳＷ４を含む。これらのスイッチングト
ランジスタＳＷ１−ＳＷ４を選択的に導通／非導通状態
に設定することにより、ノード２７と接地ノードの間に
接続される合成抵抗値が変化し、応じて基準電圧Ｖｒｅ
ｆの電圧レベルが調整される。

【０１９１】スイッチングトランジスタＳＷ１へは、一
致判定回路２１の出力信号が与えられ、スイッチングト
ランジスタＳＷ２のゲートへは、一致判定回路２３の出
力信号が与えられる。スイッチングトランジスタＳＷ３
へは、消去動作モード指示信号ＥＲＭが与えられ、スイ
ッチングトランジスタＳＷ４へは、書込モード指示信号
（プログラムモード指示信号）／ＰＲＧが与えられる。
これらのスイッチングトランジスタＳＷ１−ＳＷは、そ
れぞれ、ＮチャネルＭＩＳトランジスタで構成され、導
通時、対応の抵抗素子を短絡し、ノード２７と接地ノー
ドとの間に接続される合成抵抗の抵抗値を低下させる。

【０１９２】スイッチングトランジスタＳＷ１は、正常
動作時には導通状態に設定され、しきい値電圧上昇時に
は一致判定回路２１の出力信号に従って非導通状態に設
定される。スイッチングトランジスタＳＷ２は、正常メ
モリセル選択時において非導通状態に設定され、しきい
値電圧低下時に一致判定回路２３の出力信号にしたがっ
て導通状態に設定される。スイッチングトランジスタＳ
Ｗ３は、通常動作モード時においては、オフ状態に設定
され、消去動作モード時に、消去動作モード指示信号Ｅ
ＲＭに従って導通状態に設定される。スイッチングトラ
ンジスタＳＷ４は、通常動作モード時においては導通状
態に設定され、データの書込を行なうプログラム動作時
においては、プログラムモード指示信号／ＰＲＧに従っ
て非導通状態に設定される。

【０１９３】基準電流供給部は、基準電圧Ｖｒｅｆをゲ
ートに受けるＮチャネルＭＩＳトランジスタＱＴ６と、
電源ノードとＭＩＳトランジスタＱＴ６の間に接続さ
れ、かつそのゲートがドレインに接続されるＰチャネル
ＭＩＳトランジスタＱＴ７と、電源ノードと出力ノード
の間に接続されかつそのゲートがＭＩＳトランジスタＱ
Ｔ７のドレインノードに結合されるＰチャネルＭＩＳト
ランジスタＱＴ８を含む。

【０１９４】この基準電流供給部においては、ＭＩＳト
ランジスタＱＴ６は、基準電圧Ｖｒｅｆに従ってその駆
動電流量が設定される。このＭＩＳトランジスタＱＴ６
へは、ＭＩＳトランジスタＱＴ７から電流が供給され
る。ＭＩＳトランジスタＱＴ７およびＱＴ８はカレント
ミラー回路を構成しており、このＭＩＳトランジスタＱ
Ｔ７およびＱＴ６を流れる電流のミラー電流がＭＩＳト
ランジスタＱＴ８から基準電流Ｉｒｅｆとして出力され
る。したがって、基準電圧発生部において基準電圧Ｖｒ
ｅｆの電圧レベルを調整することにより、ＭＩＳトラン
ジスタＱＴ６およびＱＴ７を流れる電流量を調整するこ
とができ、応じて基準電流Ｉｒｅｆの電流量を調整する
ことができる。

【０１９５】具体的に、しきい値電圧上昇時において、
スイッチングトランジスタＳＷ１をオフ状態に設定する
ことにより、抵抗素子Ｒ２の抵抗成分が追加され、その
基準電圧Ｖｒｅｆの電圧レベルが上昇し、応じて基準電
流Ｉｒｅｆの電流量が増加する。しきい値電圧低下時に
おいては、スイッチングトランジスタＳＷ２をオン状態
に設定することにより、抵抗素子Ｒ３が短絡され、この
基準電圧Ｖｒｅｆの電圧レベルが低下し、応じて基準電
流Ｉｒｅｆの電流量が低減される。

【０１９６】図１３は、図１２に示す基準電流発生回路
２および制御回路５のデータリード時の動作を示すフロ
ーチャートである。このデータリードは、データの外部
読み出し動作であり、消去ベリファイ動作時のデータ読
出およびプログラムベリファイのためのデータ読出を含
まない。消去／書込ベリファイ動作時においては、後に
説明するようにベリファイ不良を所定回数生じたメモリ
セルに対してのみ基準電流の調整が実行される。以下、
図１３を参照して、図１２に示す制御回路５の制御動作
について説明する。

【０１９７】リード開始時において、生成されたメモリ
セルアドレスが、制御回路５の基準電流調整部２０およ
び２２へ与えられて、そこにプログラムされたアドレス
との比較が行なわれる（ステップＳ１０）。このメモリ
セルアドレスは、アドレスプログラム／比較器セット２
０ａ−２０ｎおよび２２ａ−２２ｎにおいてプログラム
されているアドレスと並列に比較され、一致判定回路２
１および２３により判定結果を示す信号が出力される。

【０１９８】これらの一致判定回路２１および２３にお
いて一致が示された場合には、基準電流発生回路２にお
いては、一致判定回路２１および２３の出力信号に従っ
て、スイッチングトランジスタＳＷ１およびＳＷ２の導
通／非導通状態が設定されて基準電流Ｉｒｅｆの電流レ
ベルが調整される（ステップＳ１１）。一方、ステップ
Ｓ１０において、この基準電流調整部２０および２２に
おいて、与えられたアドレスがプログラムされていない
場合には、一致判定回路２１および２３両者の出力信号
は不一致を示しており、基準電流Ｉｒｅｆの調整の設定
は変更されない。

【０１９９】このデータリード動作が、通常の外部への
データ読出動作の場合には、スイッチングトランジスタ
ＳＷ３はオフ状態、スイッチングトランジスタＳＷ４は
オン状態に設定される。

【０２００】これらのステップＳ１１およびＳ１２によ
る基準電流の設定完了後、メモリセルの選択およびデー
タの読出を行なう（ステップＳ１３）。このデータ読出
動作時においては、センスアンプ３によるサブセンス動
作（ステップＳ１３Ａ）およびセンスアンプ４によるメ
インセンス動作（ステップＳ１３Ｂ）が実行される。

【０２０１】次いで、このサブセンス結果とメインセン
ス結果の一致／不一致の判定が行なわれる（ステップＳ
１４）。サブセンス結果およびメインセンス結果が不一
致の場合には、まずこのセンスアンプ４によるメインセ
ンス結果の論理レベルの判定が行なわれる（ステップＳ
１５）。メインセンス結果が、高しきい値電圧状態を示
しているときには、メモリセルのしきい値電圧が特性劣
化により低下していることが示されており、この基準電
流をこのアドレスに対して低減する（ステップＳ１
６）。このステップＳ１６において、メモリセルアドレ
スが基準電流調整部２２において登録される。

【０２０２】一方、ステップＳ１５において、メインセ
ンス結果が、低しきい値電圧状態を示しているときに
は、メモリセルの特性劣化により、そのしきい値電圧の
上昇が生じている場合メモリセルの電流が流れにくくな
っているため、基準電流を増加する処理が行なわれる
（ステップＳ１７）。すなわち、このステップＳ１７に
おいてメモリセルのアドレスが、基準電流調整部２０に
おいてプログラムされる。

【０２０３】データ読出時において、登録アドレスにお
いてさらにマージン不良が検出された場合には、所定の
エラー処理を実行する処置が行われる。図１２において
は、一致検出回路２１および２３の出力信号に従って基
準電流量を調整しており、マージン不良を１度生じたメ
モリセルのアドレスの再登録は行われない構成を示す。

【０２０４】これに代えて、これらのステップＳ１６お
よびＳ１７において、アドレスプログラム（登録）時に
おいて、アドレスが既に登録されていてさらに基準電流
を調整する場合、以下の手順を採用することもできる。
すなわち、アドレス登録時において、アドレスと、マー
ジン不良検出回数とを記憶する。このマージン不良回数
が許容最大回数に到達していない場合には、その登録ア
ドレスのマージン不良検出回数を１増分して、この登録
アドレスのマージン不良検出回数に応じて、基準電流量
を調整する。従って基準電流がマージン不良回数が１増
分される毎に単位ステップだけ変更される。

【０２０５】上述の単位ステップづつ基準電流を変更す
る構成としては、登録アドレスの指定時において対応の
マージン不良検出回数情報を読出、その不良回数情報に
応じて、基準電流を調整する。従って、図１２に示す構
成において基準電圧発生部において、スイッチトランジ
スタＳＷ１およびＳＷ２の数が増加され、応じて対応の
抵抗素子の数が増加され、マージン不良検出回数に応じ
て、導通状態とされるスイッチトランジスタＳＷ１およ
びＳＷ２の数が増減される。

【０２０６】不良回数情報の読出のための構成として
は、各アドレスプログラム回路において、不良回数情報
を読出して、対応の比較回路の出力信号に従って不良回
数情報を選択して、選択された不良回数情報をデコード
して、スイッチトランジスタの導通を制御する信号を生
成する。

【０２０７】ステップＳ１４においてサブセンス結果お
よびメインセンス結果が一致している場合においてマー
ジンが十分にあると判定してその基準電流の状態は維持
される。

【０２０８】消去／書込動作時においては、後に詳細に
説明するように、しきい値電圧の目標値が、メモリセル
の特性劣化等にかかわらず、所定値に設定されて消去／
書込が実行される。ベリファイ動作時においてのみ、基
準電流の設定が、マージンの良／不良に応じて選択的に
実行される。このベリファイ動作時の不良メモリセルと
しては、所定回数消去または書込を繰返し実行しても、
マージンが十分に確保できないメモリセルが、不良メモ
リセルとして検出される。この不良メモリセルのアドレ
スを登録して（登録済の場合には、登録結果に従って）
基準電流を変化させてベリファイ動作を実行する。従っ
て、所定回数以下のベリファイ動作時においては、単に
メインセンス結果に従ってベリファイ動作が実行され
る。基準電流Ｉｒｅｆがマージンが小さくなる状態に設
定されており、正確にベリファイ動作を実行することが
できる。

【０２０９】図１４は、消去動作を示すフロー図であ
る。この消去動作においては、電荷蓄積領域（絶縁膜）
から電子が引き抜かれ、そのしきい値電圧が低くされ
る。以下、図１４を参照して、消去動作モード時の基準
電流調整動作について説明する。

【０２１０】消去動作モードが指定されると、消去プロ
グラムが起動される。まず消去動作に必要な条件が設定
される（ステップＳ２０）。この消去モード時において
は、メモリセルトランジスタのしきい値電圧が低く設定
されるため、センスアンプに対する基準電流Ｉｒｅｆを
減少させてベリファイするように、図１２に示す基準電
流発生回路においてスイッチングトランジスタＳＷ３を
オン状態に設定し、この基準電圧Ｖｒｅｆの電圧レベル
を低下させて応じて基準電流Ｉｒｅｆを減少させる。ま
た、この消去モード時において、基準電流調整部２０お
よび２２に格納されるアドレスに対する比較基準電流Ｉ
ｒｅｆの電流量変更は実行されない。すなわち、アドレ
ス比較による基準電流調整は、後に詳細に説明するラス
トベリファイシーケンスにおいてのみに実行され、通常
のベリファイ動作時においては実行されない。

【０２１１】具体的に、内部データの読出を行う消去ベ
リファイ動作時においては、スイッチングトランジスタ
ＳＷ３およびＳＷ４はともにオン状態に設定される。書
込ベリファイ時においては、これらのスイッチングトラ
ンジスタＳＷ３およびＳＷ４はオフ状態に設定される。
したがって、消去ベリファイ動作時においては、これら
のスイッチングトランジスタＳＷ３およびＳＷ４がとも
にオン状態となり、基準電圧Ｖｒｅｆの電圧レベルが低
下し、基準電流Ｉｒｅｆが低減される。一方、同様内部
データの読出を行う書込ベリファイ動作時においては、
スイッチングトランジスタＳＷ３およびＳＷ４はオフ状
態に設定され、基準電圧Ｖｒｅｆの電圧レベルは上昇さ
れて、応じて基準電流Ｉｒｅｆの電圧レベルは高くされ
る。

【０２１２】消去状態のメモリセルは、多くの電流を流
すため、残存電流Ｉｒｍｎは小さく、基準電流Ｉｒｅｆ
を小さくして、消去ベリファイ時のセンスマージンを小
さくしてベリファイ動作を行う。また、書込状態のメモ
リセルにおいてはほとんど電流が流れないため、残存電
流Ｉｒｍｎが大きくなり、基準電流Ｉｒｅｆを増加させ
て、センスマージンを小さくする。

【０２１３】センスマージンが小さい状態でベリファイ
動作を行うことにより、正確なベリファイ動作を実現す
る。通常動作時のデータリード時においてセンスマージ
ンを大きくすることができる。

【０２１４】この消去設定が行なわれると、次いで消去
シーケンスが実行される（ステップＳ２１）。この消去
シーケンスにおいては、消去対象のメモリセルの消去が
行なわれる。すなわち、メモリセルトランジスタのコン
トロールゲート電極に負電圧パルスが印加され、ドレイ
ン（ビット線）に正電圧パルスが印加される。このドレ
インに印加される正電圧により、ホットホールが生成さ
れて、コントロールゲートの電圧により加速されて絶縁
膜に注入され、蓄積電子がこのホットホールとの再結合
により消滅する。これにより、メモリセルトランジスタ
のしきい値電圧を低下させる。

【０２１５】この消去シーケンスが完了すると、次いで
消去が正常に行なわれたか否かの判定を行う消去ベリフ
ァイ動作が実行される（ステップＳ２２）。このベリフ
ァイ動作時においては、消去対象のワード線に消去ベリ
ファイ電圧が印加される。この消去ベリファイ動作時に
おいては、基準電流Ｉｒｅｆの電圧レベルが、消去設定
ステップＳ２０において低減されている。消去状態にお
いてしきい値電圧が低下し、その低しきい値電圧状態に
おいては、マージン不良を起こす可能性があるのはしき
い値電圧が高い方向にシフトする状態である。このしき
い値電圧上昇不良の場合、残存電流Ｉｒｍｎは正常メモ
リセルよりも増大する。この状態で、基準電流Ｉｒｅｆ
を低下させることにより、このしきい値電圧上昇に対す
るマージンを小さくして、確実に、しきい値電圧上昇不
良による消去不良を検出する。

【０２１６】このベリファイ動作時においては、メモリ
セルを選択し、メモリセルに電流を流し、このメモリセ
ルに所望の大きさの電流が流れているかを判定する（ス
テップＳ２３）。このベリファイステップＳ２３におい
て、メモリセルが正常に消去状態に設定されている場合
には、次のアドレスのメモリセルに対する消去を実行す
る（ステップＳ２４）。現アドレスが最終アドレスの場
合には、次アドレスは存在しないため、消去動作が完了
し、次ぎのアドレスが消去対象のアドレスの最終アドレ
スでない場合には、再びステップＳ２１へ戻り、ホット
ホール注入により消去動作を実行する。

【０２１７】一方、ステップＳ２３において、ベリファ
イ結果が不良（ＮＧ）であると判定されると、すなわち
メインセンス結果が、消去状態を示していない場合に
は、ベリファイ動作の所定回数が所定値に到達している
かの判定が行なわれる（ステップＳ２６）。このベリフ
ァイ回数が所定値に到達していない場合には、再びステ
ップＳ２１に戻り、同一メモリセルに対する消去が実行
される。

【０２１８】このステップＳ２６においてベリファイ動
作回数が所定値に到達したと判定されると、まず、最終
のベリファイ動作を行なうために、ラストベリファイ設
定が実行される（ステップＳ２７）。このラストベリフ
ァイ設定ステップＳ２７においては、基準電流Ｉｒｅｆ
の電圧低下を解除し、図１２に示すスイッチングトラン
ジスタＳＷ３を非導通状態に設定し、基準電流Ｉｒｅｆ
の電流量を増大させる。その状態で、ラストベリファイ
シーケンスＥＶＱが実行される。

【０２１９】図１５は、図１４に示すラストベリファイ
シーケンスの処理ステップを示すフロー図である。以
下、図１５を参照して、このラストベリファイシーケン
スＥＶＱの処理内容について説明する。

【０２２０】このラストベリファイシーケンスＥＶＱに
おいては、まずメモリセルアドレスが、図１２に示す基
準電流調整部２０において登録されているかの判定を行
なう。この消去動作は、しきい値電圧を低くする動作で
あり、この場合、マージン不良を生じるのは、しきい値
電圧の上昇を生じているメモリセル不良である。したが
って、しきい値電圧上昇に対応するための基準電流調整
部２０にアドレスが登録されているかを検出する（ステ
ップＳ３０）。

【０２２１】このステップＳ３０においてアドレスが登
録されており、マージンが小さいメモリセル（しきい値
電圧が十分小さくなりきれないメモリセル）であると認
識されると、次いで基準電流Ｉｒｅｆを調整して、基準
電流Ｉｒｅｆを増大させる（ステップＳ３４）。

【０２２２】このラストベリファイシーケンスＥＶＱに
おいては、図１２に示す基準電流発生回路において、ス
イッチングトランジスタＳＷ３はオフ状態であり、また
はスイッチングトランジスタＳＷ２がオフ状態、スイッ
チングトランジスタＳＷ４がオン状態である。この状態
において、アドレス登録時においてはスイッチングトラ
ンジスタＳＷ１をオフ状態に設定して、基準電流Ｉｒｅ
ｆを増大させる。この状態で、メモリセルのデータの読
出を再度実行する（ステップＳ３５）。

【０２２３】このステップＳ３５において、サブセンス
動作Ｓ３５Ａおよびメインセンス動作Ｓ３５Ｂが実行さ
れる。この後、サブセンス結果とメインセンス結果の一
致／不一致が検出される（Ｓ３６）。このステップＳ３
６において、依然、サブセンス結果とメインセンス結果
が不一致の場合には、マージン不良を解消することがで
きないとして、このメモリセルは不良セル（ＮＧ）と判
定され、必要なエラー処理が実行される。

【０２２４】一方、ステップＳ３０において、アドレス
が登録されていない場合には、このメモリセルは、マー
ジン不良をまだ生じていないメモリセルであると判定さ
れて、メモリセルデータの読出が実行される（ステップ
Ｓ３１）。このステップＳ３１においても、サブセンス
動作ステップＳ３１Ａおよびメインセンス動作ステップ
Ｓ３１Ｂが実行される。

【０２２５】次いで、サブセンス結果およびメインセン
ス結果の一致／不一致が判定される（ステップＳ３
２）。このステップＳ３２において、不一致であると判
定されると、この未登録のアドレスを、基準電流調整部
２０に登録する（ステップＳ３３）。このステップＳ３
３の完了後、再びステップＳ３０に戻る。

【０２２６】再びステップ３０においてアドレスを比較
した場合、このメモリセルのアドレスは、基準電流調整
部２０において登録されており、アドレス比較結果は、
一致を示しているため、基準電流調整が行なわれて、そ
の基準電流が増大されてマージンが大きくされる。

【０２２７】ステップＳ３２およびＳ３６においてサブ
センス結果およびメインセンス結果が一致していると判
定されると、次いで、メインセンス結果は、消去状態を
示しているかどうかの判定が行なわれる（ステップＳ３
７）。このメインセンス結果が、消去状態を示している
場合には、対応のメモリセルのしきい値電圧補償を行な
って消去状態が完了したと判定され、次のアドレスが指
定される（ステップＳ３８）。現アドレスが最終アドレ
スであるか否かの判定が行われ、すなわち、最終アドレ
スの消去ベリファイが完了しているかの判定が実行され
る（ステップＳ３９）、現アドレスが最終アドレスであ
ると判定され、次アドレスが最終アドレスを超えている
と判定されると、その消去が完了する。

【０２２８】一方、対象のメモリセルのベリファイ動作
がすべて完了していない場合には、図１４の処理ノード
Ｂに戻り、再び消去設定が行なわれる（ステップＳ２
０）。これは、ラストベリファイ動作時においては、ラ
ストベリファイ設定ステップ（Ｓ２７）において、基準
電流Ｉｒｅｆの電流レベルを高くしており、他のメモリ
セルに対する、基準電流量を再び元のマージンが厳しい
状態に設定し直す必要があるためである。

【０２２９】一方、ステップＳ３７において、メインセ
ンス結果が消去状態と異なる状態を示している場合に
は、この対応のメモリセルは消去不能であると判定され
て不良（ＮＧ）が示され、必要なエラー処理が実行され
る。

【０２３０】また、消去動作時において、メモリセルの
ベリファイ動作時に、所定回数ベリファイが行なわれベ
リファイ不良が生じたときに、その基準電流条件を変更
することにより、マージン不良のメモリセルを救済し
て、メモリセル特性劣化を補償することができる。

【０２３１】なお、上述の説明においては、メモリセル
においてホットエレクトロン注入による消去が行なわれ
ている。しかしながら、消去動作として、たとえばワー
ド線単位での一括消去動作が行なわれてもよい。

【０２３２】一括消去動作時においては、ベリファイ結
果に従って、未消去状態のメモリセルが検出されて、消
去パルスが印加され、過消去状態のメモリセルが存在す
る可能性がある。この過消去状態のメモリセルを復元す
るために、消去後の再書込（書き戻し）を行ない、その
しきい値電圧をすべて正の電圧レベルに設定する書き戻
し処理をメモリセル単位で行なう。消去ベリファイとし
ては、全ビットが消去状態にありかつ化消去状態ではな
いことをベリファイする動作が行われる。書き戻し時
は、過消去のメモリセルに対して書き戻しパルスをメモ
リセル単位で印加する。ワード線を非選択状態に維持し
た状態でビット線に電流が流れなくなるまで、その消去
対象のワード線へ書き戻しパルスを印加すればよい。消
去ベリファイ動作だけでよく、書き戻しは過消去メモリ
セルに対してメモリセル単位で実行されるため、特に書
き戻しベリファイを行うことは必要はない（過書き戻し
は生じないため)。

【０２３３】図１６は、書込動作モード時の動作を示す
フロー図である。以下、図１６を参照して、書込動作に
ついて説明する。

【０２３４】書込動作モードは、書込指示コマンドが与
えられると指定される。この書込モード時において、ま
ず、制御回路５において書込プログラムが起動される。
また、書込を行なうための書込設定が行なわれる（ステ
ップＳ４０）。この書込動作は、メモリセルのしきい値
電圧を高く設定する動作モードである。この場合、まず
マージンを厳しくするため、センスアンプに対するベリ
ファイ電流Ｉｒｅｆを増大させ、しきい値電圧低下不良
を検出しやすくする。すなわち、図１２に示す基準電流
発生回路２において、プログラムモード指示信号／ＰＲ
Ｇに従ってスイッチングトランジスタＳＷ４をオフ状態
として、基準電圧Ｖｒｅｆの電圧レベルを上昇させ、応
じて基準電流Ｉｒｅｆの電流レベルを上昇させる。ま
た、この書込設定時においては、制御回路において登録
されているアドレスの比較に伴って、ベリファイ動作
時、基準電流を調整する動作は停止される。

【０２３５】この書込設定ステップＳ４０が完了する
と、次いでメモリセルに対し、データの書込を行なうた
めに書込シーケンスが実行される（ステップＳ４１）。
この書込動作時においては、しきい値電圧を高くするメ
モリセルに対しコントロールゲート電極に正電圧パルス
を印加し、ドレインにゲート電圧の１／２程度の正電圧
パルスを印加し、ソースは接地電圧レベルに設定する。
この状態においては、ドレイン−ソース間電流にホット
エレクトロンが発生し、このホットエレクトロンをコン
トロールゲートに印加される正電圧に従って加速して絶
縁膜のデータ蓄積領域に注入する。書込対象以外のメモ
リセルのビット線は、フローティング状態に設定され、
チャネル電流は流されない。

【０２３６】次いで、この書込完了後、メモリセルに対
して、書込が正確に実行されたかの書込ベリファイ動作
が実行される（ステップＳ４２）。この書込ベリファイ
動作時においては、比較基準電流Ｉｒｅｆは、マージン
を厳しくするためその電流レベルは大きくされている。
このベリファイ結果において、メモリセルのしきい値電
圧が十分高く設定されており、ほとんどメモリセルに電
流が流れないことが示されている場合には、すなわちベ
リファイ正常の場合には、次のアドレスを設定する（ス
テップＳ４３，Ｓ４４）。次のアドレスが最終アドレス
を超えているかどうかの判定が行なわれる（ステップＳ
４５）。

【０２３７】次のアドレスが最終アドレスを超えていな
い場合には、再び書込シーケンスＳ４１が実行される。
ここで、ステップＳ４５において、次アドレス設定時、
その現在のアドレスが最終アドレスであるか否かの判定
が行われ、その判定結果に基づいて最終アドレスに対す
る書込が実行されたかの判定が行われる。したがって、
この図１６に示す書込シーケンスにおいては、ビット単
位で書込が実行される。

【０２３８】一方、ステップＳ４３においてベリファイ
不良（ＮＧ）が生じた場合、まずステップＳ４６におい
てこのベリファイ不良の回数がカウントされ、そのベリ
ファイ不良回数が最大値（ＭＡＸ）に到達したかの判定
が行なわれる。またベリファイ不良が所定回数に到達し
ていない場合には、再びステップＳ４１に戻り、このメ
モリセルに対する書込が実行される。

【０２３９】一方、このベリファイ不良が所定回数に到
達した場合には、ラストベリファイ設定ステップＳ４７
が実行される。このラストベリファイ設定ステップＳ４
７においては、メモリセルのマージンを大きくして、次
にベリファイ動作を実行する。すなわち、ステップＳ４
７においては、ステップＳ４０において設定された基準
電流Ｉｒｅｆの調整を完了する。すなわち、図１２にお
いて、プログラム指示信号／ＰＲＧをＨレベルに設定
し、スイッチングトランジスタＳＷ４をオン状態とし
て、基準電圧Ｖｒｅｆの電圧を低下させ、応じて基準電
流Ｉｒｅｆの電流レベルを低下させる。

【０２４０】このラストベリファイ設定ステップＳ４７
が完了すると、次いで、書込のラストベリファイシーケ
ンスＰＶＱの処理ノードＣ以降のステップが実行され
る。

【０２４１】図１７は、図１６に示す書込ラストベリフ
ァイシーケンスＰＶＱの動作内容を示すフロー図であ
る。以下、図１７を参照して、書込時のラストベリファ
イ動作について説明する。

【０２４２】図１７において、書込ラストベリファイシ
ーケンスＰＶＱにおいて、ラストベリファイ設定ステッ
プＳ４７が完了した後、まず、このメモリセルのアドレ
スが、基準電流調整部２０および２２に登録されている
か否かの判定が行われる（Ｓ５０）。アドレスがまだ登
録されていない場合には、このメモリセルのデータの読
出を行なう（ステップＳ５１）。このステップＳ５１に
おいては、サブセンス動作ステップＳ５１Ａおよびメイ
ンセンス動作ステップＳ５１Ｂが実行され、デュアルセ
ンスが実行される。

【０２４３】この書込ベリファイ時においては、書込ベ
リファイ電圧は、消去ベリファイ電圧よりも高い電圧レ
ベルである。このステップＳ５１においては、センスア
ンプに流入する基準電流Ｉｒｅｆの電流レベルは、先の
図１６に示す書込ベリファイステップＳ４２における基
準電流Ｉｒｅｆよりも大きくされており、マージンは大
きくされている。

【０２４４】次いで、このサブセンス結果およびメイン
センス結果の一致／不一致を判定する（ステップＳ５
２）。このサブセンス結果およびメインセンス結果が不
一致の場合には、メモリセルは、書込状態に設定されて
いるものの、マージン不良の状態であり、比較的大きな
電流がこのメモリセルに流れているため、センスアンプ
への流入電流（残存電流）Ｉｒｍｎが低下している。し
たがって、このメモリセルに対する比較基準電流Ｉｒｅ
ｆを小さくするために、図１２に示す基準電流調整部２
２にそのアドレスを登録する（ステップＳ５３）。次い
で、このステップＳ５３完了後、再びステップＳ５０へ
戻る。

【０２４５】このアドレス比較ステップＳ５０におい
て、メモリセルのアドレスは、既に、ステップＳ５３に
おいて基準電流調整部２２に登録されているため、アド
レス比較結果が一致を示すため、比較基準電流の調整が
実行され、比較基準電流レベルが低減される（ステップ
Ｓ５４）。

【０２４６】次いで、この比較基準電流を低減した状態
で、再びメモリセルのデータの書込ベリファイリードを
実行する（ステップＳ５５）。このステップＳ５５にお
いても、サブセンス動作ステップＳ５５Ａおよびメイン
センス動作ステップＳ５５Ｂの２つのセンス動作が行な
われる。

【０２４７】次いで、このサブセンス結果およびメイン
センス結果の論理一致／不一致の判定が行なわれる（ス
テップＳ５６）。このステップＳ５５においては、比較
基準電流が調整され、その電流レベルが低くされてお
り、残存電流は低減された状態すなわちしきい値電圧の
低下不良に対応する状態に設定されている。この状態で
サブセンス結果およびメインセンス結果が不一致の場合
には、マージン不良が解消することができないベリファ
イ不良（ＮＧ）と判定され、必要なエラー処理が実行さ
れる。

【０２４８】一方、ステップＳ５２およびステップＳ５
６においてサブセンス結果およびメインセンス結果が一
致すると、次いで、メインセンス結果が、書込状態を示
しているかの判定が行なわれる（ステップＳ５７）。ス
テップＳ５７においてメインセンス結果が書込状態を示
していない場合には、ベリファイ不良であり、このメモ
リセルは、書込不良メモリセル（ＮＧ）と判定されて必
要なエラー処理が実行される。

【０２４９】メインセンス結果が、書込状態を示してい
る場合には、このメモリセルはマージン不良が解消され
ているため、次のアドレスが指定される（ステップＳ５
８）。次いで、最終アドレスに対する処理が完了したか
の判定が行なわれる（ステップＳ５９）。最終アドレス
の処理が完了していない場合には、処理ノードＤへ移行
し、再び、図１６に示す書込設定ステップＳ４０が実行
される。すなわち、次のアドレスにおいて再び、そのア
ドレスの登録の有無にかかわらず、基準電流を増大させ
て、マージンを少なくして、ベリファイ動作を実行す
る。

【０２５０】したがって、この各メモリセルのベリファ
イ動作時において、ベリファイ不良が所定回数生じたメ
モリセルに対してのみ、その比較基準電流量を調整する
ことにより、正常メモリセルに対するマージン不良を生
じることなく、マージン不良のメモリセルに対しての
み、マージン不良を解消して正確なセンス動作を行なう
ことができる。

【０２５１】なお、基準電流調整部２０および２２にお
いてアドレスが登録された場合、メモリセルの特性劣化
が生じている場合、書換回数が増大するにつれて、メモ
リセルの特性劣化は同一方向に劣化する。したがって、
以降、特に、このアドレスを消去する必要はない。ま
た、この書込状態においてしきい値電圧低下不良が生じ
たメモリセルが消去状態に設定された場合においては、
消去状態に設定されたしきい値電圧低下不良のメモリセ
ルは、基準電流Ｉｒｅｆに対するマージンは十分大きく
なるため、正確なデータの読出を行なうことができる。
したがって、特に、メモリセルの記憶データの論理レベ
ルに応じて登録アドレスを抹消する必要はない。

【０２５２】以上のように、この発明の実施の形態１に
従えば、メモリセルデータの読出時（ベリファイ動作を
含む）において、マージン検出およびデータ読出のため
のセンス動作をそれぞれマージンが異なる状態で行なっ
ており、マージン不良のメモリセルを検出し、その検出
結果に従ってマージン不良が補償されるようにセンス電
流（基準電流）を調整しており、正確にマージン不良の
メモリセルに対してのみマージン補償を行なうことがで
きる。これにより、正常メモリセルのデータ読出に悪影
響を及ぼすことなく正確にしきい値電圧不良のメモリセ
ルデータを読出すことができ、マージン不良を救済する
ことができ、製品寿命を長くすることができる。

【０２５３】また、このマージン不良の補償時において
は、センスアンプに供給される基準電流量を調整してい
るだけであり、容易にセンスマージン不良を補償するこ
とができる。

【０２５４】また、デュアルセンス方式に従って互いに
センスマージンが異なる状態でセンス動作を起こってマ
ージン不良を検出しており、確実に、センスマージン不
良のメモリセルを検出することができる。

【０２５５】なお、上述の構成においては、メモリセル
へ電流を供給する読出電流供給回路からメモリセルへ流
れる電流の残存電流と基準電流とをセンスアンプでセン
スしている。しかしながら、このセンスアンプへは、メ
モリセルを介してビット線（仮想ソース線）を介して流
れる電流が与えられ、また基準電流もこの仮想ソース線
を介してメモリセルから流れる電流量に応じて調整され
るように構成されてもよい。

【０２５６】［実施の形態２］図１８は、この発明の実
施の形態２に従う不揮発性半導体記憶装置のマージン補
償の動作を示すフロー図である。図１８において、マー
ジン不良補償時においては、まずメモリセルのデータを
読出す（ベリファイ動作時を含む）。このステップＳ６
０においては、デュアルセンスが行なわれ、サブセンス
動作ステップＳ６０Ａおよびメインセンス動作Ｓ６０Ｂ
が行なわれる。サブセンス動作ステップＳ６０Ａおよび
メインセンス動作ステップＳ６０Ｂは、先の実施の形態
１におけるデュアルセンス動作と同じである。

【０２５７】次いで、このサブセンス結果およびメイン
センス結果に従ってマージン不良が生じているか否かの
判定が行なわれる（ステップＳ６１）。このステップＳ
６１においてマージン不良が生じておらず、正確にデー
タが読出されている場合（メインセンス結果とサブセン
ス結果の論理レベルが同じ場合）、マージン調整処理は
行なわれない。

【０２５８】但し、ステップＳ６１において、メインセ
ンス結果とサブセンス結果とが一致しかつメインセンス
結果が書換データと論理レベルと異なる場合には、書換
不良が生じており、マージン不良が解消しないとして、
必要なエラー処理が実行される。

【０２５９】一方、ステップＳ６１において、マージン
不良が存在すると判定された場合、すなわち、サブセン
ス結果とメインセンス結果が異なる場合、マージンを増
大するための処理が行なわれる（ステップＳ６２）。こ
のマージン増大処理ステップＳ６２においては、このマ
ージンを増大させる方向、すなわちしきい値電圧低下不
良が生じているのかしきい値電圧増大不良が生じている
のかが判定され、その判定結果に基づいて、そのしきい
値電圧不良を示すアドレスとともに、しきい値電圧不良
方向とともに登録する。この場合、しきい値電圧不良の
種類を示すフラグとともに、しきい値電圧不良アドレス
がプログラム回路に登録されてもよい。

【０２６０】このマージン増大処理ステップＳ６２にお
いて、サブセンス動作時においてマージン不良が生じな
いようにする処理が、このマージン増大処理時に実行さ
れる。すなわち、読出電圧（ベリファイ電圧を含む）の
電圧レベルの調整または、メモリセルドレイン電圧（ビ
ット線電圧）の調整などの処理が、その登録アドレスお
よび対応のしきい値電圧不良指示フラグに従って実行さ
れる。従って、マージン不良を解消する処理としては、
センスアンプに対する基準電流を調整する処理に限定さ
れない。しきい値電圧特性の変化によりしきい値電圧の
変化が生じた場合、そのしきい値電圧特性の変化を補償
する処理を行い、等価的にしきい値電圧特性が変化しな
い状態が実現されればよい。

【０２６１】図１９は、この発明の実施の形態２に従う
制御回路の要部の構成を概略的に示す図である。図１９
において、この制御回路５は、しきい値電圧不良のメモ
リセルのアドレスを登録するアドレス登録部３０と、セ
ンスアンプ３および４の出力信号に従ってマージン不良
が生じているか否かを判定し、その判定結果に従ってア
ドレス登録部３０にアドレスを、しきい値電圧（Ｖｔ
ｈ）異常のフラグとともに登録するアドレスマージン調
整制御部３２と、アドレス登録部３０からの登録アドレ
ス指定指示信号に従ってマージン決定パラメータＰＲＡ
を調節するマージンパラメータ調整部３４を含む。

【０２６２】このマージンパラメータ調整部３４が調整
するパラメータＰＲＡは、読出電圧、ビット線電圧等で
ある。このマージン調整パラメータＰＡＲＡとしては、
センスアンプが電圧センス方式のセンスアンプの構成の
場合、比較基準となる電圧レベルが調整されてもよい。
また、データ読出に時間的余裕がある場合には、このセ
ンス動作開始時間を長くするなどの処理が行なわれても
よい。したがって、このマージン不良を生じるしきい値
電圧異常を補償するようにこのパラメータＰＡＲＡを調
整する。

【０２６３】また、しきい値電圧以上フラグは、しきい
値電圧特性の変化によるしきい値電圧の変化方向を示し
ている。これにかえて、実施の形態１と同様、アドレス
登録部３０において、しきい値電圧上昇のメモリセルア
ドレスを記憶するアドレス登録部と、しきい値電圧低下
のメモリセルのアドレスを記憶するアドレス登録部とが
別々に設けられてもよい。

【０２６４】以上のように、この発明の実施の形態２に
従えば、データ読出時にセンスアンプにマージン不良が
生じる場合、このマージン不良を生じるメモリセルのア
ドレスを登録し、登録アドレスとしきい値電圧異常を指
示する情報とに従って、このセンスマージンを決定する
パラメータをセンスマージン低下を補償する方向に調整
しており、正確に、正常メモリセルのデータ読出に悪影
響を及ぼすことなくマージン不良のメモリセルデータ
を、マージン不良を補償して読出すことができる。

【０２６５】［他の適用例］センスアンプを複数個並列
に内部データバスに結合して、これらのセンスアンプの
センスマージンを異ならせてセンス動作を行なわせるこ
とにより、センスマージン不良を検出する構成の適用
は、この不揮発性半導体記憶装置に限定されることはな
い。一般に、内部でメモリセルから読出されたデータを
センスアンプでセンスして内部読出データを生成する半
導体記憶装置であれば、この多重センス方式を適用する
ことができる。センスアンプの出力データの論理レベル
の不一致検出により内部データのエラー検出を行うこと
ができ、また、３以上の複数のセンスアンプの出力信号
の論理レベルを多数決原理に従って決定することによ
り、正確なデータの読出を保証することができる。

【０２６６】また、データ読出時において、メモリセル
のアドレスに従ってメモリセルのデータ読出に対する設
定条件を変更する構成は、一般の半導体記憶装置におい
ても適用することができる。すなわち、たとえば、メモ
リセルの読出電圧が小さい場合において、そのメモリセ
ルが選択された場合には、実施の形態２の各種パラメー
タの適当なパラメータを調整してメモリセルに対する読
出条件設定を変更することにより、等価的にこのメモリ
セルからの読出データを大きい状態に設定して正確なメ
モリセルデータを読出すことができる。

【０２６７】また、不揮発性半導体記憶装置としては、
絶縁膜に電子を蓄積してデータを記憶する絶縁膜トラッ
プ型不揮発性半導体記憶装置を参照して各実施例を説明
している。しかしながら、不揮発性半導体記憶装置とし
ては、ポリシリコンなどの導電性のフローティングゲー
トに電荷を蓄積してデータを記憶する不揮発性半導体記
憶装置であってもよい。

【０２６８】また、実施の形態１と逆に、メモリセルの
書込状態および消去状態は、それぞれ、しきい値電圧が
低い状態およびしきい値電圧が高い状態に対応付けられ
てもよい。

【０２６９】

【発明の効果】以上のように、この発明に従えば、メモ
リセルのしきい値電圧特性変化によるセンスマージン不
良を検出し、そのマージン不良を補償するようにセンス
マージンを決定するパラメータを変更しており、正常メ
モリセルのデータ読出に悪影響を及ぼすことなくマージ
ン不良メモリセルのデータの読出を正確に行なうことが
できる。

【０２７０】また、複数のセンスアンプを共通にビット
線に結合し、これらのセンスアンプをマージンが異なる
ように動作制御することにより、正確に、マージン不良
のメモリセルを検出することができる。すなわち、メモ
リセルのしきい値電圧の変化および方向を検出して記憶
し、メモリセルのデータ読出時、このメモリセルを流れ
る電流に対する読出電流に対する基準電流を、検出／記
憶結果に従って変更することにより、読出電流と基準電
流のマージンが小さくなる場合においても、この基準電
流を変更することにより、この選択メモリセルデータの
マージン不良の検出およびマージン不良の補償を行なう
ことができる。

【０２７１】さらに、この基準電流を、メモリセルのし
きい値電圧特性の変化が読出電流に及ぼす影響を相殺す
るように変化させることにより、しきい値電圧変化を補
償して正確に読出回路に対する読出電流と基準電流のマ
ージンを補償してデータの読出を行なうことができる。

【０２７２】また、このしきい値電圧の変化に従って読
出電流が大きくなるときには基準電流の大きさを大きく
することにより、同様、同一方向に読出電流および基準
電流を変化させることができ、しきい値電圧の影響を受
けることなく正確に、メモリセルデータの読出を行なう
ことができる。

【０２７３】また、この検出回路の検出／記憶結果に従
ってメモリセルのしきい値電圧の変化に従って読出電流
が小さくなるときに基準電流の大きさも小さくすること
により、同一方向に読出電流および基準電流を変化させ
ることができ、しきい値電圧の変化の影響を受けること
なく正確に読出を行なうことができる。

【０２７４】また、マージン不良セル検出回路におい
て、しきい値電圧特性が変化するメモリセルのアドレス
を記憶し、格納アドレスと与えられたアドレスとの比較
に従って、基準電流の状態を変更することにより、正確
に、しきい値電圧特性不良のメモリセルに対してのみ、
基準電流を変更することができる。

【０２７５】また、このアドレス記憶回路を、しきい値
電圧特性不良のメモリセルを示すアドレスと対応のアド
レスのメモリセルのしきい値電圧の変化する方向を示す
情報とを格納することにより、正確に、しきい値電圧の
変化の方向に応じて基準電流量を調整することができ
る。

【０２７６】また、このアドレス記憶回路を、しきい値
電圧が増加するメモリセルのアドレスを格納する第１の
アドレス格納回路と、しきい値電圧が減少するメモリセ
ルのアドレスを格納する第２のアドレス格納回路とで構
成することにより、簡易な回路構成で、しきい値電圧の
変化方向を示す情報をアドレスとともに格納することが
できる。

【０２７７】また、選択メモリセルが接続するビット線
に複数のセンスアンプを並列に結合し、これらの複数の
センスアンプの動作を互いに異なる態様で制御すること
により、それぞれのセンスマージンを異ならせてセンス
動作を行なうことができ、メモリセルのマージン異常の
有無を容易にかつ正確に検出することができる。

【０２７８】また、このセンスアンプそれぞれが、選択
ビット線に流れるデータを基準データと比較しその比較
結果を示す信号を出力する構成においては、それぞれの
センスマージンを異ならせることができ、この基準デー
タおよびビット線のデータのマージン不良を容易に検出
することができる。

【０２７９】このセンスアンプが、ビット線から流れる
電流に対する読出電流と基準電流とを比較する場合、こ
の読出電流と基準電流とのマージン不良を容易に検出す
ることができる。

【０２８０】また、このセンスマージンを互いに異なる
ようにセンスアンプを活性化することにより、それらの
メモリセルの読出電流の異常／正常を容易に検出するこ
とができる。

【０２８１】また、複数のセンスアンプを異なる態様で
制御することにより、例えば、これらのセンスアンプの
出力データを多数決原理に従って読出すことにより、セ
ンスアンプの動作不良をなくして正確にデータの読出を
行なうことができる。また、異なる態様でセンスアンプ
の動作を制御することにより、メモリセルのデータに対
するバックアップセンスを行なって正確にデータを読出
すことができる。また、これらの活性化タイミングをた
とえば異ならせることにより、それぞれマージンが異な
る状態でセンス動作を行なうことができ、メモリセルデ
ータのマージン不良を容易に検出することができる。

【０２８２】また、これらの複数のセンスアンプの出力
信号に従ってアドレス指定されたメモリセルの記憶デー
タに対するマージン不良を検出することにより、各セン
スアンプを異なる態様で動作させてセンスマージンを異
ならせることにより、容易にこの選択メモリセルのマー
ジン不良を検出することができる。

【０２８３】また、この複数のセンスアンプのうちの所
定のセンスアンプの出力信号に従ってメモリセルデータ
の対応する内部読出データを生成することにより、最も
マージンの大きい安定にセンス動作を行なうセンスアン
プを用いて、内部読出データを生成することができ、信
頼性の高い内部読出データを生成することができる。

【０２８４】また、メモリセルからの読出されたデータ
を基準データと比較して該比較結果に従って内部読出デ
ータを生成する構成において、特定動作モード時この基
準データの設定条件をメモリセルのアドレスに従って選
択的に変更することにより、異常メモリセルに対する基
準データを変更して正確に、そのメモリセルのデータを
確実に読出すことができる。また、不良メモリセルに対
する基準データを変更しているだけであり、正常メモリ
セルのデータ読出に対しては、何ら悪影響を及ぼすこと
なく、その不良メモリセルデータの読出を行なうことが
できる。

【０２８５】また、このデータの設定条件変更を、ベリ
ファイ動作モード時において変更することにより、以降
の外部へのデータを読出す動作モード時においても、正
確に、外部へ異常メモリセルの基準データを変更して内
部読出データを生成して正確な外部読出データを生成す
ることができる。また、ベリファイ動作次において不良
メモリセルに対する基準データ条件を変更することによ
り、不良メモリセルを内部で救済することができ、製品
寿命を長くすることができ、また、製品歩留まりを改善
することができる。

【０２８６】また、このベリファイ動作モード時におい
ては、基準データである基準電流量を、このメモリセル
のしきい値電圧に基づいて電流量を変化させることによ
り、不揮発性メモリセルのデータ読出時不良メモリセル
の読出電流異常に対しても、正確に基準電流量を調整し
て内部読出データを生成することができる。

【０２８７】また、このベリファイ動作モードが電荷蓄
積領域に電荷を注入する動作モード時において、このし
きい値電圧に応じて基準データとなる電流量を調整する
ことにより、高しきい値電圧メモリセルのしきい値電圧
異常に対して基準電流を調整して、メモリセルデータを
読出すことができ、しきい値電圧以上のメモリセルを救
済することができ、製品寿命を長くすることができま
た、歩留まりを改善することができる。

【０２８８】また、このベリファイ動作モードが電荷蓄
積領域から電荷を引き抜く動作モード時において、この
しきい値電圧に応じて基準データとなる電流量を調整す
ることにより、高しきい値電圧メモリセルのしきい値電
圧異常に対して基準電流を調整して、正確にメモリセル
データを読出してベリファイ動作を実行することがで
き、不良メモリセルを救済することができ、製品歩留ま
りを改善することができまた、製品寿命を長くすること
ができる。

【０２８９】また、この基準データを制御するために、
異常メモリセルのアドレスを記憶し、その記憶アドレス
が指定されたか否かに従って基準データ量の条件変更を
行なうことにより、正確に、異常メモリセルに対しての
み基準データを変更することができ、正常メモリセルに
対するデータ読出に悪影響を及ぼすことなく異常メモリ
セルのデータの読出を行なうことができ、不良メモリセ
ルを救済することができる。

【０２９０】また、内部読出回路がメモリセルデータに
対応する電流と基準データに対する基準電流とを比較す
る場合、この基準電流の大きさを変更することにより、
容易に異常メモリセルにより基準データに対応する電流
量が変化する場合においてもこの基準電流によりその電
流変化を補償することにより、正確に、メモリセルデー
タを読出すことができる。

【図面の簡単な説明】

【図１】 この発明の実施の形態１に従う半導体記憶装
置の要部の構成を概略的に示す図である。

【図２】 図１に示す不揮発性半導体記憶装置のメモリ
セルデータ読出に関連する部分の構成を概略的に示す図
である。

【図３】 （Ａ）および（Ｂ）は、しきい値電圧異常時
の残存電流と基準電流との関係を模式的に示す図であ
る。

【図４】 この発明の実施の形態１に従う不揮発性半導
体記憶装置のデータ読出に関連する部分の構成をより具
体的に示す図である。

【図５】 図４に示すラッチ型センスアンプの構成の一
例を示す図である。

【図６】 図４に示す不揮発性半導体記憶装置のデータ
読出動作を示す信号波形図である。

【図７】 図４に示す不揮発性半導体記憶装置の内部ノ
ードの電位変化の変更例を拡大して示す図である。

【図８】 図４に示す内部ノードと電位とセンス動作の
タイミング関係を示す図である。

【図９】 この発明の実施の形態１におけるしきい値電
圧異常の処理内容を一覧にして示す図である。

【図１０】 この発明の実施の形態１における制御回路
５のアドレス登録に関連する部分の構成を機能的に示す
図である。

【図１１】 図１０に示す制御回路のアドレス登録動作
を示すフロー図である。

【図１２】 この発明の実施の形態１における基準電流
発生回路と基準電流調整部の構成を概略的に示す図であ
る。

【図１３】 この発明の実施の形態１における不揮発性
半導体記憶装置のデータ読出時の動作を示すフロー図で
ある。

【図１４】 この発明の実施の形態１における不揮発性
半導体記憶装置の消去動作を示すフロー図である。

【図１５】 図１４に示すラストベリファイシーケンス
の動作内容を示すフロー図である。

【図１６】 この発明の実施の形態１における書込モー
ド時の動作を示すフロー図である。

【図１７】 図１６に示すラストベリファイシーケンス
の動作内容を示すフロー図である。

【図１８】 この発明の実施の形態２におけるマージン
不良検出動作を示すフロー図である。

【図１９】 この発明の実施の形態２における制御回路
のマージン不良調整部の構成を概略的に示す図である。

【図２０】 従来の不揮発性半導体記憶装置のメモリセ
ルの断面構造を概略的に示す図である。

【図２１】 従来の不揮発性メモリセルの消去動作時の
印加電圧の一例を示す図である。

【図２２】 従来の不揮発性メモリセルのデータ読出時
の印加電圧を模式的に示す図である。

【図２３】 従来の絶縁膜電荷トラップ型メモリセルの
断面構造および書込（プログラム）および読出電流方向
を示す図である。

【図２４】 従来の不揮発性半導体記憶装置のデータ読
出部の構成を示す図である。

【図２５】 図２４に示すメモリセルアレイの構成を概
略的に示す図である。

【図２６】 図２４に示す基準電圧の調整電圧を示す図
である。

【図２７】 従来の不揮発性メモリセルのしきい値電圧
分布を模式的に示す図である。

【図２８】 従来の不揮発性半導体記憶装置の読出電圧
調整の問題点を説明するための図である。

【符号の説明】

１ 読出電流供給回路、２ 基準電流発生回路、３，４
センスアンプ、５制御回路、ＭＣ 不揮発性メモリセ
ル、ＶＲＤ 内部読出データバス、１０ プリチャージ
／イコライズ回路、１１ 転送回路、１２ プリチャー
ジ／イコライズ回路、Ｋ１−Ｋ１１ ＮチャネルＭＩＳ
トランジスタ、３ａ，４ａ 差動回路、３ｂ，４ｂ セ
ンス増幅回路、３ｃ，４ｃ 転送回路、３ｄ，４ｄ ラ
ッチ型センスアンプ、２０，２２ 基準電流調整部、２
０ａ−２０ｎ，２２ａ−２２ｎアドレスプログラム／比
較器セット、２１，２３ 一致判定回路、ＳＷ１−ＳＷ
４ スイッチングトランジスタ、Ｒ１−Ｒ５ 抵抗素
子、ＱＴ１−ＱＴ８ ＭＩＳトランジスタ、３０ アド
レス登録部、３２ マージン調整制御部、３４マージン
パラメータ調整部。

フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｇ１１Ｃ 17/00 ６２２Ｃ (72)発明者 加藤 宏 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5B025 AA01 AC04 AD02 AD06 AD09 AE08

Claims (19)

【特許請求の範囲】
1. 【請求項１】 データを不揮発的にそれぞれ記憶する複
   数の不揮発性メモリセルを備え、前記複数の不揮発性メ
   モリセルは、それぞれ、記憶データに従ってしきい値電
   圧が変化するメモリセルトランジスタを備え、 前記複数のメモリセルのしきい値電圧特性の変化を検出
   して記憶するための検出回路、および前記複数の不揮発
   性メモリセルの選択メモリセルの記憶データを読出すた
   めの読出回路を備え、前記読出回路は、前記選択メモリ
   セルを流れる電流に対応する読出電流と基準電流との比
   較に従って前記選択メモリセルの記憶データを読出し、
   さらに前記検出回路の検出結果に従って前記基準電流量
   を設定するための基準電流制御回路を備える、不揮発性
   半導体記憶装置。
2. 【請求項２】 前記基準電流制御回路は、前記検出回路
   の検出結果に従って、前記選択メモリセルのしきい値電
   圧特性の変化が前記読出電流に及ぼす影響を相殺するよ
   うに前記基準電流を変化させる、請求項１記載の不揮発
   性半導体記憶装置。
3. 【請求項３】 前記しきい値電圧特性の変化に従って対
   応のメモリセルトランジスタのしきい値電圧が変化し、 前記基準電流制御回路は、前記検出回路の検出結果に従
   って、前記選択メモリセルのしきい値電圧特性の変化に
   従って前記読出電流が大きくなるとき、前記基準電流の
   大きさを大きくする、請求項１記載の不揮発性半導体記
   憶装置。
4. 【請求項４】 前記しきい値電圧特性の変化に従って対
   応のメモリセルトランジスタのしきい値電圧が変化し、 前記基準電流制御回路は、前記検出回路の検出結果に従
   って、前記選択メモリセルのしきい値電圧の変化に従っ
   て前記読出電流が小さくなるとき、前記基準電流の大き
   さを小さくする、請求項１記載の不揮発性半導体記憶装
   置。
5. 【請求項５】 前記検出回路は、 しきい値電圧特性が変化するメモリセルのアドレスを格
   納するアドレス記憶回路と、 外部からのアドレスと前記アドレス記憶回路の格納アド
   レスとを比較し、該比較結果を示す信号を出力する比較
   回路とを備え、 前記基準電流制御回路は、前記比較結果に従って前記基
   準電流の状態を設定する、請求項１記載の不揮発性半導
   体記憶装置。
6. 【請求項６】 前記アドレス記憶回路は、メモリセル位
   置を示すアドレスと、対応のアドレスのメモリセルのし
   きい値電圧特性の変化に従ってしきい値電圧が変化する
   方向を示す情報とを記憶する、請求項５記載の不揮発性
   半導体記憶装置。
7. 【請求項７】 前記アドレス記憶回路は、 しきい値電圧特性の変化に従ってしきい値電圧が増加す
   るメモリセルのアドレスを格納する第１のアドレス格納
   回路と、 しきい値電圧特性の変化に従ってしきい値電圧が減少す
   るメモリセルのアドレスを格納する第２のアドレス格納
   回路とを含む、請求項５記載の不揮発性半導体記憶装
   置。
8. 【請求項８】 行列状に配列される複数のメモリセル、 各メモリセル列に対応して配置され、各々に対応のメモ
   リセルが接続される複数のビット線、 前記複数のメモリセルのうちのアドレス指定されたメモ
   リセルが結合されるビット線に共通に電気的に結合さ
   れ、活性化時、前記ビット線に現われた前記アドレス指
   定されたメモリセルのデータを増幅する複数のセンスア
   ンプ、および前記複数のセンスアンプの動作を互いに異
   なる態様で制御するセンス制御回路を備える、半導体記
   憶装置。
9. 【請求項９】 各前記センスアンプは、前記アドレス指
   定されたメモリセルが接続するビット線に現われるデー
   タを基準データ線上の基準データと比較し、該比較結果
   を示す信号を出力する、請求項８記載の半導体記憶装
   置。
10. 【請求項１０】 前記基準データ線は、基準電流を前記
    基準データとして伝達し、 各前記センスアンプは、前記アドレス指定されたメモリ
    セルが接続するビット線を流れる電流に対応する読出電
    流と前記基準電流とを比較し、該比較結果を示す信号を
    出力する、請求項８記載の半導体記憶装置。
11. 【請求項１１】 前記センス制御回路は、 各前記センスアンプの前記アドレス指定されたメモリセ
    ルのデータに対するセンスマージンが互いに異なるよう
    に、前記複数のセンスアンプを活性化する、請求項８記
    載の半導体記憶装置。
12. 【請求項１２】 前記複数のセンスアンプの出力信号に
    従って、前記アドレス指定されたメモリセルの記憶デー
    タに対するセンスマージン不良を検出する検出回路をさ
    らに備える、請求項９記載の半導体記憶装置。
13. 【請求項１３】 前記複数のセンスアンプのうちの所定
    のセンスアンプの出力信号に従って、前記アドレス指定
    されたメモリセルの記憶データに対応する内部読出デー
    タを生成する内部読出回路をさらに備える、請求項９記
    載の半導体記憶装置。
14. 【請求項１４】 複数のメモリセル、 条件が変更可能な基準データを生成して出力する基準回
    路、 前記複数のメモリセルの選択メモリセルから読出された
    データを前記基準データと比較し、該比較結果に基づい
    て前記アドレス指定されたメモリセルのデータを読出す
    る内部読出回路、および特定動作モードにおいて、前記
    基準回路の出力する基準データの設定条件を前記選択メ
    モリセルのアドレスに従って選択的に変更する基準デー
    タ制御回路を備える、半導体記憶装置。
15. 【請求項１５】 前記複数のメモリセルの各々は、電荷
    を蓄積する電荷蓄積領域を有し、前記電荷蓄積領域によ
    り蓄積される電荷量に従ってしきい値電圧が変化するメ
    モリトランジスタを備え、 前記基準データ制御回路は、前記選択メモリセルの電荷
    蓄積領域に記憶データに対応する電荷が蓄積されたかを
    検出するベリファイ動作モード時において前記基準デー
    タの設定条件を変更する、請求項１４記載の半導体記憶
    装置。
16. 【請求項１６】 前記ベリファイ動作モードは、前記電
    荷蓄積領域から電荷が引抜かれた第１の状態に前記アド
    レス指定されたメモリセルが設定されたかを検出する動
    作モードであり、かつ前記基準データは電流であり、 前記基準データ制御回路は、前記第１の状態のメモリセ
    ルのしきい値電圧に基づいて前記基準データとしての電
    流量を変化させる、請求項１５記載の半導体記憶装置。
17. 【請求項１７】 前記ベリファイ動作モードは、前記電
    荷蓄積領域に電荷を注入された第１の状態に前記アドレ
    ス指定されたメモリセルが設定されたかを検出する動作
    モードであり、 前記基準データは電流であり、 前記基準データ制御回路は、前記第１の状態のメモリセ
    ルのしきい値電圧に基づいて前記基準データとしての電
    流の量を変化させる、請求項１５記載の半導体記憶装
    置。
18. 【請求項１８】 アドレスを記憶するアドレス記憶回
    路、および前記アドレス指定されたメモリセルのデータ
    の読出モード時、前記アドレス記憶回路に格納されたア
    ドレスが指定されたかを判定する判定回路をさらに備
    え、 前記基準データ制御回路は、前記判定回路が、記憶アド
    レスがアドレス指定された判定すると、前記基準データ
    の設定条件を変更する、請求項１４記載の半導体記憶装
    置。
19. 【請求項１９】 前記内部読出回路は、前記アドレス指
    定されたメモリセルのデータに対応する電流と前記基準
    データに対応する基準電流とを比較する回路を含み、 前記基準データ制御回路は、前記基準電流の大きさを変
    更する、請求項１８記載の半導体記憶装置。