JP2004326974A - 半導体集積回路装置及びicカード - Google Patents
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Abstract
【課題】チップ面積の増大を抑制しつつ、書き込みスピードを高速化することが可能な不揮発性半導体記憶装置を備えた半導体集積回路装置を提供する。
【解決手段】グローバルビット線(GBL)と、第1、第2セクションビット線(SBL〔A〕、SBL〔b〕)と、GBLをSBL〔A〕に接続する第1セクション選択トランジスタ(SST〔A〕)と、GBLをSBL〔B〕に接続する第2セクション選択トランジスタ(SST〔B〕)と、SST〔A〕及びSST〔B〕のいずれかを選択するセクション選択回路(111)と、GBLの電位を受けるとともに、GBLに電位を与えるデータラッチ回路(DL)とを具備する。データラッチ回路(DL)は、SBL〔A〕及びSBL〔B〕からの読み出しデータを増幅するデータ増幅回路(SLC)と、SBL〔A〕への書き込みデータ及び読み出しデータを保持する第1データ保持回路(LC〔A〕)と、SBL〔B〕への書き込みデータ及び読み出しデータを保持する第2データ保持回路(LC〔B〕)とを備える。
【選択図】 図1
【解決手段】グローバルビット線(GBL)と、第1、第2セクションビット線(SBL〔A〕、SBL〔b〕)と、GBLをSBL〔A〕に接続する第1セクション選択トランジスタ(SST〔A〕)と、GBLをSBL〔B〕に接続する第2セクション選択トランジスタ(SST〔B〕)と、SST〔A〕及びSST〔B〕のいずれかを選択するセクション選択回路(111)と、GBLの電位を受けるとともに、GBLに電位を与えるデータラッチ回路(DL)とを具備する。データラッチ回路(DL)は、SBL〔A〕及びSBL〔B〕からの読み出しデータを増幅するデータ増幅回路(SLC)と、SBL〔A〕への書き込みデータ及び読み出しデータを保持する第1データ保持回路(LC〔A〕)と、SBL〔B〕への書き込みデータ及び読み出しデータを保持する第2データ保持回路(LC〔B〕)とを備える。
【選択図】 図1
Description
【0001】
【発明の属する技術分野】
この発明は半導体集積回路装置に係わり、特にデータの書き換えが可能な不揮発性半導体記憶装置に関する。
【0002】
【従来の技術】
近時、データの書き換えが可能な不揮発性半導体記憶装置は、携帯電子機器の記録メディアとして、急速に普及しつつある。
【0003】
このような不揮発性半導体記憶装置において、高速な書き込みスピードに対する要求が、例えば、デジタルスチルカメラ等のマーケットにおいて大きくなってきている。これは記録メディアに記憶させる写真等のメディア容量が、近時急速に大きくなっているためである。
【0004】
この要求に応えるため、不揮発性半導体記憶装置においては、書き込みページ長を長くし、同時に書き込むメモリセルの個数を増やすことで書き込みスピードを高速化するようにしている。例えば、NAND型不揮発性半導体記憶装置のページ長は、通常512バイトである。このページ長を、例えば、4倍の2kバイトに拡大する。これにより、ページ長512バイトの装置に比較し、書き込みスピードを、約4倍速くすることができる。
【0005】
この種のNAND型不揮発性半導体記憶装置の典型的な例を図31に示す。
【0006】
図31に示すように、メモリセルアレイ及び512バイト分のデータラッチ回路をひとつの塊とし、この塊を、1つのチップ中に4セット配置する。記憶容量を変更しない場合には、一つのメモリセルアレイに含まれるメモリセルの個数は1/4にすることができる。しかし、512バイト(=4kビット)のデータラッチ回路がチップ全体に占める面積の割合は大きい。このようなデータラッチ回路を、4セット配置(2kバイト(=16kビット))したり、さらに書き込みスピードを高速化するために8セット配置(4kバイト(=32kビット))したりすると、チップ面積が増大する。
【0007】
そこで、データラッチ回路の増加を抑えつつ、書き込みスピードを高速化できる書き込み方法が、非特許文献1に記載されている。
【0008】
典型的なNAND型不揮発性半導体記憶装置では、1つのビット線に、約1000個のNAND束(NAND string)が接続されている。書き込み時には、約1000個のNAND束のうち、書き込みが行われるセルトランジスタを含んだ1個のNAND束が選択される。この理由は、データラッチ回路から、常に0Vをセルトランジスタのチャンネルに供給し続け、セルトランジスタの、例えば、浮遊ゲートに、十分に電荷(例えば、電子)を供給するためである。しかし、セルトランジスタの微細化とともに浮遊ゲートに注入される電荷の量が減ってきた。そこで、非特許文献1に記載されているように、ビット線中に蓄えた電荷を、セルトランジスタの浮遊ゲートに注入するNAND型不揮発性半導体記憶装置が提案されるに至っている。
【0009】
非特許文献1では、データラッチ回路(Page Buffer)をチップのセンターに配置し、データラッチ回路の上下にメモリセルアレイを配置する。データの書き込みは、上側(Upper bank)メモリセルアレイのビット線及び下側(Lower bank)メモリセルアレイのビット線それぞれに蓄えた電荷を使用し、上側メモリセルアレイと下側メモリセルアレイとで同時に行う。これにより、データラッチ回路の増加を抑えつつ、書き込みスピードが高速化される。
【0010】
【非特許文献1】
Ken Takeuchi et al. 「A Dual Page Programming Scheme for High−Speed Multi−Gb−Scale NAND Flash Memories」 2000 Symposium on VLSI Circuits Digest of Technical Papers pp.156 − pp.157
【0011】
【発明が解決しようとする課題】
記録メディアに記憶させるメディア容量が近時急速に大きくなってきており、不揮発性半導体記憶装置における書き込みスピード高速化の要求が高まってきている。しかしながら、書き込みスピードを高速化するために、“書き込みページ長を長くし、同時に書き込むメモリセルの個数を増やす”という典型的な方法では、データラッチ回路が増加し、チップ面積が大きくなる、という事情がある。
【0012】
対して、非特許文献1に記載された書き込み方法では、データラッチ回路の増加を抑えることができる。しかしながら、チップ面積を大きくする要因は、データラッチ回路だけに限られるものではない。
【0013】
この発明は、上記事情に鑑み為されたもので、その目的は、チップ面積の増大を抑制しつつ、書き込みスピードを高速化することが可能な不揮発性半導体記憶装置を備えた半導体集積回路装置、及びこの半導体集積回路装置を内蔵したICカードを提供することにある。
【0014】
【課題を解決するための手段】
上記目的を達成するために、この発明の第1態様に係る半導体集積回路装置はグローバルビット線と、第1セクションビット線と、前記グローバルビット線を前記第1セクションビット線に接続する第1セクション選択トランジスタと、
前記第1セクションビット線に接続された、データ書き換えが可能な第1メモリセルと、第2セクションビット線と、前記グローバルビット線を前記第2セクションビット線に接続する第2セクション選択トランジスタと、前記第2セクションビット線に接続された、データ書き換えが可能な第2メモリセルと、前記第1セクション選択トランジスタ及び前記第2セクション選択トランジスタのいずれかを選択するセクション選択回路と、前記グローバルビット線の電位を受けるとともに、前記グローバルビット線に電位を与えるデータラッチ回路とを具備する。そして、前記データラッチ回路は、前記第1メモリセルから読み出された第1読み出しデータ及び前記第2メモリセルから読み出された第2読み出しデータを増幅するデータ増幅回路と、前記第1メモリセルに書き込む第1書き込みデータ及び前記第1読み出しデータを保持する第1データ保持回路と、前記第2メモリセルに書き込む第2書き込みデータ及び前記第2読み出しデータを保持する第2データ保持回路とを含むことを特徴としている。
【0015】
上記目的を達成するために、この発明の第2態様に係るICカードは、上記第1態様に係る半導体集積回路装置を内蔵することを特徴としている。
【0016】
【発明の実施の形態】
以下、この発明の実施形態を、図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【0017】
(第1実施形態)
この発明の第1実施形態に係る不揮発性半導体記憶装置は、ビット線を、グローバルビット線とセクションビット線とに分離し、セクションビット線に蓄えられる電荷を、データ書き込みに使用する。これにより、データを、同じグローバルビット線に接続された複数のセクションに同時に書き込むことが可能となり、かつデータラッチ回路を複数のセクションで共有することが可能となる。このため、データラッチ回路の回路規模の増大を抑制しつつ、書き込みスピードの高速化が達成される。
【0018】
図1はこの発明の第1実施形態に係る不揮発性半導体記憶装置の一構成例を示すブロック図、図2はメモリセルアレイの一等価回路例を示す等価回路図である。なお、第1実施形態では、8個のセクション〔A〕〜セクション〔H〕中の、任意のメモリセルに、データを同時に書き込む場合を例として説明するが、データを同時に書き込むセクション数は8個に限られるものではなく、セクション分割数は任意である。
【0019】
図1及び図2に示すように、例えば、P型半導体基板100内には、セルN型ウェル領域101が形成され、セルN型ウェル領域101内には、セルP型ウェル領域102が形成されている。メモリセルアレイ103は、セルP型ウェル領域102内に形成される。本例のメモリセルアレイ103は、8個のセクション〔A〕〜セクション〔H〕に分かれる。セクション〔A〕〜セクション〔H〕は、ビット線が延びる方向(本明細書ではカラム方向と定義する)に沿って並ぶ。メモリセルアレイ103の上方には、m本のグローバルビット線GBL1〜GBLmが配置される。GBL1〜GBLmは、カラム方向と交差し、ワード線が延びる方向(本明細書ではロウ方向と定義する)に沿って並ぶ。セクション〔A〕〜セクション〔H〕内にはそれぞれ、m本のセクションビット線SBL1〜SBLmが配置される。SBL1〜SBLmは、ロウ方向に沿って並ぶ。SBL1〜SBLmにはそれぞれ、データ書き換えが可能なメモリセルが複数個接続される。メモリセルの一例は、NAND型メモリセルである。NAND型メモリセルは、図2に示すように、ドレイン側ブロック選択トランジスタSTDと、ソース側ブロック選択トランジスタSTSと、STDとSTSとの間に接続された少なくとも1つのセルトランジスタCTとを含む。本明細書では、STD、CT、STSを含むトランジスタユニットを、NAND束と呼ぶ。図3、図4A及び図4Bに、NAND束の一構造例を示す。
【0020】
図3は第1実施形態に係る装置のメモリセルアレイ103の一平面パターン例を示す平面図、図4Aは図3中の4A−4A線に沿う断面図、図4Bは図3中の4B−4B線に沿う断面図である。
【0021】
図3、図4A及び図4Bに示すように、例えば、P型シリコンからなるP型半導体基板100内にはセルN型ウェル101が形成され、セルN型ウェル101内にはセルP型ウェル102が形成されている。セルP型ウェル102の表面には、例えば、シリコン酸化膜からなるトンネル絶縁膜104が形成されている。トンネル絶縁膜104上には浮遊ゲートFGが形成され、浮遊ゲートFG上には層間膜105として、例えば、シリコン酸化膜−シリコン窒化膜−シリコン酸化膜の三層構造絶縁膜が形成されている。層間膜105上には、制御ゲートCGが形成されている。制御ゲートCGはワード線WLである。セルトランジスタCTは、例えば、トンネル絶縁膜104、浮遊ゲートFG、層間膜105、及び制御ゲートCGからなるスタックゲート構造を持つしきい値可変型トランジスタから構成される。セルトランジスタCTは、例えば、スタックゲート構造を持つしきい値可変型トランジスタから構成されるが、セルトランジスタの構造としては、これに限られるものではない。
【0022】
セルトランジスタCTのソース/ドレイン拡散層106は、隣り合うセルトランジスタCTで共有されることで直列に接続される。直列に接続されたセルトランジスタCTは、ドレイン側ブロック選択トランジスタSTDとソース側ブロック選択トランジスタSTSとによって挟まれる。
【0023】
STSのソース/ドレイン拡散層106の一方は、セルトランジスタCTのソース/ドレイン拡散層106と共有される。STSのソース/ドレイン拡散層106の他方(106S)は、隣り合うNAND束中のSTSのソース/ドレイン拡散層106(106S)と共有される。ソース/ドレイン拡散層106Sはセルソース線SLに、例えば、導電性プラグ107を介して接続される。本例のSLは、第1層金属層により形成される。SLは、ロウ方向に延び、例えば、セルウェル領域101、102以外の領域に配置されたセルソース線バイアス回路108に接続される。
【0024】
STDのソース/ドレイン拡散層106の一方は、セルトランジスタCTのソース/ドレイン拡散層106と共有される。ソース/ドレイン拡散層106Dは、セクションビット線SBLに、例えば、導電性プラグ109を介して接続される。SBLは、例えば、第1層金属層の上層にある第2層金属層により形成される。SBLは、カラム方向に延び、セクション〔A〕〜セクション〔H〕内それぞれに配置された、1列分のNAND束それぞれにドレイン側ブロック選択トランジスタSTDを介して接続される。
【0025】
本例では、STSとSTDとの間に挟まれるセルトランジスタCTの直列接続数を8個としているが、直列接続数は8個に限られるものではない。8個以上でも良く、また、8個未満でも良い。もちろん、STSとSTDとの間に1個のセルトランジスタCTを挟んだ、所謂3トランジスタ型メモリセルとすることも可能であるし、STSとSTDとの間に、複数のセルトランジスタCTを並列接続することも可能である。
【0026】
セクションビット線SBL1〜SBLmのうち、セクション〔A〕内に配置されたSBL1〔A〕〜SBLm〔A〕は、セクション選択トランジスタSST1〔A〕〜SSTm〔A〕を介してGBL1〜GBLmに接続される。同様に、セクション〔B〕内に配置されたSBL1〔B〕〜SBLm〔B〕は、SST1〔B〕〜SSTm〔B〕を介してGBL1〜GBLmに接続され、…、セクション〔H〕内に配置されたSBL1〔H〕〜SBLm〔H〕は、SST1〔H〕〜SSTm〔H〕を介してGBL1〜GBLmに接続される。
【0027】
SST1〔A〕〜SSTm〔A〕は、セクション〔A〕が選択されたとき、GBL1〜GBLmをSBL1〔A〕〜SBLm〔A〕に接続する。同様に、SST1〔B〕〜SSTm〔B〕は、セクション〔B〕が選択されたとき、GBL1〜GBLmをSBL1〔B〕〜SBLm〔B〕に接続し、…、SST1〔H〕〜SSTm〔H〕は、セクション〔H〕が選択されたとき、GBL1〜GBLmをSBL1〔H〕〜SBLm〔H〕に接続する。本例のSST1〔A〕〜SSTm〔A〕及びSST1〔B〕〜SSTm〔B〕は、セクション〔A〕とセクション〔B〕との間に配置され、GBL1〜GBLmとのコンタクトを共有する。同様に、SST1〔C〕〜SSTm〔C〕及びSST1〔D〕〜SSTm〔D〕は、セクション〔C〕とセクション〔D〕との間に配置され、GBL1〜GBLmとのコンタクトを共有し、…、SST1〔G〕〜SSTm〔G〕及びSST1〔H〕〜SSTm〔H〕は、セクション〔G〕とセクション〔H〕との間に配置され、GBL1〜GBLmとのコンタクトを共有する。これらセクション選択トランジスタSSTは、セルトランジスタCTと同様に、セルP型ウェル領域102上に形成される。これらSSTのゲート絶縁膜には、例えば、セルトランジスタCTのトンネル絶縁膜104と同じ膜が用いられ、SSTのゲート絶縁膜の厚さは、セルトランジスタCTのトンネル絶縁膜104の厚さと同じとされる。
【0028】
セクションどうしの境界部分では、ドレイン側ブロック選択トランジスタSTDのソース/ドレイン拡散層106Dは、セクション選択トランジスタSST〔A〕のソース/ドレイン拡散層106の一方と共有される。SST〔A〕のソース/ドレイン拡散層106の他方(106DD)は、隣り合うセクション中のセクション選択トランジスタSST〔B〕のソース/ドレイン拡散層106(106DD)と共有される。ソース/ドレイン拡散層106DDは、グローバルビット線GBLに、例えば、導電性プラグ110を介して接続される。GBLは、例えば、第2層金属層の上層にある第3層金属層により形成される。GBLは、カラム方向に延び、セクション〔A〕〜セクション〔H〕内それぞれに配置された、1列分のセクションビット線SBLそれぞれにセクション選択トランジスタSSTを介して接続される。セクション〔A〕〜セクション〔H〕は、セクション選択回路111により選択される。
【0029】
セクション選択回路111は、例えば、セルウェル領域101、102以外の領域に配置され、例えば、メモリセルアレイの“ロウ”を選択するロウデコーダR.DEC.内に配置される。本例のセクション選択回路111は、セクション選択回路111〔A/B〕、111〔C/D〕、111〔E/F〕、及び111〔G/H〕の4個に分かれる。セクション選択回路111〔A/B〕は、セクション〔A〕を選択する信号を、セクション選択線SS〔A〕を介してSST1〔A〕〜SSTm〔A〕のゲートに与えるとともに、セクション〔B〕を選択する信号を、セクション選択線SS〔B〕を介してSST1〔B〕〜SSTm〔B〕のゲートに与える。以下同様に、セクション選択回路111〔C/D〕は、セクション〔C〕を選択する信号を、セクション選択線SS〔C〕を介してSST1〔C〕〜SSTm〔C〕のゲートに与えるとともに、セクション〔D〕を選択する信号を、セクション選択線SS〔D〕を介してSST1〔D〕〜SSTm〔D〕のゲートに与え、…、セクション選択回路111〔G/H〕は、セクション〔G〕を選択する信号を、セクション選択線SS〔G〕を介してSST1〔G〕〜SSTm〔G〕のゲートに与えるとともに、セクション〔H〕を選択する信号を、セクション選択線SS〔H〕を介してSST1〔H〕〜SSTm〔H〕のゲートに与える。本例では、セクション選択回路111〔A/B〕は、セクション〔A〕に対応するR.DEC.〔A〕とセクション〔B〕に対応するR.DEC.〔B〕との間に配置される。以下同様に、セクション選択回路111〔C/D〕は、R.DEC.〔C〕とR.DEC.〔D〕との間に配置され、…、セクション選択回路111〔G/H〕は、R.DEC.〔G〕とR.DEC.〔H〕との間に配置される。
【0030】
図5Aはセクション選択回路の一回路例を示す回路図である。図5Aでは、セクション選択回路111〔A/B〕を示すが、他のセクション選択回路111〔C/D〕〜111〔G/H〕についても同様の回路である。また、NAND束をひとつの四角いボックスで表記する。このボックス内の等価回路は、図5Bに示す通りである。
【0031】
図5Aに示すように、セクション〔A〕とセクション〔B〕との間には、ドレイン端子を共有し、このドレイン端子にGBLを共通に接続したセクション選択トランジスタSST〔A〕及びSST〔B〕が接続される。SST〔A〕及びSST〔B〕のゲート電極は、セクション選択回路111〔A/B〕から延びる2本のセクション選択線SS〔A〕及びSS〔B〕に接続される。セクション選択回路111内には、消去動作時に、セクション選択線SS〔A〕及びSS〔B〕を電気的にフローティング状態にする高電圧系Nチャネル型トランジスタ112〔A〕及び112〔B〕が配置されている。高耐圧系トランジスタ112〔A〕及び112〔B〕のゲート電極には、信号ERASE−OFFが供給される。信号ERASE−OFFは、書き込み動作時及び読み出し動作時に“HIGH”レベルとされ、高耐圧系トランジスタ112〔A〕及び112〔B〕を導通させ、消去動作時に“LOW”レベル、例えば0Vとされ、高耐圧系トランジスタ112〔A〕及び112〔B〕を非導通とする。信号ERASE−OFFの電位は、例えば、昇圧回路から供給され、その“HIGH”レベルの電位の一例は、電源電圧VCCよりもNチャネル型トランジスタのしきい値分高い電位である。
【0032】
高耐圧系トランジスタ112〔A〕及び112〔B〕の電流通路の一端は、セクション選択線SS〔A〕及びSS〔B〕に接続され、他端はバッファ用インバータ回路113〔A〕及び113〔B〕を介して、グローバルセクション選択信号線GS〔A〕及びGS〔B〕に接続される。本例の信号線GS〔A〕の電位は、セクション〔A〕が選択されたときに“LOW”レベルとなり、インバータ回路113〔A〕、高耐圧系トランジスタ112〔A〕を介してSST〔A〕を導通させる。信号線GS〔B〕の電位はセクション〔B〕が選択されたときに“LOW”レベルとなり、インバータ回路113〔B〕、高耐圧トランジスタ112〔B〕を介してSST〔B〕を導通させる。
【0033】
グローバルビット線GBL1〜GBLmは、データラッチ回路DL1〜DLmに接続される。データラッチ回路DL1〜DLmは、例えば、セルウェル領域101、102以外の領域に配置される。
【0034】
図6はデータラッチ回路の一回路例を示す回路図である。図6には、データラッチ回路DL1〜DLmのうちの一個が示されている。
【0035】
図6に示すように、データラッチ回路DLには、高耐圧系Nチャネル型トランジスタ114、センス回路SLC、及びセクション〔A〕〜セクション〔H〕それぞれに対応するデータラッチLC〔A〕〜データラッチLC〔H〕が配置されている。
【0036】
グローバルビット線GBLは、高耐圧系トランジスタ114の電流通路の一端に接続される。高耐圧系トランジスタ114の電流通路の他端は、VCC系Nチャネル型トランジスタ115の電流通路の一端に接続される。高耐圧系トランジスタ115はセルウェル領域101、102以外の領域に配置され、例えば、P型半導体基板100内に配置される。トランジスタ115は、高耐圧系トランジスタ114を間に挟んでメモリセルアレイ103に相対して配置される。
【0037】
高耐圧系トランジスタ114のゲート電極の電位は、読み出し動作時及び書き込み動作時に、高耐圧系トランジスタ114を導通させるために高レベルとなり、消去動作時に、高耐圧系トランジスタ114を非導通にするために、例えば、0Vに制御される。高耐圧系トランジスタ114は、消去動作時に、セルP型ウェル領域102及びセルN型ウェル領域101を介してグローバルビット線GBLに対して供給される、例えば、20V程度の高電圧がデータラッチ回路DLの内部に伝達されないようにするための、所謂分離トランジスタである。このため、高耐圧系トランジスタ114のサイズは、例えば、データラッチ回路DL内の他のトランジスタ、例えば、VCC系トランジスタのサイズよりも大きい。高耐圧系トランジスタ114の大きさの一例、例えば、高耐圧系トランジスタ114のチャネル長の一例は、VCC系トランジスタのチャネル長の6倍以上である。
【0038】
トランジスタ115のゲート電極には、読み出し動作時、グローバルビット線GBLの充電電圧を制御するために、電源電圧VCCと0Vとの間の所定の電圧が供給され、書き込み動作時には電源電圧VCCが所定の期間供給される。
【0039】
トランジスタ115の電流通路の他端は、Vcc系Nチャネル型トランジスタ116〔A〕〜116〔H〕を介して書き込みデータラッチLC〔A〕〜LC〔H〕に接続される。LC〔A〕〜LC〔H〕はクロックドインバータCLK11とCLK12とにより構成される。LC〔A〕〜LC〔H〕には、書き込みデータの入力動作時に、例えば、チップ外部から入力される書き込みデータが、I/Oデータバス(I/O Bus)とNチャネル型トランジスタ117〔A〕〜117〔H〕を介して入力される。LC〔A〕〜LC〔H〕は入力された書き込みデータを保持する。
【0040】
さらに、トランジスタ115の電流通路の他端は、Vcc系Nチャネル型トランジスタ118を介して読み出しセンス回路SLCに接続される。SLCは、クロックドインバータCLK21とCLK22とにより構成される。SLCは、読み出し動作時、書き込み動作時におけるベリファイ読み出し動作時、及び消去動作時におけるベリファイ読み出し動作時に、グローバルビット線GBLの電位をセンスし、センスした読み出しデータを保持する。保持したデータは、トランジスタ118、116〔A〕〜116〔H〕、LC〔A〕〜LC〔H〕内のクロックドインバータCLK11、トランジスタ117〔A〕〜117〔H〕を介してI/O Busに伝達され、メモリチップ外部に出力される。
【0041】
さらに、トランジスタ115の電流通路の他端は、VCC系Nチャネル型トランジスタ119、VCC系Pチャネル型トランジスタ120を介して、例えば、電位VCCが供給される端子121に接続される。
【0042】
次に、第1実施形態に係る不揮発性半導体記憶装置の一動作例について、説明する。
【0043】
〔読み出し動作〕
読み出し動作時には、Pチャネル型トランジスタ120が導通状態となり、Nチャネル型トランジスタ119、115、114を介してグローバルビット線GBLを所定の電圧にプリチャージする。また、セクション選択回路111によりセクション〔A〕〜セクション〔H〕のいずれかを選択し、選択したセクション内のセクションビット線SBLをプリチャージする。その後、選択したセクション内で、ロウデコーダにより選択されたメモリセルがオンするかオフするかにより、SBL、GBLの電位が変化する。具体的な一例は、トランジスタ115のゲート電位が、例えば、1.6Vに制御されており、GBL、SBLが、例えば、1Vに充電されるとする。その後、メモリセルがオンし、所定の電流(例えば、100mV)の電流を流したとすると、GBL、SBLの電位が、例えば、0.9Vに低下する。トランジスタ115とトランジスタ119とのノード122の電位は、GBL/SBLプリチャージ動作後には、トランジスタ119のゲート電位(例えば、VCC)よりも、トランジスタ119のしきい値分低い値である(例えば、2.4V)。GBLの電位が0.9Vに低下すると、ノード122の電位は、GBLの電位と同電位の0.9Vまで低下する。また、メモリセルがオフし、所定の電流を流さない場合、GBL、SBLの電位は1Vのプリチャージ電位を保持する。そのため、トランジスタ115はオフ状態を保持し、ノード122の電位も2.4Vを保持したままとなる。
【0044】
センス回路SLC内のクロックドインバータCLK22は、トランジスタ118が導通することにより、GBLの電位の状態をセンスし、その後クロックドインバータCLK21が導通することにより、読み出しデータをSLC内に“1”または“0”データとして保持する。この後、データラッチLC〔A〕〜LC〔H〕のうち、選択したセクションに対応するデータラッチに、トランジスタ116〔A〕〜116〔H〕のいずれかを介して転送する。
【0045】
〔書き込み動作〕
NAND型不揮発性半導体記憶装置の書き込み方式は、よく知られているようにトンネル絶縁膜を介してチャネル中の電子を、浮遊ゲートFGに注入することにより行われる。
【0046】
本例では、“0”データを書き込む場合、例えば、0Vを、グローバルビット線GBLからセクションビット線SBLに転送し、さらに、転送された0Vを、SBLから選択されたセルトランジスタCTのチャンネルまで転送する。例えば、選択されたNAND束内のブロック選択トランジスタSTD、STSのゲートにはVCCの電圧を印加し、選択されたNAND束内の非選択セルトランジスタCTの制御ゲートCGには10V程度の電圧を印加し、選択されたNAND束内の選択セルトランジスタCTの制御ゲートCGには20V程度の電圧を印加して選択セルトランジスタCTのチャネルに0Vを転送する。これにより、選択セルトランジスタCTの浮遊ゲートFGに電子が注入され、“0”データが書き込まれる。
【0047】
また、“1”データを書き込む場合には、例えば、VCCを、グローバルビット線GBLからセクションビット線SBLに転送する。選択されたNAND束内のブロック選択トランジスタSTD、STSのゲートにはVCCの電圧を印加されている。このため、ブロック選択トランジスタSTDのゲートとSTDのソース(セクションビット線SBL)との電位差がしきい値Vth未満、もしくは以下となり、ブロック選択トランジスタSTDが非導通となる。この結果、選択されたNAND束内のセルトランジスタCTのチャネルが電気的にフローティング状態となり、選択されたNAND束内のチャネルの電位が、このNAND束内の制御ゲートCGの電位と容量結合することによって上昇する。チャネルの電位が上昇する結果、選択セルトランジスタCTのチャネルと制御ゲートCGとの電位差は“0”データ書き込み時に比較して緩和され、選択セルトランジスタCTの浮遊ゲートFGには電子が注入されない。よって、選択セルトラジスタのデータは、消去状態である“1”データが保持される。
【0048】
書き込み動作時には、まず、書き込みデータが、例えば、チップ外部からI/Oバス線、トランジスタ117を経由してデータラッチLCに記憶される。8セクション中の8ページにデータを同時に書く場合には、書き込みデータ入力を8回行う。それぞれの入力動作でトランジスタ117〔A〕〜117〔H〕を順次導通させ、対応するデータラッチLC〔A〕〜LC〔H〕に書き込みデータを記憶させる。“0”データ書き込み時には、ノード123が“HIGH”レベルに、ノード124が“LOW”レベルにセットされる。書き込み動作が始まると、トランジスタ116〔A〕〜116〔H〕の1個、115、及び114が導通状態となり、ノード124に保持される書き込みデータが、GBL、SBLを介して選択セルトランジスタのチャネルまで転送される。
【0049】
このような書き込みデータを、トランジスタ116〔A〕〜116〔H〕を順次パルス状に導通させることにより、グローバルビット線GBLにパルス状に転送させる。それぞれのパルスが出力される間に、セクション選択トランジスタSST〔A〕〜SST〔H〕を導通させ、書き込みデータをグローバルビット線GBLからセクションビット線SBL〔A〕〜SBL〔H〕に転送させる。
【0050】
書き込み終了後は、セルトランジスタのしきい値が所定の値まで上昇したかをチェックするためベリファイ読み出しが行われる。
【0051】
ベリファイ読み出し動作時には、トランジスタ116〔A〕〜116〔H〕が非導通となり、トランジスタ118が導通し、センス回路SLCにより、上記読み出し動作と同じ動作が行われる。この結果、選択セルトランジスタのしきい値が所定の電圧まで上昇しておらず、SBL、GBLに電流が流れる場合、ノード125に“LOW”レベルが記憶される。次に、このベリファイ結果をもとに、次の追加書き込み動作を行うかどうかの判定動作がチップ内で自動的に行われる。このとき、クロックドインバータCLK21は非導通状態、クロックドインバータCLK22が導通状態となる。ここで、例えば、セクション〔A〕に対するベリファイ読み出しが行われている、とする。この場合には、トランジスタ127〔A〕〜127〔H〕のうち、トランジスタ127〔A〕が導通している。しかし、ノード125が“LOW”レベルのため、トランジスタ126〔A〕〜〔H〕は導通せず、データラッチLC〔A〕のノード123は、容量Cに記憶された電荷により前の電位を保持する。即ち、“HIGH”レベルのままとなり、ノード124が“LOW”レベルとなる。その後、クロックドインバータCLK11が導通状態となり、ノード124の“LOW”レベルがデータラッチLC〔A〕に記憶される。この状態で、追加書き込みが行われる。なお、追加書き込みでは、ワード線WLの電位を前回の書き込みより、所定の電位だけ高くする、所謂ステップアップ書き込みを用いることが可能である。
【0052】
また、選択セルトランジスタのしきい値が所定の電圧まで上昇しており、選択セルトランジスタに電流が流れない場合、ノード125に“HIGH”レベルが記憶される。次に、上記ベリファイ読み出し動作と同様に、CLK21が非導通状態、CLK22が導通状態となる。このとき、ノード125が“HIGH”レベルとなる。例えば、セクション〔A〕に対するベリファイ読み出しが行われている場合には、トランジスタ127〔A〕、126〔A〕〜126〔H〕が導通し、データラッチLC〔A〕のノード123は“LOW”レベルに反転し、ノード124は“HIGH”レベルに反転する。その後、クロックドインバータCLK11が導通状態となり、ノード124の“HIGH”レベルがデータラッチLC〔A〕に記憶される。この状態で、追加書き込み動作が行われても、GBL、SBLにはVCCが供給されるので、書き込みが行われない。
【0053】
セクションビット線SBLに書き込みデータを転送する一動作例を、図7に示す。ここでは説明を簡略化するため、2セクション中の2ページにデータを同時に書き込む場合を説明する。一動作例では、カラムn番地のセクション〔A〕中のNAND束の、任意のワード線により選択されるセルトランジスタCTに“0”データを書き込み、また、同じカラムn番地のセクション〔B〕中のNAND束の、任意のワード線により選択されるセルトランジスタCTに“1”データを書き込む。
【0054】
図7に示すように、グローバルビット線GBLを“LOW”レベル(例えば、0V)、セクション選択線SS〔A〕、SS〔B〕を“HIGH”レベル(例えば、VCC)とし、全てのセクションビット線SBL〔A〕、SBL〔B〕をディスチャージし、例えば、0Vに初期化する(SBLディスチャージ期間)。
【0055】
次に、SS〔A〕を“HIGH”レベル、SS〔B〕を“LOW”レベルとする。これと同時、もしくはその前後に、SBL〔A〕に書き込む書き込みデータを、データラッチLC〔A〕からGBLに転送する。これにより、SBL〔A〕には“0”データを書き込むための書き込み電位、例えば、0Vが設定される(SBL〔A〕データ設定期間)。
【0056】
次に、SS〔A〕を“LOW”レベル、SS〔B〕を“HIGH”レベルとし、SBL〔A〕をGBLから分離するとともに、SBL〔B〕をGBLに接続する。これと同時、もしくはその後、SBL〔B〕に書き込む書き込みデータを、データラッチLC〔B〕からGBLに転送する。これにより、SBL〔B〕には“1”データを書き込むための書き込み電位、例えば、VCC−VthVが設定される(SBL〔B〕データ設定期間)。この間、セクション〔A〕においては、NAND束の、任意のワード線により選択されるセルトランジスタCTに“0”データが書き込まれる。
【0057】
書き込み動作後のベリファイ読み出し動作では、書き込みが成功したか否かの判定がセンス回路SLCにより為される。
【0058】
書き込み動作が行われたページが順次選択され、毎回、センス回路SLCにラッチされたベリファイ結果にもとづき、書き込みデータが記憶されているデータラッチLC〔A〕、LC〔B〕のデータが見直される。書き込みが充分である場合(書き込み成功)、そのページに対応するデータラッチLCに記憶された書き込みデータが“1”データに変更される。反対に、書き込みが不十分である場合には、最初の書き込みデータが対応するデータラッチ回路LCに保存され、次回も最初の書き込みデータに従った書き込みが行われる。
【0059】
〔消去動作〕
消去動作時には、セルP型ウェル領域102を、例えば、20Vとし、選択したブロックの全てのワード線WLを0Vとする。これにより、セルトランジスタCTの浮遊ゲートFGから電子が放出されてしきい値が負となり、“1”データ状態になる。ここで、非選択ブロックのワード線WL、グローバルビット線GBL、セクション選択線SSは電気的にフローティング状態とされる。これにより、非選択ブロックのワード線WL、グローバルビット線GBL、セクション選択線SSは、消去動作時には、セルP型ウェル102との容量結合により20V近くとなる。上述したように、本例のグローバルビット線GBLは高耐圧系トランジスタ114を非導通とすることによって、また、セクション選択線SSは高耐圧系トランジスタ112を非導通とすることによって、電気的にフローティング状態とされる。
【0060】
第1実施形態に係る不揮発性半導体記憶装置によれば、ビット線を、グローバルビット線GBLとセクションビット線SBLとに分離し、セクションビット線SBLに蓄えられる電荷を、データ書き込みに使用する。これにより、データを、同じグローバルビット線に接続された複数のセクションに同時に書き込むことが可能となる。さらに、データラッチ回路DLは複数のセクション毎に分割せず、複数のセクションで共有できる。このため、データラッチ回路DLの規模を小さくすることができる。これにより、データラッチ回路DLの回路規模の増大を抑制しつつ、書き込みスピードの高速化を達成することが可能となる。
【0061】
例えば、第1実施形態に係る不揮発性半導体記憶装置のデータラッチ回路DLでは、書き込みデータをラッチするデータラッチLCは複数のセクション毎に設けられるが、センス回路SLC、高耐圧系トランジスタ114は、複数のセクションで共有できる。さらに、例えば、第1実施形態に係る不揮発性半導体記憶装置のメモリセルアレイの数は1つで済む。
【0062】
図31に示す不揮発性半導体記憶装置に対するデータラッチ回路DLの削減数、回路DL内のセンス回路SLCの削減数、回路DL内の高耐圧系トランジスタの削減数、及びメモリセルアレイの削減数の具体的一例は、次の通りである。
【0063】
・ページ長512バイト×8(4kバイト=(32kビット))の場合
〔図31に示す不揮発性半導体記憶装置〕
データラッチ回路DLの数:8個
センス回路の数 :512バイト×8個
高耐圧系トランジスタの数:512バイト×8個
メモリセルアレイの数 :8個
〔第1実施形態に係る不揮発性半導体記憶装置(セクションの数8)〕
データラッチ回路DLの数:1個
センス回路の数 :512バイト×1個
高耐圧系トランジスタの数:512バイト×1個
メモリセルアレイの数 :1個
以上のように、データラッチ回路DLの数、センス回路の数、高耐圧系トランジスタの数、及びメモリセルアレイの数がそれぞれ削減される。
【0064】
また、非特許文献1に対するデータラッチ回路DLの削減数、回路DL内のセンス回路SLCの削減数、回路DL内の高耐圧系トランジスタの削減数、及びメモリセルアレイの削減数の具体的一例は、次の通りである。
【0065】
・ページ長512バイト×8(4kバイト=(32kビット))の場合
〔非特許文献1に示す不揮発性半導体記憶装置〕
データラッチ回路DLの数:4個
センス回路の数 :512バイト×4個
(ただし、センス回路を上側バンクと下側バンクとで共有した場合)
高耐圧系トランジスタの数:512バイト×8個
メモリセルアレイの数 :8個
〔第1実施形態に係る不揮発性半導体記憶装置(セクションの数8)〕
データラッチ回路DLの数:1個
センス回路の数 :512バイト×1個
高耐圧系トランジスタの数:512バイト×1個
メモリセルアレイの数 :1個
いずれにせよ、第1実施形態に係る不揮発性半導体記憶装置によれば、データラッチ回路DLの数、センス回路の数、高耐圧系トランジスタの数、及びメモリセルアレイの数がそれぞれ削減される。
【0066】
また、非特許文献1のように、データラッチ回路を上側バンクと下側バンクとの間に配置する構成では、消去動作時に、データラッチ回路とビット線とを分離する高耐圧系トランジスタを、データラッチ回路と上側バンクとの間、及びデータラッチ回路と下側バンクとの間に配置する必要がある。高耐圧系トランジスタはサイズが大きい。これは、高電圧が印加されてもパンチスルーが生じないようにするためであり、例えば、そのチャネル長は、VCC系トランジスタのチャネル長に比較して、例えば、6倍ある。このような、サイズが大きい高耐圧系トランジスタの削減が困難である事情がある。
【0067】
対して、第1実施形態に係る不揮発性半導体記憶装置によれば、高耐圧系トランジスタを複数のセクションで共有できるので、高耐圧系トランジスタの削減が可能である。
【0068】
また、高電圧系トランジスタは、セルN型ウェルの外の、例えば、P型半導体基板内に形成する必要がある。セルN型ウェルは、セルP型ウェルをP型半導体基板から分離する領域であるために、広く、かつ深い。このため、横方向拡散が大きくなりやすく、チップ平面にデッドスペースを増加させやすい。
【0069】
対して、第1実施形態に係る不揮発性半導体記憶装置によれば、メモリセルアレイを1個にすることが可能である。メモリセルアレイを1個にした場合には、メモリセルアレイを、データラッチ回路の上側及び下側に1個ずつ配置する構成に比較して、セルN型ウェルの横方向拡散によって生ずるようなデッドスペースを、削減することも可能である。
【0070】
次に、第1実施形態に係る不揮発性半導体記憶装置に施された一つの工夫について、第1実施形態の変形例として説明する。この工夫は、メモリセルアレイの面積増加を抑制する一つの手法に関する。
【0071】
第1実施形態では、セクション選択回路111を共有するセクションどうし、例えば、セクション〔A〕とセクション〔B〕とでは、セクション選択トランジスタSST〔A〕のソース/ドレイン拡散層106DDを、SST〔B〕のソース/ドレイン拡散層106DDと共有し、共有した拡散層106DDにGBLをコンタクトさせる。これにより、GBLのコンタクト数を削減でき、セクション間の距離を詰めることができ、メモリセルアレイの面積増加を抑制することができる。
【0072】
さらに、第1実施形態では、セクション選択回路111を共有しないセクションどうし、例えば、セクション〔B〕とセクション〔C〕との間でも、一つの工夫が施されている。それは、セクション〔B〕とセクション〔C〕との境界で、ソース線SLを共有することである。
【0073】
図8Aに、セクション〔B〕とセクション〔C〕との分離の状態の一例を、図8Bに、セクション〔B〕とセクション〔C〕との分離の状態の他例を示す。
【0074】
図8Aに示すように、一例では、セクション〔B〕とセクション〔C〕との分離は、素子分離領域ISO.を用いて分離する。この場合の構造の一例を、図9A、図9Bに示す。
【0075】
図9Aは平面図、図9Bは図9A中の9B−9B線に沿う断面図である。
【0076】
図9A及び図9Bに示すように、セクション〔B〕とセクション〔C〕とを素子分離領域ISO.を用いて分離する場合には、例えば、ドレイン側ブロック選択トランジスタSTD〔B〕のソース/ドレイン拡散層106DとSTD〔C〕のソース/ドレイン拡散層106Dとの間に、絶縁物からなる素子分離領域ISO.が形成されることになる。
【0077】
図8Bに示す他例では、セクション〔B〕とセクション〔C〕とでソース線SLを共有する。この場合の構造の一例を、図10A、図10Bに示す。
【0078】
図10Aは平面図、図10Bは図10A中の10B−10B線に沿う断面図である。
【0079】
図10A及び図10Bに示すように、セクション〔B〕とセクション〔C〕とでソース線SLを共有する場合には、例えば、ソース側ブロック選択トランジスタSTS〔B〕のソース/ドレイン拡散層106SとSTS〔C〕のソース/ドレイン拡散層106Sとを共有できる。このため、ソース/ドレイン拡散層106S間には素子分離領域が不要となり、図8A、図9A及び図9Bに示す一例と比較して、セクション〔B〕とセクション〔C〕との間の距離を詰めることができる。
【0080】
このように、セクション選択回路111を共有しないセクション間の距離を詰め、メモリセルアレイの面積増加を抑制したい、あるいはメモリセルアレイの集積密度を向上させたい場合には、図8B、図10A及び図10Bに示す他例を採用すると良い。
【0081】
もちろん、上記一例、及び他例のどちらを採用するのかは任意であり、適宜選択すれば良い。例えば、上記一例では末端のNAND束がSTDで終端するのに対し、上記他例では末端のNAND束がSTSで終端する。このため、例えば、1個のセクションで、1カラム当たりのNAND束の数が変わることになる。例えば、NAND束が偶数個になるか奇数個になるかである。例えば、このような集積回路の設計に関わる相違点があるために、上記一例、及び他例のどちらを採用するかは、状況に鑑み、適宜選択されれば良い。
【0082】
なお、図8、図9、図10に示す変形例は、後述する他の実施形態においても適用可能である。
【0083】
(第2実施形態)
図11はこの発明の第2実施形態に係る不揮発性半導体記憶装置の一構成例を示すブロック図である。
【0084】
図11に示すように、第2実施形態に係る不揮発性半導体記憶装置が、第1実施形態と異なるところは、セクション間、例えば、セクション〔A〕とセクション〔B〕との間に、4個のセクション選択トランジスタSST〔A1〕、SST〔A2〕、SST〔B1〕、SST〔B2〕が配置されていることにある。そして、1本のGBLが、セクション〔A〕の、例えば、奇数番地SBL1〔A1〕、SBL3〔A1〕、…に、SST1〔A1〕、SST3〔A1〕、…を介して接続され、偶数番地SBL2〔A2〕、SBL4〔A2〕、…に、SST2〔A2〕、SST4〔A2〕を介して接続される。また、同じGBLが、セクション〔B〕の、例えば、奇数番地SBL1〔B1〕、SBL3〔B1〕、…に、SST1〔B1〕、SST3〔B1〕、…を介して接続され、偶数番地SBL2〔B2〕、SBL4〔B2〕、…に、SST2〔B2〕、SST4〔B2〕を介して接続される。
【0085】
セクション選択回路111は、第1実施形態と同様に、セクション選択回路111〔A/B〕、111〔C/D〕、111〔E/F〕、及び111〔G/H〕の4個に分かれる。ただし、本例のセクション選択回路111〔A/B〕は、セクション〔A〕の奇数番地SBLを選択する信号を、セクション選択線SS〔A1〕を介してSST1〔A1〕、SST3〔A1〕、…のゲートに与え、偶数番地SBLを選択する信号を、セクション選択線SS〔A2〕を介してSST2〔A2〕、SST4〔A2〕、…のゲートに与える。また、セクション〔B〕の奇数番地SBLを選択する信号を、セクション選択線SS〔B1〕を介してSST1〔B1〕、SST3〔B1〕、…のゲートに与え、偶数番地SBLを選択する信号を、セクション選択線SS〔B2〕を介してSST2〔B2〕、SST4〔B2〕、…のゲートに与える。セクション選択回路111〔C/D〕、111〔E/F〕、111〔G/H〕も同様である。
【0086】
図12は第2実施形態に係る装置のメモリセルアレイの一平面パターン例を示す平面図、図13Aは図12中の13A−13A線に沿う断面図、図13Bは図12中の13B−13B線に沿う断面図、図13Cは図12中の13C−13C線、図13Dは図12中の13D−13D線に沿う断面図、図13Eは図12中の13E−13E線に沿う断面図である。
【0087】
図12、図13A〜図13Eに示すように、NAND束の構造は、第1実施形態と基本的に同じである。異なるところは、2カラムのSBLに対して1カラムのGBLが対応する構造となることである。本例では、第3層金属層を使用して形成されるGBLの下に、第2層金属層を使用して形成されるSBLが形成され、2カラムのSBL間の上方に、1カラムのGBLが配置される。
【0088】
2カラムのSBLに対して1カラムのGBLが対応する構造による利点は、GBLのピッチを、SBLのピッチや、セルトランジスタCTの、例えば、ワード線のピッチよりも緩和でき、第3層金属層の加工工程、例えば、リソグラフィ工程及びエッチング工程に、プロセス的な余裕ができることにある。
【0089】
セクションどうしの境界部分のうち、奇数番地の下方では、セクション〔A〕のドレイン側ブロック選択トランジスタSTDのソース/ドレイン拡散層106Dが、セクション選択線SS〔A2〕をゲートとするトランジスタPSST〔A1〕のソース/ドレイン拡散層の一方と共有される。PSST〔A1〕のソース/ドレイン拡散層の他方106は、セクション選択線SS〔A1〕をゲートとするセクション選択トランジスタSST〔A1〕のソース/ドレイン拡散層の一方106と共有される。SST〔A1〕のソース/ドレイン拡散層の他方106DDは、セクション選択線SS〔B1〕をゲートとするセクション選択トランジスタSST〔B1〕のソース/ドレイン拡散層の一方と共有される。SST〔B1〕のソース/ドレイン拡散層の他方106は、セクション選択線SS〔B2〕をゲートとするトランジスタPSST〔B1〕のソース/ドレイン拡散層の一方と共有される。PSST〔B1〕のソース/ドレイン拡散層の他方106Dはセクション〔B〕のドレイン側ブロック選択トランジスタSTDのソース/ドレイン拡散層と共有される。
【0090】
また、偶数番地の下方では、セクション〔A〕のドレイン側ブロック選択トランジスタSTDのソース/ドレイン拡散層106Dが、セクション選択線SS〔A2〕をゲートとするセクション選択トランジスタSST〔A2〕のソース/ドレイン拡散層の一方と共有される。SST〔A2〕のソース/ドレイン拡散層の他方106DDは、セクション選択線SS〔A1〕をゲートとするトランジスタPSST〔A2〕のソース/ドレイン拡散層の一方と共有される。PSST〔A2〕のソース/ドレイン拡散層の他方106は、セクション選択線SS〔B1〕をゲートとするトランジスタPSST〔B2〕のソース/ドレイン拡散層の一方と共有される。PSST〔B2〕のソース/ドレイン拡散層の他方106DDは、セクション選択線SS〔B2〕をゲートとするセクション選択トランジスタSST〔B2〕のソース/ドレイン拡散層の一方と共有される。SST〔B2〕のソース/ドレイン拡散層の他方106Dはセクション〔B〕のドレイン側ブロック選択トランジスタSTDのソース/ドレイン拡散層と共有される。
【0091】
なお、奇数番地に形成されるトランジスタPSST〔A1〕、PSST〔B1〕、偶数番地に形成されるトランジスタPSST〔A2〕、PSST〔B2〕は、いずれもセクション選択線SSをゲートとするトランジスタであるが、セクション選択には使用されない。そこで、PSST〔A1〕、PSST〔B1〕、PSST〔A2〕、PSST〔B2〕は、それぞれソース/ドレイン間を短絡し、ノーマリーオンとされる。このため、図11に示すブロック図では、PSST〔A1〕、PSST〔B1〕、PSST〔A2〕、PSST〔B2〕の図示を省略した。
【0092】
本例では、PSST〔A1〕は、セクション〔A〕内の奇数番地SBL1〔A1〕を用いて、PSST〔A1〕の拡散層106D、106を短絡する。同様に、PSST〔B1〕の拡散層106D、106は、セクション〔B〕内の奇数番地SBL1〔B1〕を用いて短絡する。
【0093】
また、PSST〔A2〕は、SBLに使用される、例えば、第2層金属層を用いて、SBL〔A2〕とSBL〔B2〕との間に、局所配線130を形成し、局所配線130を用いてPSST〔A2〕の拡散層106、106DDを短絡する。同様に、PSST〔B2〕の拡散層106、106DDは、局所配線130を用いて短絡する。本例では、PSST〔A2〕の拡散層106とPSST〔B2〕とで拡散層106は共有されているので、局所配線130の拡散層106に対するコンタクトは共有される。
【0094】
また、局所配線130は、SST〔A2〕の拡散層106DD及びSST〔B2〕の拡散層106DDに接続されている。これを考慮し、局所配線130を、SST〔A1〕の拡散層106DD、及びSST〔B1〕の拡散層106DDに接続することで、局所配線130は、GBLを、SBL〔A1〕、SBL〔A2〕、SBL〔B1〕、及びSBL〔B2〕に接続するための配線としても機能させることが可能となる。本例では、局所配線130を、SST〔A1〕、SST〔A2〕、SST〔B1〕及びSST〔B2〕の拡散層106DDに接続し、GBLを局所配線130に接続することで、1本のGBLが4本のSBLに接続される。
【0095】
図14Aは、第2実施形態に係る装置のセクション選択回路111の一回路例を示す回路図である。図14Aでは、セクション選択回路111〔A/B〕を示すが、他のセクション選択回路111〔C/D〕〜111〔G/H〕についても同様の回路である。また、NAND束をひとつの四角いボックスで表記する。このボックス内の等価回路は、図14Bに示す通りである。
【0096】
図14Aに示すように、第2実施形態に係る装置のセクション選択回路111は、消去動作時に、セクション選択線SS〔A1〕、SS〔A2〕、SS〔B1〕及びSS〔B2〕を電気的にフローティング状態にする高電圧系Nチャネル型トランジスタ112〔A1〕、112〔A2〕、112〔B1〕、及び112〔B2〕が配置されている。これら高耐圧系トランジスタ112〔A1〕、112〔A2〕、112〔B1〕及び112〔B2〕のゲート電極には、第1実施形態と同様に、信号ERASE−OFFが供給される。高耐圧系トランジスタ112〔A1〕、112〔A2〕、112〔B1〕及び112〔B2〕は、書き込み動作時及び読み出し動作時には導通し、消去動作時には非導通となる。
【0097】
高耐圧系トランジスタ112〔A1〕、112〔A2〕、112〔B1〕及び112〔B2〕の電流通路の一端は、セクション選択線SS〔A1〕、SS〔A2〕、SS〔B1〕、SS〔B2〕に接続され、他端はバッファ用インバータ回路113〔A1〕、113〔A2〕、113〔B1〕及び113〔B2〕を介して、グローバルセクション選択信号線GS〔A1〕、GS〔A2〕、GS〔B1〕及びGS〔B2〕に接続される。本例の信号線GS〔A1〕の電位は、セクション〔A〕のうち奇数番地が選択されたときに“LOW”レベルとなり、インバータ回路113〔A1〕、高耐圧系トランジスタ112〔A1〕を介してSST〔A1〕を導通させる。同様に、信号線GS〔A2〕の電位は、セクション〔A〕のうち偶数番地が選択されたときに“LOW”レベルとなり、インバータ回路113〔A2〕、高耐圧系トランジスタ112〔A2〕を介してSST〔A2〕を導通させ、信号線GS〔B1〕の電位はセクション〔B〕の奇数番地が選択されたときに“LOW”レベルとなり、インバータ回路113〔B1〕、高耐圧トランジスタ112〔B1〕を介してSST〔B1〕を導通させ、信号線GS〔B2〕の電位はセクション〔B〕の偶数番地が選択されたときに“LOW”レベルとなり、インバータ回路113〔B2〕、高耐圧トランジスタ112〔B2〕を介してSST〔B2〕を導通させる。
【0098】
次に、第2実施形態に係る不揮発性半導体記憶装置の一動作例について、説明する。
【0099】
〔読み出し動作〕
第1実施形態では、SBLの番地に関係なく、偶数/奇数の全データが一度に読み出される。対して、第2実施形態では、例えば、1本のワード線WLに2ページ分のメモリセルが接続されており、SBLの番地が偶数(1ページ)、あるいは奇数(残りの1ページ)が読み出されるかが相違するのみで、第1実施形態と基本的に同じである。
【0100】
なお、データの読み出しを偶数、奇数で行うことによる利点は、データ読み出しの際に、両隣のセクションビット線SBLを、例えば、0Vにできることである。このため、セクションビット線SBLへのデータの読み出し精度をあげることができる。
【0101】
〔書き込み動作〕
第2実施形態では、例えば、1本のワード線WLに2ページ分のメモリセルが接続されている。このため、1ページ分のデータを書き込むためには、両隣のセクションビット線SBL(次のページアドレス)のメモリセルは書き込み非選択状態にされる。このため、例えば、カラム番地nの両隣のカラム番地n−1、n+1のメモリセルには、GBL、SBLを介して“1”データを書き込む。例えば、図14Aに示すカラム番地n+1のNAND束〔A2〕、〔B2〕にあり、書き込み選択されたワード線WLに接続されるセルトランジスタCTのチャネルには、書き込み非選択となるような電位、例えば、電位VCCが、GBL、SBLを介して与えられる。電位VCCはデータラッチ回路DLから供給する。カラム番地n+1のSBLに、電位VCCを供給するには、GBLに電位VCCを供給する。GBLに電位VCCを供給するには、図6に示したデータラッチ回路DLのVCC系Pチャネル型トランジスタ120のゲート電極に0Vの電位を与え、VCC系Nチャネル型トランジスタ119のゲート電極に電位VCCよりトランジスタ119のしきい値電圧Vth分高い電位(VCC+Vth)を与える。そして、ノード122を電位VCCとし、トランジスタ115、114を介してGBLに転送すれば良い。一動作例を図15に示す。ここでは説明を簡略化するため、2セクション中の2ページにデータを同時に書き込む場合を説明する。
【0102】
図15に示すように、セクション選択線SS〔A1〕、SS〔A2〕、SS〔B〕を“HIGH”レベル(例えば、VCC)、グローバルビット線GBLを“LOW”レベル(例えば、0V)とし、全てのセクションビット線SBL〔A1〕、SBL〔B1〕、SBL〔A2〕、SBL〔B2〕をディスチャージし、例えば、0Vに初期化する(SBLディスチャージ期間)。
【0103】
次に、書き込むページに対応するSBL〔A1〕、SBL〔B1〕に隣接したSBL〔A2〕、SBL〔B2〕のセクション選択トランジスタSST〔A2〕、SST〔B2〕を導通状態とするため、セクション選択線SS〔A2〕、SS〔B2〕に“HIGH”レベルを供給する(SBL〔A2、B2〕データ設定期間)。
【0104】
このとき、GBLにトランジスタ120、119を介して“1”データに対応する電位VCCを供給する。この結果、SBL〔A2〕及びSBL〔B2〕には、VCC−Vthの電位が供給される。また、SBL〔A1〕、SBL〔B1〕はフローティング状態のため、図16に示す寄生容量C32−1、C22−1、C22−2の影響により、SBL〔A1〕、SBL〔B1〕の電位が数100mV上昇する(図15中のカップリングノイズ〔1〕)。
【0105】
次に、セクション〔A〕のSBL〔A1〕に“0”データをGBLから供給するため、SS〔A1〕に“HIGH”レベルを供給する。(SBL〔A1〕データ設定期間)。このとき、データラッチ回路DLからGBLに“0”データに対応する電位0Vを供給する。この結果、SBL〔A1〕には、0Vが供給される。
【0106】
また、SBL〔A2〕、SBL〔B1〕、SBL〔B2〕はフローティング状態のため、容量結合の影響を受ける。SBL〔B1〕及びSBL〔B2〕は、SBL〔A1〕との容量結合の影響は受け難いが、主にGBLとの間の寄生容量C32−1とC32−2の影響により、SBL〔B1〕及びSBL〔B2〕の電位が数100mV低下する(図15中のカップリングノイズ〔2〕)。また、SBL〔A2〕は、GBLとの容量結合の他に、両隣のSBLとの容量結合の影響を受ける。両隣のSBLが“0”データ書き込みの場合、図16に示す寄生容量C32−1とC22−2、C22−3の影響を受け、SBL〔A2〕の電位が数100mV以上低下する(図15中のカップリングノイズ〔3〕)。
【0107】
次に、セクション〔B〕のSBL〔B1〕に“0”データをGBLから供給するため、SS〔B1〕に“HIGH”レベルを供給する。(SBL〔B1〕データ設定期間)。このとき、データラッチ回路DLからGBLに“1”データに対応する電位VCCを供給する。この結果、SBL〔B1〕には、電位VCC−Vthが供給される。
【0108】
また、SBL〔A1〕、SBL〔A2〕、SBL〔B2〕はフローティング状態のため、容量結合の影響を受ける。SBL〔A1〕及びSBL〔A2〕は、主にGBLとの間の寄生容量C32−1とC32−2の影響により、SBL〔A1〕及びSBL〔A2〕の電位が数100mV上昇する(図15中のカップリングノイズ〔4〕)。また、SBL〔B2〕は、GBLとの容量結合の他に、両隣のSBLとの容量結合の影響を受け、両隣のSBLが“1”データ書き込みの場合、図16に示す寄生容量C32−1とC22−2、C22−3の影響を受け、SBL〔A2〕の電位が数100mV以上上昇する(図15中のカップリングノイズ〔5〕)。
【0109】
このような一動作例によれば、最初に、非選択ページのSBL〔A2〕、SBL〔B2〕に書き込み非選択となるような電位を転送し、その後、書き込みデータを選択ページのSBL〔A1〕、SBL〔B1〕に転送することにより、カップリングノイズによるSBLの書き込みデータの変動を抑制することができる。
【0110】
また、カップリングノイズにより、書き込み非選択電位VCC−Vthが、数100mV以上低下することで、メモリセルの誤書き込みが発生するような場合は、セクション選択線SS及びブロック選択線SGD、SGSの“HIGH”レベルの電位をVCCよりも高い電圧とすることにより、改善することが可能である。
【0111】
書き込み動作後のベリファイ読み出し動作では、書き込みが成功したか否かの判定がセンス回路SLCにより為される。
【0112】
書き込み動作が行われたページが順次選択され、毎回、センス回路SLCにラッチされたベリファイ結果にもとづき、書き込みデータが記憶されているデータラッチLC〔A〕、LC〔B〕のデータが見直される。書き込みが充分である場合(書き込み成功)、そのページに対応するデータラッチLCに記憶された書き込みデータが“1”データに変更される。反対に、書き込みが不十分である場合には、最初の書き込みデータが対応するデータラッチ回路LCに保存され、次回も最初の書き込みデータに従った書き込みが行われる。
【0113】
〔消去動作〕
第2実施形態に係る装置の消去動作は、第1実施形態の消去動作と、基本的に同じである。
【0114】
第2実施形態に係る不揮発性半導体記憶装置によれば、第1実施形態と同様に、ビット線を、GBLとSBLとに分離し、SBLに蓄えられる電荷をデータ書き込みに使用する。このため、第2実施形態においても、第1実施形態と同様な利点を得ることができる。
【0115】
さらに、第2実施形態では、2カラムのSBLに対して1カラムのGBLが対応する構造となるので、第1実施形態に比較して、GBLのピッチを緩和できる利点がある。GBLのピッチを緩和できることによって、例えば、第3層金属層を使用してGBLを形成した場合に、第3層金属層の加工工程、例えば、リソグラフィ工程及びエッチング工程にプロセス的な余裕ができる。
【0116】
さらに、第2実施形態では、読み出し動作時、例えば、SBL1本おきに読み出し動作が行われる。この読み出し動作の際、データの読み出しを行うSBLの両隣のSBLを、例えば、0Vにしておく。このようにすると、SBLに読み出されたデータが、両隣のSBLからの電位の影響を受け難くなり、第1実施形態に比較してSBLへのデータ読み出し精度を向上できる。
【0117】
さらに、書き込み動作時、例えば、セクションSBL1本おきに書き込み動作が行われる。この書き込み動作の際、最初に、データの書き込みを行うSBLの両隣のSBLを、例えば、書き込み非選択となるような電位、例えば、電位VCC−Vth、あるいは電位VCC以上にしておく。このようにすると、第2実施形態に係る装置に対して、データを書き込むことが可能となる。また、両隣のSBLについては、データ書き込みがされず、カップリングノイズによる変動を除き、基本的に電位が変動しない。このため、SBLに転送された“0”データに対応する電位0V、“1”データに対応する電位VCC−Vthが変動し難くなり、第1実施形態に比較してSBLへの書き込みデータの転送精度を向上できる。
【0118】
次に、第2実施形態の変形例に係る不揮発性半導体記憶装置を説明する。
【0119】
図17は第2実施形態の変形例に係る装置のメモリセルアレイの一平面パターン例を示す平面図、図18Aは図17中の18A−18A線に沿う断面図、図18Bは図17中の18B−18B線に沿う断面図、図18Cは図17中の18C−18C線に沿う断面図、図18Dは図17中の18D−18D線に沿う断面図、図18Eは図17中の18E−18E線に沿う断面図である。なお、この変形例は、トランジスタPSST〔A2〕、PSST〔B2〕、PSST〔B1〕、PSST〔B2〕の他の構造例に関している。
【0120】
図17、図18A〜図18Eに示すように、変形例に係る装置では、トランジスタPSST〔A1〕、PSST〔B1〕、PSST〔A2〕、PSST〔B2〕をデプレッション型トランジスタとし、例えば、PSST〔A1〕、PSST〔B1〕、PSST〔A2〕、PSST〔B2〕がNチャネル型である場合には、セクション選択線SS〔A1〕、SS〔A2〕、SS〔B1〕、SS〔B2〕の電位が、例えば、0Vであっても導通するようにしている。
【0121】
本変形例では、デプレッション化の一例としてPSST〔A1〕、PSST〔B1〕、PSST〔A2〕、PSST〔B2〕のゲート電極下のチャネルに、ソース/ドレイン拡散層と同じ導電型の不純物、例えば、N型不純物であるヒ素を導入して拡散層131を形成する。この拡散層131を用いてPSST〔A1〕、PSST〔B1〕、PSST〔A2〕、PSST〔B2〕のソース/ドレイン拡散層を短絡する。
【0122】
このようにしても、PSST〔A1〕、PSST〔B1〕、PSST〔A2〕、PSST〔B2〕をセクション選択トランジスタとして機能させないようにすることができる。
【0123】
なお、変形例の利点は、セクション選択線SS〔A1〕とSS〔A2〕との間、及びSS〔B1〕とSS〔B2〕との間に、コンタクトを形成しなくて済むことである。
【0124】
このため、例えば、図19に示すように、セクション選択線SS〔A1〕とSS〔A2〕との間の距離、及びSS〔B1〕とSS〔B2〕との間の距離(これらの距離をP1SST−SSTとする)を詰めることが可能となり、メモリセルアレイ103の集積度を向上させることができる。
【0125】
(第3実施形態)
不揮発性半導体記憶装置は、近時、ファイルメモリとして使用されるだけでなく、その一部にプログラムデータを格納するような使い方をされるようになってきた。例えば、携帯電話の通信プログラムを不揮発性半導体記憶装置の数10Mバイトのアドレス空間に記憶させるような使われ方である。
【0126】
例えば、通信プログラムを不揮発性半導体記憶装置に記憶する場合、通信に関係するワークは、ファイルメモリの書き込み動作中でも非同期的に発生する。通信プログラムを外部に読み出す動作は、書き込み動作よりも優先させる必要がある。このため、従来は、アクセスが高速なDRAM等の揮発性メモリを準備し、不揮発性半導体記憶装置中に記憶されたプログラムデータを、電源投入時に揮発性メモリに転送する構成がとられている。しかし、数10Mバイトの容量を持つ揮発性メモリを外部に用意するため、システムのコストが高くなる事情がある。
【0127】
そこで、書き込み動作中に、読み出し動作を行う例を、この発明の第3実施形態として説明する。
【0128】
図20は、典型的なシステムの書き込み動作時における外部データバスの動作を示す動作波形図である。
【0129】
典型的な不揮発性半導体記憶装置では、書き込みコマンド80Hを入力した後、アドレスを数回に分けてI/Oから入力し、その後、512バイトの連続した書き込みデータをデータラッチに入力する。その後、コマンド10Hを入力することにより、内部のシーケンサが書き込み動作を開始し、装置は、Ready状態から、Busy状態に遷移する。書き込み動作は、上述の通り、書き込み動作とベリファイ読み出し動作との繰り返しにより実行される。
【0130】
図21は、この発明の第3実施形態に係る不揮発性半導体記憶装置の書き込み動作時における外部データバスの動作を示す動作波形図である。
【0131】
図21に示すように、第3実施形態では、書き込み動作中であり、不揮発性半導体記憶装置がBusy状態であっても、外部から読み出しコマンド00Hを入力することで、即座にコマンド00Hに続くアドレスで指定されたページのメモリセルデータを読み出す。
【0132】
図22に、第3実施形態に係る不揮発性半導体記憶装置の書き込み動作中に、読み出し動作が割り込んだ場合の内部動作シーケンスを示す。
【0133】
例えば、セクション〔A〕中で選択されたページに書き込みが開始されると前述のように書き込み動作(Program)とベリファイ読み出し動作(Verify)が繰り返し行われる。図22に示すように、2回目の書き込み動作(Program)中に、読み出しコマンド00Hが入力され、セクション〔C〕中のページに読み出し要求が発生したとする。この場合、セクション〔C〕中のSBL〔C〕を選択するセクション選択トランジスタSST〔C〕が導通状態となり、GBLがSBL〔C〕に接続される。そして、所定の読み出し時間の間、SBL〔A〕、SBL〔B〕、SBL〔D〕、…がフローティング状態となる。この状態で、セクション〔C〕の選択されたページからデータがSBL〔C〕、GBLを介してデータラッチ回路DLに読み出され、GBLの電位が所定の電位まで低下するか否かで読み出しデータの論理値が判断される。この読み出し動作の間、セクション〔A〕中のSBL〔A〕には書き込みデータが記憶されている。また、SST〔A〕が非導通状態となっているために、セクション〔C〕からデータを読み出したとしても、SBL〔A〕に記憶された書き込みデータは破壊されることは無く、セクション〔A〕の選択されたメモリセルに正常にデータを書き込むことが可能である。
【0134】
セクション〔C〕の読み出し動作の完了を待って、セクション〔A〕の書き込み動作中のページのベリファイ読み出し動作が再開される。
【0135】
図23に、第3実施形態に係る不揮発性半導体記憶装置のベリファイ読み出し動作中に、読み出し動作が割り込んだ場合の内部動作シーケンスを示す。
【0136】
図23に示すように、ベリファイ読み出し動作(Verfy1)中に、読み出しコマンド00Hが入力され、セクション〔C〕中のページに読み出し要求が発生したとする。この場合、読み出しコマンド00Hが入力されると、ベリファイ読み出し動作(Verfy1)はサスペンド状態に入る。例えば、シーケンサはベリファイ読み出し動作(Verfy1)を中断し、GBLをベリファイ読み出し動作(Verfy1)から開放する。その後、選択されたセクション〔C〕の選択されたページからデータがSBL〔C〕、GBLを介してデータラッチ回路DLに読み出される。
【0137】
セクション〔C〕の読み出し動作の完了を待って、シーケンサは記憶していたセクション〔A〕の書き込み中であったメモリセルに対して、ベリファイ読み出し動作(Verify1)を再開する。本例では、第1回目のベリファイ読み出し動作中に、外部から読み出しコマンド00Hが入力された例を示しており、ベリファイ読み出し動作が再開される場合には、第1回目のベリファイが再開されることになる。
【0138】
第3実施形態に係る不揮発性半導体記憶装置によれば、書き込み動作中でも読み出しを即座に開始することができる。このため、例えば、システムが持つキャッシュメモリの容量を小さくすることが可能となり、システムのコストを低く抑えることが可能となる。
【0139】
(第4実施形態)
第4実施形態は、読み出し動作を高速化する一例に関する。第4実施形態では、例えば、読み出し動作を、同じメモリセルアレイ内の複数のセクションについて同時に行い、読み出し動作を高速化する。
【0140】
図24は、第4実施形態に係る不揮発性半導体記憶装置の一動作例を示す動作波形図である。
【0141】
まず、読み出し動作のはじめに、複数の読み出しを行うセクションのセクション選択線SSを1.2Vよりセクション選択トランジスタSSTのしきい値電圧分高い電圧に設定する。これにより複数のSSTを同時に選択状態する。さらに、図6に示すトランジスタ119のゲート電極を電位VCCに、トランジスタ115のゲート電極を1.3Vよりトランジスタ115のしきい値電圧分高い電圧に設定する。この結果、GBLは1.3Vにプリチャージされ、SSTにより選択されたSBLは、1.2Vにプリチャージされる。このとき、データラッチ回路DLのノード122の電位は、電位VCCよりトランジスタ119のしきい値電圧分低い電圧にプリチャージされる(選択SBLプリチャージ期間)。
【0142】
選択SBLプリチャージ期間の最後に、セクション選択線SSの電位はVSSに接地され、SSTは非導通状態となる。SBLプリチャージ期間に続き、複数のセクションの、選択されたブロック内の2つのブロック選択線SGS、SGDが電位VCCとなり、同時に、選択されたブロック内の非選択制御ゲートが4V程度の所定の電位に昇圧される。
【0143】
このとき、選択制御ゲートの電位はVSSに保持される。この結果、選択されたセルトランジスタが“1”データを記憶していると、そのSBLは放電し、電位が1.2Vから低下する。また、選択されたセルトランジスタが“0”データを記憶していると、そのSBLは放電せず1.2Vを保持する(SBLフリーランニング期間)。
【0144】
SBLフリーランニング期間が終了すると、次に、データラッチLC内にこれらSBLの電位に対応した読み出しデータをラッチする動作を行う。
【0145】
図24のデータラッチ期間では、図6に示すデータラッチLC内に、読み出しデータを順次ラッチする動作を示す。
【0146】
まず、トランジスタ119のゲート電極を電位VCCとし、ノード122及びGBLのプリチャージを行い、その後、セクション選択線SS〔A〕を1.2VよりSST〔A〕のしきい値電圧分高い電圧に設定する。その結果、SBL〔A〕の電位が1.2Vよりも低下していると、SST〔A〕が導通状態となり、GBLの電位が低下する。GBLの反応速度を高速にするためには、GBLの寄生容量を小さくすると良い。このためには、例えば、GBLのロウ方向に沿った幅を、できるだけ小さくし、GBLの寄生容量を小さくすると良い。
【0147】
図24では、SBL〔A〕は放電する場合について記載してあり、その結果GBLの電位が低下し、データラッチ回路LC内のトランジスタ115が導通状態となるため、データラッチ回路LC内のノード122もGBLと同電位まで低下する。次いで、図24に示すタイミングで、トランジスタ116〔A〕を導通状態とすることで、ノード122が“LOW”レベルの状態であることを、データラッチLC〔A〕にラッチさせる。これにより、セクション〔A〕の選択されたセルトランジスタのデータが、データラッチLC〔A〕に記憶される。
【0148】
引き続き、トランジスタ119のゲート電極を、再度、電位VCCとし、ノード122及びGBLをプリチャージする。その後、セクション選択線SS〔B〕をSS〔A〕と同じ所定の電位になるように設定する。セクション〔B〕内のSBL〔B〕が1.2Vを保持していると、SST〔B〕は非導通状態となるため、GBLは1.3Vを保持する。さらに、データラッチ回路DL内のトランジスタ115は非導通状態となり、ノード122は“HIGH”レベルを維持する。次いで、図24に示すタイミングで、トランジスタ116〔B〕を導通状態とすることで、ノード122が“HIGH”レベルの状態であることを、データラッチLC〔B〕にラッチさせる。これにより、セクション〔B〕の選択されたセルトランジスタのデータが、データラッチLC〔B〕に記憶される。
【0149】
以下同様に、複数のセクション分の、SBLの電位に対応したデータを、データラッチ回路DL内の、複数のデータラッチLCに記憶させていく。
【0150】
第4実施形態では、複数のセクションの、複数のページを同時に読み出す方法を説明したが、ベリファイ読み出し動作時についても適用することができる。
【0151】
例えば、書き込み動作時のベリファイ読み出し動作では、選択SBLプリチャージ期間、及びSBLフリーランニング期間の動作は、上記読み出し動作と同じである。データラッチ期間中にデータラッチLCで直接ラッチする代わりに、センス回路SLCで一度ラッチし、そのラッチした結果をデータラッチLCにノード125を介してフィードバックすれば良い。
【0152】
また、不揮発性半導体記憶装置がNAND型である場合、セルトランジスタが直列に接続されるため、セル電流が1μA程度しか流れず、SBLフリーランニング期間には、10μsec程度の時間が必要となる。このため、8ページを連続して読み出すと、フリーランニング期間で10μsec程度の時間が必要となる。
【0153】
対して、第4実施形態を適用すると、フリーランニング期間を10μsec程度にすることができるので、1ページ当たりの読み出しパフォーマンスを向上させることができる。
【0154】
(第5実施形態)
次に、上記実施形態に係る不揮発性半導体記憶装置を使用したカードシステムを、この発明の第5実施形態として説明する。
【0155】
図25はメモリカードの一構成例を示すブロック図、図26はメモリコントローラの一構成例を示すブロック図、図27はシステムの一制御例を示す流れ図である。第5実施形態では、ホストシステムのバスにメモリカードが接続される場合について説明する。
【0156】
図25に示すように、メモリカードは、メモリコントローラチップと、例として2つのNAND型不揮発性半導体記憶装置により構成される。もちろん、2つ以上のNAND型不揮発性半導体記憶装置により構成されていても良し、1つでも良い。
【0157】
メモリコントローラとメモリチップとの間の内部バスは、I/O BusとCE、ALE、CLC、RE、WE、WPのコントロールシグナル線と、R/B信号線により構成される。メモリコントローラは、メモリチップに対して、アドレス、コマンド、書き込みデータ、読み出しデータをI/O Busを介してやりとりする。メモリチップ内部は、メモリセルアレイが4Planeに分割されており、各Planeのページ長に対応したデータラッチ回路が各Plane端部にビット線を介して配置される。また、各メモリチップ内には、ロウデコーダ回路がメモリセルアレイに接して配置され、さらにセクション数に対応した複数のアドレスラッチ回路が、各チップの周辺回路内に配置される。またこのアドレスラッチ回路の出力信号をうけ、それぞれの、セクション内の所定のブロックを多重選択できるように、ロウデコーダ回路内に、ラッチ回路が配置される。このロウデコーダ内にラッチを設けて複数ブロックを同時に選択する回路技術は、複数ブロック消去技術として用いられている公知の回路であるため詳細な記述は省略する。
【0158】
図25の2つのチップのアドレス空間は直列につながっており、第1のチップの上位に第2のチップのメモリアドレスが割り付けられる。それぞれのチップは複数チップ分の拡張されたアドレスラッチ回路を持っており、外部から入力されたアドレスをそれぞれのチップがデコードして、自分の持つアドレス空間領域と一致したチップのみが動作を行うよう構成される。
【0159】
メモリコントローラ内は、図26に示すように、論理アドレス(ホストアドレス)と物理アドレス(不揮発性半導体記憶装置管理アドレス)を変換するための処理回路(論物変換処理)、この論物変換処理に必要な論物変換テーブル記憶RAM回路、ページ単位データにECC処理を行うためのECC処理回路、不揮発性半導体記憶装置に書き込み・消去・読み出し命令を実行するための不揮発性半導体記憶装置プロトコル変換処理回路(NANDプロトコル変換回路)、これらの回路を制御するためのシーケンス制御プロセッサとから構成される。
【0160】
メモリコントローラは、ホストから書き込み命令を受け取ると、図27に示すシーケンスにより、不揮発性半導体記憶装置チップに対して書き込み処理を行う。まず、ホストからの書き込み命令が複数ページ分かどうか判断し、複数ページの場合は、複数セクターを同時に書きこめるだけの書き込み可能なブロックが複数セクションにわたって存在するPlaneアドレスを検索する。このPlaneアドレスが発見されれば、メモリコントローラはこのPlaneの複数セクション内の各ブロックアドレスおよび、そのブロック内のページアドレスをHostの複数セクターアドレスに割り付ける。そしてこのPlaneの複数のページバッファ内に、割り付けられた複数のページデータをLoadする。そして、図7、又は図15に示すシーケンスで書き込みを実行するためのコマンドを発行する。
【0161】
また、ホストからの書き込み命令が1ページ分の場合は、通常の方法で空きブロックを検索して発見されたブロック内のページアドレスを、ホストのセクターアドレスに割り付け、この空きブロックのPlaneアドレスに対応するアドレスにページ分のデータをロードする。その後、従来の書き込みコマンドを発行して1ページ分のデータを書き込む。
【0162】
また、複数セクター書き込みの場合で、複数セクターを同時に書きこめるだけの書き込み可能なブロックが複数セクションにわたって存在しない場合は、各セクターをチップ内の別のPlaneの空きブロックに割付ける必要がある。このため、従来のように1ページずつの書き込み処理を全部の書き込み要求セクターに対して行う。
【0163】
以上の書き込み処理が終了すると、書き込まれた各ページのステータスを確認し、異常がなければ書き込みを終了する。異常が発生した場合には、異常のあったページアドレスを再度別のアドレスに割り付けて、書き込みを行う。
【0164】
このように、第6実施形態を使用したメモリカードでは、ホストからの複数ページの書き込み処理があるかどうか判断して、不揮発性半導体記憶装置チップに対して異なる書き込み処理を行うことで、複数ページ書き込みの場合の書き込みパフォーマンスを向上できる。
【0165】
(第6実施形態)
第6実施形態では、上記実施形態に係る不揮発性半導体記憶装置を用いたICカード、及びこれを利用する電子機器の例を説明する。
【0166】
図28はこの発明の第6実施形態に係るICカードを利用する電子機器の一例を示す斜視図である。図28には、電子機器の一例として、携帯電子機器、例えば、デジタルスチルカメラが示されている。第6実施形態に係るICカードは、例えば、メモリカードであり、例えば、デジタルスチルカメラの記録メディアとして利用される。
【0167】
図28に示すように、デジタルスチルカメラ71の筐体(ケース)には、カードスロット72、及びこのカードスロット72に接続される回路基板が収容されている。なお、回路基板は、図28ではその図示を省略している。メモリカード70は、デジタルスチルカメラ71のカードスロット72に取り外し可能な状態で装着される。メモリカード70は、カードスロット72に装着されることで、回路基板上の電子回路に、電気的に接続される。
【0168】
図29は、デジタルスチルカメラの基本システムを示すブロック図である。
【0169】
被写体からの光はレンズ73により集光されて撮像装置74に入力される。撮像装置74は、入力された光を光電変換して、例えば、アナログ信号とする。撮像装置74の一例は、CMOSイメージセンサである。アナログ信号は、アナログ増幅器(AMP.)で増幅された後、A/Dコンバータ(A/D)でデジタル信号に変換される。デジタル化された信号は、カメラ信号処理回路75に入力され、例えば、自動露出制御(AE)、自動ホワイトバランス制御(AWB)、及び色分離処理を行った後、輝度信号と色差信号に変換される。
【0170】
画像をモニタする場合、カメラ信号処理回路75から出力された信号がビデオ信号処理回路76に入力され、ビデオ信号に変換される。ビデオ信号の方式としては、例えば、NTSC(National Television System Committee)を挙げることができる。ビデオ信号は、表示信号処理回路77を介して、デジタルスチルカメラ71に取り付けられた表示部78に出力される。表示部78の一例は液晶モニタである。また、ビデオ信号は、ビデオドライバ79を介して、ビデオ出力端子80に出力される。デジタルスチルカメラ71により撮像した画像は、ビデオ出力端子80を介して、画像機器、例えばパーソナルコンピュータのディスプレイやテレビジョンに出力することができ、撮像した画像を表示部78以外でも楽しむことができる。撮像装置74、アナログ増幅器(AMP.)、A/Dコンバータ(A/D)、カメラ信号処理回路75は、マイクロコンピュータ81により制御される。
【0171】
画像をキャプチャする場合、操作ボタン、例えばシャッタボタン82を押す。これにより、マイクロコンピュータ81は、メモリコントローラ83を制御し、カメラ信号処理回路75から出力された信号がフレーム画像としてビデオメモリ84に書き込まれる。ビデオメモリ84に書き込まれたフレーム画像は、圧縮/伸張処理回路85により、所定の圧縮フォーマットに基づき圧縮され、カードインターフェース86を介してカードスロット72に装着されているメモリカード70に記録される。
【0172】
記録した画像を再生する場合、メモリカード70に記録されている画像を、カードインターフェース86を介して読み出し、圧縮/伸張処理回路85により、伸張した後、ビデオメモリ84に書き込む。書き込まれた画像はビデオ信号処理回路76に入力され、画像をモニタする場合と同様に、表示部78や、画像機器に映し出される。
【0173】
なお、本基本システム例では、回路基板100上に、カードスロット102、撮像装置104、アナログ増幅器(AMP.)、A/Dコンバータ(A/D)、カメラ信号処理回路105、ビデオ信号処理回路106、表示装置107、ビデオドライバ109、マイクロコンピュータ111、メモリコントローラ113、ビデオメモリ114、圧縮/伸張処理回路115、及びカードインターフェース116が実装される例を示している。なお、カードスロット72については、回路基板89上に実装される必要はなく、コネクタケーブル等により、回路基板89に接続されても良い。また、本例では、回路基板89上には、さらに、電源回路87が実装される。電源回路87は、外部電源、あるいは電池から電源の供給を受け、デジタルスチルカメラ71の内部で使用する内部電源を発生する。電源回路87の一例は、DC−DCコンバータである。内部電源は、上記各回路に動作電源として供給される他、ストロボ88の電源、及び表示部78の電源として供給される。
【0174】
このように、上記実施形態に係る不揮発性半導体記憶装置を使用したメモリカードは、携帯電子機器、例えば、デジタルスチルカメラに利用することができる。
【0175】
また、上記実施形態に係る不揮発性半導体記憶装置を使用したメモリカードは、デジタルスチルカメラに利用されるばかりでなく、図30A〜図30Lに示すように、例えば、ビデオカメラ(図30A)、テレビジョン(図30B)、オーディオ/ビジュアル機器(図30C)、オーディオ機器(図30D)、ゲーム機器(図30E)、電子楽器(図30F)、携帯電話(図30G)、パーソナルコンピュータ(図30H)、パーソナルデジタルアシスタント(PDA、図30I)、ボイスレコーダ(図30J)、PCカード(図30K)、電子書籍端末(図30L)等にも利用することができる。
【0176】
また、上記実施形態に係る不揮発性半導体記憶装置を使用したメモリカードは、これら以外の電子機器にも利用することができる。
【0177】
以上、この発明を第1〜第6実施形態により説明したが、この発明は、これら実施形態それぞれに限定されるものではなく、その実施にあたっては、発明の要旨を逸脱しない範囲で種々に変形することが可能である。
【0178】
また、上記実施形態はそれぞれ、単独で実施することが可能であるが、適宜組み合わせて実施することも、もちろん可能である。
【0179】
また、上記各実施形態には、種々の段階の発明が含まれており、各実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。
【0180】
また、上記各実施形態では、この発明を不揮発性半導体記憶装置に適用した例に基づき説明したが、上述したような不揮発性半導体記憶装置を内蔵した半導体集積回路装置、例えばプロセッサ、システムLSI等もまた、この発明の範疇である。
【0181】
【発明の効果】
以上説明したように、この発明によれば、チップ面積の増大を抑制しつつ、書き込みスピードを高速化することが可能な不揮発性半導体記憶装置を備えた半導体集積回路装置、及びこの半導体集積回路装置を内蔵したICカードを提供できる。
【図面の簡単な説明】
【図1】図1はこの発明の第1実施形態に係る不揮発性半導体記憶装置の一構成例を示すブロック図
【図2】図2はメモリセルアレイの一等価回路例を示す等価回路図
【図3】図3はメモリセルアレイの一平面パターン例を示す平面図
【図4】図4Aは図3中の4A−4A線に沿う断面図、図4Bは図3中の4B−4B線に沿う断面図
【図5】図5Aはセクション選択回路の一回路例を示す回路図、図5BはNAND束の一等価回路例を示す回路図
【図6】図6はデータラッチ回路の一回路例を示す回路図
【図7】図7はこの発明の第1実施形態に係る不揮発性半導体記憶装置の一書き込み動作例を示す動作波形図
【図8】図8Aはこの発明の第1実施形態に係る不揮発性半導体記憶装置の第1変形例を示す構成図、図8Bはこの発明の第2実施形態に係る不揮発性半導体記憶装置の第2変形例を示す構成図
【図9】図9Aは第1実施形態の第1変形例に係る不揮発性半導体記憶装置の一平面パターン例を示す平面図、図9Bは図9A中の9A−9A線に沿う断面図
【図10】図10Aは第1実施形態の第2変形例に係る不揮発性半導体記憶装置の一平面パターン例を示す平面図、図10Bは図10A中の10A−10A線に沿う断面図
【図11】図11はこの発明の第2実施形態に係る不揮発性半導体記憶装置の一構成例を示すブロック図
【図12】図12はこの発明の第2実施形態に係る装置のメモリセルアレイの一平面パターン例を示す平面図
【図13】図13Aは図12中の13A−13A線に沿う断面図、図13Bは図12中の13B−13B線に沿う断面図、図13Cは図12中の13C−13C線、図13Dは図12中の13D−13D線に沿う断面図、図13Eは図12中の13E−13E線に沿う断面図
【図14】図14Aはセクション選択回路の一回路例を示す回路図、図14BはNAND束の一等価回路例を示す回路図
【図15】図15はこの発明の第1実施形態に係る不揮発性半導体記憶装置の一書き込み動作例を示す動作波形図
【図16】図16はセクションビット線に寄生する寄生容量を示す図
【図17】図17は第2実施形態の変形例に係る不揮発性半導体記憶装置のメモリセルアレイの一平面パターン例を示す平面図
【図18】図18Aは図17中の18A−18A線に沿う断面図、図18Bは図17中の18B−18B線に沿う断面図、図18Cは図17中の18C−18C線に沿う断面図、図18Dは図17中の18D−18D線に沿う断面図、図18Eは図17中の18E−18E線に沿う断面図
【図19】図19は第2実施形態の変形例に係る不揮発性半導体記憶装置により得られる利点の一例を示す平面図
【図20】図20は典型的なシステムの書き込み動作時における外部データバスの動作を示す動作波形図
【図21】図21はこの発明の第3実施形態に係る不揮発性半導体記憶装置の書き込み動作時における外部データバスの動作を示す動作波形図
【図22】図22はこの発明の第3実施形態に係る不揮発性半導体記憶装置の書き込み動作中に読み出し動作が割り込んだ場合の内部動作シーケンスを示す動作波形図
【図23】図23はこの発明の第3実施形態に係る不揮発性半導体記憶装置のベリファイ読み出し動作中に読み出し動作が割り込んだ場合の内部動作シーケンスを示す動作波形図
【図24】図24はこの発明の第4実施形態に係る不揮発性半導体記憶装置の一動作例を示す動作波形図
【図25】図25はメモリカードの一構成例を示すブロック図
【図26】図26はメモリコントローラの一構成例を示すブロック図
【図27】図27はシステムの一制御例を示す流れ図
【図28】図28はこの発明の第6実施形態に係るICカードを利用する電子機器の一例を示す斜視図
【図29】図29はデジタルスチルカメラの基本システムを示すブロック図
【図30】図30A〜図30Lはこの発明の第6実施形態に係るICカードを利用する電子機器の他例を示す図
【図31】図31は不揮発性半導体記憶装置の典型例を示す平面図
【符号の説明】
100…P型半導体基板、101…セルN型ウェル領域、102…セルP型ウェル領域、103…メモリセルアレイ、104…トンネル絶縁膜、105…層間膜、106…ソース/ドレイン拡散層、107…導電性プラグ、108…セルソース線バイアス回路、109…導電性プラグ、110…導電性プラグ、111…セクション選択回路、112、114…高耐圧系Nチャネル型トランジスタ、113…インバータ回路、115、116、117、118、119…VCC系Nチャネル型トランジスタ、120…VCC系Pチャネル型トランジスタ、130…局所配線、131…拡散層。
【発明の属する技術分野】
この発明は半導体集積回路装置に係わり、特にデータの書き換えが可能な不揮発性半導体記憶装置に関する。
【0002】
【従来の技術】
近時、データの書き換えが可能な不揮発性半導体記憶装置は、携帯電子機器の記録メディアとして、急速に普及しつつある。
【0003】
このような不揮発性半導体記憶装置において、高速な書き込みスピードに対する要求が、例えば、デジタルスチルカメラ等のマーケットにおいて大きくなってきている。これは記録メディアに記憶させる写真等のメディア容量が、近時急速に大きくなっているためである。
【0004】
この要求に応えるため、不揮発性半導体記憶装置においては、書き込みページ長を長くし、同時に書き込むメモリセルの個数を増やすことで書き込みスピードを高速化するようにしている。例えば、NAND型不揮発性半導体記憶装置のページ長は、通常512バイトである。このページ長を、例えば、4倍の2kバイトに拡大する。これにより、ページ長512バイトの装置に比較し、書き込みスピードを、約4倍速くすることができる。
【0005】
この種のNAND型不揮発性半導体記憶装置の典型的な例を図31に示す。
【0006】
図31に示すように、メモリセルアレイ及び512バイト分のデータラッチ回路をひとつの塊とし、この塊を、1つのチップ中に4セット配置する。記憶容量を変更しない場合には、一つのメモリセルアレイに含まれるメモリセルの個数は1/4にすることができる。しかし、512バイト(=4kビット)のデータラッチ回路がチップ全体に占める面積の割合は大きい。このようなデータラッチ回路を、4セット配置(2kバイト(=16kビット))したり、さらに書き込みスピードを高速化するために8セット配置(4kバイト(=32kビット))したりすると、チップ面積が増大する。
【0007】
そこで、データラッチ回路の増加を抑えつつ、書き込みスピードを高速化できる書き込み方法が、非特許文献1に記載されている。
【0008】
典型的なNAND型不揮発性半導体記憶装置では、1つのビット線に、約1000個のNAND束(NAND string)が接続されている。書き込み時には、約1000個のNAND束のうち、書き込みが行われるセルトランジスタを含んだ1個のNAND束が選択される。この理由は、データラッチ回路から、常に0Vをセルトランジスタのチャンネルに供給し続け、セルトランジスタの、例えば、浮遊ゲートに、十分に電荷(例えば、電子)を供給するためである。しかし、セルトランジスタの微細化とともに浮遊ゲートに注入される電荷の量が減ってきた。そこで、非特許文献1に記載されているように、ビット線中に蓄えた電荷を、セルトランジスタの浮遊ゲートに注入するNAND型不揮発性半導体記憶装置が提案されるに至っている。
【0009】
非特許文献1では、データラッチ回路(Page Buffer)をチップのセンターに配置し、データラッチ回路の上下にメモリセルアレイを配置する。データの書き込みは、上側(Upper bank)メモリセルアレイのビット線及び下側(Lower bank)メモリセルアレイのビット線それぞれに蓄えた電荷を使用し、上側メモリセルアレイと下側メモリセルアレイとで同時に行う。これにより、データラッチ回路の増加を抑えつつ、書き込みスピードが高速化される。
【0010】
【非特許文献1】
Ken Takeuchi et al. 「A Dual Page Programming Scheme for High−Speed Multi−Gb−Scale NAND Flash Memories」 2000 Symposium on VLSI Circuits Digest of Technical Papers pp.156 − pp.157
【0011】
【発明が解決しようとする課題】
記録メディアに記憶させるメディア容量が近時急速に大きくなってきており、不揮発性半導体記憶装置における書き込みスピード高速化の要求が高まってきている。しかしながら、書き込みスピードを高速化するために、“書き込みページ長を長くし、同時に書き込むメモリセルの個数を増やす”という典型的な方法では、データラッチ回路が増加し、チップ面積が大きくなる、という事情がある。
【0012】
対して、非特許文献1に記載された書き込み方法では、データラッチ回路の増加を抑えることができる。しかしながら、チップ面積を大きくする要因は、データラッチ回路だけに限られるものではない。
【0013】
この発明は、上記事情に鑑み為されたもので、その目的は、チップ面積の増大を抑制しつつ、書き込みスピードを高速化することが可能な不揮発性半導体記憶装置を備えた半導体集積回路装置、及びこの半導体集積回路装置を内蔵したICカードを提供することにある。
【0014】
【課題を解決するための手段】
上記目的を達成するために、この発明の第1態様に係る半導体集積回路装置はグローバルビット線と、第1セクションビット線と、前記グローバルビット線を前記第1セクションビット線に接続する第1セクション選択トランジスタと、
前記第1セクションビット線に接続された、データ書き換えが可能な第1メモリセルと、第2セクションビット線と、前記グローバルビット線を前記第2セクションビット線に接続する第2セクション選択トランジスタと、前記第2セクションビット線に接続された、データ書き換えが可能な第2メモリセルと、前記第1セクション選択トランジスタ及び前記第2セクション選択トランジスタのいずれかを選択するセクション選択回路と、前記グローバルビット線の電位を受けるとともに、前記グローバルビット線に電位を与えるデータラッチ回路とを具備する。そして、前記データラッチ回路は、前記第1メモリセルから読み出された第1読み出しデータ及び前記第2メモリセルから読み出された第2読み出しデータを増幅するデータ増幅回路と、前記第1メモリセルに書き込む第1書き込みデータ及び前記第1読み出しデータを保持する第1データ保持回路と、前記第2メモリセルに書き込む第2書き込みデータ及び前記第2読み出しデータを保持する第2データ保持回路とを含むことを特徴としている。
【0015】
上記目的を達成するために、この発明の第2態様に係るICカードは、上記第1態様に係る半導体集積回路装置を内蔵することを特徴としている。
【0016】
【発明の実施の形態】
以下、この発明の実施形態を、図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【0017】
(第1実施形態)
この発明の第1実施形態に係る不揮発性半導体記憶装置は、ビット線を、グローバルビット線とセクションビット線とに分離し、セクションビット線に蓄えられる電荷を、データ書き込みに使用する。これにより、データを、同じグローバルビット線に接続された複数のセクションに同時に書き込むことが可能となり、かつデータラッチ回路を複数のセクションで共有することが可能となる。このため、データラッチ回路の回路規模の増大を抑制しつつ、書き込みスピードの高速化が達成される。
【0018】
図1はこの発明の第1実施形態に係る不揮発性半導体記憶装置の一構成例を示すブロック図、図2はメモリセルアレイの一等価回路例を示す等価回路図である。なお、第1実施形態では、8個のセクション〔A〕〜セクション〔H〕中の、任意のメモリセルに、データを同時に書き込む場合を例として説明するが、データを同時に書き込むセクション数は8個に限られるものではなく、セクション分割数は任意である。
【0019】
図1及び図2に示すように、例えば、P型半導体基板100内には、セルN型ウェル領域101が形成され、セルN型ウェル領域101内には、セルP型ウェル領域102が形成されている。メモリセルアレイ103は、セルP型ウェル領域102内に形成される。本例のメモリセルアレイ103は、8個のセクション〔A〕〜セクション〔H〕に分かれる。セクション〔A〕〜セクション〔H〕は、ビット線が延びる方向(本明細書ではカラム方向と定義する)に沿って並ぶ。メモリセルアレイ103の上方には、m本のグローバルビット線GBL1〜GBLmが配置される。GBL1〜GBLmは、カラム方向と交差し、ワード線が延びる方向(本明細書ではロウ方向と定義する)に沿って並ぶ。セクション〔A〕〜セクション〔H〕内にはそれぞれ、m本のセクションビット線SBL1〜SBLmが配置される。SBL1〜SBLmは、ロウ方向に沿って並ぶ。SBL1〜SBLmにはそれぞれ、データ書き換えが可能なメモリセルが複数個接続される。メモリセルの一例は、NAND型メモリセルである。NAND型メモリセルは、図2に示すように、ドレイン側ブロック選択トランジスタSTDと、ソース側ブロック選択トランジスタSTSと、STDとSTSとの間に接続された少なくとも1つのセルトランジスタCTとを含む。本明細書では、STD、CT、STSを含むトランジスタユニットを、NAND束と呼ぶ。図3、図4A及び図4Bに、NAND束の一構造例を示す。
【0020】
図3は第1実施形態に係る装置のメモリセルアレイ103の一平面パターン例を示す平面図、図4Aは図3中の4A−4A線に沿う断面図、図4Bは図3中の4B−4B線に沿う断面図である。
【0021】
図3、図4A及び図4Bに示すように、例えば、P型シリコンからなるP型半導体基板100内にはセルN型ウェル101が形成され、セルN型ウェル101内にはセルP型ウェル102が形成されている。セルP型ウェル102の表面には、例えば、シリコン酸化膜からなるトンネル絶縁膜104が形成されている。トンネル絶縁膜104上には浮遊ゲートFGが形成され、浮遊ゲートFG上には層間膜105として、例えば、シリコン酸化膜−シリコン窒化膜−シリコン酸化膜の三層構造絶縁膜が形成されている。層間膜105上には、制御ゲートCGが形成されている。制御ゲートCGはワード線WLである。セルトランジスタCTは、例えば、トンネル絶縁膜104、浮遊ゲートFG、層間膜105、及び制御ゲートCGからなるスタックゲート構造を持つしきい値可変型トランジスタから構成される。セルトランジスタCTは、例えば、スタックゲート構造を持つしきい値可変型トランジスタから構成されるが、セルトランジスタの構造としては、これに限られるものではない。
【0022】
セルトランジスタCTのソース/ドレイン拡散層106は、隣り合うセルトランジスタCTで共有されることで直列に接続される。直列に接続されたセルトランジスタCTは、ドレイン側ブロック選択トランジスタSTDとソース側ブロック選択トランジスタSTSとによって挟まれる。
【0023】
STSのソース/ドレイン拡散層106の一方は、セルトランジスタCTのソース/ドレイン拡散層106と共有される。STSのソース/ドレイン拡散層106の他方(106S)は、隣り合うNAND束中のSTSのソース/ドレイン拡散層106(106S)と共有される。ソース/ドレイン拡散層106Sはセルソース線SLに、例えば、導電性プラグ107を介して接続される。本例のSLは、第1層金属層により形成される。SLは、ロウ方向に延び、例えば、セルウェル領域101、102以外の領域に配置されたセルソース線バイアス回路108に接続される。
【0024】
STDのソース/ドレイン拡散層106の一方は、セルトランジスタCTのソース/ドレイン拡散層106と共有される。ソース/ドレイン拡散層106Dは、セクションビット線SBLに、例えば、導電性プラグ109を介して接続される。SBLは、例えば、第1層金属層の上層にある第2層金属層により形成される。SBLは、カラム方向に延び、セクション〔A〕〜セクション〔H〕内それぞれに配置された、1列分のNAND束それぞれにドレイン側ブロック選択トランジスタSTDを介して接続される。
【0025】
本例では、STSとSTDとの間に挟まれるセルトランジスタCTの直列接続数を8個としているが、直列接続数は8個に限られるものではない。8個以上でも良く、また、8個未満でも良い。もちろん、STSとSTDとの間に1個のセルトランジスタCTを挟んだ、所謂3トランジスタ型メモリセルとすることも可能であるし、STSとSTDとの間に、複数のセルトランジスタCTを並列接続することも可能である。
【0026】
セクションビット線SBL1〜SBLmのうち、セクション〔A〕内に配置されたSBL1〔A〕〜SBLm〔A〕は、セクション選択トランジスタSST1〔A〕〜SSTm〔A〕を介してGBL1〜GBLmに接続される。同様に、セクション〔B〕内に配置されたSBL1〔B〕〜SBLm〔B〕は、SST1〔B〕〜SSTm〔B〕を介してGBL1〜GBLmに接続され、…、セクション〔H〕内に配置されたSBL1〔H〕〜SBLm〔H〕は、SST1〔H〕〜SSTm〔H〕を介してGBL1〜GBLmに接続される。
【0027】
SST1〔A〕〜SSTm〔A〕は、セクション〔A〕が選択されたとき、GBL1〜GBLmをSBL1〔A〕〜SBLm〔A〕に接続する。同様に、SST1〔B〕〜SSTm〔B〕は、セクション〔B〕が選択されたとき、GBL1〜GBLmをSBL1〔B〕〜SBLm〔B〕に接続し、…、SST1〔H〕〜SSTm〔H〕は、セクション〔H〕が選択されたとき、GBL1〜GBLmをSBL1〔H〕〜SBLm〔H〕に接続する。本例のSST1〔A〕〜SSTm〔A〕及びSST1〔B〕〜SSTm〔B〕は、セクション〔A〕とセクション〔B〕との間に配置され、GBL1〜GBLmとのコンタクトを共有する。同様に、SST1〔C〕〜SSTm〔C〕及びSST1〔D〕〜SSTm〔D〕は、セクション〔C〕とセクション〔D〕との間に配置され、GBL1〜GBLmとのコンタクトを共有し、…、SST1〔G〕〜SSTm〔G〕及びSST1〔H〕〜SSTm〔H〕は、セクション〔G〕とセクション〔H〕との間に配置され、GBL1〜GBLmとのコンタクトを共有する。これらセクション選択トランジスタSSTは、セルトランジスタCTと同様に、セルP型ウェル領域102上に形成される。これらSSTのゲート絶縁膜には、例えば、セルトランジスタCTのトンネル絶縁膜104と同じ膜が用いられ、SSTのゲート絶縁膜の厚さは、セルトランジスタCTのトンネル絶縁膜104の厚さと同じとされる。
【0028】
セクションどうしの境界部分では、ドレイン側ブロック選択トランジスタSTDのソース/ドレイン拡散層106Dは、セクション選択トランジスタSST〔A〕のソース/ドレイン拡散層106の一方と共有される。SST〔A〕のソース/ドレイン拡散層106の他方(106DD)は、隣り合うセクション中のセクション選択トランジスタSST〔B〕のソース/ドレイン拡散層106(106DD)と共有される。ソース/ドレイン拡散層106DDは、グローバルビット線GBLに、例えば、導電性プラグ110を介して接続される。GBLは、例えば、第2層金属層の上層にある第3層金属層により形成される。GBLは、カラム方向に延び、セクション〔A〕〜セクション〔H〕内それぞれに配置された、1列分のセクションビット線SBLそれぞれにセクション選択トランジスタSSTを介して接続される。セクション〔A〕〜セクション〔H〕は、セクション選択回路111により選択される。
【0029】
セクション選択回路111は、例えば、セルウェル領域101、102以外の領域に配置され、例えば、メモリセルアレイの“ロウ”を選択するロウデコーダR.DEC.内に配置される。本例のセクション選択回路111は、セクション選択回路111〔A/B〕、111〔C/D〕、111〔E/F〕、及び111〔G/H〕の4個に分かれる。セクション選択回路111〔A/B〕は、セクション〔A〕を選択する信号を、セクション選択線SS〔A〕を介してSST1〔A〕〜SSTm〔A〕のゲートに与えるとともに、セクション〔B〕を選択する信号を、セクション選択線SS〔B〕を介してSST1〔B〕〜SSTm〔B〕のゲートに与える。以下同様に、セクション選択回路111〔C/D〕は、セクション〔C〕を選択する信号を、セクション選択線SS〔C〕を介してSST1〔C〕〜SSTm〔C〕のゲートに与えるとともに、セクション〔D〕を選択する信号を、セクション選択線SS〔D〕を介してSST1〔D〕〜SSTm〔D〕のゲートに与え、…、セクション選択回路111〔G/H〕は、セクション〔G〕を選択する信号を、セクション選択線SS〔G〕を介してSST1〔G〕〜SSTm〔G〕のゲートに与えるとともに、セクション〔H〕を選択する信号を、セクション選択線SS〔H〕を介してSST1〔H〕〜SSTm〔H〕のゲートに与える。本例では、セクション選択回路111〔A/B〕は、セクション〔A〕に対応するR.DEC.〔A〕とセクション〔B〕に対応するR.DEC.〔B〕との間に配置される。以下同様に、セクション選択回路111〔C/D〕は、R.DEC.〔C〕とR.DEC.〔D〕との間に配置され、…、セクション選択回路111〔G/H〕は、R.DEC.〔G〕とR.DEC.〔H〕との間に配置される。
【0030】
図5Aはセクション選択回路の一回路例を示す回路図である。図5Aでは、セクション選択回路111〔A/B〕を示すが、他のセクション選択回路111〔C/D〕〜111〔G/H〕についても同様の回路である。また、NAND束をひとつの四角いボックスで表記する。このボックス内の等価回路は、図5Bに示す通りである。
【0031】
図5Aに示すように、セクション〔A〕とセクション〔B〕との間には、ドレイン端子を共有し、このドレイン端子にGBLを共通に接続したセクション選択トランジスタSST〔A〕及びSST〔B〕が接続される。SST〔A〕及びSST〔B〕のゲート電極は、セクション選択回路111〔A/B〕から延びる2本のセクション選択線SS〔A〕及びSS〔B〕に接続される。セクション選択回路111内には、消去動作時に、セクション選択線SS〔A〕及びSS〔B〕を電気的にフローティング状態にする高電圧系Nチャネル型トランジスタ112〔A〕及び112〔B〕が配置されている。高耐圧系トランジスタ112〔A〕及び112〔B〕のゲート電極には、信号ERASE−OFFが供給される。信号ERASE−OFFは、書き込み動作時及び読み出し動作時に“HIGH”レベルとされ、高耐圧系トランジスタ112〔A〕及び112〔B〕を導通させ、消去動作時に“LOW”レベル、例えば0Vとされ、高耐圧系トランジスタ112〔A〕及び112〔B〕を非導通とする。信号ERASE−OFFの電位は、例えば、昇圧回路から供給され、その“HIGH”レベルの電位の一例は、電源電圧VCCよりもNチャネル型トランジスタのしきい値分高い電位である。
【0032】
高耐圧系トランジスタ112〔A〕及び112〔B〕の電流通路の一端は、セクション選択線SS〔A〕及びSS〔B〕に接続され、他端はバッファ用インバータ回路113〔A〕及び113〔B〕を介して、グローバルセクション選択信号線GS〔A〕及びGS〔B〕に接続される。本例の信号線GS〔A〕の電位は、セクション〔A〕が選択されたときに“LOW”レベルとなり、インバータ回路113〔A〕、高耐圧系トランジスタ112〔A〕を介してSST〔A〕を導通させる。信号線GS〔B〕の電位はセクション〔B〕が選択されたときに“LOW”レベルとなり、インバータ回路113〔B〕、高耐圧トランジスタ112〔B〕を介してSST〔B〕を導通させる。
【0033】
グローバルビット線GBL1〜GBLmは、データラッチ回路DL1〜DLmに接続される。データラッチ回路DL1〜DLmは、例えば、セルウェル領域101、102以外の領域に配置される。
【0034】
図6はデータラッチ回路の一回路例を示す回路図である。図6には、データラッチ回路DL1〜DLmのうちの一個が示されている。
【0035】
図6に示すように、データラッチ回路DLには、高耐圧系Nチャネル型トランジスタ114、センス回路SLC、及びセクション〔A〕〜セクション〔H〕それぞれに対応するデータラッチLC〔A〕〜データラッチLC〔H〕が配置されている。
【0036】
グローバルビット線GBLは、高耐圧系トランジスタ114の電流通路の一端に接続される。高耐圧系トランジスタ114の電流通路の他端は、VCC系Nチャネル型トランジスタ115の電流通路の一端に接続される。高耐圧系トランジスタ115はセルウェル領域101、102以外の領域に配置され、例えば、P型半導体基板100内に配置される。トランジスタ115は、高耐圧系トランジスタ114を間に挟んでメモリセルアレイ103に相対して配置される。
【0037】
高耐圧系トランジスタ114のゲート電極の電位は、読み出し動作時及び書き込み動作時に、高耐圧系トランジスタ114を導通させるために高レベルとなり、消去動作時に、高耐圧系トランジスタ114を非導通にするために、例えば、0Vに制御される。高耐圧系トランジスタ114は、消去動作時に、セルP型ウェル領域102及びセルN型ウェル領域101を介してグローバルビット線GBLに対して供給される、例えば、20V程度の高電圧がデータラッチ回路DLの内部に伝達されないようにするための、所謂分離トランジスタである。このため、高耐圧系トランジスタ114のサイズは、例えば、データラッチ回路DL内の他のトランジスタ、例えば、VCC系トランジスタのサイズよりも大きい。高耐圧系トランジスタ114の大きさの一例、例えば、高耐圧系トランジスタ114のチャネル長の一例は、VCC系トランジスタのチャネル長の6倍以上である。
【0038】
トランジスタ115のゲート電極には、読み出し動作時、グローバルビット線GBLの充電電圧を制御するために、電源電圧VCCと0Vとの間の所定の電圧が供給され、書き込み動作時には電源電圧VCCが所定の期間供給される。
【0039】
トランジスタ115の電流通路の他端は、Vcc系Nチャネル型トランジスタ116〔A〕〜116〔H〕を介して書き込みデータラッチLC〔A〕〜LC〔H〕に接続される。LC〔A〕〜LC〔H〕はクロックドインバータCLK11とCLK12とにより構成される。LC〔A〕〜LC〔H〕には、書き込みデータの入力動作時に、例えば、チップ外部から入力される書き込みデータが、I/Oデータバス(I/O Bus)とNチャネル型トランジスタ117〔A〕〜117〔H〕を介して入力される。LC〔A〕〜LC〔H〕は入力された書き込みデータを保持する。
【0040】
さらに、トランジスタ115の電流通路の他端は、Vcc系Nチャネル型トランジスタ118を介して読み出しセンス回路SLCに接続される。SLCは、クロックドインバータCLK21とCLK22とにより構成される。SLCは、読み出し動作時、書き込み動作時におけるベリファイ読み出し動作時、及び消去動作時におけるベリファイ読み出し動作時に、グローバルビット線GBLの電位をセンスし、センスした読み出しデータを保持する。保持したデータは、トランジスタ118、116〔A〕〜116〔H〕、LC〔A〕〜LC〔H〕内のクロックドインバータCLK11、トランジスタ117〔A〕〜117〔H〕を介してI/O Busに伝達され、メモリチップ外部に出力される。
【0041】
さらに、トランジスタ115の電流通路の他端は、VCC系Nチャネル型トランジスタ119、VCC系Pチャネル型トランジスタ120を介して、例えば、電位VCCが供給される端子121に接続される。
【0042】
次に、第1実施形態に係る不揮発性半導体記憶装置の一動作例について、説明する。
【0043】
〔読み出し動作〕
読み出し動作時には、Pチャネル型トランジスタ120が導通状態となり、Nチャネル型トランジスタ119、115、114を介してグローバルビット線GBLを所定の電圧にプリチャージする。また、セクション選択回路111によりセクション〔A〕〜セクション〔H〕のいずれかを選択し、選択したセクション内のセクションビット線SBLをプリチャージする。その後、選択したセクション内で、ロウデコーダにより選択されたメモリセルがオンするかオフするかにより、SBL、GBLの電位が変化する。具体的な一例は、トランジスタ115のゲート電位が、例えば、1.6Vに制御されており、GBL、SBLが、例えば、1Vに充電されるとする。その後、メモリセルがオンし、所定の電流(例えば、100mV)の電流を流したとすると、GBL、SBLの電位が、例えば、0.9Vに低下する。トランジスタ115とトランジスタ119とのノード122の電位は、GBL/SBLプリチャージ動作後には、トランジスタ119のゲート電位(例えば、VCC)よりも、トランジスタ119のしきい値分低い値である(例えば、2.4V)。GBLの電位が0.9Vに低下すると、ノード122の電位は、GBLの電位と同電位の0.9Vまで低下する。また、メモリセルがオフし、所定の電流を流さない場合、GBL、SBLの電位は1Vのプリチャージ電位を保持する。そのため、トランジスタ115はオフ状態を保持し、ノード122の電位も2.4Vを保持したままとなる。
【0044】
センス回路SLC内のクロックドインバータCLK22は、トランジスタ118が導通することにより、GBLの電位の状態をセンスし、その後クロックドインバータCLK21が導通することにより、読み出しデータをSLC内に“1”または“0”データとして保持する。この後、データラッチLC〔A〕〜LC〔H〕のうち、選択したセクションに対応するデータラッチに、トランジスタ116〔A〕〜116〔H〕のいずれかを介して転送する。
【0045】
〔書き込み動作〕
NAND型不揮発性半導体記憶装置の書き込み方式は、よく知られているようにトンネル絶縁膜を介してチャネル中の電子を、浮遊ゲートFGに注入することにより行われる。
【0046】
本例では、“0”データを書き込む場合、例えば、0Vを、グローバルビット線GBLからセクションビット線SBLに転送し、さらに、転送された0Vを、SBLから選択されたセルトランジスタCTのチャンネルまで転送する。例えば、選択されたNAND束内のブロック選択トランジスタSTD、STSのゲートにはVCCの電圧を印加し、選択されたNAND束内の非選択セルトランジスタCTの制御ゲートCGには10V程度の電圧を印加し、選択されたNAND束内の選択セルトランジスタCTの制御ゲートCGには20V程度の電圧を印加して選択セルトランジスタCTのチャネルに0Vを転送する。これにより、選択セルトランジスタCTの浮遊ゲートFGに電子が注入され、“0”データが書き込まれる。
【0047】
また、“1”データを書き込む場合には、例えば、VCCを、グローバルビット線GBLからセクションビット線SBLに転送する。選択されたNAND束内のブロック選択トランジスタSTD、STSのゲートにはVCCの電圧を印加されている。このため、ブロック選択トランジスタSTDのゲートとSTDのソース(セクションビット線SBL)との電位差がしきい値Vth未満、もしくは以下となり、ブロック選択トランジスタSTDが非導通となる。この結果、選択されたNAND束内のセルトランジスタCTのチャネルが電気的にフローティング状態となり、選択されたNAND束内のチャネルの電位が、このNAND束内の制御ゲートCGの電位と容量結合することによって上昇する。チャネルの電位が上昇する結果、選択セルトランジスタCTのチャネルと制御ゲートCGとの電位差は“0”データ書き込み時に比較して緩和され、選択セルトランジスタCTの浮遊ゲートFGには電子が注入されない。よって、選択セルトラジスタのデータは、消去状態である“1”データが保持される。
【0048】
書き込み動作時には、まず、書き込みデータが、例えば、チップ外部からI/Oバス線、トランジスタ117を経由してデータラッチLCに記憶される。8セクション中の8ページにデータを同時に書く場合には、書き込みデータ入力を8回行う。それぞれの入力動作でトランジスタ117〔A〕〜117〔H〕を順次導通させ、対応するデータラッチLC〔A〕〜LC〔H〕に書き込みデータを記憶させる。“0”データ書き込み時には、ノード123が“HIGH”レベルに、ノード124が“LOW”レベルにセットされる。書き込み動作が始まると、トランジスタ116〔A〕〜116〔H〕の1個、115、及び114が導通状態となり、ノード124に保持される書き込みデータが、GBL、SBLを介して選択セルトランジスタのチャネルまで転送される。
【0049】
このような書き込みデータを、トランジスタ116〔A〕〜116〔H〕を順次パルス状に導通させることにより、グローバルビット線GBLにパルス状に転送させる。それぞれのパルスが出力される間に、セクション選択トランジスタSST〔A〕〜SST〔H〕を導通させ、書き込みデータをグローバルビット線GBLからセクションビット線SBL〔A〕〜SBL〔H〕に転送させる。
【0050】
書き込み終了後は、セルトランジスタのしきい値が所定の値まで上昇したかをチェックするためベリファイ読み出しが行われる。
【0051】
ベリファイ読み出し動作時には、トランジスタ116〔A〕〜116〔H〕が非導通となり、トランジスタ118が導通し、センス回路SLCにより、上記読み出し動作と同じ動作が行われる。この結果、選択セルトランジスタのしきい値が所定の電圧まで上昇しておらず、SBL、GBLに電流が流れる場合、ノード125に“LOW”レベルが記憶される。次に、このベリファイ結果をもとに、次の追加書き込み動作を行うかどうかの判定動作がチップ内で自動的に行われる。このとき、クロックドインバータCLK21は非導通状態、クロックドインバータCLK22が導通状態となる。ここで、例えば、セクション〔A〕に対するベリファイ読み出しが行われている、とする。この場合には、トランジスタ127〔A〕〜127〔H〕のうち、トランジスタ127〔A〕が導通している。しかし、ノード125が“LOW”レベルのため、トランジスタ126〔A〕〜〔H〕は導通せず、データラッチLC〔A〕のノード123は、容量Cに記憶された電荷により前の電位を保持する。即ち、“HIGH”レベルのままとなり、ノード124が“LOW”レベルとなる。その後、クロックドインバータCLK11が導通状態となり、ノード124の“LOW”レベルがデータラッチLC〔A〕に記憶される。この状態で、追加書き込みが行われる。なお、追加書き込みでは、ワード線WLの電位を前回の書き込みより、所定の電位だけ高くする、所謂ステップアップ書き込みを用いることが可能である。
【0052】
また、選択セルトランジスタのしきい値が所定の電圧まで上昇しており、選択セルトランジスタに電流が流れない場合、ノード125に“HIGH”レベルが記憶される。次に、上記ベリファイ読み出し動作と同様に、CLK21が非導通状態、CLK22が導通状態となる。このとき、ノード125が“HIGH”レベルとなる。例えば、セクション〔A〕に対するベリファイ読み出しが行われている場合には、トランジスタ127〔A〕、126〔A〕〜126〔H〕が導通し、データラッチLC〔A〕のノード123は“LOW”レベルに反転し、ノード124は“HIGH”レベルに反転する。その後、クロックドインバータCLK11が導通状態となり、ノード124の“HIGH”レベルがデータラッチLC〔A〕に記憶される。この状態で、追加書き込み動作が行われても、GBL、SBLにはVCCが供給されるので、書き込みが行われない。
【0053】
セクションビット線SBLに書き込みデータを転送する一動作例を、図7に示す。ここでは説明を簡略化するため、2セクション中の2ページにデータを同時に書き込む場合を説明する。一動作例では、カラムn番地のセクション〔A〕中のNAND束の、任意のワード線により選択されるセルトランジスタCTに“0”データを書き込み、また、同じカラムn番地のセクション〔B〕中のNAND束の、任意のワード線により選択されるセルトランジスタCTに“1”データを書き込む。
【0054】
図7に示すように、グローバルビット線GBLを“LOW”レベル(例えば、0V)、セクション選択線SS〔A〕、SS〔B〕を“HIGH”レベル(例えば、VCC)とし、全てのセクションビット線SBL〔A〕、SBL〔B〕をディスチャージし、例えば、0Vに初期化する(SBLディスチャージ期間)。
【0055】
次に、SS〔A〕を“HIGH”レベル、SS〔B〕を“LOW”レベルとする。これと同時、もしくはその前後に、SBL〔A〕に書き込む書き込みデータを、データラッチLC〔A〕からGBLに転送する。これにより、SBL〔A〕には“0”データを書き込むための書き込み電位、例えば、0Vが設定される(SBL〔A〕データ設定期間)。
【0056】
次に、SS〔A〕を“LOW”レベル、SS〔B〕を“HIGH”レベルとし、SBL〔A〕をGBLから分離するとともに、SBL〔B〕をGBLに接続する。これと同時、もしくはその後、SBL〔B〕に書き込む書き込みデータを、データラッチLC〔B〕からGBLに転送する。これにより、SBL〔B〕には“1”データを書き込むための書き込み電位、例えば、VCC−VthVが設定される(SBL〔B〕データ設定期間)。この間、セクション〔A〕においては、NAND束の、任意のワード線により選択されるセルトランジスタCTに“0”データが書き込まれる。
【0057】
書き込み動作後のベリファイ読み出し動作では、書き込みが成功したか否かの判定がセンス回路SLCにより為される。
【0058】
書き込み動作が行われたページが順次選択され、毎回、センス回路SLCにラッチされたベリファイ結果にもとづき、書き込みデータが記憶されているデータラッチLC〔A〕、LC〔B〕のデータが見直される。書き込みが充分である場合(書き込み成功)、そのページに対応するデータラッチLCに記憶された書き込みデータが“1”データに変更される。反対に、書き込みが不十分である場合には、最初の書き込みデータが対応するデータラッチ回路LCに保存され、次回も最初の書き込みデータに従った書き込みが行われる。
【0059】
〔消去動作〕
消去動作時には、セルP型ウェル領域102を、例えば、20Vとし、選択したブロックの全てのワード線WLを0Vとする。これにより、セルトランジスタCTの浮遊ゲートFGから電子が放出されてしきい値が負となり、“1”データ状態になる。ここで、非選択ブロックのワード線WL、グローバルビット線GBL、セクション選択線SSは電気的にフローティング状態とされる。これにより、非選択ブロックのワード線WL、グローバルビット線GBL、セクション選択線SSは、消去動作時には、セルP型ウェル102との容量結合により20V近くとなる。上述したように、本例のグローバルビット線GBLは高耐圧系トランジスタ114を非導通とすることによって、また、セクション選択線SSは高耐圧系トランジスタ112を非導通とすることによって、電気的にフローティング状態とされる。
【0060】
第1実施形態に係る不揮発性半導体記憶装置によれば、ビット線を、グローバルビット線GBLとセクションビット線SBLとに分離し、セクションビット線SBLに蓄えられる電荷を、データ書き込みに使用する。これにより、データを、同じグローバルビット線に接続された複数のセクションに同時に書き込むことが可能となる。さらに、データラッチ回路DLは複数のセクション毎に分割せず、複数のセクションで共有できる。このため、データラッチ回路DLの規模を小さくすることができる。これにより、データラッチ回路DLの回路規模の増大を抑制しつつ、書き込みスピードの高速化を達成することが可能となる。
【0061】
例えば、第1実施形態に係る不揮発性半導体記憶装置のデータラッチ回路DLでは、書き込みデータをラッチするデータラッチLCは複数のセクション毎に設けられるが、センス回路SLC、高耐圧系トランジスタ114は、複数のセクションで共有できる。さらに、例えば、第1実施形態に係る不揮発性半導体記憶装置のメモリセルアレイの数は1つで済む。
【0062】
図31に示す不揮発性半導体記憶装置に対するデータラッチ回路DLの削減数、回路DL内のセンス回路SLCの削減数、回路DL内の高耐圧系トランジスタの削減数、及びメモリセルアレイの削減数の具体的一例は、次の通りである。
【0063】
・ページ長512バイト×8(4kバイト=(32kビット))の場合
〔図31に示す不揮発性半導体記憶装置〕
データラッチ回路DLの数:8個
センス回路の数 :512バイト×8個
高耐圧系トランジスタの数:512バイト×8個
メモリセルアレイの数 :8個
〔第1実施形態に係る不揮発性半導体記憶装置(セクションの数8)〕
データラッチ回路DLの数:1個
センス回路の数 :512バイト×1個
高耐圧系トランジスタの数:512バイト×1個
メモリセルアレイの数 :1個
以上のように、データラッチ回路DLの数、センス回路の数、高耐圧系トランジスタの数、及びメモリセルアレイの数がそれぞれ削減される。
【0064】
また、非特許文献1に対するデータラッチ回路DLの削減数、回路DL内のセンス回路SLCの削減数、回路DL内の高耐圧系トランジスタの削減数、及びメモリセルアレイの削減数の具体的一例は、次の通りである。
【0065】
・ページ長512バイト×8(4kバイト=(32kビット))の場合
〔非特許文献1に示す不揮発性半導体記憶装置〕
データラッチ回路DLの数:4個
センス回路の数 :512バイト×4個
(ただし、センス回路を上側バンクと下側バンクとで共有した場合)
高耐圧系トランジスタの数:512バイト×8個
メモリセルアレイの数 :8個
〔第1実施形態に係る不揮発性半導体記憶装置(セクションの数8)〕
データラッチ回路DLの数:1個
センス回路の数 :512バイト×1個
高耐圧系トランジスタの数:512バイト×1個
メモリセルアレイの数 :1個
いずれにせよ、第1実施形態に係る不揮発性半導体記憶装置によれば、データラッチ回路DLの数、センス回路の数、高耐圧系トランジスタの数、及びメモリセルアレイの数がそれぞれ削減される。
【0066】
また、非特許文献1のように、データラッチ回路を上側バンクと下側バンクとの間に配置する構成では、消去動作時に、データラッチ回路とビット線とを分離する高耐圧系トランジスタを、データラッチ回路と上側バンクとの間、及びデータラッチ回路と下側バンクとの間に配置する必要がある。高耐圧系トランジスタはサイズが大きい。これは、高電圧が印加されてもパンチスルーが生じないようにするためであり、例えば、そのチャネル長は、VCC系トランジスタのチャネル長に比較して、例えば、6倍ある。このような、サイズが大きい高耐圧系トランジスタの削減が困難である事情がある。
【0067】
対して、第1実施形態に係る不揮発性半導体記憶装置によれば、高耐圧系トランジスタを複数のセクションで共有できるので、高耐圧系トランジスタの削減が可能である。
【0068】
また、高電圧系トランジスタは、セルN型ウェルの外の、例えば、P型半導体基板内に形成する必要がある。セルN型ウェルは、セルP型ウェルをP型半導体基板から分離する領域であるために、広く、かつ深い。このため、横方向拡散が大きくなりやすく、チップ平面にデッドスペースを増加させやすい。
【0069】
対して、第1実施形態に係る不揮発性半導体記憶装置によれば、メモリセルアレイを1個にすることが可能である。メモリセルアレイを1個にした場合には、メモリセルアレイを、データラッチ回路の上側及び下側に1個ずつ配置する構成に比較して、セルN型ウェルの横方向拡散によって生ずるようなデッドスペースを、削減することも可能である。
【0070】
次に、第1実施形態に係る不揮発性半導体記憶装置に施された一つの工夫について、第1実施形態の変形例として説明する。この工夫は、メモリセルアレイの面積増加を抑制する一つの手法に関する。
【0071】
第1実施形態では、セクション選択回路111を共有するセクションどうし、例えば、セクション〔A〕とセクション〔B〕とでは、セクション選択トランジスタSST〔A〕のソース/ドレイン拡散層106DDを、SST〔B〕のソース/ドレイン拡散層106DDと共有し、共有した拡散層106DDにGBLをコンタクトさせる。これにより、GBLのコンタクト数を削減でき、セクション間の距離を詰めることができ、メモリセルアレイの面積増加を抑制することができる。
【0072】
さらに、第1実施形態では、セクション選択回路111を共有しないセクションどうし、例えば、セクション〔B〕とセクション〔C〕との間でも、一つの工夫が施されている。それは、セクション〔B〕とセクション〔C〕との境界で、ソース線SLを共有することである。
【0073】
図8Aに、セクション〔B〕とセクション〔C〕との分離の状態の一例を、図8Bに、セクション〔B〕とセクション〔C〕との分離の状態の他例を示す。
【0074】
図8Aに示すように、一例では、セクション〔B〕とセクション〔C〕との分離は、素子分離領域ISO.を用いて分離する。この場合の構造の一例を、図9A、図9Bに示す。
【0075】
図9Aは平面図、図9Bは図9A中の9B−9B線に沿う断面図である。
【0076】
図9A及び図9Bに示すように、セクション〔B〕とセクション〔C〕とを素子分離領域ISO.を用いて分離する場合には、例えば、ドレイン側ブロック選択トランジスタSTD〔B〕のソース/ドレイン拡散層106DとSTD〔C〕のソース/ドレイン拡散層106Dとの間に、絶縁物からなる素子分離領域ISO.が形成されることになる。
【0077】
図8Bに示す他例では、セクション〔B〕とセクション〔C〕とでソース線SLを共有する。この場合の構造の一例を、図10A、図10Bに示す。
【0078】
図10Aは平面図、図10Bは図10A中の10B−10B線に沿う断面図である。
【0079】
図10A及び図10Bに示すように、セクション〔B〕とセクション〔C〕とでソース線SLを共有する場合には、例えば、ソース側ブロック選択トランジスタSTS〔B〕のソース/ドレイン拡散層106SとSTS〔C〕のソース/ドレイン拡散層106Sとを共有できる。このため、ソース/ドレイン拡散層106S間には素子分離領域が不要となり、図8A、図9A及び図9Bに示す一例と比較して、セクション〔B〕とセクション〔C〕との間の距離を詰めることができる。
【0080】
このように、セクション選択回路111を共有しないセクション間の距離を詰め、メモリセルアレイの面積増加を抑制したい、あるいはメモリセルアレイの集積密度を向上させたい場合には、図8B、図10A及び図10Bに示す他例を採用すると良い。
【0081】
もちろん、上記一例、及び他例のどちらを採用するのかは任意であり、適宜選択すれば良い。例えば、上記一例では末端のNAND束がSTDで終端するのに対し、上記他例では末端のNAND束がSTSで終端する。このため、例えば、1個のセクションで、1カラム当たりのNAND束の数が変わることになる。例えば、NAND束が偶数個になるか奇数個になるかである。例えば、このような集積回路の設計に関わる相違点があるために、上記一例、及び他例のどちらを採用するかは、状況に鑑み、適宜選択されれば良い。
【0082】
なお、図8、図9、図10に示す変形例は、後述する他の実施形態においても適用可能である。
【0083】
(第2実施形態)
図11はこの発明の第2実施形態に係る不揮発性半導体記憶装置の一構成例を示すブロック図である。
【0084】
図11に示すように、第2実施形態に係る不揮発性半導体記憶装置が、第1実施形態と異なるところは、セクション間、例えば、セクション〔A〕とセクション〔B〕との間に、4個のセクション選択トランジスタSST〔A1〕、SST〔A2〕、SST〔B1〕、SST〔B2〕が配置されていることにある。そして、1本のGBLが、セクション〔A〕の、例えば、奇数番地SBL1〔A1〕、SBL3〔A1〕、…に、SST1〔A1〕、SST3〔A1〕、…を介して接続され、偶数番地SBL2〔A2〕、SBL4〔A2〕、…に、SST2〔A2〕、SST4〔A2〕を介して接続される。また、同じGBLが、セクション〔B〕の、例えば、奇数番地SBL1〔B1〕、SBL3〔B1〕、…に、SST1〔B1〕、SST3〔B1〕、…を介して接続され、偶数番地SBL2〔B2〕、SBL4〔B2〕、…に、SST2〔B2〕、SST4〔B2〕を介して接続される。
【0085】
セクション選択回路111は、第1実施形態と同様に、セクション選択回路111〔A/B〕、111〔C/D〕、111〔E/F〕、及び111〔G/H〕の4個に分かれる。ただし、本例のセクション選択回路111〔A/B〕は、セクション〔A〕の奇数番地SBLを選択する信号を、セクション選択線SS〔A1〕を介してSST1〔A1〕、SST3〔A1〕、…のゲートに与え、偶数番地SBLを選択する信号を、セクション選択線SS〔A2〕を介してSST2〔A2〕、SST4〔A2〕、…のゲートに与える。また、セクション〔B〕の奇数番地SBLを選択する信号を、セクション選択線SS〔B1〕を介してSST1〔B1〕、SST3〔B1〕、…のゲートに与え、偶数番地SBLを選択する信号を、セクション選択線SS〔B2〕を介してSST2〔B2〕、SST4〔B2〕、…のゲートに与える。セクション選択回路111〔C/D〕、111〔E/F〕、111〔G/H〕も同様である。
【0086】
図12は第2実施形態に係る装置のメモリセルアレイの一平面パターン例を示す平面図、図13Aは図12中の13A−13A線に沿う断面図、図13Bは図12中の13B−13B線に沿う断面図、図13Cは図12中の13C−13C線、図13Dは図12中の13D−13D線に沿う断面図、図13Eは図12中の13E−13E線に沿う断面図である。
【0087】
図12、図13A〜図13Eに示すように、NAND束の構造は、第1実施形態と基本的に同じである。異なるところは、2カラムのSBLに対して1カラムのGBLが対応する構造となることである。本例では、第3層金属層を使用して形成されるGBLの下に、第2層金属層を使用して形成されるSBLが形成され、2カラムのSBL間の上方に、1カラムのGBLが配置される。
【0088】
2カラムのSBLに対して1カラムのGBLが対応する構造による利点は、GBLのピッチを、SBLのピッチや、セルトランジスタCTの、例えば、ワード線のピッチよりも緩和でき、第3層金属層の加工工程、例えば、リソグラフィ工程及びエッチング工程に、プロセス的な余裕ができることにある。
【0089】
セクションどうしの境界部分のうち、奇数番地の下方では、セクション〔A〕のドレイン側ブロック選択トランジスタSTDのソース/ドレイン拡散層106Dが、セクション選択線SS〔A2〕をゲートとするトランジスタPSST〔A1〕のソース/ドレイン拡散層の一方と共有される。PSST〔A1〕のソース/ドレイン拡散層の他方106は、セクション選択線SS〔A1〕をゲートとするセクション選択トランジスタSST〔A1〕のソース/ドレイン拡散層の一方106と共有される。SST〔A1〕のソース/ドレイン拡散層の他方106DDは、セクション選択線SS〔B1〕をゲートとするセクション選択トランジスタSST〔B1〕のソース/ドレイン拡散層の一方と共有される。SST〔B1〕のソース/ドレイン拡散層の他方106は、セクション選択線SS〔B2〕をゲートとするトランジスタPSST〔B1〕のソース/ドレイン拡散層の一方と共有される。PSST〔B1〕のソース/ドレイン拡散層の他方106Dはセクション〔B〕のドレイン側ブロック選択トランジスタSTDのソース/ドレイン拡散層と共有される。
【0090】
また、偶数番地の下方では、セクション〔A〕のドレイン側ブロック選択トランジスタSTDのソース/ドレイン拡散層106Dが、セクション選択線SS〔A2〕をゲートとするセクション選択トランジスタSST〔A2〕のソース/ドレイン拡散層の一方と共有される。SST〔A2〕のソース/ドレイン拡散層の他方106DDは、セクション選択線SS〔A1〕をゲートとするトランジスタPSST〔A2〕のソース/ドレイン拡散層の一方と共有される。PSST〔A2〕のソース/ドレイン拡散層の他方106は、セクション選択線SS〔B1〕をゲートとするトランジスタPSST〔B2〕のソース/ドレイン拡散層の一方と共有される。PSST〔B2〕のソース/ドレイン拡散層の他方106DDは、セクション選択線SS〔B2〕をゲートとするセクション選択トランジスタSST〔B2〕のソース/ドレイン拡散層の一方と共有される。SST〔B2〕のソース/ドレイン拡散層の他方106Dはセクション〔B〕のドレイン側ブロック選択トランジスタSTDのソース/ドレイン拡散層と共有される。
【0091】
なお、奇数番地に形成されるトランジスタPSST〔A1〕、PSST〔B1〕、偶数番地に形成されるトランジスタPSST〔A2〕、PSST〔B2〕は、いずれもセクション選択線SSをゲートとするトランジスタであるが、セクション選択には使用されない。そこで、PSST〔A1〕、PSST〔B1〕、PSST〔A2〕、PSST〔B2〕は、それぞれソース/ドレイン間を短絡し、ノーマリーオンとされる。このため、図11に示すブロック図では、PSST〔A1〕、PSST〔B1〕、PSST〔A2〕、PSST〔B2〕の図示を省略した。
【0092】
本例では、PSST〔A1〕は、セクション〔A〕内の奇数番地SBL1〔A1〕を用いて、PSST〔A1〕の拡散層106D、106を短絡する。同様に、PSST〔B1〕の拡散層106D、106は、セクション〔B〕内の奇数番地SBL1〔B1〕を用いて短絡する。
【0093】
また、PSST〔A2〕は、SBLに使用される、例えば、第2層金属層を用いて、SBL〔A2〕とSBL〔B2〕との間に、局所配線130を形成し、局所配線130を用いてPSST〔A2〕の拡散層106、106DDを短絡する。同様に、PSST〔B2〕の拡散層106、106DDは、局所配線130を用いて短絡する。本例では、PSST〔A2〕の拡散層106とPSST〔B2〕とで拡散層106は共有されているので、局所配線130の拡散層106に対するコンタクトは共有される。
【0094】
また、局所配線130は、SST〔A2〕の拡散層106DD及びSST〔B2〕の拡散層106DDに接続されている。これを考慮し、局所配線130を、SST〔A1〕の拡散層106DD、及びSST〔B1〕の拡散層106DDに接続することで、局所配線130は、GBLを、SBL〔A1〕、SBL〔A2〕、SBL〔B1〕、及びSBL〔B2〕に接続するための配線としても機能させることが可能となる。本例では、局所配線130を、SST〔A1〕、SST〔A2〕、SST〔B1〕及びSST〔B2〕の拡散層106DDに接続し、GBLを局所配線130に接続することで、1本のGBLが4本のSBLに接続される。
【0095】
図14Aは、第2実施形態に係る装置のセクション選択回路111の一回路例を示す回路図である。図14Aでは、セクション選択回路111〔A/B〕を示すが、他のセクション選択回路111〔C/D〕〜111〔G/H〕についても同様の回路である。また、NAND束をひとつの四角いボックスで表記する。このボックス内の等価回路は、図14Bに示す通りである。
【0096】
図14Aに示すように、第2実施形態に係る装置のセクション選択回路111は、消去動作時に、セクション選択線SS〔A1〕、SS〔A2〕、SS〔B1〕及びSS〔B2〕を電気的にフローティング状態にする高電圧系Nチャネル型トランジスタ112〔A1〕、112〔A2〕、112〔B1〕、及び112〔B2〕が配置されている。これら高耐圧系トランジスタ112〔A1〕、112〔A2〕、112〔B1〕及び112〔B2〕のゲート電極には、第1実施形態と同様に、信号ERASE−OFFが供給される。高耐圧系トランジスタ112〔A1〕、112〔A2〕、112〔B1〕及び112〔B2〕は、書き込み動作時及び読み出し動作時には導通し、消去動作時には非導通となる。
【0097】
高耐圧系トランジスタ112〔A1〕、112〔A2〕、112〔B1〕及び112〔B2〕の電流通路の一端は、セクション選択線SS〔A1〕、SS〔A2〕、SS〔B1〕、SS〔B2〕に接続され、他端はバッファ用インバータ回路113〔A1〕、113〔A2〕、113〔B1〕及び113〔B2〕を介して、グローバルセクション選択信号線GS〔A1〕、GS〔A2〕、GS〔B1〕及びGS〔B2〕に接続される。本例の信号線GS〔A1〕の電位は、セクション〔A〕のうち奇数番地が選択されたときに“LOW”レベルとなり、インバータ回路113〔A1〕、高耐圧系トランジスタ112〔A1〕を介してSST〔A1〕を導通させる。同様に、信号線GS〔A2〕の電位は、セクション〔A〕のうち偶数番地が選択されたときに“LOW”レベルとなり、インバータ回路113〔A2〕、高耐圧系トランジスタ112〔A2〕を介してSST〔A2〕を導通させ、信号線GS〔B1〕の電位はセクション〔B〕の奇数番地が選択されたときに“LOW”レベルとなり、インバータ回路113〔B1〕、高耐圧トランジスタ112〔B1〕を介してSST〔B1〕を導通させ、信号線GS〔B2〕の電位はセクション〔B〕の偶数番地が選択されたときに“LOW”レベルとなり、インバータ回路113〔B2〕、高耐圧トランジスタ112〔B2〕を介してSST〔B2〕を導通させる。
【0098】
次に、第2実施形態に係る不揮発性半導体記憶装置の一動作例について、説明する。
【0099】
〔読み出し動作〕
第1実施形態では、SBLの番地に関係なく、偶数/奇数の全データが一度に読み出される。対して、第2実施形態では、例えば、1本のワード線WLに2ページ分のメモリセルが接続されており、SBLの番地が偶数(1ページ)、あるいは奇数(残りの1ページ)が読み出されるかが相違するのみで、第1実施形態と基本的に同じである。
【0100】
なお、データの読み出しを偶数、奇数で行うことによる利点は、データ読み出しの際に、両隣のセクションビット線SBLを、例えば、0Vにできることである。このため、セクションビット線SBLへのデータの読み出し精度をあげることができる。
【0101】
〔書き込み動作〕
第2実施形態では、例えば、1本のワード線WLに2ページ分のメモリセルが接続されている。このため、1ページ分のデータを書き込むためには、両隣のセクションビット線SBL(次のページアドレス)のメモリセルは書き込み非選択状態にされる。このため、例えば、カラム番地nの両隣のカラム番地n−1、n+1のメモリセルには、GBL、SBLを介して“1”データを書き込む。例えば、図14Aに示すカラム番地n+1のNAND束〔A2〕、〔B2〕にあり、書き込み選択されたワード線WLに接続されるセルトランジスタCTのチャネルには、書き込み非選択となるような電位、例えば、電位VCCが、GBL、SBLを介して与えられる。電位VCCはデータラッチ回路DLから供給する。カラム番地n+1のSBLに、電位VCCを供給するには、GBLに電位VCCを供給する。GBLに電位VCCを供給するには、図6に示したデータラッチ回路DLのVCC系Pチャネル型トランジスタ120のゲート電極に0Vの電位を与え、VCC系Nチャネル型トランジスタ119のゲート電極に電位VCCよりトランジスタ119のしきい値電圧Vth分高い電位(VCC+Vth)を与える。そして、ノード122を電位VCCとし、トランジスタ115、114を介してGBLに転送すれば良い。一動作例を図15に示す。ここでは説明を簡略化するため、2セクション中の2ページにデータを同時に書き込む場合を説明する。
【0102】
図15に示すように、セクション選択線SS〔A1〕、SS〔A2〕、SS〔B〕を“HIGH”レベル(例えば、VCC)、グローバルビット線GBLを“LOW”レベル(例えば、0V)とし、全てのセクションビット線SBL〔A1〕、SBL〔B1〕、SBL〔A2〕、SBL〔B2〕をディスチャージし、例えば、0Vに初期化する(SBLディスチャージ期間)。
【0103】
次に、書き込むページに対応するSBL〔A1〕、SBL〔B1〕に隣接したSBL〔A2〕、SBL〔B2〕のセクション選択トランジスタSST〔A2〕、SST〔B2〕を導通状態とするため、セクション選択線SS〔A2〕、SS〔B2〕に“HIGH”レベルを供給する(SBL〔A2、B2〕データ設定期間)。
【0104】
このとき、GBLにトランジスタ120、119を介して“1”データに対応する電位VCCを供給する。この結果、SBL〔A2〕及びSBL〔B2〕には、VCC−Vthの電位が供給される。また、SBL〔A1〕、SBL〔B1〕はフローティング状態のため、図16に示す寄生容量C32−1、C22−1、C22−2の影響により、SBL〔A1〕、SBL〔B1〕の電位が数100mV上昇する(図15中のカップリングノイズ〔1〕)。
【0105】
次に、セクション〔A〕のSBL〔A1〕に“0”データをGBLから供給するため、SS〔A1〕に“HIGH”レベルを供給する。(SBL〔A1〕データ設定期間)。このとき、データラッチ回路DLからGBLに“0”データに対応する電位0Vを供給する。この結果、SBL〔A1〕には、0Vが供給される。
【0106】
また、SBL〔A2〕、SBL〔B1〕、SBL〔B2〕はフローティング状態のため、容量結合の影響を受ける。SBL〔B1〕及びSBL〔B2〕は、SBL〔A1〕との容量結合の影響は受け難いが、主にGBLとの間の寄生容量C32−1とC32−2の影響により、SBL〔B1〕及びSBL〔B2〕の電位が数100mV低下する(図15中のカップリングノイズ〔2〕)。また、SBL〔A2〕は、GBLとの容量結合の他に、両隣のSBLとの容量結合の影響を受ける。両隣のSBLが“0”データ書き込みの場合、図16に示す寄生容量C32−1とC22−2、C22−3の影響を受け、SBL〔A2〕の電位が数100mV以上低下する(図15中のカップリングノイズ〔3〕)。
【0107】
次に、セクション〔B〕のSBL〔B1〕に“0”データをGBLから供給するため、SS〔B1〕に“HIGH”レベルを供給する。(SBL〔B1〕データ設定期間)。このとき、データラッチ回路DLからGBLに“1”データに対応する電位VCCを供給する。この結果、SBL〔B1〕には、電位VCC−Vthが供給される。
【0108】
また、SBL〔A1〕、SBL〔A2〕、SBL〔B2〕はフローティング状態のため、容量結合の影響を受ける。SBL〔A1〕及びSBL〔A2〕は、主にGBLとの間の寄生容量C32−1とC32−2の影響により、SBL〔A1〕及びSBL〔A2〕の電位が数100mV上昇する(図15中のカップリングノイズ〔4〕)。また、SBL〔B2〕は、GBLとの容量結合の他に、両隣のSBLとの容量結合の影響を受け、両隣のSBLが“1”データ書き込みの場合、図16に示す寄生容量C32−1とC22−2、C22−3の影響を受け、SBL〔A2〕の電位が数100mV以上上昇する(図15中のカップリングノイズ〔5〕)。
【0109】
このような一動作例によれば、最初に、非選択ページのSBL〔A2〕、SBL〔B2〕に書き込み非選択となるような電位を転送し、その後、書き込みデータを選択ページのSBL〔A1〕、SBL〔B1〕に転送することにより、カップリングノイズによるSBLの書き込みデータの変動を抑制することができる。
【0110】
また、カップリングノイズにより、書き込み非選択電位VCC−Vthが、数100mV以上低下することで、メモリセルの誤書き込みが発生するような場合は、セクション選択線SS及びブロック選択線SGD、SGSの“HIGH”レベルの電位をVCCよりも高い電圧とすることにより、改善することが可能である。
【0111】
書き込み動作後のベリファイ読み出し動作では、書き込みが成功したか否かの判定がセンス回路SLCにより為される。
【0112】
書き込み動作が行われたページが順次選択され、毎回、センス回路SLCにラッチされたベリファイ結果にもとづき、書き込みデータが記憶されているデータラッチLC〔A〕、LC〔B〕のデータが見直される。書き込みが充分である場合(書き込み成功)、そのページに対応するデータラッチLCに記憶された書き込みデータが“1”データに変更される。反対に、書き込みが不十分である場合には、最初の書き込みデータが対応するデータラッチ回路LCに保存され、次回も最初の書き込みデータに従った書き込みが行われる。
【0113】
〔消去動作〕
第2実施形態に係る装置の消去動作は、第1実施形態の消去動作と、基本的に同じである。
【0114】
第2実施形態に係る不揮発性半導体記憶装置によれば、第1実施形態と同様に、ビット線を、GBLとSBLとに分離し、SBLに蓄えられる電荷をデータ書き込みに使用する。このため、第2実施形態においても、第1実施形態と同様な利点を得ることができる。
【0115】
さらに、第2実施形態では、2カラムのSBLに対して1カラムのGBLが対応する構造となるので、第1実施形態に比較して、GBLのピッチを緩和できる利点がある。GBLのピッチを緩和できることによって、例えば、第3層金属層を使用してGBLを形成した場合に、第3層金属層の加工工程、例えば、リソグラフィ工程及びエッチング工程にプロセス的な余裕ができる。
【0116】
さらに、第2実施形態では、読み出し動作時、例えば、SBL1本おきに読み出し動作が行われる。この読み出し動作の際、データの読み出しを行うSBLの両隣のSBLを、例えば、0Vにしておく。このようにすると、SBLに読み出されたデータが、両隣のSBLからの電位の影響を受け難くなり、第1実施形態に比較してSBLへのデータ読み出し精度を向上できる。
【0117】
さらに、書き込み動作時、例えば、セクションSBL1本おきに書き込み動作が行われる。この書き込み動作の際、最初に、データの書き込みを行うSBLの両隣のSBLを、例えば、書き込み非選択となるような電位、例えば、電位VCC−Vth、あるいは電位VCC以上にしておく。このようにすると、第2実施形態に係る装置に対して、データを書き込むことが可能となる。また、両隣のSBLについては、データ書き込みがされず、カップリングノイズによる変動を除き、基本的に電位が変動しない。このため、SBLに転送された“0”データに対応する電位0V、“1”データに対応する電位VCC−Vthが変動し難くなり、第1実施形態に比較してSBLへの書き込みデータの転送精度を向上できる。
【0118】
次に、第2実施形態の変形例に係る不揮発性半導体記憶装置を説明する。
【0119】
図17は第2実施形態の変形例に係る装置のメモリセルアレイの一平面パターン例を示す平面図、図18Aは図17中の18A−18A線に沿う断面図、図18Bは図17中の18B−18B線に沿う断面図、図18Cは図17中の18C−18C線に沿う断面図、図18Dは図17中の18D−18D線に沿う断面図、図18Eは図17中の18E−18E線に沿う断面図である。なお、この変形例は、トランジスタPSST〔A2〕、PSST〔B2〕、PSST〔B1〕、PSST〔B2〕の他の構造例に関している。
【0120】
図17、図18A〜図18Eに示すように、変形例に係る装置では、トランジスタPSST〔A1〕、PSST〔B1〕、PSST〔A2〕、PSST〔B2〕をデプレッション型トランジスタとし、例えば、PSST〔A1〕、PSST〔B1〕、PSST〔A2〕、PSST〔B2〕がNチャネル型である場合には、セクション選択線SS〔A1〕、SS〔A2〕、SS〔B1〕、SS〔B2〕の電位が、例えば、0Vであっても導通するようにしている。
【0121】
本変形例では、デプレッション化の一例としてPSST〔A1〕、PSST〔B1〕、PSST〔A2〕、PSST〔B2〕のゲート電極下のチャネルに、ソース/ドレイン拡散層と同じ導電型の不純物、例えば、N型不純物であるヒ素を導入して拡散層131を形成する。この拡散層131を用いてPSST〔A1〕、PSST〔B1〕、PSST〔A2〕、PSST〔B2〕のソース/ドレイン拡散層を短絡する。
【0122】
このようにしても、PSST〔A1〕、PSST〔B1〕、PSST〔A2〕、PSST〔B2〕をセクション選択トランジスタとして機能させないようにすることができる。
【0123】
なお、変形例の利点は、セクション選択線SS〔A1〕とSS〔A2〕との間、及びSS〔B1〕とSS〔B2〕との間に、コンタクトを形成しなくて済むことである。
【0124】
このため、例えば、図19に示すように、セクション選択線SS〔A1〕とSS〔A2〕との間の距離、及びSS〔B1〕とSS〔B2〕との間の距離(これらの距離をP1SST−SSTとする)を詰めることが可能となり、メモリセルアレイ103の集積度を向上させることができる。
【0125】
(第3実施形態)
不揮発性半導体記憶装置は、近時、ファイルメモリとして使用されるだけでなく、その一部にプログラムデータを格納するような使い方をされるようになってきた。例えば、携帯電話の通信プログラムを不揮発性半導体記憶装置の数10Mバイトのアドレス空間に記憶させるような使われ方である。
【0126】
例えば、通信プログラムを不揮発性半導体記憶装置に記憶する場合、通信に関係するワークは、ファイルメモリの書き込み動作中でも非同期的に発生する。通信プログラムを外部に読み出す動作は、書き込み動作よりも優先させる必要がある。このため、従来は、アクセスが高速なDRAM等の揮発性メモリを準備し、不揮発性半導体記憶装置中に記憶されたプログラムデータを、電源投入時に揮発性メモリに転送する構成がとられている。しかし、数10Mバイトの容量を持つ揮発性メモリを外部に用意するため、システムのコストが高くなる事情がある。
【0127】
そこで、書き込み動作中に、読み出し動作を行う例を、この発明の第3実施形態として説明する。
【0128】
図20は、典型的なシステムの書き込み動作時における外部データバスの動作を示す動作波形図である。
【0129】
典型的な不揮発性半導体記憶装置では、書き込みコマンド80Hを入力した後、アドレスを数回に分けてI/Oから入力し、その後、512バイトの連続した書き込みデータをデータラッチに入力する。その後、コマンド10Hを入力することにより、内部のシーケンサが書き込み動作を開始し、装置は、Ready状態から、Busy状態に遷移する。書き込み動作は、上述の通り、書き込み動作とベリファイ読み出し動作との繰り返しにより実行される。
【0130】
図21は、この発明の第3実施形態に係る不揮発性半導体記憶装置の書き込み動作時における外部データバスの動作を示す動作波形図である。
【0131】
図21に示すように、第3実施形態では、書き込み動作中であり、不揮発性半導体記憶装置がBusy状態であっても、外部から読み出しコマンド00Hを入力することで、即座にコマンド00Hに続くアドレスで指定されたページのメモリセルデータを読み出す。
【0132】
図22に、第3実施形態に係る不揮発性半導体記憶装置の書き込み動作中に、読み出し動作が割り込んだ場合の内部動作シーケンスを示す。
【0133】
例えば、セクション〔A〕中で選択されたページに書き込みが開始されると前述のように書き込み動作(Program)とベリファイ読み出し動作(Verify)が繰り返し行われる。図22に示すように、2回目の書き込み動作(Program)中に、読み出しコマンド00Hが入力され、セクション〔C〕中のページに読み出し要求が発生したとする。この場合、セクション〔C〕中のSBL〔C〕を選択するセクション選択トランジスタSST〔C〕が導通状態となり、GBLがSBL〔C〕に接続される。そして、所定の読み出し時間の間、SBL〔A〕、SBL〔B〕、SBL〔D〕、…がフローティング状態となる。この状態で、セクション〔C〕の選択されたページからデータがSBL〔C〕、GBLを介してデータラッチ回路DLに読み出され、GBLの電位が所定の電位まで低下するか否かで読み出しデータの論理値が判断される。この読み出し動作の間、セクション〔A〕中のSBL〔A〕には書き込みデータが記憶されている。また、SST〔A〕が非導通状態となっているために、セクション〔C〕からデータを読み出したとしても、SBL〔A〕に記憶された書き込みデータは破壊されることは無く、セクション〔A〕の選択されたメモリセルに正常にデータを書き込むことが可能である。
【0134】
セクション〔C〕の読み出し動作の完了を待って、セクション〔A〕の書き込み動作中のページのベリファイ読み出し動作が再開される。
【0135】
図23に、第3実施形態に係る不揮発性半導体記憶装置のベリファイ読み出し動作中に、読み出し動作が割り込んだ場合の内部動作シーケンスを示す。
【0136】
図23に示すように、ベリファイ読み出し動作(Verfy1)中に、読み出しコマンド00Hが入力され、セクション〔C〕中のページに読み出し要求が発生したとする。この場合、読み出しコマンド00Hが入力されると、ベリファイ読み出し動作(Verfy1)はサスペンド状態に入る。例えば、シーケンサはベリファイ読み出し動作(Verfy1)を中断し、GBLをベリファイ読み出し動作(Verfy1)から開放する。その後、選択されたセクション〔C〕の選択されたページからデータがSBL〔C〕、GBLを介してデータラッチ回路DLに読み出される。
【0137】
セクション〔C〕の読み出し動作の完了を待って、シーケンサは記憶していたセクション〔A〕の書き込み中であったメモリセルに対して、ベリファイ読み出し動作(Verify1)を再開する。本例では、第1回目のベリファイ読み出し動作中に、外部から読み出しコマンド00Hが入力された例を示しており、ベリファイ読み出し動作が再開される場合には、第1回目のベリファイが再開されることになる。
【0138】
第3実施形態に係る不揮発性半導体記憶装置によれば、書き込み動作中でも読み出しを即座に開始することができる。このため、例えば、システムが持つキャッシュメモリの容量を小さくすることが可能となり、システムのコストを低く抑えることが可能となる。
【0139】
(第4実施形態)
第4実施形態は、読み出し動作を高速化する一例に関する。第4実施形態では、例えば、読み出し動作を、同じメモリセルアレイ内の複数のセクションについて同時に行い、読み出し動作を高速化する。
【0140】
図24は、第4実施形態に係る不揮発性半導体記憶装置の一動作例を示す動作波形図である。
【0141】
まず、読み出し動作のはじめに、複数の読み出しを行うセクションのセクション選択線SSを1.2Vよりセクション選択トランジスタSSTのしきい値電圧分高い電圧に設定する。これにより複数のSSTを同時に選択状態する。さらに、図6に示すトランジスタ119のゲート電極を電位VCCに、トランジスタ115のゲート電極を1.3Vよりトランジスタ115のしきい値電圧分高い電圧に設定する。この結果、GBLは1.3Vにプリチャージされ、SSTにより選択されたSBLは、1.2Vにプリチャージされる。このとき、データラッチ回路DLのノード122の電位は、電位VCCよりトランジスタ119のしきい値電圧分低い電圧にプリチャージされる(選択SBLプリチャージ期間)。
【0142】
選択SBLプリチャージ期間の最後に、セクション選択線SSの電位はVSSに接地され、SSTは非導通状態となる。SBLプリチャージ期間に続き、複数のセクションの、選択されたブロック内の2つのブロック選択線SGS、SGDが電位VCCとなり、同時に、選択されたブロック内の非選択制御ゲートが4V程度の所定の電位に昇圧される。
【0143】
このとき、選択制御ゲートの電位はVSSに保持される。この結果、選択されたセルトランジスタが“1”データを記憶していると、そのSBLは放電し、電位が1.2Vから低下する。また、選択されたセルトランジスタが“0”データを記憶していると、そのSBLは放電せず1.2Vを保持する(SBLフリーランニング期間)。
【0144】
SBLフリーランニング期間が終了すると、次に、データラッチLC内にこれらSBLの電位に対応した読み出しデータをラッチする動作を行う。
【0145】
図24のデータラッチ期間では、図6に示すデータラッチLC内に、読み出しデータを順次ラッチする動作を示す。
【0146】
まず、トランジスタ119のゲート電極を電位VCCとし、ノード122及びGBLのプリチャージを行い、その後、セクション選択線SS〔A〕を1.2VよりSST〔A〕のしきい値電圧分高い電圧に設定する。その結果、SBL〔A〕の電位が1.2Vよりも低下していると、SST〔A〕が導通状態となり、GBLの電位が低下する。GBLの反応速度を高速にするためには、GBLの寄生容量を小さくすると良い。このためには、例えば、GBLのロウ方向に沿った幅を、できるだけ小さくし、GBLの寄生容量を小さくすると良い。
【0147】
図24では、SBL〔A〕は放電する場合について記載してあり、その結果GBLの電位が低下し、データラッチ回路LC内のトランジスタ115が導通状態となるため、データラッチ回路LC内のノード122もGBLと同電位まで低下する。次いで、図24に示すタイミングで、トランジスタ116〔A〕を導通状態とすることで、ノード122が“LOW”レベルの状態であることを、データラッチLC〔A〕にラッチさせる。これにより、セクション〔A〕の選択されたセルトランジスタのデータが、データラッチLC〔A〕に記憶される。
【0148】
引き続き、トランジスタ119のゲート電極を、再度、電位VCCとし、ノード122及びGBLをプリチャージする。その後、セクション選択線SS〔B〕をSS〔A〕と同じ所定の電位になるように設定する。セクション〔B〕内のSBL〔B〕が1.2Vを保持していると、SST〔B〕は非導通状態となるため、GBLは1.3Vを保持する。さらに、データラッチ回路DL内のトランジスタ115は非導通状態となり、ノード122は“HIGH”レベルを維持する。次いで、図24に示すタイミングで、トランジスタ116〔B〕を導通状態とすることで、ノード122が“HIGH”レベルの状態であることを、データラッチLC〔B〕にラッチさせる。これにより、セクション〔B〕の選択されたセルトランジスタのデータが、データラッチLC〔B〕に記憶される。
【0149】
以下同様に、複数のセクション分の、SBLの電位に対応したデータを、データラッチ回路DL内の、複数のデータラッチLCに記憶させていく。
【0150】
第4実施形態では、複数のセクションの、複数のページを同時に読み出す方法を説明したが、ベリファイ読み出し動作時についても適用することができる。
【0151】
例えば、書き込み動作時のベリファイ読み出し動作では、選択SBLプリチャージ期間、及びSBLフリーランニング期間の動作は、上記読み出し動作と同じである。データラッチ期間中にデータラッチLCで直接ラッチする代わりに、センス回路SLCで一度ラッチし、そのラッチした結果をデータラッチLCにノード125を介してフィードバックすれば良い。
【0152】
また、不揮発性半導体記憶装置がNAND型である場合、セルトランジスタが直列に接続されるため、セル電流が1μA程度しか流れず、SBLフリーランニング期間には、10μsec程度の時間が必要となる。このため、8ページを連続して読み出すと、フリーランニング期間で10μsec程度の時間が必要となる。
【0153】
対して、第4実施形態を適用すると、フリーランニング期間を10μsec程度にすることができるので、1ページ当たりの読み出しパフォーマンスを向上させることができる。
【0154】
(第5実施形態)
次に、上記実施形態に係る不揮発性半導体記憶装置を使用したカードシステムを、この発明の第5実施形態として説明する。
【0155】
図25はメモリカードの一構成例を示すブロック図、図26はメモリコントローラの一構成例を示すブロック図、図27はシステムの一制御例を示す流れ図である。第5実施形態では、ホストシステムのバスにメモリカードが接続される場合について説明する。
【0156】
図25に示すように、メモリカードは、メモリコントローラチップと、例として2つのNAND型不揮発性半導体記憶装置により構成される。もちろん、2つ以上のNAND型不揮発性半導体記憶装置により構成されていても良し、1つでも良い。
【0157】
メモリコントローラとメモリチップとの間の内部バスは、I/O BusとCE、ALE、CLC、RE、WE、WPのコントロールシグナル線と、R/B信号線により構成される。メモリコントローラは、メモリチップに対して、アドレス、コマンド、書き込みデータ、読み出しデータをI/O Busを介してやりとりする。メモリチップ内部は、メモリセルアレイが4Planeに分割されており、各Planeのページ長に対応したデータラッチ回路が各Plane端部にビット線を介して配置される。また、各メモリチップ内には、ロウデコーダ回路がメモリセルアレイに接して配置され、さらにセクション数に対応した複数のアドレスラッチ回路が、各チップの周辺回路内に配置される。またこのアドレスラッチ回路の出力信号をうけ、それぞれの、セクション内の所定のブロックを多重選択できるように、ロウデコーダ回路内に、ラッチ回路が配置される。このロウデコーダ内にラッチを設けて複数ブロックを同時に選択する回路技術は、複数ブロック消去技術として用いられている公知の回路であるため詳細な記述は省略する。
【0158】
図25の2つのチップのアドレス空間は直列につながっており、第1のチップの上位に第2のチップのメモリアドレスが割り付けられる。それぞれのチップは複数チップ分の拡張されたアドレスラッチ回路を持っており、外部から入力されたアドレスをそれぞれのチップがデコードして、自分の持つアドレス空間領域と一致したチップのみが動作を行うよう構成される。
【0159】
メモリコントローラ内は、図26に示すように、論理アドレス(ホストアドレス)と物理アドレス(不揮発性半導体記憶装置管理アドレス)を変換するための処理回路(論物変換処理)、この論物変換処理に必要な論物変換テーブル記憶RAM回路、ページ単位データにECC処理を行うためのECC処理回路、不揮発性半導体記憶装置に書き込み・消去・読み出し命令を実行するための不揮発性半導体記憶装置プロトコル変換処理回路(NANDプロトコル変換回路)、これらの回路を制御するためのシーケンス制御プロセッサとから構成される。
【0160】
メモリコントローラは、ホストから書き込み命令を受け取ると、図27に示すシーケンスにより、不揮発性半導体記憶装置チップに対して書き込み処理を行う。まず、ホストからの書き込み命令が複数ページ分かどうか判断し、複数ページの場合は、複数セクターを同時に書きこめるだけの書き込み可能なブロックが複数セクションにわたって存在するPlaneアドレスを検索する。このPlaneアドレスが発見されれば、メモリコントローラはこのPlaneの複数セクション内の各ブロックアドレスおよび、そのブロック内のページアドレスをHostの複数セクターアドレスに割り付ける。そしてこのPlaneの複数のページバッファ内に、割り付けられた複数のページデータをLoadする。そして、図7、又は図15に示すシーケンスで書き込みを実行するためのコマンドを発行する。
【0161】
また、ホストからの書き込み命令が1ページ分の場合は、通常の方法で空きブロックを検索して発見されたブロック内のページアドレスを、ホストのセクターアドレスに割り付け、この空きブロックのPlaneアドレスに対応するアドレスにページ分のデータをロードする。その後、従来の書き込みコマンドを発行して1ページ分のデータを書き込む。
【0162】
また、複数セクター書き込みの場合で、複数セクターを同時に書きこめるだけの書き込み可能なブロックが複数セクションにわたって存在しない場合は、各セクターをチップ内の別のPlaneの空きブロックに割付ける必要がある。このため、従来のように1ページずつの書き込み処理を全部の書き込み要求セクターに対して行う。
【0163】
以上の書き込み処理が終了すると、書き込まれた各ページのステータスを確認し、異常がなければ書き込みを終了する。異常が発生した場合には、異常のあったページアドレスを再度別のアドレスに割り付けて、書き込みを行う。
【0164】
このように、第6実施形態を使用したメモリカードでは、ホストからの複数ページの書き込み処理があるかどうか判断して、不揮発性半導体記憶装置チップに対して異なる書き込み処理を行うことで、複数ページ書き込みの場合の書き込みパフォーマンスを向上できる。
【0165】
(第6実施形態)
第6実施形態では、上記実施形態に係る不揮発性半導体記憶装置を用いたICカード、及びこれを利用する電子機器の例を説明する。
【0166】
図28はこの発明の第6実施形態に係るICカードを利用する電子機器の一例を示す斜視図である。図28には、電子機器の一例として、携帯電子機器、例えば、デジタルスチルカメラが示されている。第6実施形態に係るICカードは、例えば、メモリカードであり、例えば、デジタルスチルカメラの記録メディアとして利用される。
【0167】
図28に示すように、デジタルスチルカメラ71の筐体(ケース)には、カードスロット72、及びこのカードスロット72に接続される回路基板が収容されている。なお、回路基板は、図28ではその図示を省略している。メモリカード70は、デジタルスチルカメラ71のカードスロット72に取り外し可能な状態で装着される。メモリカード70は、カードスロット72に装着されることで、回路基板上の電子回路に、電気的に接続される。
【0168】
図29は、デジタルスチルカメラの基本システムを示すブロック図である。
【0169】
被写体からの光はレンズ73により集光されて撮像装置74に入力される。撮像装置74は、入力された光を光電変換して、例えば、アナログ信号とする。撮像装置74の一例は、CMOSイメージセンサである。アナログ信号は、アナログ増幅器(AMP.)で増幅された後、A/Dコンバータ(A/D)でデジタル信号に変換される。デジタル化された信号は、カメラ信号処理回路75に入力され、例えば、自動露出制御(AE)、自動ホワイトバランス制御(AWB)、及び色分離処理を行った後、輝度信号と色差信号に変換される。
【0170】
画像をモニタする場合、カメラ信号処理回路75から出力された信号がビデオ信号処理回路76に入力され、ビデオ信号に変換される。ビデオ信号の方式としては、例えば、NTSC(National Television System Committee)を挙げることができる。ビデオ信号は、表示信号処理回路77を介して、デジタルスチルカメラ71に取り付けられた表示部78に出力される。表示部78の一例は液晶モニタである。また、ビデオ信号は、ビデオドライバ79を介して、ビデオ出力端子80に出力される。デジタルスチルカメラ71により撮像した画像は、ビデオ出力端子80を介して、画像機器、例えばパーソナルコンピュータのディスプレイやテレビジョンに出力することができ、撮像した画像を表示部78以外でも楽しむことができる。撮像装置74、アナログ増幅器(AMP.)、A/Dコンバータ(A/D)、カメラ信号処理回路75は、マイクロコンピュータ81により制御される。
【0171】
画像をキャプチャする場合、操作ボタン、例えばシャッタボタン82を押す。これにより、マイクロコンピュータ81は、メモリコントローラ83を制御し、カメラ信号処理回路75から出力された信号がフレーム画像としてビデオメモリ84に書き込まれる。ビデオメモリ84に書き込まれたフレーム画像は、圧縮/伸張処理回路85により、所定の圧縮フォーマットに基づき圧縮され、カードインターフェース86を介してカードスロット72に装着されているメモリカード70に記録される。
【0172】
記録した画像を再生する場合、メモリカード70に記録されている画像を、カードインターフェース86を介して読み出し、圧縮/伸張処理回路85により、伸張した後、ビデオメモリ84に書き込む。書き込まれた画像はビデオ信号処理回路76に入力され、画像をモニタする場合と同様に、表示部78や、画像機器に映し出される。
【0173】
なお、本基本システム例では、回路基板100上に、カードスロット102、撮像装置104、アナログ増幅器(AMP.)、A/Dコンバータ(A/D)、カメラ信号処理回路105、ビデオ信号処理回路106、表示装置107、ビデオドライバ109、マイクロコンピュータ111、メモリコントローラ113、ビデオメモリ114、圧縮/伸張処理回路115、及びカードインターフェース116が実装される例を示している。なお、カードスロット72については、回路基板89上に実装される必要はなく、コネクタケーブル等により、回路基板89に接続されても良い。また、本例では、回路基板89上には、さらに、電源回路87が実装される。電源回路87は、外部電源、あるいは電池から電源の供給を受け、デジタルスチルカメラ71の内部で使用する内部電源を発生する。電源回路87の一例は、DC−DCコンバータである。内部電源は、上記各回路に動作電源として供給される他、ストロボ88の電源、及び表示部78の電源として供給される。
【0174】
このように、上記実施形態に係る不揮発性半導体記憶装置を使用したメモリカードは、携帯電子機器、例えば、デジタルスチルカメラに利用することができる。
【0175】
また、上記実施形態に係る不揮発性半導体記憶装置を使用したメモリカードは、デジタルスチルカメラに利用されるばかりでなく、図30A〜図30Lに示すように、例えば、ビデオカメラ(図30A)、テレビジョン(図30B)、オーディオ/ビジュアル機器(図30C)、オーディオ機器(図30D)、ゲーム機器(図30E)、電子楽器(図30F)、携帯電話(図30G)、パーソナルコンピュータ(図30H)、パーソナルデジタルアシスタント(PDA、図30I)、ボイスレコーダ(図30J)、PCカード(図30K)、電子書籍端末(図30L)等にも利用することができる。
【0176】
また、上記実施形態に係る不揮発性半導体記憶装置を使用したメモリカードは、これら以外の電子機器にも利用することができる。
【0177】
以上、この発明を第1〜第6実施形態により説明したが、この発明は、これら実施形態それぞれに限定されるものではなく、その実施にあたっては、発明の要旨を逸脱しない範囲で種々に変形することが可能である。
【0178】
また、上記実施形態はそれぞれ、単独で実施することが可能であるが、適宜組み合わせて実施することも、もちろん可能である。
【0179】
また、上記各実施形態には、種々の段階の発明が含まれており、各実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。
【0180】
また、上記各実施形態では、この発明を不揮発性半導体記憶装置に適用した例に基づき説明したが、上述したような不揮発性半導体記憶装置を内蔵した半導体集積回路装置、例えばプロセッサ、システムLSI等もまた、この発明の範疇である。
【0181】
【発明の効果】
以上説明したように、この発明によれば、チップ面積の増大を抑制しつつ、書き込みスピードを高速化することが可能な不揮発性半導体記憶装置を備えた半導体集積回路装置、及びこの半導体集積回路装置を内蔵したICカードを提供できる。
【図面の簡単な説明】
【図1】図1はこの発明の第1実施形態に係る不揮発性半導体記憶装置の一構成例を示すブロック図
【図2】図2はメモリセルアレイの一等価回路例を示す等価回路図
【図3】図3はメモリセルアレイの一平面パターン例を示す平面図
【図4】図4Aは図3中の4A−4A線に沿う断面図、図4Bは図3中の4B−4B線に沿う断面図
【図5】図5Aはセクション選択回路の一回路例を示す回路図、図5BはNAND束の一等価回路例を示す回路図
【図6】図6はデータラッチ回路の一回路例を示す回路図
【図7】図7はこの発明の第1実施形態に係る不揮発性半導体記憶装置の一書き込み動作例を示す動作波形図
【図8】図8Aはこの発明の第1実施形態に係る不揮発性半導体記憶装置の第1変形例を示す構成図、図8Bはこの発明の第2実施形態に係る不揮発性半導体記憶装置の第2変形例を示す構成図
【図9】図9Aは第1実施形態の第1変形例に係る不揮発性半導体記憶装置の一平面パターン例を示す平面図、図9Bは図9A中の9A−9A線に沿う断面図
【図10】図10Aは第1実施形態の第2変形例に係る不揮発性半導体記憶装置の一平面パターン例を示す平面図、図10Bは図10A中の10A−10A線に沿う断面図
【図11】図11はこの発明の第2実施形態に係る不揮発性半導体記憶装置の一構成例を示すブロック図
【図12】図12はこの発明の第2実施形態に係る装置のメモリセルアレイの一平面パターン例を示す平面図
【図13】図13Aは図12中の13A−13A線に沿う断面図、図13Bは図12中の13B−13B線に沿う断面図、図13Cは図12中の13C−13C線、図13Dは図12中の13D−13D線に沿う断面図、図13Eは図12中の13E−13E線に沿う断面図
【図14】図14Aはセクション選択回路の一回路例を示す回路図、図14BはNAND束の一等価回路例を示す回路図
【図15】図15はこの発明の第1実施形態に係る不揮発性半導体記憶装置の一書き込み動作例を示す動作波形図
【図16】図16はセクションビット線に寄生する寄生容量を示す図
【図17】図17は第2実施形態の変形例に係る不揮発性半導体記憶装置のメモリセルアレイの一平面パターン例を示す平面図
【図18】図18Aは図17中の18A−18A線に沿う断面図、図18Bは図17中の18B−18B線に沿う断面図、図18Cは図17中の18C−18C線に沿う断面図、図18Dは図17中の18D−18D線に沿う断面図、図18Eは図17中の18E−18E線に沿う断面図
【図19】図19は第2実施形態の変形例に係る不揮発性半導体記憶装置により得られる利点の一例を示す平面図
【図20】図20は典型的なシステムの書き込み動作時における外部データバスの動作を示す動作波形図
【図21】図21はこの発明の第3実施形態に係る不揮発性半導体記憶装置の書き込み動作時における外部データバスの動作を示す動作波形図
【図22】図22はこの発明の第3実施形態に係る不揮発性半導体記憶装置の書き込み動作中に読み出し動作が割り込んだ場合の内部動作シーケンスを示す動作波形図
【図23】図23はこの発明の第3実施形態に係る不揮発性半導体記憶装置のベリファイ読み出し動作中に読み出し動作が割り込んだ場合の内部動作シーケンスを示す動作波形図
【図24】図24はこの発明の第4実施形態に係る不揮発性半導体記憶装置の一動作例を示す動作波形図
【図25】図25はメモリカードの一構成例を示すブロック図
【図26】図26はメモリコントローラの一構成例を示すブロック図
【図27】図27はシステムの一制御例を示す流れ図
【図28】図28はこの発明の第6実施形態に係るICカードを利用する電子機器の一例を示す斜視図
【図29】図29はデジタルスチルカメラの基本システムを示すブロック図
【図30】図30A〜図30Lはこの発明の第6実施形態に係るICカードを利用する電子機器の他例を示す図
【図31】図31は不揮発性半導体記憶装置の典型例を示す平面図
【符号の説明】
100…P型半導体基板、101…セルN型ウェル領域、102…セルP型ウェル領域、103…メモリセルアレイ、104…トンネル絶縁膜、105…層間膜、106…ソース/ドレイン拡散層、107…導電性プラグ、108…セルソース線バイアス回路、109…導電性プラグ、110…導電性プラグ、111…セクション選択回路、112、114…高耐圧系Nチャネル型トランジスタ、113…インバータ回路、115、116、117、118、119…VCC系Nチャネル型トランジスタ、120…VCC系Pチャネル型トランジスタ、130…局所配線、131…拡散層。
Claims (16)
- グローバルビット線と、
第1セクションビット線と、
前記グローバルビット線を前記第1セクションビット線に接続する第1セクション選択トランジスタと、
前記第1セクションビット線に接続された、データ書き換えが可能な第1メモリセルと、
第2セクションビット線と、
前記グローバルビット線を前記第2セクションビット線に接続する第2セクション選択トランジスタと、
前記第2セクションビット線に接続された、データ書き換えが可能な第2メモリセルと、
前記第1セクション選択トランジスタ及び前記第2セクション選択トランジスタのいずれかを選択するセクション選択回路と、
前記グローバルビット線の電位を受けるとともに、前記グローバルビット線に電位を与えるデータラッチ回路とを具備し、
前記データラッチ回路は、
前記第1メモリセルから読み出された第1読み出しデータ及び前記第2メモリセルから読み出された第2読み出しデータを増幅するデータ増幅回路と、
前記第1メモリセルに書き込む第1書き込みデータ及び前記第1読み出しデータを保持する第1データ保持回路と、
前記第2メモリセルに書き込む第2書き込みデータ及び前記第2読み出しデータを保持する第2データ保持回路と
を含むことを特徴とする半導体集積回路装置。 - 前記第1セクションビット線、前記第1セクション選択トランジスタ、及び前記第1メモリセルは、第1セクションを構成し、
前記第2セクションビット線、前記第2セクション選択トランジスタ、及び前記第2メモリセルは、第2セクションを構成し、
前記第1セクションは、前記データラッチ回路に沿って配置され、
前記第2セクションは、前記データラッチ回路と前記第1セクションとの間に配置されていることを特徴とする請求項1に記載の半導体集積回路装置。 - 前記第1メモリセル、前記第2メモリセル、前記第1セクション選択トランジスタ、及び前記第2セクション選択トランジスタはそれぞれ、同じセルウェル領域に配置され、
前記データラッチ回路は、前記セルウェル領域以外に配置されていることを特徴とする請求項1に記載の半導体集積回路装置。 - 前記データラッチ回路は、データ消去時に、前記データ増幅回路、前記第1データ保持回路、及び前記第2データ保持回路を、前記グローバルビット線から電気的に分離する分離トランジスタを含むことを特徴とする請求項3に記載の半導体集積回路装置。
- 前記分離トランジスタは、前記セルウェル領域と前記データラッチ回路との間の半導体基板に形成されることを特徴とする請求項5に記載の半導体集積回路装置。
- 前記分離トランジスタのチャネル長は、前記データ保持回路、前記第1データ保持回路、及び前記第2データ保持回路に含まれるトランジスタのチャネル長よりも長いことを特徴とする請求項5に記載の半導体集積回路装置。
- 前記セクション選択回路は、データ消去時に、前記第1セクション選択トランジスタのゲート電極及び前記第2セクション選択トランジスタのゲート電極を電気的に浮遊な状態に制御する制御回路を有することを特徴とする請求項1に記載の半導体集積回路装置。
- 前記第1メモリセルは、第1ドレイン側ブロック選択トランジスタと、第1ソース側ブロック選択トランジスタと、前記第1ドレイン側ブロック選択トランジスタと前記第1ソース側ブロック選択トランジスタとの間に接続された少なくとも1つの第1セルトランジスタとを含み、
前記第2メモリセルは、第2ドレイン側ブロック選択トランジスタと、第2ソース側ブロック選択トランジスタと、前記第2ドレイン側ブロック選択トランジスタと前記第2ソース側ブロック選択トランジスタとの間に接続された少なくとも1つの第2セルトランジスタとを含むことを特徴とする請求項1に記載の半導体集積回路装置。 - 前記第1、第2ドレイン側選択トランジスタ、前記第1、第2ソース側トランジスタ、前記第1、第2セルトランジスタ、及び前記第1、第2セクション選択トランジスタはそれぞれ、同じ活性領域に形成されることを特徴とする請求項8に記載の半導体集積回路装置。
- 前記第1セクション選択トランジスタのソース/ドレイン拡散層の一方は、前記第1セルトランジスタのソース/ドレイン拡散層の一方と共有され、この共有されたソース/ドレイン拡散層に前記第1セクションビット線が接続され、
前記第2セクション選択トランジスタのソース/ドレイン拡散層の一方は、前記第2セルトランジスタのソース/ドレイン拡散層の一方と共有され、この共有されたソース/ドレイン拡散層に前記第2セクションビット線が接続され、
前記第1セクション選択トランジスタのソース/ドレイン拡散層の他方は、前記第2セクション選択トランジスタのソース/ドレイン拡散層の他方と共有され、この共有されたソース/ドレイン拡散層に前記グローバルビット線が接続されることを特徴とする請求項9に記載の半導体集積回路装置。 - 前記第1、第2セクションビット線は同じ導電体層から構成され、前記グローバルビット線は前記第1、第2セクションビット線と異なる導電体層から構成されることを特徴とする請求項10に記載の半導体集積回路装置。
- 前記第1データ保持回路に保持された第1書き込みデータを、前記グローバルビット線及び前記第1セクション選択トランジスタを介して前記第1セクションビット線に転送し、前記第1書き込みデータを前記第1セクションビット線の電位として前記第1セクションビット線に記憶させ、記憶させた第1書き込みデータに基いて、前記第1メモリセルに前記第1書き込みデータを書き込み、
前記第1書き込みデータを前記第1セクションビット線に記憶させた後、前記第2データ保持回路に保持された第2書き込みデータを、前記グローバルビット線及び前記第2セクション選択トランジスタを介して前記第2セクションビット線に転送し、前記第2書き込みデータを前記第2セクションビット線の電位として前記第2セクションビット線に記憶させ、記憶させた第2書き込みデータに基いて、前記第2メモリセルに前記第2書き込みデータを書き込むことを特徴とする請求項1に記載の半導体集積回路装置。 - 前記第1書き込みデータは、前記第1セクション選択トランジスタを導通、前記第2セクション選択トランジスタを遮断して前記グローバルビット線中の電荷を前記第1セクションビット線に転送した後、前記第1セクション選択トランジスタを遮断することで前記第1セクションビット線に記憶され、
前記第2書き込みデータは、前記第1セクション選択トランジスタを遮断、前記第2セクション選択トランジスタを導通して前記グローバルビット線中の電荷を前記第2セクションビット線に転送した後、前記第2セクション選択トランジスタを遮断することで前記第2セクションビット線に記憶されることを特徴とする請求項12に記載の半導体集積回路装置。 - 前記第1データ保持回路に保持された第1書き込みデータを、前記グローバルビット線及び前記第1セクション選択トランジスタを介して前記第1セクションビット線に転送し、前記第1書き込みデータを前記第1セクションビット線の電位として前記第1セクションビット線に記憶させ、記憶させた第1書き込みデータに基いて、前記第1メモリセルに前記第1書き込みデータを書き込み、
前記第1書き込みデータの書き込み中に、前記第2メモリセルから前記第2セクション選択トランジスタ及び前記グローバルビット線を介してデータを読み出すことを特徴とする請求項1に記載の半導体集積回路装置。 - 前記第1書き込みデータは、前記第1セクション選択トランジスタを導通、前記第2セクション選択トランジスタを遮断して前記グローバルビット線中の電荷を前記第1セクションビット線に転送した後、前記第1セクション選択トランジスタを遮断することで前記第1セクションビット線に記憶され、
前記第1書き込みデータが前記第1セクションビット線に記憶された後、前記第1、第2セクション選択トランジスタ各々が遮断された状態で前記グローバルビット線をプリチャージし、前記第1セクション選択トランジスタを遮断、前記第2セクション選択トランジスタを導通して前記第2メモリセルからデータを読み出すことを特徴とする請求項14に記載の半導体集積回路装置。 - 請求項1乃至請求項15いずれか一項に記載の半導体集積回路装置を内蔵したICカード。
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006260739A (ja) * | 2005-03-15 | 2006-09-28 | Hynix Semiconductor Inc | 不揮発性メモリ装置のページバッファ |
JP2007059022A (ja) * | 2005-08-26 | 2007-03-08 | Renesas Technology Corp | 不揮発性半導体記憶装置 |
Families Citing this family (42)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004326974A (ja) * | 2003-04-25 | 2004-11-18 | Toshiba Corp | 半導体集積回路装置及びicカード |
KR100604561B1 (ko) * | 2004-05-11 | 2006-07-31 | 에스티마이크로일렉트로닉스 엔.브이. | 낸드 플래시 메모리 소자 및 이의 웰 형성 방법 |
JP2006107546A (ja) * | 2004-09-30 | 2006-04-20 | Toshiba Corp | 不揮発性半導体記憶装置及びその動作方法 |
JP4515878B2 (ja) * | 2004-10-06 | 2010-08-04 | 株式会社東芝 | フラッシュメモリ及びその書き込み・ベリファイ方法 |
US7882299B2 (en) * | 2004-12-21 | 2011-02-01 | Sandisk Corporation | System and method for use of on-chip non-volatile memory write cache |
US7313023B2 (en) * | 2005-03-11 | 2007-12-25 | Sandisk Corporation | Partition of non-volatile memory array to reduce bit line capacitance |
US7206230B2 (en) * | 2005-04-01 | 2007-04-17 | Sandisk Corporation | Use of data latches in cache operations of non-volatile memories |
US8824205B2 (en) | 2005-04-11 | 2014-09-02 | Micron Technology, Inc. | Non-volatile electronic memory device with NAND structure being monolithically integrated on semiconductor |
KR100951420B1 (ko) * | 2005-06-08 | 2010-04-07 | 후지쯔 마이크로일렉트로닉스 가부시키가이샤 | 반도체 기억 장치 및 전자기기 |
US20070012661A1 (en) * | 2005-07-13 | 2007-01-18 | Vasilyeva Irina V | Silicon nitride passivation layers having oxidized interface |
US7394693B2 (en) * | 2005-08-31 | 2008-07-01 | Micron Technology, Inc. | Multiple select gate architecture |
US7372715B2 (en) * | 2006-06-14 | 2008-05-13 | Micron Technology, Inc. | Architecture and method for NAND flash memory |
KR100799017B1 (ko) | 2006-06-29 | 2008-01-28 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자 |
EP1883073B1 (en) * | 2006-07-28 | 2008-12-03 | STMicroelectronics Asia Pacific Pte Ltd. | Non-volatile memory device and method of handling a datum read from a memory cell |
JP2008047219A (ja) * | 2006-08-16 | 2008-02-28 | Toshiba Corp | Nand型フラッシュメモリ |
KR100855962B1 (ko) * | 2006-10-31 | 2008-09-02 | 삼성전자주식회사 | 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 독출방법 |
KR100855963B1 (ko) * | 2006-10-31 | 2008-09-02 | 삼성전자주식회사 | 불휘발성 메모리 장치 및 불휘발성 메모리 장치의프로그램, 독출 및 소거 방법 |
US7817470B2 (en) | 2006-11-27 | 2010-10-19 | Mosaid Technologies Incorporated | Non-volatile memory serial core architecture |
KR100819102B1 (ko) | 2007-02-06 | 2008-04-03 | 삼성전자주식회사 | 개선된 멀티 페이지 프로그램 동작을 갖는 불휘발성 반도체메모리 장치 |
JP5032155B2 (ja) * | 2007-03-02 | 2012-09-26 | 株式会社東芝 | 不揮発性半導体記憶装置、及び不揮発性半導体記憶システム |
JP5057850B2 (ja) * | 2007-06-04 | 2012-10-24 | 東芝メモリシステムズ株式会社 | 半導体装置 |
KR100943141B1 (ko) * | 2008-01-10 | 2010-02-18 | 주식회사 하이닉스반도체 | 불휘발성 메모리 소자의 프로그램 방법 |
JP2009206492A (ja) * | 2008-01-31 | 2009-09-10 | Toshiba Corp | 半導体装置 |
US8482981B2 (en) * | 2008-05-30 | 2013-07-09 | Qimonda Ag | Method of forming an integrated circuit with NAND flash array segments and intra array multiplexers and corresponding integrated circuit with NAND flash array segments and intra array multiplexers |
US7971007B2 (en) * | 2008-07-08 | 2011-06-28 | Silicon Motion, Inc. | Downgrade memory apparatus, and method for accessing a downgrade memory |
US8254174B2 (en) * | 2009-02-04 | 2012-08-28 | Micron Technology, Inc. | Memory segment accessing in a memory device |
JP2010199235A (ja) * | 2009-02-24 | 2010-09-09 | Toshiba Corp | 不揮発性半導体記憶装置 |
JP2010198698A (ja) * | 2009-02-26 | 2010-09-09 | Toshiba Corp | 不揮発性半導体メモリ |
JP5431189B2 (ja) * | 2010-01-29 | 2014-03-05 | 株式会社東芝 | 半導体装置 |
KR101635505B1 (ko) * | 2010-10-25 | 2016-07-01 | 삼성전자주식회사 | 불휘발성 메모리 장치, 그것의 읽기 방법, 그리고 그것을 포함하는 메모리 시스템 |
US9053766B2 (en) * | 2011-03-03 | 2015-06-09 | Sandisk 3D, Llc | Three dimensional memory system with intelligent select circuit |
JP5285102B2 (ja) * | 2011-03-09 | 2013-09-11 | ウィンボンド エレクトロニクス コーポレーション | 半導体記憶装置 |
US8693236B2 (en) | 2011-12-09 | 2014-04-08 | Gsi Technology, Inc. | Systems and methods of sectioned bit line memory arrays, including hierarchical and/or other features |
US8593860B2 (en) | 2011-12-09 | 2013-11-26 | Gsi Technology, Inc. | Systems and methods of sectioned bit line memory arrays |
JP5814867B2 (ja) * | 2012-06-27 | 2015-11-17 | 株式会社東芝 | 半導体記憶装置 |
WO2016031023A1 (ja) * | 2014-08-28 | 2016-03-03 | 株式会社 東芝 | 半導体記憶装置 |
US9245639B1 (en) * | 2014-10-13 | 2016-01-26 | Windbound Electronics Corporation | NAND flash memory array architecture having low read latency and low program disturb |
KR102291518B1 (ko) * | 2015-03-20 | 2021-08-20 | 삼성전자주식회사 | 불휘발성 메모리 장치 및 불휘발성 메모리 장치를 포함하는 스토리지 장치 |
US9953717B2 (en) * | 2016-03-31 | 2018-04-24 | Sandisk Technologies Llc | NAND structure with tier select gate transistors |
JP2021044041A (ja) * | 2019-09-12 | 2021-03-18 | キオクシア株式会社 | 半導体記憶装置 |
JP2021048220A (ja) * | 2019-09-18 | 2021-03-25 | キオクシア株式会社 | 半導体記憶装置 |
CN112689874A (zh) * | 2020-12-16 | 2021-04-20 | 长江存储科技有限责任公司 | 具有位线选择晶体管的页缓冲器电路 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5515327A (en) * | 1993-12-21 | 1996-05-07 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device having a small number of internal boosting circuits |
JP3602939B2 (ja) * | 1996-11-19 | 2004-12-15 | 松下電器産業株式会社 | 半導体記憶装置 |
US5923605A (en) * | 1997-09-29 | 1999-07-13 | Siemens Aktiengesellschaft | Space-efficient semiconductor memory having hierarchical column select line architecture |
JP2003257192A (ja) * | 2002-03-06 | 2003-09-12 | Mitsubishi Electric Corp | 半導体記憶装置および不揮発性半導体記憶装置 |
JP2004326974A (ja) * | 2003-04-25 | 2004-11-18 | Toshiba Corp | 半導体集積回路装置及びicカード |
-
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2006
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006260739A (ja) * | 2005-03-15 | 2006-09-28 | Hynix Semiconductor Inc | 不揮発性メモリ装置のページバッファ |
JP2007059022A (ja) * | 2005-08-26 | 2007-03-08 | Renesas Technology Corp | 不揮発性半導体記憶装置 |
Also Published As
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