JP5431189B2 - 半導体装置 - Google Patents
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Description
本発明の他の一態様によれば、半導体基板の主面に設けられた第1回路部と、前記主面に設けられ、前記主面に対して平行な第1方向に沿って前記第1回路部に対向する第2回路部と、前記第1回路部と前記第2回路部との間に設けられた中間部と、を備え、前記第1回路部は、前記主面の上方に設けられ、前記第1方向に延在する第1配線と、前記主面の上方に設けられ、前記第1方向に延在し、前記主面に対して平行で前記第1方向に対して垂直な第2方向において前記第1配線に隣接する第2配線と、を有し、前記第2回路部は、前記主面の上方に設けられ、前記第1方向に延在する第3配線と、前記主面の上方に設けられ、前記第1方向に延在し、前記第1配線から前記第2配線に向かう前記第2方向において前記第3配線に隣接する第4配線と、を有し、前記中間部は、前記主面に設けられた第1の一方の拡散層及び第1の他方の拡散層と、前記第1の一方の拡散層と前記第1の他方の拡散層との間において前記主面の上方に設けられ前記第2方向に延在する第1ゲート電極と、を有する第1トランジスタと、前記主面に設けられ、前記第1配線から前記第2配線に向かう前記第2方向において、前記第1トランジスタに隣接し、前記主面に設けられた第2の一方の拡散層及び第2の他方の拡散層と、前記第2の一方の拡散層と前記第2の他方の拡散層との間において前記主面の上方に設けられ、前記第2方向に延在し、前記第2方向において前記第1ゲート電極に隣接し、前記第1ゲート電極と接続された第2ゲート電極と、を有する第2トランジスタと、を有し、前記第1の一方の拡散層は、第1接続領域と、前記第1接続領域の前記第1ゲート電極の側に設けられ前記第1接続領域と接続され、前記第2方向に沿った幅が前記第1接続領域よりも狭い第1延在領域と、前記第1接続領域の内側に設けられ、前記第1配線と電気的に接続された第1内側接続領域と、を有し、前記第1の他方の拡散層は、前記第3配線に電気的に接続され、前記第2の一方の拡散層は、第2接続領域と、前記第2接続領域の前記第2ゲート電極の側に設けられ前記第2接続領域と接続され、前記第2方向に沿った幅が前記第2接続領域よりも狭い第2延在領域と、前記第2接続領域の内側に設けられ、前記第2配線と電気的に接続された第2内側接続領域と、を有し、前記第2の他方の拡散層は、前記第4配線に電気的に接続され、前記第1及び第2接続領域、前記第1及び第2延在領域、並びに、前記第1及び第2内側接続領域の不純物の型は、第1導電型であり、前記第1及び第2内側接続領域の不純物濃度は、前記第1及び第2接続領域の不純物濃度よりも高く、前記第1接続領域と前記第1延在領域との境界と、前記第1ゲート電極の前記第1接続領域の側の端と、の間の前記第1方向に沿った距離は、前記第2接続領域と前記第2延在領域との境界と、前記第2ゲート電極の前記第2接続領域の側の端と、の間の前記第1方向に沿った距離よりも長く、前記第2回路部は、前記主面の上方に設けられ、前記第1方向に延在する第9配線と、前記主面の上方に設けられ、前記第1方向に延在し、前記第1配線から前記第2配線に向かう前記第2方向において前記第9配線に隣接する第10配線と、をさらに有し、前記中間部は、前記主面において、前記第1の一方の拡散層の前記第1ゲート電極とは反対の側に設けられ、前記第1方向に沿って前記第1トランジスタに隣接する第3トランジスタと、前記主面に設けられ、前記第2方向において前記第3トランジスタに隣接し、前記第1方向に沿って第2トランジスタに隣接する第4トランジスタと、をさらに有し、前記第3トランジスタは、前記主面に設けられた第3の一方の拡散層及び第3の他方の拡散層と、前記第3の一方の拡散層と前記第3の他方の拡散層との間において前記主面の上方に設けられ前記第2方向に延在する第3ゲート電極と、を有し、前記第3の一方の拡散層は、前記第3ゲート電極と前記第1ゲート電極との間に配置され、前記第4トランジスタは、前記主面に設けられた第4の一方の拡散層及び第4の他方の拡散層と、前記第4の一方の拡散層と前記第4の他方の拡散層との間において前記主面の上方に設けられ、前記第2方向に延在し、前記第2方向において前記第3ゲート電極に隣接し、前記第3ゲート電極と接続された第4ゲート電極と、を有し、前記第4の一方の拡散層は、前記第4ゲート電極と前記第2ゲート電極との間に配置され、前記第3の一方の拡散層は、前記第1接続領域を前記第1の一方の拡散層と共有し、前記第3の一方の拡散層は、前記第1接続領域の前記第3ゲート電極の側に設けられ前記第1接続領域と接続され、前記第2方向に沿った幅が前記第1接続領域よりも狭い第3延在領域を有し、前記第3の他方の拡散層は、前記第9配線に電気的に接続され、前記第4の一方の拡散層は、前記第2接続領域を前記第2の一方の拡散層と共有し、前記第4の一方の拡散層は、前記第2接続領域の前記第4ゲート電極の側に設けられ前記第2接続領域と接続され、前記第2方向に沿った幅が前記第2接続領域よりも狭い第4延在領域を有し、前記第4の他方の拡散層は、前記第10配線に電気的に接続され、前記第1接続領域と前記第3延在領域との境界と、前記第3ゲート電極の前記第1接続領域の側の端と、の間の前記第1方向に沿った距離は、前記第2接続領域と前記第4延在領域との境界と、前記第4ゲート電極の前記第2接続領域の側の端と、の間の前記第1方向に沿った距離よりも短く、前記第1延在領域の前記第2方向に沿った幅は、前記第3延在領域の前記第2方向に沿った幅よりも狭いことを特徴とする半導体装置が提供される。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比係数などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比係数が異なって表される場合もある。
また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
図1は、第1の実施形態に係る半導体装置の構成を例示する模式的平面図である。
図2は、第1の実施形態に係る半導体装置の構成を例示する模式図である。
すなわち、図2は、半導体装置における配線の接続関係を例示している。従って、図2における平面形状等の縮尺及び配置等は、実際のものとは異なる。
図3は、第1の実施形態に係る半導体装置の構成を例示する模式的断面図である。
すなわち、図3は、図1のA1−A2線断面図である。
図2に表したように、半導体装置201は、半導体基板205の主面205aに設けられた第1回路部210と、第2回路部220と、中間部230と、を備える。なお、主面は、半導体の基板の主面でも良く、半導体の基板の上に設けられた半導体層(例えばウェル)の主面でも良い。
なお、第1の他方の拡散層DB1の第1ゲート電極G01との境界における第2方向に沿った幅は、第1延在領域EA1の第1ゲート電極G01との境界における第2方向に沿った幅とほぼ等しい。すなわち、第1延在領域EA1の第2方向における幅は、第1方向における中央部分よりも、第1の他方の拡散層DB1の第1ゲート電極G01との境界の方が大きい。その結果、第1トランジスタTR1の特性ばらつきを押さえることができる。
なお、第2の他方の拡散層DB2の第2ゲート電極G02との境界における第2方向に沿った幅は、第2延在領域EA2の第2ゲート電極G02との境界における第2方向に沿った幅とほぼ等しい。また、第2の他方の拡散層DB2の第2方向に沿った幅は、第1の他方の拡散層DB1の第2方向に沿った幅とほぼ等しい。
なお、第3の他方の拡散層DB3の第3ゲート電極G03との境界における第2方向に沿った幅は、第3延在領域EA3の第3ゲート電極G03との境界における第2方向に沿った幅とほぼ等しい。
なお、第4の他方の拡散層DB4の第4ゲート電極G04との境界における第2方向に沿った幅は、第4延在領域EA4の第4ゲート電極G04との境界における第2方向に沿った幅とほぼ等しい。すなわち、第4延在領域EA4の第2方向における幅は、第1方向における中央部分よりも、第4の他方の拡散層DB4の第4ゲート電極G04との境界の方が大きい。その結果、第4トランジスタTR4の特性ばらつきを押さえることができる。また、第4の他方の拡散層DB4の第2方向に沿った幅は、第3の他方の拡散層DB3の第2方向に沿った幅とほぼ等しい。
図3に表したように、例えば、半導体基板205となる半導体層251(例えばp型半導体層)の表面(主面205a)に、第2の一方の拡散層DA2と、第2の他方の拡散層DB2と、が設けられる。第2の一方の拡散層DA2には、第2接続領域CA2(アクティブエリアAAであり例えばn−層)と、第2接続領域CA2の内側の第2内側接続領域CAI2(例えばn+層)と、第2延在領域EA2(例えばn−層)と、が設けられる。
図4は、比較例の半導体装置の構成を例示する模式的平面図である。
図4に表したように、比較例の半導体装置209においては、中間部230に設けられる複数のトランジスタの構成が互いに同じである。以下では、1つのトランジスタTR0の構成について説明する。
すなわち、図5は、接続領域CA0の幅W1と、接続領域CA0におけるジャンクション耐圧Vjとの関係を調べた実験結果を示す図である。横軸は幅W1であり、縦軸はジャンクション耐圧Vjである。なお、ここでは、幅W1は幅W2と同じであるとされている。幅W1は、アクティブエリアAA(接続領域CA0)の外側の端と、n+層(内側接続領域CAI0)と、の間の距離である。
図5に表したように、幅W1が小さくなると、ジャンクション耐圧Vjが低下する。
以下、第1の実施形態に係る第1実施例の半導体装置であるNAND型フラッシュメモリ(不揮発性半導体記憶装置)について説明する。
図8は、第1実施例に係る半導体装置の構成を例示する模式図である。
図9は、第1実施例に係る半導体装置の一部の構成を例示する模式的断面図である。 すなわち、図9は、半導体装置の第1回路部210に含まれるメモリセルアレイの構成を例示しており、第1方向(X軸方向)と第3方向(Z軸方向)を含む平面でメモリセルアレイを切断したときの断面図である。
図10は、第1実施例に係る半導体装置に含まれるセンスアンプ部の構成を例示する回路図である。
図9に表したように、メモリセルユニット11においては、例えば、p型の半導体基板100の表面領域内にn型ウェル領域101が設けられ、n型ウェル領域101の表面領域内にp型ウェル領域102が設けられている。p型ウェル領域102上にはゲート絶縁膜103が設けられ、ゲート絶縁膜103の上に、メモリセルトランジスタMT並びに選択トランジスタST1及びST2のゲート電極が設けられている。
本発明の第2の実施形態に係る半導体装置202には、例えば、2本のビット線BLに1つのセンスアンプを接続させるトランジスタの構成が適用される。
図11は、第2の実施形態に係る半導体装置の構成を例示する模式的平面図である。
図12は、第2の実施形態に係る半導体装置の構成を例示する模式図である。
すなわち、図12は、半導体装置202における配線の接続関係を例示している。従って、図12における平面形状等の縮尺は、実際のものとは異なる。
中間部230は、第3トランジスタTR3と第4トランジスタTR4とをさらに有する。第3トランジスタTR3は、主面205aにおいて、第1の一方の拡散層DA1の第1ゲート電極G01とは反対の側に設けられ、第1方向(X軸方向)に沿って第1トランジスタTR1に隣接する。第4トランジスタTR4は、主面205aに設けられ、第2方向(Y軸方向)において第3トランジスタTR3に隣接し、第1方向に沿って第2トランジスタTR2に隣接する。
なお、第3の他方の拡散層DB3の第3ゲート電極G03との境界における第2方向に沿った幅は、第3延在領域EA3の第3ゲート電極G03との境界における第2方向に沿った幅とほぼ等しい。
なお、第4の他方の拡散層DB4の第4ゲート電極G04との境界における第2方向に沿った幅は、第4延在領域EA4の第4ゲート電極G04との境界における第2方向に沿った幅とほぼ等しい。すなわち、第4延在領域EA4の第2方向における幅は、第1方向における中央部分よりも、第4の他方の拡散層DB4の第4ゲート電極G04との境界の方が大きい。その結果、第4トランジスタTR4の特性ばらつきを押さえることができる。また、第4の他方の拡散層DB4の第2方向に沿った幅は、第3の他方の拡散層DB3の第2方向に沿った幅とほぼ等しい。
半導体装置202によれば、チップ面積を縮小しつつ、高信頼性を実現する半導体装置が提供できる。
図13に表したように、本実施形態に係る別の半導体装置202aにおいては、X軸方向に対して斜め方向で対向する第1接続領域CA1と第2接続領域CA2とにおいて、互いに近接する角部はX軸方向に対して斜めの辺を有している。すなわち、第1接続領域CA1の、X軸方向に対して斜め方向に沿って第2接続領域CA2に近接する部分は、第1接続領域CA2(例えばその中心)から第2接続領域CA2(例えばその中心)に向かう方向に対して垂直である。同様に、第2接続領域CA2の、X軸方向に対して斜め方向に沿って第1接続領域CA1に近接する部分は、第1接続領域CA1(例えばその中心)から第2接続領域CA2(例えばその中心)に向かう方向に対して垂直である。
以下、第2の実施形態に係る第2実施例の半導体装置である不揮発性半導体記憶装置302について説明する。不揮発性半導体記憶装置302は、NAND型フラッシュメモリである。なお、以下では、不揮発性半導体記憶装置302における第1回路部210、第2回路部220及び中間部230に相当する部分について説明し、その他の部分の説明は省略する。
図15は、第2実施例に係る半導体装置の一部の構成を例示する回路図である。
図14に表したように、不揮発性半導体記憶装置302において、メモリセルアレイ10及びデータ記憶回路310が設けられる。メモリセルアレイ10が、第1回路部210に相当する。そして、データ記憶回路310に、第2回路部220及び中間部230が含まれる。
Claims (4)
- 半導体基板の主面に設けられた第1回路部と、
前記主面に設けられ、前記主面に対して平行な第1方向に沿って前記第1回路部に対向する第2回路部と、
前記第1回路部と前記第2回路部との間に設けられた中間部と、
を備え、
前記第1回路部は、
前記主面の上方に設けられ、前記第1方向に延在する第1配線と、
前記主面の上方に設けられ、前記第1方向に延在し、前記主面に対して平行で前記第1方向に対して垂直な第2方向において前記第1配線に隣接する第2配線と、
を有し、
前記第2回路部は、
前記主面の上方に設けられ、前記第1方向に延在する第3配線と、
前記主面の上方に設けられ、前記第1方向に延在し、前記第1配線から前記第2配線に向かう前記第2方向において前記第3配線に隣接する第4配線と、
を有し、
前記中間部は、
前記主面に設けられた第1の一方の拡散層及び第1の他方の拡散層と、前記第1の一方の拡散層と前記第1の他方の拡散層との間において前記主面の上方に設けられ前記第2方向に延在する第1ゲート電極と、を有する第1トランジスタと、
前記主面に設けられ、前記第1配線から前記第2配線に向かう前記第2方向において、前記第1トランジスタに隣接し、前記主面に設けられた第2の一方の拡散層及び第2の他方の拡散層と、前記第2の一方の拡散層と前記第2の他方の拡散層との間において前記主面の上方に設けられ、前記第2方向に延在し、前記第2方向において前記第1ゲート電極に隣接し、前記第1ゲート電極と接続された第2ゲート電極と、を有する第2トランジスタと、
を有し、
前記第1の一方の拡散層は、第1接続領域と、前記第1接続領域の前記第1ゲート電極の側に設けられ前記第1接続領域と接続され、前記第2方向に沿った幅が前記第1接続領域よりも狭い第1延在領域と、前記第1接続領域の内側に設けられ、前記第1配線と電気的に接続された第1内側接続領域と、を有し、
前記第1の他方の拡散層は、前記第3配線に電気的に接続され、
前記第2の一方の拡散層は、第2接続領域と、前記第2接続領域の前記第2ゲート電極の側に設けられ前記第2接続領域と接続され、前記第2方向に沿った幅が前記第2接続領域よりも狭い第2延在領域と、前記第2接続領域の内側に設けられ、前記第2配線と電気的に接続された第2内側接続領域と、を有し、
前記第2の他方の拡散層は、前記第4配線に電気的に接続され、
前記第1及び第2接続領域、前記第1及び第2延在領域、並びに、前記第1及び第2内側接続領域の不純物の型は、第1導電型であり、
前記第1及び第2内側接続領域の不純物濃度は、前記第1及び第2接続領域の不純物濃度よりも高く、
前記第1接続領域と前記第1延在領域との境界と、前記第1ゲート電極の前記第1接続領域の側の端と、の間の前記第1方向に沿った距離は、前記第2接続領域と前記第2延在領域との境界と、前記第2ゲート電極の前記第2接続領域の側の端と、の間の前記第1方向に沿った距離よりも長く、
前記第1回路部は、
前記主面の上方に設けられ、前記第1方向に延在する第5配線と、
前記主面の上方に設けられ、前記第1方向に延在し、前記第1配線から前記第2配線に向かう前記第2方向において前記第5配線に隣接する第6配線と、
をさらに有し、
前記第2回路部は、
前記主面の上方に設けられ、前記第1方向に延在する第7配線と、
前記主面の上方に設けられ、前記第1方向に延在し、前記第1配線から前記第2配線に向かう前記第2方向において前記第7配線に隣接する第8配線と、
をさらに有し、
前記中間部は、
前記主面において、前記第1の一方の拡散層の前記第1ゲート電極とは反対の側に設けられ、前記第1方向に沿って前記第1トランジスタに隣接する第3トランジスタと、
前記主面に設けられ、前記第2方向において前記第3トランジスタに隣接し、前記第1方向に沿って第2トランジスタに隣接する第4トランジスタと、
をさらに有し、
前記第3トランジスタは、前記主面に設けられた第3の一方の拡散層及び第3の他方の拡散層と、前記第3の一方の拡散層と前記第3の他方の拡散層との間において前記主面の上方に設けられ前記第2方向に延在する第3ゲート電極と、を有し、前記第3の一方の拡散層は、前記第3ゲート電極と前記第1ゲート電極との間に配置され、
前記第4トランジスタは、前記主面に設けられた第4の一方の拡散層及び第4の他方の拡散層と、前記第4の一方の拡散層と前記第4の他方の拡散層との間において前記主面の上方に設けられ、前記第2方向に延在し、前記第2方向において前記第3ゲート電極に隣接し、前記第3ゲート電極と接続された第4ゲート電極と、を有し、前記第4の一方の拡散層は、前記第4ゲート電極と前記第2ゲート電極との間に配置され、
前記第3の一方の拡散層は、第3接続領域と、前記第3接続領域の前記第3ゲート電極の側に設けられ前記第3接続領域と接続され、前記第2方向に沿った幅が前記第3接続領域よりも狭い第3延在領域と、前記第3接続領域の内側に設けられ、前記第5配線と電気的に接続された第3内側接続領域と、を有し、
前記第3の他方の拡散層は、前記第7配線に電気的に接続され、
前記第4の一方の拡散層は、第4接続領域と、前記第4接続領域の前記第4ゲート電極の側に設けられ前記第4接続領域と接続され、前記第2方向に沿った幅が前記第4接続領域よりも狭い第4延在領域と、前記第4接続領域の内側に設けられ、前記第6配線と電気的に接続された第4内側接続領域と、を有し、
前記第4の他方の拡散層は、前記第8配線に電気的に接続され、
前記第3及び第4接続領域、前記第3及び第4延在領域、並びに、前記第3及び第4内側接続領域の不純物の型は、前記第1導電型であり、
前記第3及び第4内側接続領域の不純物濃度は、前記第3及び第4接続領域の不純物濃度よりも高く、
前記第3接続領域と前記第3延在領域との境界と、前記第3ゲート電極の前記第3接続領域の側の端と、の間の前記第1方向に沿った距離は、前記第4接続領域と前記第4延在領域との境界と、前記第4ゲート電極の前記第4接続領域の側の端と、の間の前記第1方向に沿った距離よりも短く、
前記第1接続領域の前記第1ゲート電極とは反対側の端と、前記第1ゲート電極の前記第1接続領域の側の端と、の距離は、前記第3接続領域の前記第3ゲート電極とは反対側の端と、前記第3ゲート電極の前記第3接続領域の側の端と、の距離よりも長いことを特徴とする半導体装置。 - 半導体基板の主面に設けられた第1回路部と、
前記主面に設けられ、前記主面に対して平行な第1方向に沿って前記第1回路部に対向する第2回路部と、
前記第1回路部と前記第2回路部との間に設けられた中間部と、
を備え、
前記第1回路部は、
前記主面の上方に設けられ、前記第1方向に延在する第1配線と、
前記主面の上方に設けられ、前記第1方向に延在し、前記主面に対して平行で前記第1方向に対して垂直な第2方向において前記第1配線に隣接する第2配線と、
を有し、
前記第2回路部は、
前記主面の上方に設けられ、前記第1方向に延在する第3配線と、
前記主面の上方に設けられ、前記第1方向に延在し、前記第1配線から前記第2配線に向かう前記第2方向において前記第3配線に隣接する第4配線と、
を有し、
前記中間部は、
前記主面に設けられた第1の一方の拡散層及び第1の他方の拡散層と、前記第1の一方の拡散層と前記第1の他方の拡散層との間において前記主面の上方に設けられ前記第2方向に延在する第1ゲート電極と、を有する第1トランジスタと、
前記主面に設けられ、前記第1配線から前記第2配線に向かう前記第2方向において、前記第1トランジスタに隣接し、前記主面に設けられた第2の一方の拡散層及び第2の他方の拡散層と、前記第2の一方の拡散層と前記第2の他方の拡散層との間において前記主面の上方に設けられ、前記第2方向に延在し、前記第2方向において前記第1ゲート電極に隣接し、前記第1ゲート電極と接続された第2ゲート電極と、を有する第2トランジスタと、
を有し、
前記第1の一方の拡散層は、第1接続領域と、前記第1接続領域の前記第1ゲート電極の側に設けられ前記第1接続領域と接続され、前記第2方向に沿った幅が前記第1接続領域よりも狭い第1延在領域と、前記第1接続領域の内側に設けられ、前記第1配線と電気的に接続された第1内側接続領域と、を有し、
前記第1の他方の拡散層は、前記第3配線に電気的に接続され、
前記第2の一方の拡散層は、第2接続領域と、前記第2接続領域の前記第2ゲート電極の側に設けられ前記第2接続領域と接続され、前記第2方向に沿った幅が前記第2接続領域よりも狭い第2延在領域と、前記第2接続領域の内側に設けられ、前記第2配線と電気的に接続された第2内側接続領域と、を有し、
前記第2の他方の拡散層は、前記第4配線に電気的に接続され、
前記第1及び第2接続領域、前記第1及び第2延在領域、並びに、前記第1及び第2内側接続領域の不純物の型は、第1導電型であり、
前記第1及び第2内側接続領域の不純物濃度は、前記第1及び第2接続領域の不純物濃度よりも高く、
前記第1接続領域と前記第1延在領域との境界と、前記第1ゲート電極の前記第1接続領域の側の端と、の間の前記第1方向に沿った距離は、前記第2接続領域と前記第2延在領域との境界と、前記第2ゲート電極の前記第2接続領域の側の端と、の間の前記第1方向に沿った距離よりも長く、
前記第2回路部は、
前記主面の上方に設けられ、前記第1方向に延在する第9配線と、
前記主面の上方に設けられ、前記第1方向に延在し、前記第1配線から前記第2配線に向かう前記第2方向において前記第9配線に隣接する第10配線と、
をさらに有し、
前記中間部は、
前記主面において、前記第1の一方の拡散層の前記第1ゲート電極とは反対の側に設けられ、前記第1方向に沿って前記第1トランジスタに隣接する第3トランジスタと、
前記主面に設けられ、前記第2方向において前記第3トランジスタに隣接し、前記第1方向に沿って第2トランジスタに隣接する第4トランジスタと、
をさらに有し、
前記第3トランジスタは、前記主面に設けられた第3の一方の拡散層及び第3の他方の拡散層と、前記第3の一方の拡散層と前記第3の他方の拡散層との間において前記主面の上方に設けられ前記第2方向に延在する第3ゲート電極と、を有し、前記第3の一方の拡散層は、前記第3ゲート電極と前記第1ゲート電極との間に配置され、
前記第4トランジスタは、前記主面に設けられた第4の一方の拡散層及び第4の他方の拡散層と、前記第4の一方の拡散層と前記第4の他方の拡散層との間において前記主面の上方に設けられ、前記第2方向に延在し、前記第2方向において前記第3ゲート電極に隣接し、前記第3ゲート電極と接続された第4ゲート電極と、を有し、前記第4の一方の拡散層は、前記第4ゲート電極と前記第2ゲート電極との間に配置され、
前記第3の一方の拡散層は、前記第1接続領域を前記第1の一方の拡散層と共有し、前記第3の一方の拡散層は、前記第1接続領域の前記第3ゲート電極の側に設けられ前記第1接続領域と接続され、前記第2方向に沿った幅が前記第1接続領域よりも狭い第3延在領域を有し、
前記第3の他方の拡散層は、前記第9配線に電気的に接続され、
前記第4の一方の拡散層は、前記第2接続領域を前記第2の一方の拡散層と共有し、前記第4の一方の拡散層は、前記第2接続領域の前記第4ゲート電極の側に設けられ前記第2接続領域と接続され、前記第2方向に沿った幅が前記第2接続領域よりも狭い第4延在領域を有し、
前記第4の他方の拡散層は、前記第10配線に電気的に接続され、
前記第1接続領域と前記第3延在領域との境界と、前記第3ゲート電極の前記第1接続領域の側の端と、の間の前記第1方向に沿った距離は、前記第2接続領域と前記第4延在領域との境界と、前記第4ゲート電極の前記第2接続領域の側の端と、の間の前記第1方向に沿った距離よりも短く、
前記第1延在領域の前記第2方向に沿った幅は、前記第3延在領域の前記第2方向に沿った幅よりも狭いことを特徴とする半導体装置。 - 前記第1回路部は、
前記第1方向に並置された複数の第1メモリセルトランジスタを有する第1メモリストリングと、
前記第2方向において前記第1メモリストリングに隣接し、前記第1方向に並置された複数の第2メモリセルトランジスタを有する第2メモリストリングと、
をさらに有し、
前記第1配線は、前記第1メモリストリングの前記複数の第1メモリセルトランジスタに電気的に接続された第1ビット線であり、
前記第2配線は、前記第2メモリストリングの前記複数の第2メモリセルトランジスタに電気的に接続された第2ビット線であり、
前記第2回路部は、
前記第3配線に電気的に接続され、前記第1メモリストリングの前記複数の第1メモリセルトランジスタに格納されたデータを識別する第1センスアンプと、
前記第4配線に電気的に接続され、前記第2メモリストリングの前記複数の第2メモリセルトランジスタに格納されたデータを識別する第2センスアンプと、
をさらに有することを特徴とする請求項1または2に記載の半導体装置。 - 前記第1接続領域の前記第2方向に沿った幅は、前記第1接続領域の前記第2方向に沿った中心と、前記第2接続領域の前記第2方向に沿った中心と、の間の前記第2方向に沿った距離の1/2よりも大きいことを特徴とする請求項1〜3のいずれか1つに記載の半導体装置。
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