JP2009283825A

JP2009283825A - 半導体装置

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Publication number: JP2009283825A
Application number: JP2008136566A
Authority: JP
Inventors: Susumu Tamon; 進多門
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2008-05-26
Filing date: 2008-05-26
Publication date: 2009-12-03
Also published as: US20090290403A1; US7983083B2

Abstract

【課題】ワード線の抵抗値を低減することができ、信号遅延に伴う書込特性の悪化を防ぐ。
【解決手段】隣り合うブロックＢ_ｊ−Ｂ_ｊ＋１はＹ方向に並設されており、これらの各ブロックＢ_ｊ−Ｂ_ｊ＋１内に構成される各ワード線ＷＬ（ＷＬ_０〜ＷＬ_ｍ−１）は、その番号がソース線コンタクトＣＳの並設群を挟んでＹ方向対称で同一番号に設定されている。これらのブロックＢ_ｊ、Ｂ_ｊ＋１の同一番号のワード線ＷＬ（ＷＬ_０〜ＷＬ_ｍ−１）が、実質的な電位印加部とは異なる位置において互いに構造的および電気的に接続されている。
【選択図】図６

Description

本発明は、メモリセルにワード線から電圧を印加するための構造を備えた半導体装置に関する。

この種の半導体装置では、ビット線とワード線とが互いに交差する方向に延伸しておりこれらの交差領域にメモリセルが配設されている。ワード線は、メモリセル領域のメモリセルアレイ内を渡って所定方向に沿って延伸されており、各メモリセルに電圧を印加可能に構成されている（例えば、特許文献１参照）。この特許文献１に開示されている構成によれば、ワード線の端部構造を改良することで隣り合うワード線間のリーク電流を抑制している。しかし、近年の微細化、設計ルールの縮小化に伴い、ワード線幅が細くなる傾向にあり、しかも製品の仕様上、ワード線長をより長くする必要があり、この場合信号の伝搬遅延が生じやすい。信号の伝搬遅延が生じるとセルの書込スピードが低下するため好ましくない。
特開２００８−４７９０４号公報

本発明は、ワード線の抵抗値を低減することができ、信号遅延に伴う書込特性の悪化を防ぐことを可能とした半導体装置を提供することを目的とする。

本発明の一態様は、それぞれ所定方向に延伸すると共に前記所定方向に交差する交差方向に並設された第１ないし第Ｎのワード線（Ｎ≧２）であって、互いに同一の第１幅により形成されると共に、互いに同一の第１層に形成されたワード線をワード線群としてそれぞれ具備し、前記交差方向に隣接して配置された第１および第２のブロックであって、ブロック間の領域を挟んで前記第１ないし第Ｎのワード線が対称的に配設された状態で前記交差方向に併設された第１および第２のブロックを備え、前記第１層よりも上層に、前記第１幅よりも広い第２幅を有する配線層が形成され、前記第１および第２のブロックの第ｋのワード線（ｋ＝１〜Ｎのうち少なくとも何れか１つ）が前記配線層で互いに構造的に接続して構成されていることを特徴としている。

本発明によれば、ワード線が電位印加部とは異なる位置において構造的に接続されているため、ワード線の抵抗値を低減することができ、信号遅延に伴う書込特性の悪化を防ぐことができる。

以下、本発明の半導体装置をＮＡＮＤ型フラッシュメモリ装置に適用した一実施形態について図面を参照しながら説明する。なお、以下に参照する図面内の記載において、同一または類似部分には同一又は類似の符号を付して表している。但し、図面は模式的なものであり、厚みと平面寸法との比率、各層の厚みの比率等は現実のものとは異なる。

図１は、ＮＡＮＤ型フラッシュメモリ装置の電気的構成をブロック図によって概略的に示している。この図１に示すように、フラッシュメモリ装置１はメモリセル領域Ｍと周辺回路領域Ｐとから構成される。メモリセル領域Ｍには、多数のメモリセルがマトリクス状に配設されて構成されたメモリセルアレイＡｒが設けられている。周辺回路領域Ｐには、メモリセルアレイＡｒの各メモリセルからのデータ読出し／各メモリセルへのデータ書込み／各メモリセルのデータ消去を行うための制御回路ＣＣ、ロウ駆動回路ＲＤ、カラム駆動回路ＣＤ、センスアンプＳＡなどの周辺回路が設けられている。尚、メモリセルアレイＡｒはメモリセル領域Ｍ内に構成され、周辺回路は周辺回路領域Ｐ内に構成される。尚、図１に示すように、メモリセルアレイＡｒは単一の構成である実施形態を示すが、複数のプレーンに分割構成されていても良い。

次に、メモリセルアレイの概略構成を図２および図３を用いて説明する。図２は、主にメモリセルアレイ内の電気的構成を概略的に示しており、図３は、メモリセルアレイの平面図を模式的に示している。

図２に示すように、メモリセル領域Ｍ内のメモリセルアレイＡｒは、セルユニットＵＣ（ＮＡＮＤセルユニット）が多数マトリクス状に配設されることによって構成されている。セルユニットＵＣ（ＵＣ_０…ＵＣ_ｎ＋１）は、ビット線ＢＬ（ＢＬ_０…ＢＬ_ｎ＋１）側にそれぞれ接続された選択ゲートトランジスタＳＴＤと、ソース線ＣＳＬ側に接続された選択ゲートトランジスタＳＴＳと、当該２個（複数）の選択ゲートトランジスタＳＴＳ−ＳＴＤ間に複数個（例えばｍ＝２のｋ乗＝３２個）直列接続されたメモリセルトランジスタＭＴ（ＭＴ_０…ＭＴ_ｍ−１）とからなる。

これらのセルユニットＵＣは、行方向にｎ＋２列並列に配列されることによって１つのブロックＢｌｏｃｋ（Ｂ_ｊ）を構成している。メモリセルアレイＡｒは、１つのブロックＢｌｏｃｋ（Ｂ_１〜Ｂ_ｊ、Ｂ_ｊ＋１〜Ｂ_ｚ）が列方向に複数列（ｚ列）配列されることによって構成されている。

図３に示すように、行方向に配列された複数のセルユニットＵＣの選択ゲートトランジスタＳＴＤは、そのゲート電極が選択ゲート線ＳＧＤによって電気的に接続されており、そのドレイン領域にはビット線コンタクトＣＢが接続されている。このビット線コンタクトＣＢは図３中Ｘ方向に直交交差するＹ方向（ビット線方向）に延伸するビット線ＢＬ（図２参照）に接続されている。

行方向に配列された複数のセルユニットＵＣの選択ゲートトランジスタＳＴＳは、そのゲート電極が選択ゲート線ＳＧＬＳによって電気的に接続されており、そのソース側がソース線コンタクトＣＳを介して図２に示すソース線ＣＳＬに共通接続されている。

行方向に配列された複数のセルユニットＵＣのメモリセルトランジスタＭＴ（ＭＴ_０〜ＭＴ_ｍ−１）は、それぞれ、そのゲート電極がワード線ＷＬ（ＷＬ_０〜ＷＬ_ｍ−１）によって電気的に接続されている。尚、１つのブロックＢ_ｊ内におけるワード線ＷＬ（ＷＬ_０〜ＷＬ_ｍ−１）が本発明のワード線群に相当する。図１に示すセンスアンプＳＡは、図２に示すビット線ＢＬ（ＢＬ_０〜ＢＬ_ｎ＋１）に接続されており、データの読出時に当該データを一時的に保存するラッチ回路を接続して構成されている。

図４は、ワード線の延伸方向に沿って示す断面構造（図３中のＡ−Ａ線に沿って示す縦断面図）、図５は、アクティブエリアの延伸方向に沿って示す断面構造（図３中のＢ−Ｂ線に沿って示す縦断面図）を示している。

図５に示すように、半導体基板としてのシリコン基板２の表層にはｎウェル２ａが形成されており、このｎウェル２ａのさらに表層にはｐウェル２ｂが形成されている。図４に示すように、ｐウェル２ｂの上部には、ＳＴＩ（Shallow Trench Isolation）構造の素子分離領域Ｓｂが形成されている。この素子分離領域Ｓｂは、Ｘ方向に所定間隔で複数形成されており、これによりアクティブエリアＳａが図３に示すように、複数に分離されて構成されている。素子分離溝３内には素子分離膜４が例えばシリコン酸化膜により構成されている。

素子分離溝３により分離されたシリコン基板２の上面上にはゲート絶縁膜５が形成されている。このゲート絶縁膜５は、例えばシリコン酸化膜により形成されている。このゲート絶縁膜５の上面上には多結晶シリコン層６が構成されている。多結晶シリコン層６は浮遊ゲート電極ＦＧとして機能する。素子分離膜４は、その上面がゲート絶縁膜３の上面より上方に位置すると共に多結晶シリコン層６の上面よりも下方に位置するように構成されている。素子分離膜４は、多結晶シリコン層６の下側面およびゲート絶縁膜５の側面に接触して構成されている。

多結晶シリコン層６の上面および側面ならびに素子分離膜４の上面にはゲート間絶縁膜７が形成されている。このゲート間絶縁膜７は、例えばＯＮＯ（Oxide-Nitride-Oxide）膜により構成される。尚、ゲート間絶縁膜７はＯＮＯ膜の成膜前後にラジカル窒化することで形成されたＮＯＮＯＮ膜や、アルミナ（Ａｌ_２Ｏ_３）を酸化膜および窒化膜の積層構造で挟んだＮＯＡＯＮ膜で構成しても良い。

このゲート間絶縁膜７の上には制御ゲート電極ＣＧが形成されている。この制御ゲート電極ＣＧは、多結晶シリコン層８および当該多結晶シリコン層８の上部にタングステン（Ｗ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）などの金属によってシリサイド化された金属シリサイド層９により構成されており、ワード線ＷＬ（ＷＬ_０〜ＷＬ_ｍ−１）を構成している。このようにして、メモリセルトランジスタＭＴ（ＭＴ_０〜ＭＴ_ｍ−１）のゲート電極ＭＧが、多結晶シリコン層６、ゲート間絶縁膜７、制御ゲート電極ＣＧを積層したスタックゲート構造により構成されている。

図４に示すように、ワード線ＷＬ（ＷＬ_０〜ＷＬ_ｍ−１）は、複数のアクティブエリアＳａおよび複数の素子分離領域Ｓｂの上方をＸ方向に渡って形成されていると共に、Ｘ方向に並設された浮遊ゲート電極ＦＧの上方を渡って形成されている。ワード線ＷＬは、メモリセルトランジスタＭＴのゲート電極ＭＧをＸ方向に連結している。

図３に示すように、選択ゲート線ＳＧＬＤと交差するアクティブエリアＳａ上には、選択ゲートトランジスタＳＴＤの選択ゲート電極ＳＧＤが構成されており、選択ゲート線ＳＧＬＤによって連結されている。選択ゲート線ＳＧＬＳと交差するアクティブエリアＳａ上には、選択ゲートトランジスタＳＴＳの選択ゲート電極ＳＧＳが構成されており、選択ゲート線ＳＧＬＳによって連結されている。

次に、アクティブエリアの延伸方向に沿う断面構造について図５を参照して説明する。
図５に示すように、シリコン基板２の上面上にはレイヤＬＹ１〜レイヤＬＹ７からなる層構造が設けられている。レイヤＬＹ１には、ゲート絶縁膜５、電極間絶縁膜１０およびゲート電極ＦＧ、ＣＧ等が形成されている。レイヤＬＹ２には、第１の層間絶縁膜１２ａ、ヴィアプラグＶＰ１、バリア膜１１等が形成されている。レイヤＬＹ３には、第１の層間絶縁膜１２ａの上面に形成された溝にワード線接続配線層１３およびソース線接続配線層１４等が形成されている。レイヤＬＹ４には第２の層間絶縁膜１２ｂが、レイヤＬＹ５にはビット線ＢＬが形成されている。また、レイヤＬＹ６、ＬＹ７には第３の層間絶縁膜１２ｃが形成され、レイヤＬＹ７には後述する配線層１５が形成される。

シリコン基板２のｐウェル２ｂの上面上のレイヤＬＹ１にはゲート絶縁膜５を介して選択ゲートトランジスタＳＴＤの選択ゲート電極ＳＧＤおよび選択ゲートトランジスタＳＴＳの選択ゲート電極ＳＧＳが形成されている。選択ゲート電極ＳＧＤ−ＳＧＳ間のシリコン基板２上には、ゲート絶縁膜５を介して複数のメモリセルトランジスタＭＴのゲート電極ＭＧがＹ方向に並設されている。

選択ゲートトランジスタＳＴＤの選択ゲート電極ＳＧＤ、および、選択ゲートトランジスタＳＴＳの選択ゲート電極ＳＧＳは、メモリセルトランジスタＭＴのゲート電極ＭＧの構造とほぼ同様の構造をなしているが、ゲート間絶縁膜７の平面中央に開口が構成されており、当該開口を介してゲート電極ＭＧの多結晶シリコン層６および８が構造的に接触した状態で構成されている。

各ゲート電極ＭＧ−ＭＧ間、ゲート電極ＭＧと選択ゲート電極ＳＧＤとの間、ゲート電極ＭＧと選択ゲート電極ＳＧＳとの間のシリコン基板２表層にソース／ドレイン領域となる不純物拡散層２ｃが構成されている。また、選択ゲート電極ＳＧＳ−ＳＧＳ間のシリコン基板２の表層には高濃度の不純物拡散層２ｄがコンタクト領域として形成されている。この不純物拡散層２ｄ上には下層のソース線コンタクトＣＳ１がレイヤＬＹ１からレイヤＬＹ２にわたり構成されている。この下層ソース線コンタクトＣＳ１の上のレイヤＬＹ３にはローカルソース線である配線層１４が構成されている。

各ゲート電極ＭＧ−ＭＧ間、ゲート電極ＭＧと選択ゲート電極ＳＧＤとの間、ゲート電極ＭＧと選択ゲート電極ＳＧＳとの間のレイヤＬＹ１には、例えばシリコン酸化膜からなる、電極間絶縁膜１０が形成されている。

電極間絶縁膜１０、各ゲート電極ＳＧ、ＭＧの上のレイヤＬＹ２には、シリコン窒化膜からなるバリア膜１１が形成されている。このバリア膜１１上には、例えばシリコン酸化膜からなる層間絶縁膜１２が形成されている。
ゲート電極ＭＧの上面上のレイヤＬＹ２には、メモリセルトランジスタＭＴ_０のゲート電極ＭＧに接続されたヴィアプラグＶＰ１が形成されている。このヴィアプラグＶＰ１は、例えばタングステン（Ｗ）などの配線材料がバリアメタルなどを介して構成されている。

ヴィアプラグＶＰ１の上面上のレイヤＬＹ３には配線層１３が構成されている。図５に示すＹ方向の断面内において、配線層１３は、ヴィアプラグＶＰ１の幅およびメモリセルトランジスタＭＴ_０のゲート電極ＭＧよりも幅広に構成されている。ソース線コンタクトＣＳ１の上面上のレイヤＬＹ３には配線層１４が構成されている。この配線層１４は、配線層１３と同一材料によって構成されている。

これらのヴィアプラグＶＰ１および配線層１３は、後述するように、隣り合うブロックＢ_ｊ、Ｂ_ｊ＋１間におけるワード線ＷＬ（ＷＬ_０〜ＷＬ_ｍ−１）のうち同一番号のワード線ＷＬ（ＷＬ_０〜ＷＬ_ｍ−１）を構造的および電気的に接続するために設けられている。

なお、配線層１３はメモリセルトランジスタＭＴ_０のゲート電極ＭＧのみならず、ゲート電極ＭＧの１個おきにメモリセルトランジスタＭＴ_２、ＭＴ_４、・・・ＭＴ_ｍ−２のゲート電極ＭＧの上方のレイヤＬＹ３にも形成されている。メモリセルトランジスタＭＴ_２、ＭＴ_４、・・・ＭＴ_ｍ−２のゲート電極ＭＧに対応した配線層１３は図５に対して奥行方向にずれた位置でヴィアプラグＶＰ２を介して対応するゲート電極ＭＧに接続されている。

配線層１３、１４上のレイヤＬＹ４には層間絶縁膜１２ｂが形成され、この層間絶縁膜１２ｂ上のレイヤＬＹ５にビット線ＢＬが形成されている。このビット線ＢＬは選択ゲート電極ＳＧＤ間に構成されたビット線コンタクトＣＢ（図３参照）を介して選択ゲート電極ＳＧＤのドレイン領域に接続されている。

配線層１３はそれぞれ、後述するソースシャント領域において、レイヤＬＹ７に設けられた上層配線層に接続されている。また、配線層１４はソースシャント領域に設けられたコンタクトを介して上層ソース線に接続されている。

以下、ワード線の配線接続関係について説明する。図６は、ヴィアプラグＶＰ１および配線層１３、１４の形成領域であるレイヤＬＹ２、ＬＹ３の平面構造をメモリセル端部領域において模式的に示している。メモリセル領域Ｍ内において、実際にセルユニットＵＣが構成されるセルアレイ領域Ｒ１と、当該セルアレイ領域Ｒ１のゲート電極の構造周期性を確保するためのダミー領域Ｒ２とが、図６中Ｘ方向（ワード線延出方向）に区分されている。このダミー領域Ｒ２はリソグラフィ処理のマージンを確保しゲート電極構造などを周期性良く形成するために設けられている。

ダミー領域Ｒ２内では、セルユニットＵＣのゲート電極ＭＧ、ＳＧＤ、ＳＧＳ等の構造が設けられるものの、これらは実質的なメモリセルユニットの電気的要素としては機能しておらず、ダミーセルユニットとして構成されている。図６は、このメモリセル領域Ｍの端部のダミー領域Ｒ２内において、ソース線コンタクトＣＳのダミー形成領域（以下、ダミーコンタクト領域と称する）ＣＳＤの上方を渡って各ブロックＢ_ｊ、Ｂ_ｊ＋１間のワード線ＷＬを構造的および電気的に接続した形態を示している。尚、セルアレイ領域Ｒ１とダミー領域Ｒ２との境界位置は図６に示す位置には限られない。

図５において説明したヴィアプラグＶＰ１、配線層１３、１４の形成領域であるレイヤＬＹ２、ＬＹ３内では、図６に示すように、配線層１４がソース線コンタクトＣＳ（ＣＳ１）の平面形成領域を包含するように構成されている。また、配線層１３の連結部１３ａが、ダミー領域Ｒ２において、隣り合うブロックＢ_ｊ、Ｂ_ｊ＋１間の各ワード線ＷＬ（ＷＬ_０〜ＷＬ_ｍ−１）をそれぞれ構造的および電気的に接続するように構成されている。

図６に示すように、ダミー領域Ｒ２において、各配線層１３（ＭＡ_０〜ＭＡ_ｍ−１）の連結部１３ａは、それぞれＸ方向に離間し、ダミーコンタクト領域ＣＳＤを跨いでＹ方向に沿って直線状に形成されている。この直線状構造の両端部においてヴィアプラグＶＰ１が基板面と垂直方向に延設され、各配線層１３（ＭＡ_０〜ＭＡ_ｍ−１）と隣り合うブロックＢ_ｊ、Ｂ_ｊ＋１の同一番号のワード線ＷＬ（ＷＬ_０〜ＷＬ_ｍ−１：制御ゲート電極ＣＧ）とがそれぞれ電気的に接続されている。

ブロックＢ_ｊ内では、配線層ＭＡ_０は、ダミー領域Ｒ２内においてＹ方向に延びる直線状構造の一方の端部であるヴィアプラグＶＰ１の形成領域からセルアレイ領域Ｒ１内に向かうようにＸ方向に直角に屈曲し、ワード線ＷＬ_０の形成領域の上方に渡って形成された延伸部１３ｂを有する。

同様に、その他の偶数番の配線層ＭＡ_２…は、ブロックＢ_ｊ内において当該ダミー領域Ｒ２内のヴィアプラグＶＰ１の形成領域からセルアレイ領域Ｒ１内に向かうようにそれぞれ対応する偶数番のワード線ＷＬ_２…の直上方を渡ってＸ方向に延伸して形成された延伸部１３ｂを有する。
図６に示すように、配線層ＭＡ_１は、ブロックＢ_ｊ＋１内においてダミー領域Ｒ２内のヴィアプラグＶＰ１の形成領域からセルアレイ領域Ｒ１内に向かうようにワード線ＷＬ_１の直上方を渡ってＸ方向に延伸する延伸部を有する。

同様に、その他の奇数番の配線層ＭＡ_３…は、ブロックＢ_ｊ＋１内においてダミー領域Ｒ２内のヴィアプラグＶＰ１の形成領域からセルアレイ領域Ｒ１内に向かうように奇数番のワード線ＷＬ_３…の直上方を渡ってＸ方向に延伸する延伸部を有する。

尚、これら配線層１３（ＭＡ_０〜ＭＡ_ｍ−１）の延伸部のＹ方向幅は、先に述べたように、ワード線ＷＬ（ＷＬ_０〜ＷＬ_ｍ−１）の各Ｙ方向幅に比較して幅広（例えば２倍）に形成されている。

偶数番の配線層ＭＡ_０…が同一のブロックＢ_ｊ内をＸ方向に延伸すると共に、奇数番の配線層ＭＡ_１…が同一のブロックＢ_ｊ＋１内をＸ方向に延伸し、配線層１３のＹ方向の配線幅がワード線ＷＬのＹ方向幅に比較して幅広に構成されることで、奇数番および偶数番の配線層ＭＡ_０…のデザインルールを幅広（例えば２倍）のピッチに緩和することができる。また、配線層１３を幅広にすることで、リソグラフィ処理のＹ方向の合わせずれが生じたとしても、各配線層１３がヴィアプラグＶＰ１に確実に接触できる。これにより、配線間接続の信頼性を向上できる。

配線層１３（ＭＡ_０〜ＭＡ_ｍ−１）はそれぞれ対応した同一番号のワード線ＷＬ（ＷＬ_０〜ＷＬ_ｍ−１）の上方を渡ってＸ方向に沿って形成されている。セルアレイ領域Ｒ１内において、ワード線ＷＬ（ＷＬ_０〜ＷＬ_ｍ−１）は、Ｘ方向に周期的に設けられたヴィアプラグＶＰ１により構造的および電気的に対応する配線層１３に接続するように構成されている。

配線層１３のＸ方向配線長が長い場合には配線層１３の抵抗値が大きくなってしまい特にメモリセル領域Ｍの端部では半導体構造内の浮遊容量を考慮すると信号の伝搬遅延が生じてしまう。セルアレイ領域Ｒ１内において、周期的にワード線ＷＬと配線層１３とで接続することで、配線層１３のインピーダンスを低下でき、一本のワード線ＷＬ（ＷＬ_０〜ＷＬ_ｍ−１）の全体電位の均一化を図ることができる。尚、ワード線ＷＬと配線層１３との接続位置は厳密に同一周期に形成されている必要はない。

次に、ソースシャント領域における配線層１３のスイッチ構造について説明する。
図７は、メモリセル領域のソースシャント領域（中間領域）におけるヴィアプラグＶＰ２および配線層１５の形成領域であるレイヤＬＹ４〜ＬＹ７の平面構造を模式的に示しており、図８は図７中のＣ−Ｃ線に沿って示す縦断面図を示している。尚、この図７において、レイヤＬＹ７に構成される配線層１５については図中にハッチングを施して示している。このメモリセル領域Ｍの中間領域Ｒ３内およびその周辺領域は、例えばソース線ＣＳＬの電位をＸＹ方向に周期的に同一電位に設定するための領域として設けられており、当該領域Ｒ３内に構成されたゲート電極ＭＧ、ＳＧＤ、ＳＧＳ等の電気的構成はメモリセルユニットの電気的要素としては機能しないダミーセルとして設けられている。

図７に示すように、配線層１３（ＭＡ_０〜ＭＡ_ｍ−１）はＹ方向に延伸して構成されており、当該配線層１３の端部は、領域Ｒ３およびその周辺領域にて分断されている。この図７に示す領域内においては、偶数番の配線層ＭＡ_０…は、一方の領域Ｒ１においてブロックＢ_ｊ内に形成され、この形成領域から中間領域Ｒ３を跨いだ他方の領域Ｒ１内においては配線層ＭＢ_０…を介して隣りのブロックＢ_ｊ＋１内に構成されている。奇数番の配線層ＭＡ_１…は、一方のセルアレイ領域Ｒ１においてブロックＢ_ｊ＋１内に形成され、この形成領域から中間領域Ｒ３を跨いだ他方のセルアレイ領域Ｒ１内においては配線層ＭＢ_１…を介して隣りのブロックＢ_ｊ内に構成されている。すなわち、これらの配線層１３は、中間領域Ｒ３を跨いで、隣り合うブロックＢ_ｊ、Ｂ_ｊ＋１間においてスイッチするように構成されている。

このようにしてスイッチする形態を適用すると、ワード線ＷＬの抵抗低減効果がさらに高まる。しかも、チップサイズが大きくなるという副作用を生じることなく構成できる。
図７および図８に示すように、ブロックＢ_ｊ内の配線層ＭＡ_０は中間領域Ｒ３まで延出し、その端部にレイヤＬＹ４に形成されたヴィアプラグＶＰ２が接続されている。ヴィアプラグＶＰ２はレイヤＬＹ５に形成された配線層１６およびレイヤＬＹ６に形成されたヴィアプラグＶＰ３を介してレイヤＬＹ７に形成された配線層ＭＢ_０に接続されている。配線層ＭＢ_０は図７中Ｙ方向（アクティブエリア延出方向）に直線状にブロックＢ_ｊ＋１に延出し、レイヤＬＹ６に形成されたヴィアプラグ、レイヤＬＹ５に形成された配線層、レイヤＬＹ４に形成されたヴィアプラグを介してブロックＢ_ｊ＋１内の配線層ＭＡ_０の端部に接続されている。

配線層ＭＡ_１…も同様にヴィアプラグＶＰ２、配線層１６、ヴィアプラグＶＰ３を介して配線層ＭＢ_１…に接続され、隣り合うブロックＢ_ｊ、Ｂ_ｊ＋１間においてスイッチするように構成されている。なお、各配線層１５はお互い交差しないよう配線層ＭＢ_０を中心にＬ字形状に配置されている。
また、配線層ＭＢ_０…は、配線層ＭＡ_０…に比較して幅広（例えば２倍または３倍）に設定されており、リソグラフィ処理の合わせずれの緩和、ワード線ＷＬの抵抗値の低減効果を奏している。

図９はメモリセルアレイＡｒから周辺回路領域Ｐにかけての配線層ＭＡ_０の配線パターンを示している。
図８に示すように、配線層ＭＡ_０は図中Ｘ方向に隣り合うセルアレイ領域Ｒ１で互い違いに配置され、電位印加部Ｋを介して周辺回路領域Ｐの周辺回路に接続されている。また、ブロックＢ_ｊおよびＢ_ｊ＋１のワード線ＷＬ_０は、ダミー領域Ｒ２においてヴィアプラグＶＰ１および図９中Ｙ方向に延出した配線層ＭＡ_０によって構造的に接続して構成され、中間領域Ｒ３においてヴィアプラグＶＰ２、配線層ＭＢ_０によって構造的に接続して構成されている。

図１０は、周辺回路が書込対象となるメモリセルユニットのワード線に書込電圧を印加する場合に各ブロックにおいてワード線に印加される電圧を模式的に示している。特に図１０（ａ）は、通常の従来のワード線構造を適用した場合の各ブロックにおける書込対象ワード線に対する電位印加状態を示しており、図１０（ｂ）は、本実施形態のワード線構造を適用した場合の各ブロックにおける書込対象ワード線に対する電位印加状態を示している。

図１０（ａ）に示すように、周辺回路は、書込対象となるセルユニットＵＣのビット線ＢＬ（ＢＬ_０〜ＢＬ_ｎ−１）にグランド電位（０Ｖ）を印加し、ドレイン側の選択ゲート電極ＳＧＤをオンし、ソース側の選択ゲート電極ＳＧＳをオフし、書込対象となるワード線ＷＬの電位印加部Ｋに書込電位Ｖｐｇｍ（例えば、２０Ｖ）を印加すると共に非書込対象となるワード線ＷＬの電位印加部Ｋにグランド（０Ｖ）または中間電位を印加し、さらにｐウェル２ｂにグランド電位を印加することで、書込対象となるメモリセルに通ずるワード線ＷＬ（ＷＬ_０〜ＷＬ_ｍ−１）およびｐウェル２ｂ間に正の高電圧をかける。これにより、電子が浮遊ゲート電極ＦＧに注入されることになりメモリセルトランジスタＭＴ（ＭＴ_０〜ＭＴ_ｍ−１）にデータを書き込むことができる。

本実施形態では、図１０（ｂ）に示すように、周辺回路が、隣り合うブロックＢ_ｊ−Ｂ_ｊ＋１について一方の書込対象ワード線ＷＬに高電位（例えば２０Ｖ）を印加すると、他方の同一番号のワード線ＷＬにも高電位が印加されるが、例えば図１０（ｂ）に示すようにドレイン側の選択ゲート電極ＳＧＤが隣り合うブロック間で共通接続されていると共にソース側の選択ゲート電極ＳＧＳが隣り合うブロック間で別個に形成されている場合などには、書込非対象のブロックＢ_ｊについての他の電気的構成（特に書込非対象ブロックの選択ゲートトランジスタＳＴＤをオフ、選択ゲート電極ＳＧＳ、ウェル２ｂなど）の電位を調整して印加すれば、隣りのブロックＢ_ｊのメモリセルトランジスタＭＴにデータが書き込まれる虞をなくすことができる。

まとめると、本実施形態によれば次に示す特徴を備えている。隣り合うブロックＢ_ｊ−Ｂ_ｊ＋１はＹ方向に並設されているが、これらの各ブロックＢ_ｊ、Ｂ_ｊ＋１内に構成される各ワード線ＷＬ（ＷＬ_０〜ＷＬ_ｍ−１）は、その番号がソース線コンタクトＣＳの並設群（ブロックＢ_ｊ、Ｂ_ｊ＋１の中間線状の電気的導電要素）を挟んでＹ方向対称で同一番号に設定されており、これらの隣り合うブロックＢ_ｊ、Ｂ_ｊ＋１の同一番号のワード線ＷＬ（ＷＬ_０〜ＷＬ_ｍ−１）が、電位印加部Ｋとは異なる位置において上層の複数層（本実施形態ではレイヤＬＹ３〜ＬＹ５）の積層構造によって互いに構造的および電気的に接続されている。これにより、各ワード線ＷＬ（ＷＬ_０〜ＷＬ_ｍ−１）の抵抗値を低減することができ、信号遅延に伴う書込特性の悪化を防ぐことができる。

ワード線ＷＬ（ＷＬ_０〜ＷＬ_ｍ−１）は、その周辺回路の電位印加部Ｋがメモリセル領域Ｍ内の一端側（図９に示すメモリセル領域Ｍ内の最左端の周辺回路領域Ｐ側）に設定されているが、その逆側の他端側（図９の最右端）の領域Ｒ２およびその周辺領域において配線層ＭＡ_０…が各ブロックＢ_ｊ、Ｂ_ｊ＋１の同一番号のワード線ＷＬ（ＷＬ_０〜ＷＬ_ｍ−１）をそれぞれ構造的に接続しているため、各ワード線ＷＬ（ＷＬ_０〜ＷＬ_ｍ−１）の抵抗値を低減することができ、特に信号遅延が顕著となるワード線ＷＬの他端側（図９の最右端の領域Ｒ２側）において構造的に接続されているため信号遅延に伴う書込特性の悪化を防ぐことができる。

レイヤＬＹ３内に構成された配線層ＭＡ_０…は、レイヤＬＹ１内に構成された各ワード線ＷＬ（ＷＬ_０〜ＷＬ_ｍ−１）のＹ方向幅よりも広いＹ方向幅（例えば２倍程度）で形成されており、ヴィアプラグＶＰ１を介して同一番号の各配線が互いに接続されている。これにより、各ワード線ＷＬ（ＷＬ_０〜ＷＬ_ｍ−１）の抵抗値を低減することができ、信号遅延に伴う書込特性の悪化を防ぐことができる。

さらに、配線層ＭＡ_０…は、少なくとも領域Ｒ１内の一部において同一番号のワード線ＷＬ（ＷＬ_０〜ＷＬ_ｍ−１）の直上方を渡って配設されており、偶数番の配線層ＭＡ_０…は、単一のブロックＢ_ｊ内において同一の偶数番のワード線ＷＬ（ＷＬ_０…）の直上方を渡って延伸されていると共に、奇数番の配線層ＭＡ_１…は、単一のブロックＢ_ｊ＋１内において同一の奇数番のワード線ＷＬ（ＷＬ_１…）の直上方を渡って延伸されているため、幅広の配線層ＭＡ_０…が対応するワード線ＷＬ（ＷＬ_０〜ＷＬ_ｍ−１）に対してＸ方向に周期的に且つ容易に接続できるように形成できる。しかも、偶数番と奇数番の配線層ＭＡ_０…が互いに構造的に接触する不良を防止できる。

また、偶数番の配線層ＭＡ_０…と奇数番の配線層ＭＡ_１…とが、ワード線ＷＬ（ＷＬ_０〜ＷＬ_ｍ−１）のＸ方向の延設長に比較して短い間隔毎に設定された中間領域Ｒ３およびその周辺領域にて隣り合うブロックＢ_ｊ−Ｂ_ｊ＋１間で入れ替わって構成され、レイヤＬＹ７の配線層ＭＢ_０…は、これらの偶数番、奇数番の配線層ＭＡ_０…をその上層のレイヤＬＹ７において構造的および電気的に接続して構成されている。さらに、配線層ＭＢ_０…は、配線層ＭＡ_０…よりもＹ方向幅が幅広に構成されている。これにより、電位の均一化を図ることができる。また、各ワード線ＷＬ（ＷＬ_０〜ＷＬ_ｍ−１）の抵抗値を低減でき、ワード線ＷＬ（ＷＬ_０〜ＷＬ_ｍ−１）の電位降下を防ぐことができ、信号遅延に伴う書込特性の悪化を防ぐことができる。

ブロックＢ_ｊ−Ｂ_ｊ＋１間において、同一番号のワード線ＷＬ（ＷＬ_０〜ＷＬ_ｍ−１）が、例えば領域Ｒ２内にてソース線コンタクトＣＳのダミー形成領域ＣＳＤを平面的に跨いで接続して構成されているため、書込電位を正常に印加することができる。

（他の実施形態）
本発明は、上記実施形態に限定されるものではなく、例えば、以下に示す変形または拡張が可能である。
各ワード線ＷＬ（ＷＬ_０〜ＷＬ_ｍ−１）が、その上層の複数層ＬＹ３〜ＬＹ５の積層構造の電気的導電要素によって構造的および電気的に接続された実施形態を示したが、上層または下層の単一層に構成された電気的導電要素によって構造的および電気的に接続されている形態に適用しても良い。

各ワード線ＷＬ（ＷＬ_０〜ＷＬ_ｍ−１）が中間領域Ｒ３、ダミー領域Ｒ２の双方で構造的および電気的に接続されている実施形態を示したが、電位印加部Ｋとは異なる位置で構造的に接続されていれば何れの一方の領域で形成されていても良い。中間領域Ｒ３、ダミー領域Ｒ３の双方で構造的に接続されていれば抵抗低減効果は高い。

各ワード線ＷＬ（ＷＬ_０〜ＷＬ_ｍ−１）が、ダミー領域Ｒ２内のダミー形成領域ＣＳＤを跨いで構造的に接続されている実施形態を示したが、ドレイン側のビット線コンタクトＣＢの形成領域を跨いで構造的に接続されていても良い。この場合、周辺回路が、選択ゲートトランジスタＳＴＤ、ＳＴＳの各ゲート電極ＳＧＤ、ＳＧＳに対して書込処理時に印加する電圧を調整すれば良いことは言うまでもない。

電位印加部ＫがメモリセルアレイＡｒの図中Ｘ方向一端側にのみ形成されている実施形態を示したが、周辺回路がメモリセルアレイＡｒの両脇に形成されており、メモリセルアレイＡｒのＸ方向両端に電位印加部Ｋが設けられている構造であっても同様に適用できる。

メモリセルアレイＡｒが、単一のプレーン構成であるものに適用した実施形態を示したが、メモリセルアレイＡｒが２つ以上のプレーンに分割されていても良い。ワード線ＷＬの長さが前述実施形態に比較して短くなったとしても、近年の設計ルールの縮小化に伴いワード線ＷＬの幅が短くなれば配線抵抗も大きくなるため前述実施形態に示すようなワード線ＷＬの構造を適用すれば配線抵抗値の低減に寄与できることは言うまでもない。
フラッシュメモリ装置１に適用した実施形態を示したが、所定方向にワード線ＷＬが延設された構造を具備したその他の種類の半導体装置に適用できる。

本発明の一実施形態を示すフラッシュメモリ装置の概略的な電気的構成図メモリセルアレイ内の概略的な電気的構成図メモリセルアレイの一部を模式的に示す平面図ワード線の延伸方向に沿って示す縦断面構造図（図３中のＡ−Ａ線に沿って示す縦断面図）アクティブエリアの延伸方向に沿って示す縦断面構造図（図３中のＢ−Ｂ線に沿って示す縦断面図）メモリセル端部領域におけるワード線接続構造を模式的に示す平面図メモリセル領域の中間領域におけるワード線接続構造を模式的に示す平面図図７のＣ−Ｃ線に沿って示す縦断面図メモリセル領域全体における各領域の位置とワード線の電位印加部との関係を模式的に示す平面図周辺回路が書込対象ワード線に印加する電位を模式的に示す説明図

符号の説明

図面中、１はフラッシュメモリ装置（半導体装置）、Ｂ_１〜Ｂ_ｊ、Ｂ_ｊ＋１〜Ｂ_ｚはブロック、ＷＬ（ＷＬ_０〜ＷＬ_ｍ−１）はワード線（ワード線群）、Ｋは電位印加部、ＬＹ１〜ＬＹ５はレイヤ（層）、１３〜１５は配線層、ＢＬ（ＢＬ_０〜ＢＬ_ｎ＋１）はビット線、ＣＳはソース線コンタクトを示す。

Claims

それぞれ所定方向に延伸すると共に前記所定方向に交差する交差方向に並設された第１ないし第Ｎのワード線（Ｎ≧２）であって、互いに同一の第１幅により形成されると共に、互いに同一の第１層に形成されたワード線をワード線群としてそれぞれ具備し、前記交差方向に隣接して配置された第１および第２のブロックであって、ブロック間の領域を挟んで前記第１ないし第Ｎのワード線が対称的に配設された状態で前記交差方向に併設された第１および第２のブロックを備え、
前記第１層よりも上層に、前記第１幅よりも広い第２幅を有する配線層が形成され、
前記第１および第２のブロックの第ｋのワード線（ｋ＝１〜Ｎのうち少なくとも何れか１つ）が前記配線層で互いに構造的に接続して構成されていることを特徴とする半導体装置。
前記配線層は、前記ワード線に対応して前記ワード線の直上に配置され、前記所定方向に延伸する延伸部を有し、
前記ワード線のうち偶数番目のワード線に対応する延伸部は前記第１のブロックに設けられ、前記ワード線のうち奇数番目のワード線に対応する延伸部が前記第２のブロックに設けられたことを特徴とする請求項１記載の半導体装置。
前記第１および第２のブロックはそれぞれ中間領域によりメモリセルアレイ領域が第１のセルアレイ領域および第２のセルアレイ領域に分割されており、
前記第１のブロックの前記第１のセルアレイ領域に設けられた前記偶数番目のワード線に対応する延伸部は前記中間領域に設けられた配線層を介して前記第２のブロックの前記第２のセルアレイ領域に設けられた延伸部に接続され、
前記第２のブロックの前記第１のセルアレイ領域に設けられた前記奇数番目のワード線に対応する延伸部は前記中間領域に設けられた配線層を介して前記第１のブロックの前記第２のセルアレイ領域に設けられた延伸部に接続されたことを特徴とする請求項２記載の半導体装置。
前記第１および第２のブロックには、それぞれ前記ワード線より上方で、前記交差方向に延出するビット線が設けられ、前記延伸部は前記ビット線と前記ワード線の間に配置され、前記中間領域に配置された配線層は前記ビット線より上方に配置されたことを特徴とする請求項３記載の半導体装置。
前記配線層は、前記第１および第２のブロックの端部において、前記第１のブロックの第ｋのワード線上から前記第２のブロックの第ｋのワード線上にわたって前記交差方向に伸びる連結部を有し、前記第１および第２のブロックの第ｋのワード線と前記連結部との間には、前記第１および第２のブロックの第ｋのワード線と前記連結部とを電気的に接続するヴィアプラグが設けられたことを特徴とする請求項１記載の半導体装置。