JP3411129B2 - 半導体メモリ - Google Patents
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はワード線構造を改良した
半導体メモリに関し、特に、ＤＲＡＭに適用して好適な
ものである。 【０００２】 【従来の技術】図２は、ＤＲＡＭの一般的な概略構成を
示すブロック図である。図２において、メモリセルアレ
イ１は、複数のメモリセルＭＣを縦横に配列しており、
列方向のメモリセルＭＣに接続される複数のビット線対
ＢＬ、ＢＬｂと、これらビット線対ＢＬ、ＢＬｂと交差
する、行方向のメモリセルＭＣに接続される複数のワー
ド線ＷＬとが延設されている。外部から与えられたアド
レスのうち、行方向のメモリセル位置を規定するアドレ
ス部分（Ｘアドレス）がＸラッチ部ＸＬＡＴにラッチさ
れた後、ＸデコーダＸＤＥＣで解読されていずれかのワ
ード線ドライバＷＤがワード線ＷＬを駆動する。外部か
ら与えられたアドレスのうち、列方向のメモリセル位置
を規定するアドレス部分（Ｙアドレス）は、Ｙラッチ部
ＹＬＡＴでラッチされた後、ＹデコーダＹＤＥＣで解読
されていずれかのビット線対ＢＬ、ＢＬｂが有効とな
り、入出力トランスファ部Ｉ／ＯｔやセンスアンプＳＡ
の機能により、データの読書きが実行される。 【０００３】集積度が高い半導体メモリにおいては、セ
ンスアンプＳＡはメモリセルアレイ１内に複数設けら
れ、そのためビット線ＢＬ、ＢＬｂの長さはワード線Ｗ
Ｌよりかなり短くなっている。このように相対的にかな
り長い１本のワード線ＷＬには、５１２〜２ｋ個の多数
のメモリセルＭＣが接続される。また、一般に、ワード
線ＷＬはメモリセルＭＣを構成する例えばＭＯＳトラン
ジスタのゲートに接続されるので、そのゲートと同材質
で同時に形成される。例えば、抵抗の高いポリシリコン
又はポリサイドで形成される。 【０００４】このような大きなＲＣ負荷によって、ワー
ド線ＷＬの信号伝搬遅延時間は非常に大きくなる。 【０００５】そこで、ワード線ＷＬの高速化のための各
種手法が提案されている。例えば、文献１の１５８〜１
６１頁には、階層形ワード線構造やワード線ドライバの
交互配置について開示されており、上記文献１の１２５
〜１２７頁には、低抵抗配線裏打ちについて開示されて
いる。 【０００６】文献１『伊藤清男著、「超ＬＳＩメモ
リ」、培風館発行』 図３（ａ）及び（ｂ）はそれぞれ、階層形ワード線構造
の例の概略説明図であり、図３（ａ）及び（ｂ）の相違
点は、ワード線ドライバＷＤが後述する異なる単位メモ
リセルアレイ１０のワード線ＷＬの駆動に共通して用い
られているか否かの点である。 【０００７】Ｘデコーダの１個の出力端子に接続されて
いるメインワード線ドライバＭＷＤは、メインワード線
ＭＷＬを駆動するものであり、このメインワード線ＭＷ
Ｌには、複数の単位メモリセルアレイ１０の駆動が割り
当てられている。各単位メモリセルアレイ１０には複数
本のワード線ＷＬが延設されており、これら各ワード線
ＷＬは、各単位メモリセルアレイ１０の左右に交互配置
されている、入力端子がメインワード線ＭＷＬに接続さ
れているワード線ドライバＷＤによって駆動される。な
お、各ワード線ドライバＷＤは、単位メモリセルアレイ
１０間を、ワード線ＷＬの直交方向に延びる、しかも図
示しないＸアドレスの下位数ビットのデコーダによる制
御信号が流れる選択線（アドレス線）ＳＬによって選択
されて、メインワード線ＭＷＬ上の駆動信号を単位メモ
リセルアレイ１０内のワード線ＷＬに導入するものであ
る。 【０００８】ここで、メインワード線ＭＷＬの材質とし
て低抵抗材料（例えばメタル）を適用して単位メモリセ
ルアレイ１０のワード線ＷＬへの駆動信号の伝搬を速め
るようにしている。 【０００９】一方、単位メモリセルアレイ１０内のワー
ド線ＷＬには、低抵抗配線が裏打ちされたものを適用し
て駆動信号の伝搬を速めることが既に提案されている。
図４は、このような低抵抗配線が裏打ちされたワード線
構成の配線の接続イメージを示す説明図である。なお、
図４では、メモリセルやビット線は省略している。 【００１０】図４において、単位メモリセルアレイ１０
内においては、複数のメモリセルに直接接続されるポリ
シリコン又はポリサイドの高抵抗配線（正確には高抵抗
配線部分）ＷＬｐ３１１、ＷＬｐ３１２、ＷＬｐ３２
１、ＷＬｐ３２２、…が複数本設けられている。図４の
例では、２個の高抵抗配線ＷＬｐ３１１及びＷＬｐ３１
２、…は同一導体で形成され、物理的かつ電気的に接続
されている。 【００１１】一体に形成されている１組の高抵抗配線Ｗ
Ｌｐ３１１及びＷＬｐ３１２、ＷＬｐ３２１及びＷＬｐ
３２２、…には、ほぼ平行に第１のメタルにより形成さ
れた低抵抗配線ＷＬｍ３１、ＷＬｍ３２、…が設けら
れ、ワード線ドライバＷＤ１、ＷＤ２、…に接続されて
いる。隣接する低抵抗配線ＷＬｍ３１、ＷＬｍ３２、…
は、単位メモリセルアレイ１０の両端に対向して交互配
置されたワード線ドライバＷＤ１、ＷＤ２、…により駆
動される。例えば、低抵抗配線ＷＬｍ３１は図中左のワ
ード線ドライバＷＤ１で駆動され、低抵抗配線ＷＬｍ３
２は図中右のワードドライバＷＤ２で駆動される。 【００１２】低抵抗配線ＷＬｍ３１、ＷＬｍ３２、…
と、１組の高抵抗配線ＷＬｐ３１１及びＷＬｐ３１２、
ＷＬｐ３２１及びＷＬｐ３２２、…とは、次のように接
続されて、低抵抗配線が裏打ちされたワード線を構成し
ている。 【００１３】低抵抗配線ＷＬｍ３１は、接続部Ｃ３１
１、Ｃ３１２及びＣ３１３によって、一体形成された高
抵抗配線ＷＬｐ３１１及びＷＬｐ３１２に対して、その
両端部及び中間位置で接続される。この低抵抗配線ＷＬ
ｍ３１に隣接する低抵抗配線ＷＬｍ３２は、接続部Ｃ３
２１、Ｃ３２２及びＣ３２３によって、一体形成された
高抵抗配線ＷＬｐ３２１及びＷＬｐ３２２に対して、そ
の両端部及び中間位置で接続される。なお、隣接するワ
ード線に係る接続部（例えばＣ３１１及びＣ３２１、Ｃ
３１２及びＣ３２２）は互いに近接して配置される。こ
のようにして相互に接続されている低抵抗配線（例えば
ＷＬｍ３１）、並びに、一体形成された高抵抗配線（例
えばＷＬｐ３１１及びＷＬｐ３１２）が、１本のワード
線して機能する。 【００１４】図５（ａ）は、低抵抗配線と高抵抗配線と
の接続部を含む図４における領域ａ３０の半導体チップ
表面の配線パターン等の位置関係を示すものであり、図
５（ｂ）は、ある接続部を含む位置での半導体チップの
断面図（ＶＢ−ＶＢ）である。図５（ａ）に示すよう
に、互いに隣接する低抵抗配線ＷＬｍ３１、ＷＬｍ３２
の一体成形された高抵抗配線ＷＬｐ３１１及びＷＬｐ３
１２、ＷＬｐ３２１及びＷＬｐ３２２への接続部Ｃ３１
２、Ｃ３２２は近接してワード線方向にずらされて交互
配置されている。なお、図５（ｂ）において、ＬＹ０は
メモリセル等が形成されるポリシリコン又はポリサイド
でなる層を示し、ＬＹ１は絶縁膜を示している。 【００１５】次に、図４及び図５に示した低抵抗配線裏
打ちワード線構成の作用、すなわち、高抵抗配線の遅延
時間低減作用について説明する。 【００１６】このワード線構成においては、１個のワー
ド線ドライバが駆動する高抵抗配線の抵抗は、各接続部
（例えば、Ｃ３１２、Ｃ３２２）によって電気的に分割
される。図４の例では２分割される。 【００１７】ここで、大きさが定まっている単位メモリ
セルアレイ１０を仮定し、この単位メモリセルアレイ１
０の近端から遠端までの１個の低抵抗配線裏打ちワード
線の抵抗をＲ、容量をＣとする。このようなＲＣ分布定
数線路の近端側をワード線ドライバで駆動したとき、遠
端上の電圧信号の遅延時間ｔＤは、ワード線ドライバの
能力が十分高ければ、抵抗Ｒ及び容量Ｃの積に比例する
（文献２参照）。 【００１８】文献２『菅野卓雄監修、飯塚哲哉編、「Ｃ
ＭＯＳ超ＬＳＩの設計」、培風館発行、pp.141-142』 ここで、接続部（Ｃ３１１、Ｃ３１２、Ｃ３１３）によ
る一体成形された高抵抗配線（ＷＬｐ３１１及びＷＬｐ
３１２）の抵抗分割数をＮ（図示のものはＮ＝２）とす
ると、分割された高抵抗配線部分（以下、ＷＬｐ３１１
として説明する）の抵抗はＲ／Ｎ、容量はＣ／Ｎとな
る。分割された高抵抗配線部分ＷＬｐ３１１は、その両
端より駆動信号が与えられるので、その駆動信号が最も
遅く到達する点（以下、電気的遠端と呼ぶ）は、その高
抵抗配線部分ＷＬｐ３１１の中央となる。 【００１９】一方、メタル等で形成された低抵抗配線の
抵抗は、ポリシリコン等の高抵抗配線の抵抗より、一般
に１桁以上小さくできる。そこで、簡単化のために、低
抵抗配線の抵抗を０とみなすと、高抵抗配線部分ＷＬｐ
３１１は、図６に示すように、抵抗Ｒ／２Ｎ、容量Ｃ／
２Ｎの分布定数線路で近似でき、電気的遠端での遅延時
間ｔＤは、ＲＣ／４Ｎ2 に比例する。 【００２０】このように、高抵抗配線を接続部で複数に
分割して低抵抗配線に接続した低抵抗配線裏打ちワード
線は、単に高抵抗配線だけで形成したワード線に比べ
て、最も駆動信号が遅く到達する位置（メモリセル）で
も、その遅延時間を約１／４Ｎ2 に短縮することができ
る。 【００２１】また、ワード線ドライバに要するワード線
方向の寸法をｄ、１群の接続部（例えばＣ３１２、Ｃ３
２２等）に要するワード線方向の寸法をＳ（図５（ａ）
参照）とすると、ワード線をＮ分割するために単位メモ
リセルアレイ１０毎に要する寸法の増加分Ｑは、Ｑ＝２
ｄ＋Ｓ（Ｎ＋１）と表わすことができる。一般に、上記
寸法Ｓは単位メモリセルアレイ１０の大きさ（ワード線
方向の長さ）に比べて十分小さい。 【００２２】従って、低抵抗配線裏打ちワード線を適用
することにより、僅かな所要面積の増加で高速化を実現
できる。 【００２３】なお、上述したように、ワード線ドライバ
を交互配置すれば、寸法を小さくしにくいワード線ドラ
イバの配置ピッチを、メモリセルに接続される高抵抗配
線の倍ピッチにでき、製造が容易となると共に、この点
でも単位メモリセルアレイ１０の面積の最小化に寄与で
きている。 【００２４】図７は、上記文献１に開示されている別な
ワード線構成を示す配線パターンのイメージ図である。
なお、図７においても、メモリセルやビット線は省略し
ている。 【００２５】このワード線構成を採用している単位メモ
リセルアレイ（以下、サブアレイと呼ぶ）４０の１個の
メインワード線（図３参照）に対する接続数は、上述し
た従来例の単位メモリセルアレイ１０の接続数よりかな
り多く（例えばＮ倍）なされいる。言い換えると、上述
した従来例の１個の単位メモリセルアレイ１０を、ワー
ド線方向にＮ分割した１個がこの従来例のサブアレイ４
０に相当する。 【００２６】この従来例のサブアレイ４０においては、
交互配置されているワード線ドライバＷＤ１、ＷＤ２、
…により駆動される高抵抗配線ＷＬｐ４１、ＷＬｐ４
２、…だけが延設されており、裏打ちのための低抵抗配
線は設けられておらず、高抵抗配線ＷＬｐ４１、ＷＬｐ
４２、…だけでワード線が構成されている。すなわち、
ワード線を構成する高抵抗配線をワード線ドライバで多
分割してサブアレイ４０を構成している（以下、ワード
線ドライバによる分割と呼ぶ）。 【００２７】このようなワード線ドライバによる分割方
法が適用されたサブアレイ４０においては、１個のワー
ド線ドライバＷＤ１、ＷＤ２、…が駆動するワード線
（高抵抗配線）ＷＬｐ４１、ＷＬｐ４２、…の長さが短
く、電気的遠端に駆動信号が到達する時間を短くするこ
とができる。 【００２８】例えば、先の従来例の単位メモリセルアレ
イ１０を、Ｎ＋１個のワード線ドライバにより、この従
来例のＮ個のサブアレイ４０に分割するとすれば、分割
された各ワード線（高抵抗配線）ＷＬｐ４１、ＷＬｐ４
２、…の遠端の遅延ｔＤは、ＲＣ／Ｎ2 で表すことがで
きる。また、先の従来例の単位メモリセルアレイ１０
を、この従来例のＮ個のサブアレイ４０に置き換えた場
合に必要なワード線方向の寸法の増加分Ｑは、１個のワ
ード線ドライバの寸法をｄとしてｄ（Ｎ＋１）で表すこ
とができる。 【００２９】従って、分割数Ｎを大きくすれば高速化を
損なわずにワード線ドライバの能力を小さくでき、ま
た、ワード線方向の寸法ｄを小さくでき、高速化と回路
面積低減の両立が期待できる。 【００３０】 【発明が解決しようとする課題】しかしながら、従来の
低抵抗配線裏打ちワード線構成は、以下のような課題を
有するものであった。 【００３１】図５（ａ）に示したように、各高抵抗配線
ＷＬｐ３１１、ＷＬｐ３２１、…と同ピッチＰで接続部
Ｃ３１２、Ｃ３２２、…を設ける必要がある。一方、マ
スク合せ精度を考えると、高抵抗配線ＷＬｐ３１１、Ｗ
Ｌｐ３２１、…のパターンは接続部（接続孔）Ｃ３１
２、Ｃ３２２、…（図５（ｂ）参照）に対して、余裕が
ある形状にしなければならない。このため、接続部付近
での互いに隣接する高抵抗配線のパターンＷＬｐ３１１
及びＷＬｐ３２１とのギャップ長Ｇｎは、接続部から離
れたところのギャップ長Ｇ（通常Ｐの約半分）より大幅
に狭くなる。通常、ＤＲＡＭは、最も微細であるメモリ
セルに対して製造条件を定めるため、パターンの形状や
粗密さがメモリセルと異なる上述のような接続部パター
ンの微細化は難しく、そのため歩留りの低下を招いてき
た。 【００３２】一方、低抵抗配線ＷＬｍ３１、ＷＬｍ３
２、…の材料として、例えば加工精度の高いタングステ
ン（Ｗ）を選び、接続部（接続孔）Ｃ３１２、Ｃ３２
２、…をこのタングステンで埋め込むプロセスを採用す
れば、図５（ａ）に示すように、低抵抗配線ＷＬｍ３
１、ＷＬｍ３２、…は、接続部Ｃ３１２、Ｃ３２２、…
の接続孔に対して余裕のある形状を必ずしもとらなくて
も、比較的高い歩留りが得られる。しかし、低抵抗配線
ＷＬｍ３１、ＷＬｍ３２、…の材料として、タングステ
ンより抵抗の低いアルミニウム（Ａｌ）を選定した場合
には、接続部（接続孔）Ｃ３１２、Ｃ３２２、…に埋め
込むのが容易でなくなり、高抵抗配線ＷＬｐ３１１、Ｗ
Ｌｐ３２１、…のパターンと同様に、接続部Ｃ３１２、
Ｃ３２２、…の接続孔に対して余裕のある形状（突出部
を有する形状）にしなければならず、その結果、接続部
Ｃ３１２、Ｃ３２２、…のギャップが狭く加工が難しい
という問題が残される。 【００３３】一方、ワード線ドライバによる分割ワード
線構成においては、低抵抗配線裏打ちのための接続部が
なく、また、高抵抗配線（ワード線）とワード線ドライ
バとの接続部は、ワード線ドライバが交互配置されてい
るためにワード線の倍ピッチで配置され、高抵抗配線及
び低抵抗配線間の接続部の存在に伴う上述したような問
題は生じない。 【００３４】しかし、文献１の記述に反して、低抵抗配
線裏打ちワード線と比べて、高速化と寸法低減との両立
が非常に難しい場合が実際には生じる。 【００３５】なぜならは、上記文献１では、分割数を上
げると共にワード線ドライバの寸法を小さくすると述べ
ているが、素子分離や、上下配線の接続部及びパワー供
給線等の存在のために、ワード線ドライバの能力を小さ
くしても、その回路寸法ｄを十分には小さくできず、こ
の寸法ｄは低抵抗配線裏打ちワード線構成における接続
部のための寸法Ｓの４〜６倍程度を必要とするからであ
る。 【００３６】ここで、ｄ＝４Ｓと仮定し、比較のため
に、まず低抵抗配線裏打ちワード線構成でのワード線遅
延時間とワード線分割に要する寸法を見積もる。高抵抗
配線の抵抗の電気的分割数は一般に４〜１６程度が好ま
しく、例えば文献１の２０頁のチップ写真のものでは８
分割である。そこで、Ｎ＝８とすると、低抵抗配線裏打
ちワード線においては、上述した計算式から、ワード線
遅延時間ｔＤはＲＣ／２５６、所要寸法の増加分Ｑは１
５Ｓとなる。一方、ワード線ドライバによる分割ワード
線構成では、上述した計算式から、ワード線遅延時間ｔ
ＤはＲＣ／６４、所要寸法の増加分Ｑは３６Ｓとなる。 【００３７】従って、この条件下では、ワード線ドライ
バによる多分割ワード線のものは、低抵抗配線裏打ちワ
ード線に比べて、ワード線遅延時間が４倍大きいにも拘
らず、所要寸法も２．４倍程度大きく、高速化、寸法の
いずれにおいても不利になっている。 【００３８】以上のように、従来の低抵抗配線裏打ちワ
ード線では製造が難しく、一方、ワード線ドライバによ
る多分割ワード線では高速化と寸法低減の両立が図れ
ず、いずれも技術的に十分満足できるものと言えなかっ
た。 【００３９】 【課題を解決するための手段】かかる課題を解決するた
め、第１の本発明は、単位当りで所定の抵抗値を有する
材料からなり、互いに並行して配置されるとともに各々
複数のメモリセルが接続されている複数の第１の配線
と、各々、前記単位当りでの抵抗値が該第１の配線より
低い抵抗値を有する材料からなり、各々が複数の第１の
配線に対応するものと電気的に接続された複数の第２の
配線とでワード線を構成し、該複数の第２の配線各々の
一端はワード線を駆動するための駆動手段に接続されて
なる半導体メモリにおいて、駆動手段は、複数のメモリ
セルが配置されたメモリセル領域を挟むように配置され
た第１と第２の駆動回路から構成され、第２の配線の一
部は第１の駆動回路側から第２の駆動回路側へ向かって
メモリセル領域の略中間まで延設され、その端部におい
て第１の配線の対応するものと電気的に接続され、第２
の配線の他の一部は第２の駆動回路側から第１の駆動回
路側へ向かってメモリセル領域の略中間まで延設され、
その端部において第１の配線の対応するものと電気的に
接続され、第１の配線の各々は第２の配線との接続部分
からそれぞれ第１及び第２の駆動回路の方向へ延設され
ていることを特徴とする。 【００４０】 【００４１】 【００４２】 【００４３】さらに、第２の本発明は、第１の本発明と
同様な半導体メモリにおいて、以下のようにしたことを
特徴とする。 【００４４】第２の本発明は、第２の配線の一部と接続
された第１の配線の各々は第２の配線との接続部分から
それぞれ第２の駆動順路の方向へ延設され、第２の配線
の他の一部と接続された第１の配線の各々は第２の配線
との接続部分からそれぞれ第１の駆動回路の方向へ延設
されていることを特徴とする。 【００４５】 【作用】第１及び第２の本発明はいずれも、ワード線を
構成する第１の配線及び第２の配線の対の上述した接続
により、その接続部から、第１の配線の電気的遠端まで
の抵抗値及び容量値を小さくできて、ワード線の高速駆
動が可能となる。また、ワード線を構成する第１の配線
及び第２の配線の対の上述した接続により、その接続部
における同種配線のギャップを広くとれ、マスク合わせ
等の製造処理が容易になり、歩留まりを高めることがで
きると共に、ワード線の分割のための必要となる寸法の
増加分も少なくて済む。 【００４６】その結果、従来のワード線ドライバによる
分割ワード線構成のものと比べて、駆動の高速性と寸法
低減において有利であり、また、従来の低抵抗配線裏打
ちワード線構成のより、駆動の高速性や歩留りを改善す
ることができる。 【００４７】 【実施例】 （Ａ）第１実施例 以下、本発明による半導体メモリの第１実施例のワード
線構成を図面を参照しながら詳述する。ここで、図１
は、この第１実施例のワード線構成の配線パターンの接
続イメージを示す説明図である。なお、図１では、メモ
リセルやビット線は省略している。また、パターンの繰
返し周期の２倍の部分を示している。 【００４８】この第１実施例は、従来の低抵抗配線裏打
ちワード線構成を改良したものである。 【００４９】図１において、単位メモリセルアレイ１０
−１内のメモリセルに接続されるポリシリコン又はポリ
サイド等でなる高抵抗配線が、ワード線方向に複数の部
分ＷＬｐ１１１、ＷＬｐ１１２、ＷＬｐ１１３、…に分
割され、これら高抵抗配線部分ＷＬｐ１１１、ＷＬｐ１
１２、ＷＬｐ１１３、…とほぼ平行に、所定の高抵抗配
線部分に接続される第１のメタルでなる低抵抗配線ＷＬ
ｍ１１、ＷＬｍ１２、…が設けられている。これら低抵
抗配線ＷＬｍ１１、ＷＬｍ１２、…は、単位メモリセル
アレイ１０−１の両端に交互配置されたワード線ドライ
バＷＤ１、ＷＤ２…により駆動されるものである。 【００５０】また、これらワード線ドライバＷＤ１、Ｗ
Ｄ２…は、図示しないがワード線方向に第２のメタルで
形成された所定のメインワード線に接続されている（図
３参照）。また、各ワード線ドライバＷＤ１、ＷＤ２…
がＡＮＤゲートを含んで構成される階層ワード線構成と
なっていても良い。 【００５１】図１の例では、低抵抗配線ＷＬｍ１１に接
続される対応する高抵抗配線は、物理的に３個の部分Ｗ
Ｌｐ１１１、ＷＬｐ１１２及びＷＬｐ１１３、並びに、
ＷＬｐ１１４及びＷＬｐ１１５に分割されて形成されて
いる。同様に、この低抵抗配線ＷＬｍ１１と隣接する低
抵抗配線ＷＬｍ１２に接続される高抵抗配線も、物理的
に３個の部分ＷＬｐ１２１及びＷＬｐ１２２、ＷＬｐ１
２３及びＷＬｐ１２４、並びに、ＷＬｐ１２５に分割さ
れて形成されている。 【００５２】ここで、互いに隣接配置される一方の高抵
抗配線の分離分割箇所が、他方の高抵抗配線の一体に形
成された高抵抗配線部分のほぼ中央に近接するように、
分割された高抵抗配線の各部が配置されている。例え
ば、高抵抗配線部分ＷＬｐ１１３及びＷＬｐ１１４間の
分離箇所は、隣接する一体に形成された高抵抗配線部分
ＷＬｐ１２３及びＷＬｐ１２４のほぼ中央に近接して位
置する。 【００５３】また、一体に形成された高抵抗配線の各部
分は、そのほぼ中央において、対応する低抵抗配線と接
続部により接続されている。例えば、一体に形成された
高抵抗配線部分ＷＬｐ１２３及びＷＬｐ１２４は、その
ほぼ中央において、低抵抗配線ＷＬｍ１２と、接続部Ｃ
１２２によって接続されている。なお、ワード線ドライ
バに最も近い位置の高抵抗配線部分は、ワード線ドライ
バ側の端部において、対応する低抵抗配線と接続部によ
り接続されている。例えば、ワード線ドライバＷＤ２に
最も近い位置の高抵抗配線部分ＷＬｐ１２５は、低抵抗
配線ＷＬｍ１２に対して、接続部Ｃ１２３によって接続
されている。 【００５４】図８（ａ）は、低抵抗配線と高抵抗配線と
の接続部を含む図１における領域ａ１０の半導体チップ
表面の配線パターン等の位置関係を示すものであり、図
８（ｂ）は、ある接続部を含む位置での半導体チップの
断面図（VIIIB −VIIIB)である。なお、図８（ｂ）にお
いても、ＬＹ０はメモリセル等が形成されるポリシリコ
ン又はポリサイド層を示し、ＬＹ１は絶縁膜を示してい
る。 【００５５】領域ａ１０内においては、高抵抗配線と低
抵抗配線との接続部Ｃ１２２、Ｃ１４２、…は、低抵抗
配線ＷＬｍ１１、ＷＬｍ１２、…の１本置きに設けられ
ている。また、一体に形成された高抵抗配線部分ＷＬｐ
１２３及びＷＬｐ１２４に設けられる接続部Ｃ１２２
は、隣接の高抵抗配線部分ＷＬｐ１１３及びＷＬｐ１１
４間の分離箇所に近接している。すなわち、接続部Ｃ１
２２が設けられた場所の近傍において、この接続部Ｃ１
２２を有する高抵抗配線部分ＷＬｐ１２３及びＷＬｐ１
２４の両隣りに、これと隣接する高抵抗配線部分ＷＬｐ
１１３及びＷＬｐ１１４のパターンは存在しない。ま
た、接続部Ｃ１２２付近の高抵抗配線部分ＷＬｐ１２３
及びＷＬｐ１２４のパターンは、接続部Ｃ１２２に対す
るマスク合せ精度分の余裕のために、ワード線方向の直
交方向に突出している突出部を備える形状に形成されて
いる。 【００５６】以上のように、この第１実施例において
は、ある接続部の付近には、この接続部により接続され
る高抵抗配線に隣接する高抵抗配線のパターンがないの
で、接続部付近における高抵抗配線を形成する各導体パ
ターン（例えばＷＬｐ１２３及びＷＬｐ１２４のパター
ンと、ＷＬｐ１１４のパターン）同士のギャップＧｎ
を、接続領域外のギャップＧ（高抵抗配線ピッチＰの約
半分）と同程度にすることができる。また、ある接続部
の付近には、この接続部により接続される高抵抗配線に
隣接する高抵抗配線のパターンがないので、接続部と高
抵抗配線をなす導体パターンとのマスク合せ余裕をも十
分にとることができる。 【００５７】一方、低抵抗配線のパターンについては、
接続部に対する余裕等は従来の低抵抗配線裏打ちワード
線と同程度である。従って、低抵抗配線に加工精度が高
いタングステンを用いると共に、接続部をこのタングス
テンで埋め込むことで比較的高い歩留りが得られる。 【００５８】次に、この第１実施例のワード線遅延時間
と分割に要する寸法について検討してみる。上述したよ
うに、単位メモリセルアレイ１０−１の高抵抗配線の抵
抗は各接続部によりＮ分割される。例えば、図１では、
高抵抗配線の抵抗成分は単位メモリセルアレイ１０−１
において電気的に５分割されている。このとき、ワード
線ドライバから、各分割された高抵抗配線部分の電気的
遠端までの駆動信号の遅延時間（ワード線遅延時間）ｔ
Ｄは、ＲＣ／Ｎ2 に比例すると近似できる。 【００５９】一方、この第１実施例において、各接続領
域（ａ１０）を設けるのに必要な寸法Ｓ´は、各接続領
域当りの接続部の数が少ないことから、従来の低抵抗配
線裏打ちワード線構成に比べて、その７割程度に小さく
できる。従って、単位メモリセルアレイ１０当りのワー
ド線分割に要するワード線方向の寸法の増加分Ｑは、ワ
ード線ドライバに要するワード線方向の寸法をｄ（従来
の接続領域ａ３０当りの寸法Ｓのほぼ４倍）として２ｄ
＋（Ｎ−１）Ｓ’となり、｛８＋０．７（Ｎ−１）｝Ｓ
で近似することができる。 【００６０】例えば、Ｎを１１とすると、この第１実施
例の場合、ワード線遅延時間ｔＤはＲＣ／１２１に比例
し、ワード線分割に要するワード線方向の寸法の増加分
Ｑは１５Ｓとなる。すなわち、従来のワード線ドライバ
による分割ワード線構成に比べて、ワード線遅延時間を
半減でき、分割の所要寸法も半分以下にできる。また、
Ｎが１５であると、ワード線遅延時間ｔＤはＲＣ／２２
５に比例し、ワード線分割に要するワード線方向の寸法
の増加分Ｑは１８Ｓとなり、従来の低抵抗配線裏打ちワ
ード線に比較して、遅延時間及び所要寸法を問題となら
ない程度の増加に押さえながら、歩留りを改善させるこ
とができる。 【００６１】なお、図１では、偶数番目と奇数番目の高
抵抗配線部分のパターンの対称性を考慮して奇数分割の
ものを示しているが、偶数分割に構成したものも第１実
施例の技術思想内である。例えば、図１において、高抵
抗配線部分ＷＬｐ１１５、ＷＬｐ１２５を除去すれば４
分割の構成例が得られる。このような偶数分割の場合に
は、高抵抗配線部分のパターンの対称性は得られない
が、奇数分割の場合と同様に作用する。 【００６２】以上のように、第１実施例のワード線構成
によれば、各高抵抗配線はワード線方向に複数に分離分
割され、ある高抵抗配線の分割による第ｎ部分と対応す
る低抵抗配線との接続部が、その隣接する高抵抗配線の
分割による第ｎ部分と第ｎ＋１部分との分離箇所に近接
して設けられているので、以下の効果を奏することがで
きる。 【００６３】従来のワード線ドライバによる分割ワード
線構成と比べて、半分以下の所要寸法でワード線遅延時
間を半減することができる。 【００６４】従来の低抵抗配線裏打ちワード線構成のも
のより、高抵抗配線の各パターン間ギャップを十分広く
でき、歩留りの向上を図ることができる。また、分割数
を大きくしても大幅な寸法増加がないことから、低抵抗
配線裏打ちワード線構成に比べて、速度性能、寸法の大
きな損失なしに歩留りを改善できる。 【００６５】（Ｂ）第２実施例 次に、本発明による半導体メモリの第２実施例のワード
線構成を図面を参照しながら詳述する。 【００６６】この第２実施例は、高抵抗配線の分割分離
方法や、高抵抗配線及び低低配線間の接続位置や接続関
係等は、上述した第１実施例と同様である（図１参
照）。しかし、接続部周りの半導体チップ上の形成パタ
ーンが第１実施例とは異なっている。また、配線パター
ンの繰返し周期は第１実施例の２倍になっている。 【００６７】そこで、第２実施例については、接続部周
りの半導体チップ上の形成パターンについて説明する。
図９（ａ）は、この第２実施例について、低抵抗配線と
高抵抗配線との接続部を含む領域（図１の領域ａ１０参
照）の半導体チップ表面の配線パターン等の位置関係を
示すものであり、図９（ｂ）は、ある接続部を含む位置
でのその半導体チップの断面図（IXB −IXB ）である。
これら図９（ａ）及び（ｂ）はそれぞれ、第１実施例に
係る図８（ａ）及び（ｂ）に対応しており、図８（ａ）
及び（ｂ）との同一、対応部分には同一符号を付して示
している。 【００６８】この第２実施例の配線パターンにおいて
は、同一の接続領域ａ１０における接続部Ｃ１２２、Ｃ
１４２、…は、低抵抗配線ＷＬｍ１１、ＷＬｍ１２、…
の１つ置きにワード線方向にずれた位置に交互配置され
ている。そして、接続領域ａ１０内に接続部を有しない
低抵抗配線ＷＬｍ１１、…は、これら接続部Ｃ１２２、
Ｃ１４２、…を迂回して形成されている。また、ある接
続部（Ｃ１２２とする）を介して高抵抗配線部分ＷＬｐ
１２３のパターンと接続される低抵抗配線ＷＬｍ１２の
パターンは、第１実施例とは異なって、接続部Ｃ１２２
に対してマスク合せ余裕のための、ワード線方向の直交
方向に突出している突出部を有する形状に形成されてい
る。すなわち、第１実施例の場合、高抵抗配線部分のパ
ターンだけが、接続部との接続のための突出部を有して
いたが、この第２実施例では、高抵抗配線部分及び低抵
抗配線の双方のパターンが、接続部との接続のための突
出部を有している。 【００６９】この第２実施例のパターンにおいて、接続
部を有しない低抵抗配線ＷＬｍ１１、…を、接続部Ｃ１
２２、Ｃ１４２、…を迂回して形成したことにより、各
接続部Ｃ１２２、Ｃ１４２、…に対する低抵抗配線ＷＬ
ｍ１１、ＷＬｍ１２、…パターンのマスク合せは容易に
なる。また、高抵抗配線部分と低抵抗配線の接続部Ｃ１
２２、Ｃ１４２、…は低抵抗配線ＷＬｍ１１、ＷＬｍ１
２、…の１本置きにしかもワード線方向にずれた位置に
交互に設けたことにより、各低抵抗配線ＷＬｍ１１、Ｗ
Ｌｍ１２、…が接続部Ｃ１２２、Ｃ１４２、…を迂回す
るように形成することは容易であり、突出部を設けても
接続領域ａ１０における隣接する低抵抗配線ＷＬｍ１
１、ＷＬｍ１２のパターン間のギャップ長Ｇｎを、接続
領域ａ１０以外のギャップ長Ｇと同程度に比較的広くで
きる。 【００７０】以上のように、この第２実施例のパターン
によれば、接続部に対して低抵抗配線の配線パターンの
マスク合せが容易となり、しかも、低抵抗配線間の最小
ギャップを全領域に渡って比較的広くできる。 【００７１】その結果、第１実施例の効果に加えて、低
抵抗配線形成の製造条件が緩和されてより高い歩留りが
得られるという効果を奏する。また、抵抗が低い反面や
や加工精度に乏しいという性質を有するアルミニウムＡ
ｌを用いて低抵抗配線を形成することも可能となる。す
なわち、低抵抗配線に対する材質自由度を高めることが
できる。 【００７２】（Ｃ）第３実施例 次に、本発明による半導体メモリの第３実施例のワード
線構成を図面を参照しながら詳述する。ここで、図１０
は、この第３実施例のワード線構成の配線パターンの接
続イメージを示す説明図である。なお、図１０でも、メ
モリセルやビット線は省略している。また、パターンの
繰返し周期の２倍の部分を示している。 【００７３】この第３実施例は、従来のワード線ドライ
バ分割による分割ワード線構成（図７参照）を改良した
ものである。すなわち、分割ワード線構成に、低抵抗配
線パターンを導入して改良したものである。 【００７４】図１０において、サブアレイ４０−３には
メモリセルに接続される高抵抗配線ＷＬｐ４１１及びＷ
Ｌｐ４１２、ＷＬｐ４２１及びＷＬｐ４２２、…と、サ
ブアレイ４０−３の両端からほぼ中央まで延設されてい
る低抵抗配線ＷＬｍ４１１、ＷＬｍ４１２、…とが設け
られている。 【００７５】ここで、高抵抗配線部分ＷＬｐ４１１、Ｗ
Ｌｐ４１２はポリシリコン又はポリサイド等で一体に形
成され、この一体形成された高抵抗配線ＷＬｐ４１１及
びＷＬｐ４１２のパターンのほぼ中央において、接続部
Ｃ４１１を介して、対応する低抵抗配線ＷＬｍ４１１に
接続されている。他の高抵抗配線ＷＬｐ４２１及びＷＬ
ｐ４２２、…も同様に接続されている。 【００７６】低抵抗配線ＷＬｍ４１１、ＷＬｍ４１２、
…は、高抵抗配線に対してほぼ平行に延設されているも
のであり、第１のメタルで形成されている。低抵抗配線
ＷＬｍ４１１、ＷＬｍ４１２、…は、サブアレイ４０−
３の両端に対向して交互配置されたワード線ドライバＷ
Ｄ１、ＷＤ２、…により駆動される。例えば、低抵抗配
線ＷＬｍ４１１はサブアレイ４０−３の左側のワード線
ドライバＷＤ１により駆動され、低抵抗配線ＷＬｍ４１
２はサブアレイ４０−３の右側のワード線ドライバＷＤ
２により駆動される。 【００７７】ここで、上述のように、互いに隣接する高
抵抗配線ＷＬｐ４１１及びＷＬｐ４１２、ＷＬｐ４２１
及びＷＬｐ４２２の一方（ＷＬｐ４１１及びＷＬｐ４１
２）に接続される低抵抗配線ＷＬｍ４１１は、サブアレ
イ４０−３のワード線方向の第１端より延設され、もう
一方の高抵抗配線ＷＬｐ４２１及びＷＬｐ４２２に接続
される低抵抗配線ＷＬｍ４１２は、サブアレイ４０−３
のワード線方向の第２端より延設されているので、言い
換えると、サブアレイ４０−３のワード線方向の半分の
領域を捕らえると、低抵抗配線の延設本数は高抵抗配線
の延設本数の１／２になっているので、低抵抗配線のピ
ッチは、高抵抗配線のピッチＰの２倍となっている。 【００７８】図１１（ａ）は、低抵抗配線と高抵抗配線
との接続部を含む図１０における領域ａ５０の半導体チ
ップ表面の配線パターン等の位置関係を示すものであ
り、図１１（ｂ）は、ある接続部を含む位置での半導体
チップの断面図（XIB −(XIB）である。 【００７９】図１１（ａ）に示すように、ワード線ドラ
イバＷＤ１で駆動される低抵抗配線ＷＬｍ４１１への接
続部Ｃ４１１は、接続領域ａ５０内におけるワード線ド
ライバＷＤ１寄りに位置し、ワード線ドライバＷＤ２で
駆動される低抵抗配線ＷＬｍ４１２への接続部Ｃ４１２
は、接続領域ａ５０内におけるワード線ドライバＷＤ２
寄りに位置されている。 【００８０】また、ある接続部（Ｃ４１１とする）を介
して高抵抗配線ＷＬｐ４１１及びＷＬｐ４１２のパター
ンと接続される低抵抗配線ＷＬｍ４１１のパターンは、
接続部Ｃ４１１に対してマスク合せ余裕のための、ワー
ド線方向の直交方向に突出している突出部を有する形状
に形成されている。同様に、高抵抗配線部分ＷＬｐ４１
１及びＷＬｐ４１２のパターンも、接続部との接続のた
めの突出部を有している。 【００８１】上述したように、低抵抗配線のピッチは高
抵抗配線のものの２倍であり、サブアレイ４０−３内の
左右領域ではその延設方向が高抵抗配線のピッチで異な
っているので、低抵抗配線パターン間の最小ギャップＧ
ｎｍを、マスク合せ余裕を確保しつつ十分広くできる。
例えば、高抵抗配線の配線ピッチＰの６割程度にでき
る。 【００８２】なお、各ワード線ドライバＷＤ１、ＷＤ
２、…が、図示しない第２のメタルによって形成されて
いるメインワード線に接続されていても良い点は、既述
の実施例と同様である。また、この第３実施例は、ワー
ド線ドライバがＡＮＤゲートを含んで構成され、メイン
ワード線と垂直なアドレス線が入力されるような階層ワ
ード線構成となっていても良い。 【００８３】次に、第３実施例のワード線構成におけ
る、ワード線遅延時間とワード線分割に要する寸法の増
加分について検討する。 【００８４】この第３実施例においては、図４に示した
ような単位メモリセルアレイ１０がＮ個のサブアレイ４
０−３に分割されると共に、サブアレイ４０−３内の高
抵抗配線（ＷＬｐ４１１及びＷＬｐ４１２）の抵抗が低
抵抗配線の接続部Ｃ４１１、Ｃ４１２、…でさらに２分
割されている。従って、ワード線遅延時間ｔＤは、ＲＣ
／４Ｎ2 に比例する。 【００８５】一方、こうしたワード線分割による寸法増
加分Ｑは、（Ｎ＋１）ｄ＋ＮＳで表すことができ、ワー
ド線ドライバに要する寸法ｄを接続領域ａ５０の寸法Ｓ
の４倍と仮定すると、寸法増加分Ｑは（５Ｎ＋４）Ｓで
近似できる。 【００８６】ここで、分割数Ｎを８とすると、ワード線
遅延時間ｔＤはＲＣ／２５６に比例し、ワード線分割に
よる寸法増加分Ｑは４４Ｓとなり、従来の低抵抗配線裏
打ちワード線構成のものと比較して、約３倍の寸法増加
分で同程度のワード線遅延時間のものが得られる。ま
た、従来のワード線ドライバによる多分割ワード線構成
のものと比べると、ワード線遅延時間を１／４に短縮で
きる。よって、製造条件やワード線ドライバの能力等に
合せて適宜分割数Ｎを決めれば、従来のワード線ドライ
バによる多分割のものに対して、速度性能、寸法共に有
利なものが得られる。 【００８７】なお、上述したように、低抵抗配線のピッ
チが高抵抗配線のもの（従って、従来の低抵抗配線裏打
ちワード線構成のもの）に比べて２倍になっており、各
接続部Ｃ４１１、Ｃ４１２、…の形成以降の製造過程
（マスク合わせ等）が大幅に容易となる。 【００８８】以上のように、第３実施例のワード線構成
によれば、従来のワード線ドライバによる分割ワード線
構成に対して、ワード線分割に要する寸法が２割大きい
条件でワード線遅延時間を１／４にまで短縮でき、ま
た、低抵抗配線裏打ちワード線構成に比べて、製造過程
の一部が大幅に容易となり、歩留りを改善できる。 【００８９】（Ｄ）第４実施例 次に、本発明による半導体メモリの第４実施例のワード
線構成を図面を参照しながら詳述する。ここで、図１２
は、この第４実施例のワード線構成の配線パターンの接
続イメージを示す説明図である。なお、図１２でもメモ
リセルやビット線は省略している。また、パターンの繰
返し周期の２倍の部分を示している。 【００９０】この第４実施例は、上記第３実施例と同様
な技術的思想でなされたものであるが、第３実施例とは
以下の２点で異なっている。 【００９１】第１点は、サブアレイ４０−４内に設けら
れている各高抵抗配線が当該サブアレイ４０−４のほぼ
中央で物理的かつ電気的に左右に分離分割される点であ
る。例えば、ワード線ドライバＷＤ１によって共に駆動
される高抵抗配線のＷＬｐ４１１及びＷＬｐ４１２は、
一体に形成されてはおらず、サブアレイ４０−４の中央
部で分離されている。 【００９２】第２点は、分離された高抵抗配線部分のそ
れぞれに対して、対応する低抵抗配線が別個の接続部に
より接続されている点である。例えば、サブアレイ４０
−４の左側に設けられている低抵抗配線ＷＬｍ４１１
は、高抵抗配線部分ＷＬｐ４１１の左端に接続部Ｃ６１
１を介して接続されると共に、他の高抵抗配線部分ＷＬ
ｐ４１２の左端に中央に位置する接続部Ｃ６１２を介し
て接続されている。また例えば、サブアレイ４０−４の
右側に設けられている低抵抗配線ＷＬｍ４１２は、高抵
抗配線ＷＬｐ４２１の右端と、高抵抗配線部分ＷＬｐ４
２２の右端とにそれぞれ接続部Ｃ６２１、Ｃ６２２を介
して接続されている。 【００９３】図１３（ａ）は、低抵抗配線と高抵抗配線
との接続部を含む図１２における領域ａ６０の半導体チ
ップ表面の配線パターン等の位置関係を示すものであ
り、図１３（ｂ）は、ある接続部を含む位置での半導体
チップの断面図（XIIIB −XIIIB ）である。 【００９４】図１３（ａ）に示すパターンは、第３実施
例に係る図１１（ａ）に示すパターンに比較して、同一
方向に延長されている高抵抗配線部分が、この接続領域
ａ６０において左右に分離されている点のみが異なる。 【００９５】他の部分は、第３実施例と同じであるの
で、上述したように低抵抗配線のパターン間の最小ギャ
ップＧｎｍを十分広くでき、接続部Ｃ６１２、Ｃ６２
１、…の形成以降の製造工程を容易にできる。 【００９６】この第４実施例においては、低抵抗配線
（ＷＬｍ４１１とする）の遠端部（接続部Ｃ６１２）に
おいて接続される負荷容量が高抵抗配線部分ＷＬｐ４１
２の容量分のみであるので、第３実施例の半分となる。
よって、ワード線ドライバから低抵抗配線上の遠端まで
の駆動信号の伝搬遅延時間は、第３実施例のものより小
さくなる。一方、高抵抗配線上のワード線遅延時間と、
ワード線分割に要する寸法増加分については、第３実施
例と同様である。 【００９７】上述したように、メタルでなる低抵抗配線
のシート抵抗は、通常ポリシリコン又はポリサイドでな
る高抵抗配線のものより１桁小さく、そのため、上述の
各実施例の説明では無視してきた。しかし、半導体メモ
リの集積化がさらに進み２５６Ｍｂ〜数Ｇｂの半導体メ
モリに至ると、メタルのシート抵抗による伝送遅延等の
影響を無視できなくなる。この第４実施例によれば、上
述したように、メタルでなる低抵抗配線のシート抵抗増
加による速度性能の低下を抑えることが可能となる。 【００９８】以上のように、この第４実施例によれば、
低抵抗配線の遅延時間をも低減できるので、第３実施例
における効果に加えて、ギガビット級ＤＲＡＭのような
大容量半導体メモリにおいても高速なワード線動作を期
待できるという効果をも奏する。 【００９９】（Ｅ）第５実施例 次に、本発明による半導体メモリの第５実施例のワード
線構成を図面を参照しながら詳述する。ここで、図１４
は、この第５実施例のワード線構成の配線パターンの接
続イメージを示す説明図である。なお、図１４でもメモ
リセルやビット線は省略している。また、パターンの繰
返し周期の２倍の部分を示している。さらに、図１５
（ａ）は、低抵抗配線と高抵抗配線との接続部を含む図
１４における接続領域ａ７０の半導体チップ表面の配線
パターン等の位置関係を示すものであり、図１５（ｂ）
は、接続領域ａ７０の所定方向に沿った半導体チップの
断面図（XVB −XVB)である。 【０１００】この第５実施例は、第４実施例とは、サブ
アレイ４０−５のほぼ中央部に位置する、高抵抗配線と
低抵抗配線の接続部を含む接続領域ａ７０の構成だけが
異なっており、以下では、その相違点のみを説明する。 【０１０１】サブアレイ４０−５の左端から中央まで延
設された低抵抗配線ＷＬｍ４１１は、下層側の接続部Ｃ
７１１によって、高抵抗配線を形成するものとは別の層
でなるポリシリコン又はポリサイドで形成された接続プ
ラグ７１に接続されており、この接続プラグ７１は、上
層側の接続部Ｃ７２１によって、サブアレイ４０−５の
右側に設けられた高抵抗配線ＷＬｐ４１２と接続されて
いる。また、サブアレイ４０−５の右端から中央に延設
された低抵抗配線ＷＬｍ４１２は、下層側の接続部Ｃ７
１２によって接続プラグ７２に接続されており、この接
続プラグ７２は、上層側の接続部Ｃ７２２によって、サ
ブアレイ４０−５の左側に設けられた高抵抗配線ＷＬｐ
４２１と接続されている。他も同様に接続されている。 【０１０２】図１５（ａ）に示すように、この第５実施
例においては、同一のワード線方向に延設されている２
個の高抵抗配線部分（ＷＬｐ４１１及びＷＬｐ４１２と
して説明する）と、その一方と接続される低抵抗配線Ｗ
Ｌｍ４１１との延長方向は、ワード線方向の直交方向
（紙面の上下）にずれており、ワード線方向の直交方向
については、低抵抗配線ＷＬｍ４１１は、隣接する高抵
抗配線部分ＷＬｐ４１１及びＷＬｐ４２１、又は、ＷＬ
ｐ４１２及びＷＬｐ４２２間に位置するようになされて
いる。 【０１０３】また、隣接する２個の高抵抗配線部分ＷＬ
ｐ４１１及びＷＬｐ４２１にそれぞれ接続されている２
個の低抵抗配線ＷＬｍ４１１及びＷＬｍ４１２は、同一
の延長線上に形成されている。 【０１０４】さらに、接続プラグ７１、７２、…と高抵
抗配線ＷＬｐ４１２、ＷＬｐ４２１、…との下層側の接
続部Ｃ７２１、Ｃ７２２、…は、ワード線方向及びその
直交方向共に互いにずらされて交互配置されている。一
方、接続プラグ７１、７２、…と低抵抗配線ＷＬｍ４１
１、ＷＬｐ４１２、…との上層側の接続部Ｃ７１１、Ｃ
７１２、…は、低抵抗配線ＷＬｍ４１１、ＷＬｐ４１
２、…の端部に位置されている。そのため、接続プラグ
７１、７２、…は、ワード線方向にみて折り曲げられた
形状を有する。 【０１０５】この第５実施例のワード線構成は、半導体
メモリの製造がし易いものであり、以下では、製造面を
考慮して、第５実施例のワード線構成の作用を説明す
る。 【０１０６】まず、高抵抗配線のパターンについて述べ
る。この第５実施例では、例えば左側の高抵抗配線ＷＬ
ｐ４２１上に設けられる下層側の接続部Ｃ７２２を、右
側の高抵抗配線ＷＬｐ４１２上に設けられる下層側の接
続部Ｃ７１２に対して、左側に配置し、高抵抗配線ＷＬ
ｐ４２１に隣接する高抵抗配線ＷＬｐ４１１のパターン
を前記接続部Ｃ７２２の手前で終端している。従って、
これら下層側の接続部Ｃ７２１及びＣ７２２が配置され
る箇所での高抵抗配線のピッチは、接続領域ａ７０の外
側のメモリセル領域のピッチＰの２倍となり、そのパタ
ーン間ギャップＧ７１を十分広くできる。 【０１０７】次に、接続プラグ７１、７２、…のパター
ンについて述べる。このパターンのピッチは、図１５
（ａ）に示すように、メモリセル領域の高抵抗配線ピッ
チＰと同じになるため、パターン間ギャップＧ７２は狭
くなる。その反面、接続プラグ７１、７２、…と高抵抗
配線ＷＬｐ４１２、ＷＬｐ４２１、…との間に、半導体
チップの厚さ方向に形成される絶縁膜ＬＹ１（図１５
（ｂ）参照）の膜厚は、一般に、低抵抗配線と高抵抗配
線間に形成される絶縁膜ＬＹ１の膜厚の１／２以下であ
るので、接続部Ｃ７２１、Ｃ７２２、…に対する接続プ
ラグ７１、７２、…のマスク合せ余裕は、当該接続プラ
グ７１、７２、…を介さずに直接高抵抗配線及び低抵抗
配線間を接続する場合に低抵抗配線のパターン上必要と
される余裕よりも小さくて良い。従って、比較的その製
造条件を緩和できる。 【０１０８】また、第４実施例と同様に、低抵抗配線の
ピッチは高抵抗配線の２倍となっている。よって、接続
部Ｃ７１１、Ｃ７１２、…付近の各パターン間ギャップ
Ｇ７４、Ｇ７５を十分に広くとることができる。 【０１０９】なお、ワード線遅延時間及びワード線分割
に要する寸法については第４実施例と同様になる。 【０１１０】以上のように、この第５実施例のワード線
構成によれば、サブアレイの中央部の接続領域におい
て、高抵抗配線と低抵抗配線とを前記高抵抗配線を形成
するものとは別の導体層で形成される接続プラグを介し
て接続したので、第４実施例による効果に加えて、以下
の効果を奏することができる。すなわち、第１のポリシ
リコン又はポリサイドで形成される高抵抗配線のパター
ン間ギャップを十分広くとれる。パターン形状の厳しい
接続プラグを、高抵抗配線のパターン及びそれに設けら
れる接続部に対するマスク合せ余裕を小さめにできる第
２のポリシリコン又はポリサイドで形成したので、各製
造工程が容易になり、歩留りの向上を実現できる。 【０１１１】（Ｆ）第６実施例 次に、本発明による半導体メモリの第６実施例のワード
線構成を図面を参照しながら詳述する。ここで、図１６
は、この第６実施例のワード線構成の配線パターンの接
続イメージを示す説明図である。なお、図１６でも、メ
モリセルやビット線は省略している。また、パターンの
繰返し周期の２倍の部分を示している。さらに、図１７
（ａ）は、低抵抗配線と高抵抗配線との接続部を含む図
１６における接続領域ａ８０の半導体チップ表面の配線
パターン等の位置関係を示すものであり、図１７（ｂ）
は、接続領域ａ８０の所定方向に沿った半導体チップの
断面図（(XVIIB−XVIIB ）である。 【０１１２】この第６実施例も、第４実施例とは、サブ
アレイ４０−６のほぼ中央部に位置する、高抵抗配線と
低抵抗配線の接続部を含む接続領域ａ８０の構成だけが
異なっており、以下では、その相違点のみを説明する。 【０１１３】サブアレイ４０−６の左端から中央に延設
された低抵抗配線ＷＬｍ４１１の端部は、接続領域ａ８
０において、上層側の接続部Ｃ８１１を介して接続プラ
グ８１に接続されている。この接続プラグ８１は、高抵
抗配線を形成する第１のポリシリコン又はポリサイドと
は別の導体層である第２のポリシリコン又はポリサイド
で形成されている。この接続プラグ８１は、下層側の接
続部Ｃ８２１を介して、サブアレイ４０−６の右側に設
けられた高抵抗配線ＷＬｐ４１２の端部に接続されてい
る。一方、サブアレイ４０−６の右端から中央に延設さ
れた低抵抗配線ＷＬｍ４１２の端部は、接続領域ａ８０
において、直接接続部Ｃ８３１を介して、サブアレイ４
０−６の左側に設けられた高抵抗配線ＷＬｐ４２１の端
部に接続されている。 【０１１４】図１６及び図１７（ａ）に示すように、異
なる機能の接続部Ｃ８１１、Ｃ８２１及びＣ８３１、…
は、互いにワード線方向及びその直交方向にずらされ、
交互配置されている。また、低抵抗配線ＷＬｍ４１２及
び高抵抗配線ＷＬｐ４２１間を直接接続させる直接接続
部Ｃ８３１は、接続プラグ８１に対する上層側の接続部
Ｃ８１１と下層側の接続部Ｃ８２１より、接続領域ａ８
０内の内側に配置される。 【０１１５】すなわち、この第６実施例においては、サ
ブアレイ４０−６内の左右に設けられた低抵抗配線対の
一方の低抵抗配線（図示のものは右側）を、サブアレイ
４０−６内の左側に設けられた高抵抗配線に直接接続す
ると共に、低抵抗配線対の他方の低抵抗配線（図示のも
のは左側）とサブアレイ４０−６内の右側の高抵抗配線
とを接続プラグを介して接続し、この接続プラグを右側
低抵抗配線と左側高抵抗配線との直接接続部を迂回して
形成した。 【０１１６】上述のような構成により、その製造の各工
程が著しく容易となる。図１７（ａ）において、高抵抗
配線ＷＬｐ４１２、…と接続プラグ８１、…との接続部
Ｃ８２１、…に注目すると、その配置ピッチは、高抵抗
配線のピッチＰの２倍である。従って、この接続部Ｃ８
２１、…周りの高抵抗配線ＷＬｐ４２１、ＷＬｐ４２２
の各パターン間のギャップＧ８１、Ｇ８１´を十分広く
とれ、また、この接続部Ｃ８２１、…周りの接続プラグ
Ｃ８２１、Ｃ８５１、…の各パターン間ギャップＧ８２
も十分広くとれる。 【０１１７】接続プラグ８１と低抵抗配線ＷＬｍ４１１
との接続部Ｃ８１１に注目すると、その配置ピッチは高
抵抗配線ピッチＰの２倍である。よって、この接続部Ｃ
８１１の周りの接続プラグ８１、…の各パターン間ギャ
ップＧ８２´及び低抵抗配線ＷＬｍ４１１、…の各パタ
ーン間ギャップＧ８３を十分広くとれる。さらに、低抵
抗配線ＷＬｐ４２１と高抵抗配線ＷＬｍ４１２の接続部
Ｃ８３１も高抵抗配線ピッチＰの２倍のピッチで配置さ
れるので、同様に同種の配線パターン間ギャップＧ８３
´を十分広くできる。 【０１１８】このようにこの第６実施例においては、ワ
ード線を構成する同一な導体配線の各パターン間ギャッ
プを全て広くとることができる。 【０１１９】なお、ワード線遅延時間については、第４
実施例のものと同程度となる。一方、ワード線分割に要
する寸法増加分については、接続領域ａ８０におけるパ
ターンの複雑さから多少大きくなる。なお、この接続領
域ａ８０にはなんら能動素子を要さないことから、従来
のワード線ドライバによる分割ワード線構成に比べて、
その大きくなる度合いはごく僅かである。なお、従来例
として、説明は行なわなかったが、サブアレイ内に能動
素子を有するワード線ドライバによる分割ワード線構成
があり、これに比較した場合、ワード線分割に要する寸
法増加分は、各段的に小さい。 【０１２０】以上のように、第６実施例によれば、ワー
ド線を構成する全ての配線の各パターン間ギャップを広
くとることができ、いずれの製造工程においてもその条
件を緩和できる。その結果、第４実施例における効果に
加えて、製造が大幅に容易となり歩留りを大きく改善で
きるという効果が得られる。 【０１２１】（Ｇ）第７実施例 次に、本発明による半導体メモリの第７実施例のワード
線構成を図面を参照しながら詳述する。ここで、図１８
は、この第７実施例のワード線構成の配線パターンの接
続イメージを示す説明図である。なお、図１８でもメモ
リセルやビット線は省略している。また、パターンの繰
返し周期の１周期分を示している。さらに、図１９
（ａ）は、低抵抗配線と高抵抗配線との接続部を含む図
１８における接続領域ａ９０の半導体チップ表面の配線
パターン等の位置関係を示すものであり、図１９（ｂ）
は、接続領域ａ８０の所定方向に沿った半導体チップの
断面図である。 【０１２２】この第７実施例は、上述した図１０及び図
１１に示した第３実施例のものと、以下の点が異なって
いる。 【０１２３】すなわち、各低抵抗配線ＷＬｍ４１１、Ｗ
Ｌｍ４１２、…と平行に、１以上（図示のものは１個）
のメインワード線ＭＷＬ９１、…がサブアレイ４０−７
を通って設けられている。各メインワード線ＭＷＬ９
１、…は、低抵抗配線を形成する第１のメタル層と同層
のメタルにより形成される。 【０１２４】また、第３実施例では、ワード線ドライバ
の構成については特に制限されないが、この第７実施例
における各ワード線ドライバ９１、９２、９３、９４、
…はＡＮＤゲートを含んで構成されると共に、各ワード
線ドライバ９１、９２、９３、９４、…の入力部には、
所定のメインワード線ＭＷＬ９１、…と、このメインワ
ード線ＭＷＬ９１、…に直交するアドレス線ＰＷ０、Ｐ
Ｗ１、ＰＷ２、ＰＷ３、…の所定のものとが接続されて
おり、これにより階層ワード線構成になっている。ま
た、各メインワード線ＭＷＬ９１、…は、サブアレイ４
０−７の両端のそれぞれにおいて２個のワード線ドライ
バ９１及び９３、９２及び９４、…に接続されており、
各ワード線ドライバによって駆動される対応する低抵抗
配線の２本につき、１本のメインワード線が設けられて
いる。 【０１２５】図１９（ａ）に示すように、メインワード
線ＭＷＬ９１は、サブアレイ４０７のほぼ中央の接続領
域ａ９０において、各接続部Ｃ４１１、Ｃ４１２、…を
迂回して折り曲げられて形成されている。こうすること
により、第１のメタル層の各配線パターン間ギャップＧ
を接続領域ａ９０においても、特に狭くせずに構成でき
る。 【０１２６】上述したように、この第７実施例において
は、各低抵抗配線ＷＬｍ４１１、ＷＬｍ４１２、…と、
メインワード線ＭＷＬ９１、…とを共に第１のメタル層
で形成している。従って、既述の各実施例で、メインワ
ード線の形成に用いるとしていた第２のメタル層を別の
用途（例えばカラム線の形成）に使用でき、メモリ全体
の配線層数を低減できる。 【０１２７】一方、第１のメタル層の配線（低抵抗配線
及びメインワード線）の平均ピッチは、高抵抗配線のピ
ッチＰの１．５倍となり、その製造工程は、第３実施例
のものと比べるとやや困難になる。しかし、第１のメタ
ル層配線のピッチが高抵抗配線ピッチと同一である従来
の低抵抗配線裏打ちワード線構成のものと比べると、容
易な製造が可能である。なぜならば、製造の困難さは配
線ピッチの減少に対して指数的に増大するからである。 【０１２８】なお、図１９（ａ）の図示例では、第１の
メタル層の配線ピッチは均一ではないが、第５実施例の
ように、各低抵抗配線と高抵抗配線とを第２のポリシリ
コン又はポリサイドで形成される接続プラグを介して接
続することにより、高抵抗配線の形状を変えずに、第１
のメタル層の配線ピッチを均一にしてより製造を容易に
することもできる。この場合でも、基本的な接続構成
は、図１８に示す通りである。 【０１２９】第７実施例の構成によるワード線遅延時間
については、第３実施例のものと同じである。また、ワ
ード線分割に要する寸法増加分については、メインワー
ド線の迂回部分により増大するが、従来のワード線ドラ
イバによる分割ワード線のものに比較してその増大分は
僅かである。なお、従来例として、説明は行なわなかっ
たが、サブアレイ内に能動素子を有するワード線ドライ
バによる分割ワード線構成があり、これに比較した場
合、ワード線分割に要する寸法増加分は、各段的に小さ
い。 【０１３０】以上のように、第７実施例によれば、メイ
ンワード線を低抵抗配線と同じメタル層で形成してサブ
アレイ内に設けたので、第３実施例の効果に加えて、メ
モリ装置全体の配線層数を低減できて工程数を減らし製
造コストを低減できるという効果を得ることができる。 【０１３１】（Ｈ）他の実施例 上記各実施例は共に、チップレイアウトや製造諸条件に
合せて、以下のような種々の変形が可能である。 【０１３２】(1) 上記第１〜第６実施例において、メモ
リセルアレイ又はサブアレイの両側に設けられるワード
線ドライバを、その両外側に設けられた別個のＸデコー
ダに結合される構成として良い。 【０１３３】(2) 上記第１〜第７実施例において、各ワ
ード線ドライバはＡＮＤゲートを含んで構成され、ワー
ド線方向に入力されるアドレス信号とワード線と直交し
て設けられる別なアドレス線上の信号により制御される
構成にしても良い。 【０１３４】(3) 上記第１〜第６実施例の説明において
は、メインワード線が存在する半導体メモリか否かを明
らかにしなかったが、第１のメタルで形成される低抵抗
配線とほぼ平行に第２のメタルで形成されるメインワー
ド線を設け、このメインワード線により各ワード線ドラ
イバを制御しても良い（図３参照）。 【０１３５】(4) 上記第４〜第６実施例において、第７
実施例と同様に、第１のメタルで形成される複数の低抵
抗配線毎に、第１のメタルで形成され各ワード線ドライ
バを制御するメインワード線をメモリセルアレイ内に設
けても良い。 【０１３６】(5) 上記第１及び第２実施例において、全
てのワード線ドライバを、メモリセルアレイの片側に設
けるようにしても良い。 【０１３７】(6) 以上の説明は、半導体メモリがＤＲＡ
Ｍであるとして行なったが、ワード線ピッチが狭い大容
量のＳＲＡＭやフラッシュメモリ等のワード線構成とし
て、上記各実施例の構成を用いても上記と同様な効果を
奏することができる。 【０１３８】 【発明の効果】以上のように、第１の本発明による半導
体メモリによれば、単位当りで所定の抵抗値を有する材
料からなり、互いに並行して配置されるとともに各々複
数のメモリセルが接続されている複数の第１の配線と、
各々、前記単位あたりでの抵抗値が該第１の配線より低
い抵抗値を有する材料からなり、各々が前記複数の第１
の配線に対応するものと電気的に接続された複数の第２
の配線とでワード線を構成し、該複数の第２の配線各々
の一端はワード線を駆動するための駆動手段に接続され
てなる半導体メモリにおいて、前記駆動手段は、前記複
数のメモリセルが配置されたメモリセル領域を挟むよう
に配置された第１と第２の駆動回路から構成され、前記
第２の配線の一部は前記第１の駆動回路側から前記第２
の駆動回路側へ向かって前記メモリセル領域の略中間ま
で延設され、その端部において前記第１の配線の対応す
るものと電気的に接続され、前記第２の配線の他の一部
は前記第２の駆動回路側から前記第１の駆動回路側へ向
かって前記メモリセル領域の略中間まで延設され、その
端部において前記第１の配線の対応するものと電気的に
接続され、前記第１の配線の各々は前記第２の配線との
接続部分からそれぞれ前記第１及び前記第２の駆動回路
の方向へ延設されていることから、従来のワード線ドラ
イバによる分割ワード線構成に比べて、同程度のワード
線分割に要する寸法で、ワード線遅延時間を大幅に短縮
でき、また、低抵抗配線裏打ちワード線構成に比べて、
製造過程の一部が大幅に容易となり、歩留りを改善でき
る。 【０１３９】 【０１４０】また、第２の本発明による半導体メモリに
よれば、第２の配線の一部は第１の駆動回路側から第２
の駆動回路側へ向かってメモリセル領域の略中間まで延
設され、その端部及ぴ第１の駆動回路の近傍において第
１の配線の対応するものとそれぞれ電気的に接続され、
第２の配線の他の一部は第２の駆動回路側から第１の駆
動回路側へ向かってメモリセル領域の略中間まで延設さ
れ、その端部及ぴ第２の駆動回路の近傍において第１の
配線の対応するものと電気的に接続され、第２の配線の
一部と接続された第１の配線の各々は第２の配線との接
続部分からそれぞれ第２の駆動順路の方向へ延設され、
第２の配線の他の一部と接続された第１の配線の各々は
第２の配線との接続部分からそれぞれ第１の駆動回路の
方向へ延設されていることから、従来のワード線ドライ
バによる分割ワード線構成に比べて、同程度のワード線
分割に要する寸法で、ワード線遅延時間を大幅に短縮で
き、また、低抵抗配線裏打ちワード線構成に比べて、製
造過程の一部が大幅に容易となり、歩留りを改善でき
る。
半導体メモリに関し、特に、ＤＲＡＭに適用して好適な
ものである。 【０００２】 【従来の技術】図２は、ＤＲＡＭの一般的な概略構成を
示すブロック図である。図２において、メモリセルアレ
イ１は、複数のメモリセルＭＣを縦横に配列しており、
列方向のメモリセルＭＣに接続される複数のビット線対
ＢＬ、ＢＬｂと、これらビット線対ＢＬ、ＢＬｂと交差
する、行方向のメモリセルＭＣに接続される複数のワー
ド線ＷＬとが延設されている。外部から与えられたアド
レスのうち、行方向のメモリセル位置を規定するアドレ
ス部分（Ｘアドレス）がＸラッチ部ＸＬＡＴにラッチさ
れた後、ＸデコーダＸＤＥＣで解読されていずれかのワ
ード線ドライバＷＤがワード線ＷＬを駆動する。外部か
ら与えられたアドレスのうち、列方向のメモリセル位置
を規定するアドレス部分（Ｙアドレス）は、Ｙラッチ部
ＹＬＡＴでラッチされた後、ＹデコーダＹＤＥＣで解読
されていずれかのビット線対ＢＬ、ＢＬｂが有効とな
り、入出力トランスファ部Ｉ／ＯｔやセンスアンプＳＡ
の機能により、データの読書きが実行される。 【０００３】集積度が高い半導体メモリにおいては、セ
ンスアンプＳＡはメモリセルアレイ１内に複数設けら
れ、そのためビット線ＢＬ、ＢＬｂの長さはワード線Ｗ
Ｌよりかなり短くなっている。このように相対的にかな
り長い１本のワード線ＷＬには、５１２〜２ｋ個の多数
のメモリセルＭＣが接続される。また、一般に、ワード
線ＷＬはメモリセルＭＣを構成する例えばＭＯＳトラン
ジスタのゲートに接続されるので、そのゲートと同材質
で同時に形成される。例えば、抵抗の高いポリシリコン
又はポリサイドで形成される。 【０００４】このような大きなＲＣ負荷によって、ワー
ド線ＷＬの信号伝搬遅延時間は非常に大きくなる。 【０００５】そこで、ワード線ＷＬの高速化のための各
種手法が提案されている。例えば、文献１の１５８〜１
６１頁には、階層形ワード線構造やワード線ドライバの
交互配置について開示されており、上記文献１の１２５
〜１２７頁には、低抵抗配線裏打ちについて開示されて
いる。 【０００６】文献１『伊藤清男著、「超ＬＳＩメモ
リ」、培風館発行』 図３（ａ）及び（ｂ）はそれぞれ、階層形ワード線構造
の例の概略説明図であり、図３（ａ）及び（ｂ）の相違
点は、ワード線ドライバＷＤが後述する異なる単位メモ
リセルアレイ１０のワード線ＷＬの駆動に共通して用い
られているか否かの点である。 【０００７】Ｘデコーダの１個の出力端子に接続されて
いるメインワード線ドライバＭＷＤは、メインワード線
ＭＷＬを駆動するものであり、このメインワード線ＭＷ
Ｌには、複数の単位メモリセルアレイ１０の駆動が割り
当てられている。各単位メモリセルアレイ１０には複数
本のワード線ＷＬが延設されており、これら各ワード線
ＷＬは、各単位メモリセルアレイ１０の左右に交互配置
されている、入力端子がメインワード線ＭＷＬに接続さ
れているワード線ドライバＷＤによって駆動される。な
お、各ワード線ドライバＷＤは、単位メモリセルアレイ
１０間を、ワード線ＷＬの直交方向に延びる、しかも図
示しないＸアドレスの下位数ビットのデコーダによる制
御信号が流れる選択線（アドレス線）ＳＬによって選択
されて、メインワード線ＭＷＬ上の駆動信号を単位メモ
リセルアレイ１０内のワード線ＷＬに導入するものであ
る。 【０００８】ここで、メインワード線ＭＷＬの材質とし
て低抵抗材料（例えばメタル）を適用して単位メモリセ
ルアレイ１０のワード線ＷＬへの駆動信号の伝搬を速め
るようにしている。 【０００９】一方、単位メモリセルアレイ１０内のワー
ド線ＷＬには、低抵抗配線が裏打ちされたものを適用し
て駆動信号の伝搬を速めることが既に提案されている。
図４は、このような低抵抗配線が裏打ちされたワード線
構成の配線の接続イメージを示す説明図である。なお、
図４では、メモリセルやビット線は省略している。 【００１０】図４において、単位メモリセルアレイ１０
内においては、複数のメモリセルに直接接続されるポリ
シリコン又はポリサイドの高抵抗配線（正確には高抵抗
配線部分）ＷＬｐ３１１、ＷＬｐ３１２、ＷＬｐ３２
１、ＷＬｐ３２２、…が複数本設けられている。図４の
例では、２個の高抵抗配線ＷＬｐ３１１及びＷＬｐ３１
２、…は同一導体で形成され、物理的かつ電気的に接続
されている。 【００１１】一体に形成されている１組の高抵抗配線Ｗ
Ｌｐ３１１及びＷＬｐ３１２、ＷＬｐ３２１及びＷＬｐ
３２２、…には、ほぼ平行に第１のメタルにより形成さ
れた低抵抗配線ＷＬｍ３１、ＷＬｍ３２、…が設けら
れ、ワード線ドライバＷＤ１、ＷＤ２、…に接続されて
いる。隣接する低抵抗配線ＷＬｍ３１、ＷＬｍ３２、…
は、単位メモリセルアレイ１０の両端に対向して交互配
置されたワード線ドライバＷＤ１、ＷＤ２、…により駆
動される。例えば、低抵抗配線ＷＬｍ３１は図中左のワ
ード線ドライバＷＤ１で駆動され、低抵抗配線ＷＬｍ３
２は図中右のワードドライバＷＤ２で駆動される。 【００１２】低抵抗配線ＷＬｍ３１、ＷＬｍ３２、…
と、１組の高抵抗配線ＷＬｐ３１１及びＷＬｐ３１２、
ＷＬｐ３２１及びＷＬｐ３２２、…とは、次のように接
続されて、低抵抗配線が裏打ちされたワード線を構成し
ている。 【００１３】低抵抗配線ＷＬｍ３１は、接続部Ｃ３１
１、Ｃ３１２及びＣ３１３によって、一体形成された高
抵抗配線ＷＬｐ３１１及びＷＬｐ３１２に対して、その
両端部及び中間位置で接続される。この低抵抗配線ＷＬ
ｍ３１に隣接する低抵抗配線ＷＬｍ３２は、接続部Ｃ３
２１、Ｃ３２２及びＣ３２３によって、一体形成された
高抵抗配線ＷＬｐ３２１及びＷＬｐ３２２に対して、そ
の両端部及び中間位置で接続される。なお、隣接するワ
ード線に係る接続部（例えばＣ３１１及びＣ３２１、Ｃ
３１２及びＣ３２２）は互いに近接して配置される。こ
のようにして相互に接続されている低抵抗配線（例えば
ＷＬｍ３１）、並びに、一体形成された高抵抗配線（例
えばＷＬｐ３１１及びＷＬｐ３１２）が、１本のワード
線して機能する。 【００１４】図５（ａ）は、低抵抗配線と高抵抗配線と
の接続部を含む図４における領域ａ３０の半導体チップ
表面の配線パターン等の位置関係を示すものであり、図
５（ｂ）は、ある接続部を含む位置での半導体チップの
断面図（ＶＢ−ＶＢ）である。図５（ａ）に示すよう
に、互いに隣接する低抵抗配線ＷＬｍ３１、ＷＬｍ３２
の一体成形された高抵抗配線ＷＬｐ３１１及びＷＬｐ３
１２、ＷＬｐ３２１及びＷＬｐ３２２への接続部Ｃ３１
２、Ｃ３２２は近接してワード線方向にずらされて交互
配置されている。なお、図５（ｂ）において、ＬＹ０は
メモリセル等が形成されるポリシリコン又はポリサイド
でなる層を示し、ＬＹ１は絶縁膜を示している。 【００１５】次に、図４及び図５に示した低抵抗配線裏
打ちワード線構成の作用、すなわち、高抵抗配線の遅延
時間低減作用について説明する。 【００１６】このワード線構成においては、１個のワー
ド線ドライバが駆動する高抵抗配線の抵抗は、各接続部
（例えば、Ｃ３１２、Ｃ３２２）によって電気的に分割
される。図４の例では２分割される。 【００１７】ここで、大きさが定まっている単位メモリ
セルアレイ１０を仮定し、この単位メモリセルアレイ１
０の近端から遠端までの１個の低抵抗配線裏打ちワード
線の抵抗をＲ、容量をＣとする。このようなＲＣ分布定
数線路の近端側をワード線ドライバで駆動したとき、遠
端上の電圧信号の遅延時間ｔＤは、ワード線ドライバの
能力が十分高ければ、抵抗Ｒ及び容量Ｃの積に比例する
（文献２参照）。 【００１８】文献２『菅野卓雄監修、飯塚哲哉編、「Ｃ
ＭＯＳ超ＬＳＩの設計」、培風館発行、pp.141-142』 ここで、接続部（Ｃ３１１、Ｃ３１２、Ｃ３１３）によ
る一体成形された高抵抗配線（ＷＬｐ３１１及びＷＬｐ
３１２）の抵抗分割数をＮ（図示のものはＮ＝２）とす
ると、分割された高抵抗配線部分（以下、ＷＬｐ３１１
として説明する）の抵抗はＲ／Ｎ、容量はＣ／Ｎとな
る。分割された高抵抗配線部分ＷＬｐ３１１は、その両
端より駆動信号が与えられるので、その駆動信号が最も
遅く到達する点（以下、電気的遠端と呼ぶ）は、その高
抵抗配線部分ＷＬｐ３１１の中央となる。 【００１９】一方、メタル等で形成された低抵抗配線の
抵抗は、ポリシリコン等の高抵抗配線の抵抗より、一般
に１桁以上小さくできる。そこで、簡単化のために、低
抵抗配線の抵抗を０とみなすと、高抵抗配線部分ＷＬｐ
３１１は、図６に示すように、抵抗Ｒ／２Ｎ、容量Ｃ／
２Ｎの分布定数線路で近似でき、電気的遠端での遅延時
間ｔＤは、ＲＣ／４Ｎ2 に比例する。 【００２０】このように、高抵抗配線を接続部で複数に
分割して低抵抗配線に接続した低抵抗配線裏打ちワード
線は、単に高抵抗配線だけで形成したワード線に比べ
て、最も駆動信号が遅く到達する位置（メモリセル）で
も、その遅延時間を約１／４Ｎ2 に短縮することができ
る。 【００２１】また、ワード線ドライバに要するワード線
方向の寸法をｄ、１群の接続部（例えばＣ３１２、Ｃ３
２２等）に要するワード線方向の寸法をＳ（図５（ａ）
参照）とすると、ワード線をＮ分割するために単位メモ
リセルアレイ１０毎に要する寸法の増加分Ｑは、Ｑ＝２
ｄ＋Ｓ（Ｎ＋１）と表わすことができる。一般に、上記
寸法Ｓは単位メモリセルアレイ１０の大きさ（ワード線
方向の長さ）に比べて十分小さい。 【００２２】従って、低抵抗配線裏打ちワード線を適用
することにより、僅かな所要面積の増加で高速化を実現
できる。 【００２３】なお、上述したように、ワード線ドライバ
を交互配置すれば、寸法を小さくしにくいワード線ドラ
イバの配置ピッチを、メモリセルに接続される高抵抗配
線の倍ピッチにでき、製造が容易となると共に、この点
でも単位メモリセルアレイ１０の面積の最小化に寄与で
きている。 【００２４】図７は、上記文献１に開示されている別な
ワード線構成を示す配線パターンのイメージ図である。
なお、図７においても、メモリセルやビット線は省略し
ている。 【００２５】このワード線構成を採用している単位メモ
リセルアレイ（以下、サブアレイと呼ぶ）４０の１個の
メインワード線（図３参照）に対する接続数は、上述し
た従来例の単位メモリセルアレイ１０の接続数よりかな
り多く（例えばＮ倍）なされいる。言い換えると、上述
した従来例の１個の単位メモリセルアレイ１０を、ワー
ド線方向にＮ分割した１個がこの従来例のサブアレイ４
０に相当する。 【００２６】この従来例のサブアレイ４０においては、
交互配置されているワード線ドライバＷＤ１、ＷＤ２、
…により駆動される高抵抗配線ＷＬｐ４１、ＷＬｐ４
２、…だけが延設されており、裏打ちのための低抵抗配
線は設けられておらず、高抵抗配線ＷＬｐ４１、ＷＬｐ
４２、…だけでワード線が構成されている。すなわち、
ワード線を構成する高抵抗配線をワード線ドライバで多
分割してサブアレイ４０を構成している（以下、ワード
線ドライバによる分割と呼ぶ）。 【００２７】このようなワード線ドライバによる分割方
法が適用されたサブアレイ４０においては、１個のワー
ド線ドライバＷＤ１、ＷＤ２、…が駆動するワード線
（高抵抗配線）ＷＬｐ４１、ＷＬｐ４２、…の長さが短
く、電気的遠端に駆動信号が到達する時間を短くするこ
とができる。 【００２８】例えば、先の従来例の単位メモリセルアレ
イ１０を、Ｎ＋１個のワード線ドライバにより、この従
来例のＮ個のサブアレイ４０に分割するとすれば、分割
された各ワード線（高抵抗配線）ＷＬｐ４１、ＷＬｐ４
２、…の遠端の遅延ｔＤは、ＲＣ／Ｎ2 で表すことがで
きる。また、先の従来例の単位メモリセルアレイ１０
を、この従来例のＮ個のサブアレイ４０に置き換えた場
合に必要なワード線方向の寸法の増加分Ｑは、１個のワ
ード線ドライバの寸法をｄとしてｄ（Ｎ＋１）で表すこ
とができる。 【００２９】従って、分割数Ｎを大きくすれば高速化を
損なわずにワード線ドライバの能力を小さくでき、ま
た、ワード線方向の寸法ｄを小さくでき、高速化と回路
面積低減の両立が期待できる。 【００３０】 【発明が解決しようとする課題】しかしながら、従来の
低抵抗配線裏打ちワード線構成は、以下のような課題を
有するものであった。 【００３１】図５（ａ）に示したように、各高抵抗配線
ＷＬｐ３１１、ＷＬｐ３２１、…と同ピッチＰで接続部
Ｃ３１２、Ｃ３２２、…を設ける必要がある。一方、マ
スク合せ精度を考えると、高抵抗配線ＷＬｐ３１１、Ｗ
Ｌｐ３２１、…のパターンは接続部（接続孔）Ｃ３１
２、Ｃ３２２、…（図５（ｂ）参照）に対して、余裕が
ある形状にしなければならない。このため、接続部付近
での互いに隣接する高抵抗配線のパターンＷＬｐ３１１
及びＷＬｐ３２１とのギャップ長Ｇｎは、接続部から離
れたところのギャップ長Ｇ（通常Ｐの約半分）より大幅
に狭くなる。通常、ＤＲＡＭは、最も微細であるメモリ
セルに対して製造条件を定めるため、パターンの形状や
粗密さがメモリセルと異なる上述のような接続部パター
ンの微細化は難しく、そのため歩留りの低下を招いてき
た。 【００３２】一方、低抵抗配線ＷＬｍ３１、ＷＬｍ３
２、…の材料として、例えば加工精度の高いタングステ
ン（Ｗ）を選び、接続部（接続孔）Ｃ３１２、Ｃ３２
２、…をこのタングステンで埋め込むプロセスを採用す
れば、図５（ａ）に示すように、低抵抗配線ＷＬｍ３
１、ＷＬｍ３２、…は、接続部Ｃ３１２、Ｃ３２２、…
の接続孔に対して余裕のある形状を必ずしもとらなくて
も、比較的高い歩留りが得られる。しかし、低抵抗配線
ＷＬｍ３１、ＷＬｍ３２、…の材料として、タングステ
ンより抵抗の低いアルミニウム（Ａｌ）を選定した場合
には、接続部（接続孔）Ｃ３１２、Ｃ３２２、…に埋め
込むのが容易でなくなり、高抵抗配線ＷＬｐ３１１、Ｗ
Ｌｐ３２１、…のパターンと同様に、接続部Ｃ３１２、
Ｃ３２２、…の接続孔に対して余裕のある形状（突出部
を有する形状）にしなければならず、その結果、接続部
Ｃ３１２、Ｃ３２２、…のギャップが狭く加工が難しい
という問題が残される。 【００３３】一方、ワード線ドライバによる分割ワード
線構成においては、低抵抗配線裏打ちのための接続部が
なく、また、高抵抗配線（ワード線）とワード線ドライ
バとの接続部は、ワード線ドライバが交互配置されてい
るためにワード線の倍ピッチで配置され、高抵抗配線及
び低抵抗配線間の接続部の存在に伴う上述したような問
題は生じない。 【００３４】しかし、文献１の記述に反して、低抵抗配
線裏打ちワード線と比べて、高速化と寸法低減との両立
が非常に難しい場合が実際には生じる。 【００３５】なぜならは、上記文献１では、分割数を上
げると共にワード線ドライバの寸法を小さくすると述べ
ているが、素子分離や、上下配線の接続部及びパワー供
給線等の存在のために、ワード線ドライバの能力を小さ
くしても、その回路寸法ｄを十分には小さくできず、こ
の寸法ｄは低抵抗配線裏打ちワード線構成における接続
部のための寸法Ｓの４〜６倍程度を必要とするからであ
る。 【００３６】ここで、ｄ＝４Ｓと仮定し、比較のため
に、まず低抵抗配線裏打ちワード線構成でのワード線遅
延時間とワード線分割に要する寸法を見積もる。高抵抗
配線の抵抗の電気的分割数は一般に４〜１６程度が好ま
しく、例えば文献１の２０頁のチップ写真のものでは８
分割である。そこで、Ｎ＝８とすると、低抵抗配線裏打
ちワード線においては、上述した計算式から、ワード線
遅延時間ｔＤはＲＣ／２５６、所要寸法の増加分Ｑは１
５Ｓとなる。一方、ワード線ドライバによる分割ワード
線構成では、上述した計算式から、ワード線遅延時間ｔ
ＤはＲＣ／６４、所要寸法の増加分Ｑは３６Ｓとなる。 【００３７】従って、この条件下では、ワード線ドライ
バによる多分割ワード線のものは、低抵抗配線裏打ちワ
ード線に比べて、ワード線遅延時間が４倍大きいにも拘
らず、所要寸法も２．４倍程度大きく、高速化、寸法の
いずれにおいても不利になっている。 【００３８】以上のように、従来の低抵抗配線裏打ちワ
ード線では製造が難しく、一方、ワード線ドライバによ
る多分割ワード線では高速化と寸法低減の両立が図れ
ず、いずれも技術的に十分満足できるものと言えなかっ
た。 【００３９】 【課題を解決するための手段】かかる課題を解決するた
め、第１の本発明は、単位当りで所定の抵抗値を有する
材料からなり、互いに並行して配置されるとともに各々
複数のメモリセルが接続されている複数の第１の配線
と、各々、前記単位当りでの抵抗値が該第１の配線より
低い抵抗値を有する材料からなり、各々が複数の第１の
配線に対応するものと電気的に接続された複数の第２の
配線とでワード線を構成し、該複数の第２の配線各々の
一端はワード線を駆動するための駆動手段に接続されて
なる半導体メモリにおいて、駆動手段は、複数のメモリ
セルが配置されたメモリセル領域を挟むように配置され
た第１と第２の駆動回路から構成され、第２の配線の一
部は第１の駆動回路側から第２の駆動回路側へ向かって
メモリセル領域の略中間まで延設され、その端部におい
て第１の配線の対応するものと電気的に接続され、第２
の配線の他の一部は第２の駆動回路側から第１の駆動回
路側へ向かってメモリセル領域の略中間まで延設され、
その端部において第１の配線の対応するものと電気的に
接続され、第１の配線の各々は第２の配線との接続部分
からそれぞれ第１及び第２の駆動回路の方向へ延設され
ていることを特徴とする。 【００４０】 【００４１】 【００４２】 【００４３】さらに、第２の本発明は、第１の本発明と
同様な半導体メモリにおいて、以下のようにしたことを
特徴とする。 【００４４】第２の本発明は、第２の配線の一部と接続
された第１の配線の各々は第２の配線との接続部分から
それぞれ第２の駆動順路の方向へ延設され、第２の配線
の他の一部と接続された第１の配線の各々は第２の配線
との接続部分からそれぞれ第１の駆動回路の方向へ延設
されていることを特徴とする。 【００４５】 【作用】第１及び第２の本発明はいずれも、ワード線を
構成する第１の配線及び第２の配線の対の上述した接続
により、その接続部から、第１の配線の電気的遠端まで
の抵抗値及び容量値を小さくできて、ワード線の高速駆
動が可能となる。また、ワード線を構成する第１の配線
及び第２の配線の対の上述した接続により、その接続部
における同種配線のギャップを広くとれ、マスク合わせ
等の製造処理が容易になり、歩留まりを高めることがで
きると共に、ワード線の分割のための必要となる寸法の
増加分も少なくて済む。 【００４６】その結果、従来のワード線ドライバによる
分割ワード線構成のものと比べて、駆動の高速性と寸法
低減において有利であり、また、従来の低抵抗配線裏打
ちワード線構成のより、駆動の高速性や歩留りを改善す
ることができる。 【００４７】 【実施例】 （Ａ）第１実施例 以下、本発明による半導体メモリの第１実施例のワード
線構成を図面を参照しながら詳述する。ここで、図１
は、この第１実施例のワード線構成の配線パターンの接
続イメージを示す説明図である。なお、図１では、メモ
リセルやビット線は省略している。また、パターンの繰
返し周期の２倍の部分を示している。 【００４８】この第１実施例は、従来の低抵抗配線裏打
ちワード線構成を改良したものである。 【００４９】図１において、単位メモリセルアレイ１０
−１内のメモリセルに接続されるポリシリコン又はポリ
サイド等でなる高抵抗配線が、ワード線方向に複数の部
分ＷＬｐ１１１、ＷＬｐ１１２、ＷＬｐ１１３、…に分
割され、これら高抵抗配線部分ＷＬｐ１１１、ＷＬｐ１
１２、ＷＬｐ１１３、…とほぼ平行に、所定の高抵抗配
線部分に接続される第１のメタルでなる低抵抗配線ＷＬ
ｍ１１、ＷＬｍ１２、…が設けられている。これら低抵
抗配線ＷＬｍ１１、ＷＬｍ１２、…は、単位メモリセル
アレイ１０−１の両端に交互配置されたワード線ドライ
バＷＤ１、ＷＤ２…により駆動されるものである。 【００５０】また、これらワード線ドライバＷＤ１、Ｗ
Ｄ２…は、図示しないがワード線方向に第２のメタルで
形成された所定のメインワード線に接続されている（図
３参照）。また、各ワード線ドライバＷＤ１、ＷＤ２…
がＡＮＤゲートを含んで構成される階層ワード線構成と
なっていても良い。 【００５１】図１の例では、低抵抗配線ＷＬｍ１１に接
続される対応する高抵抗配線は、物理的に３個の部分Ｗ
Ｌｐ１１１、ＷＬｐ１１２及びＷＬｐ１１３、並びに、
ＷＬｐ１１４及びＷＬｐ１１５に分割されて形成されて
いる。同様に、この低抵抗配線ＷＬｍ１１と隣接する低
抵抗配線ＷＬｍ１２に接続される高抵抗配線も、物理的
に３個の部分ＷＬｐ１２１及びＷＬｐ１２２、ＷＬｐ１
２３及びＷＬｐ１２４、並びに、ＷＬｐ１２５に分割さ
れて形成されている。 【００５２】ここで、互いに隣接配置される一方の高抵
抗配線の分離分割箇所が、他方の高抵抗配線の一体に形
成された高抵抗配線部分のほぼ中央に近接するように、
分割された高抵抗配線の各部が配置されている。例え
ば、高抵抗配線部分ＷＬｐ１１３及びＷＬｐ１１４間の
分離箇所は、隣接する一体に形成された高抵抗配線部分
ＷＬｐ１２３及びＷＬｐ１２４のほぼ中央に近接して位
置する。 【００５３】また、一体に形成された高抵抗配線の各部
分は、そのほぼ中央において、対応する低抵抗配線と接
続部により接続されている。例えば、一体に形成された
高抵抗配線部分ＷＬｐ１２３及びＷＬｐ１２４は、その
ほぼ中央において、低抵抗配線ＷＬｍ１２と、接続部Ｃ
１２２によって接続されている。なお、ワード線ドライ
バに最も近い位置の高抵抗配線部分は、ワード線ドライ
バ側の端部において、対応する低抵抗配線と接続部によ
り接続されている。例えば、ワード線ドライバＷＤ２に
最も近い位置の高抵抗配線部分ＷＬｐ１２５は、低抵抗
配線ＷＬｍ１２に対して、接続部Ｃ１２３によって接続
されている。 【００５４】図８（ａ）は、低抵抗配線と高抵抗配線と
の接続部を含む図１における領域ａ１０の半導体チップ
表面の配線パターン等の位置関係を示すものであり、図
８（ｂ）は、ある接続部を含む位置での半導体チップの
断面図（VIIIB −VIIIB)である。なお、図８（ｂ）にお
いても、ＬＹ０はメモリセル等が形成されるポリシリコ
ン又はポリサイド層を示し、ＬＹ１は絶縁膜を示してい
る。 【００５５】領域ａ１０内においては、高抵抗配線と低
抵抗配線との接続部Ｃ１２２、Ｃ１４２、…は、低抵抗
配線ＷＬｍ１１、ＷＬｍ１２、…の１本置きに設けられ
ている。また、一体に形成された高抵抗配線部分ＷＬｐ
１２３及びＷＬｐ１２４に設けられる接続部Ｃ１２２
は、隣接の高抵抗配線部分ＷＬｐ１１３及びＷＬｐ１１
４間の分離箇所に近接している。すなわち、接続部Ｃ１
２２が設けられた場所の近傍において、この接続部Ｃ１
２２を有する高抵抗配線部分ＷＬｐ１２３及びＷＬｐ１
２４の両隣りに、これと隣接する高抵抗配線部分ＷＬｐ
１１３及びＷＬｐ１１４のパターンは存在しない。ま
た、接続部Ｃ１２２付近の高抵抗配線部分ＷＬｐ１２３
及びＷＬｐ１２４のパターンは、接続部Ｃ１２２に対す
るマスク合せ精度分の余裕のために、ワード線方向の直
交方向に突出している突出部を備える形状に形成されて
いる。 【００５６】以上のように、この第１実施例において
は、ある接続部の付近には、この接続部により接続され
る高抵抗配線に隣接する高抵抗配線のパターンがないの
で、接続部付近における高抵抗配線を形成する各導体パ
ターン（例えばＷＬｐ１２３及びＷＬｐ１２４のパター
ンと、ＷＬｐ１１４のパターン）同士のギャップＧｎ
を、接続領域外のギャップＧ（高抵抗配線ピッチＰの約
半分）と同程度にすることができる。また、ある接続部
の付近には、この接続部により接続される高抵抗配線に
隣接する高抵抗配線のパターンがないので、接続部と高
抵抗配線をなす導体パターンとのマスク合せ余裕をも十
分にとることができる。 【００５７】一方、低抵抗配線のパターンについては、
接続部に対する余裕等は従来の低抵抗配線裏打ちワード
線と同程度である。従って、低抵抗配線に加工精度が高
いタングステンを用いると共に、接続部をこのタングス
テンで埋め込むことで比較的高い歩留りが得られる。 【００５８】次に、この第１実施例のワード線遅延時間
と分割に要する寸法について検討してみる。上述したよ
うに、単位メモリセルアレイ１０−１の高抵抗配線の抵
抗は各接続部によりＮ分割される。例えば、図１では、
高抵抗配線の抵抗成分は単位メモリセルアレイ１０−１
において電気的に５分割されている。このとき、ワード
線ドライバから、各分割された高抵抗配線部分の電気的
遠端までの駆動信号の遅延時間（ワード線遅延時間）ｔ
Ｄは、ＲＣ／Ｎ2 に比例すると近似できる。 【００５９】一方、この第１実施例において、各接続領
域（ａ１０）を設けるのに必要な寸法Ｓ´は、各接続領
域当りの接続部の数が少ないことから、従来の低抵抗配
線裏打ちワード線構成に比べて、その７割程度に小さく
できる。従って、単位メモリセルアレイ１０当りのワー
ド線分割に要するワード線方向の寸法の増加分Ｑは、ワ
ード線ドライバに要するワード線方向の寸法をｄ（従来
の接続領域ａ３０当りの寸法Ｓのほぼ４倍）として２ｄ
＋（Ｎ−１）Ｓ’となり、｛８＋０．７（Ｎ−１）｝Ｓ
で近似することができる。 【００６０】例えば、Ｎを１１とすると、この第１実施
例の場合、ワード線遅延時間ｔＤはＲＣ／１２１に比例
し、ワード線分割に要するワード線方向の寸法の増加分
Ｑは１５Ｓとなる。すなわち、従来のワード線ドライバ
による分割ワード線構成に比べて、ワード線遅延時間を
半減でき、分割の所要寸法も半分以下にできる。また、
Ｎが１５であると、ワード線遅延時間ｔＤはＲＣ／２２
５に比例し、ワード線分割に要するワード線方向の寸法
の増加分Ｑは１８Ｓとなり、従来の低抵抗配線裏打ちワ
ード線に比較して、遅延時間及び所要寸法を問題となら
ない程度の増加に押さえながら、歩留りを改善させるこ
とができる。 【００６１】なお、図１では、偶数番目と奇数番目の高
抵抗配線部分のパターンの対称性を考慮して奇数分割の
ものを示しているが、偶数分割に構成したものも第１実
施例の技術思想内である。例えば、図１において、高抵
抗配線部分ＷＬｐ１１５、ＷＬｐ１２５を除去すれば４
分割の構成例が得られる。このような偶数分割の場合に
は、高抵抗配線部分のパターンの対称性は得られない
が、奇数分割の場合と同様に作用する。 【００６２】以上のように、第１実施例のワード線構成
によれば、各高抵抗配線はワード線方向に複数に分離分
割され、ある高抵抗配線の分割による第ｎ部分と対応す
る低抵抗配線との接続部が、その隣接する高抵抗配線の
分割による第ｎ部分と第ｎ＋１部分との分離箇所に近接
して設けられているので、以下の効果を奏することがで
きる。 【００６３】従来のワード線ドライバによる分割ワード
線構成と比べて、半分以下の所要寸法でワード線遅延時
間を半減することができる。 【００６４】従来の低抵抗配線裏打ちワード線構成のも
のより、高抵抗配線の各パターン間ギャップを十分広く
でき、歩留りの向上を図ることができる。また、分割数
を大きくしても大幅な寸法増加がないことから、低抵抗
配線裏打ちワード線構成に比べて、速度性能、寸法の大
きな損失なしに歩留りを改善できる。 【００６５】（Ｂ）第２実施例 次に、本発明による半導体メモリの第２実施例のワード
線構成を図面を参照しながら詳述する。 【００６６】この第２実施例は、高抵抗配線の分割分離
方法や、高抵抗配線及び低低配線間の接続位置や接続関
係等は、上述した第１実施例と同様である（図１参
照）。しかし、接続部周りの半導体チップ上の形成パタ
ーンが第１実施例とは異なっている。また、配線パター
ンの繰返し周期は第１実施例の２倍になっている。 【００６７】そこで、第２実施例については、接続部周
りの半導体チップ上の形成パターンについて説明する。
図９（ａ）は、この第２実施例について、低抵抗配線と
高抵抗配線との接続部を含む領域（図１の領域ａ１０参
照）の半導体チップ表面の配線パターン等の位置関係を
示すものであり、図９（ｂ）は、ある接続部を含む位置
でのその半導体チップの断面図（IXB −IXB ）である。
これら図９（ａ）及び（ｂ）はそれぞれ、第１実施例に
係る図８（ａ）及び（ｂ）に対応しており、図８（ａ）
及び（ｂ）との同一、対応部分には同一符号を付して示
している。 【００６８】この第２実施例の配線パターンにおいて
は、同一の接続領域ａ１０における接続部Ｃ１２２、Ｃ
１４２、…は、低抵抗配線ＷＬｍ１１、ＷＬｍ１２、…
の１つ置きにワード線方向にずれた位置に交互配置され
ている。そして、接続領域ａ１０内に接続部を有しない
低抵抗配線ＷＬｍ１１、…は、これら接続部Ｃ１２２、
Ｃ１４２、…を迂回して形成されている。また、ある接
続部（Ｃ１２２とする）を介して高抵抗配線部分ＷＬｐ
１２３のパターンと接続される低抵抗配線ＷＬｍ１２の
パターンは、第１実施例とは異なって、接続部Ｃ１２２
に対してマスク合せ余裕のための、ワード線方向の直交
方向に突出している突出部を有する形状に形成されてい
る。すなわち、第１実施例の場合、高抵抗配線部分のパ
ターンだけが、接続部との接続のための突出部を有して
いたが、この第２実施例では、高抵抗配線部分及び低抵
抗配線の双方のパターンが、接続部との接続のための突
出部を有している。 【００６９】この第２実施例のパターンにおいて、接続
部を有しない低抵抗配線ＷＬｍ１１、…を、接続部Ｃ１
２２、Ｃ１４２、…を迂回して形成したことにより、各
接続部Ｃ１２２、Ｃ１４２、…に対する低抵抗配線ＷＬ
ｍ１１、ＷＬｍ１２、…パターンのマスク合せは容易に
なる。また、高抵抗配線部分と低抵抗配線の接続部Ｃ１
２２、Ｃ１４２、…は低抵抗配線ＷＬｍ１１、ＷＬｍ１
２、…の１本置きにしかもワード線方向にずれた位置に
交互に設けたことにより、各低抵抗配線ＷＬｍ１１、Ｗ
Ｌｍ１２、…が接続部Ｃ１２２、Ｃ１４２、…を迂回す
るように形成することは容易であり、突出部を設けても
接続領域ａ１０における隣接する低抵抗配線ＷＬｍ１
１、ＷＬｍ１２のパターン間のギャップ長Ｇｎを、接続
領域ａ１０以外のギャップ長Ｇと同程度に比較的広くで
きる。 【００７０】以上のように、この第２実施例のパターン
によれば、接続部に対して低抵抗配線の配線パターンの
マスク合せが容易となり、しかも、低抵抗配線間の最小
ギャップを全領域に渡って比較的広くできる。 【００７１】その結果、第１実施例の効果に加えて、低
抵抗配線形成の製造条件が緩和されてより高い歩留りが
得られるという効果を奏する。また、抵抗が低い反面や
や加工精度に乏しいという性質を有するアルミニウムＡ
ｌを用いて低抵抗配線を形成することも可能となる。す
なわち、低抵抗配線に対する材質自由度を高めることが
できる。 【００７２】（Ｃ）第３実施例 次に、本発明による半導体メモリの第３実施例のワード
線構成を図面を参照しながら詳述する。ここで、図１０
は、この第３実施例のワード線構成の配線パターンの接
続イメージを示す説明図である。なお、図１０でも、メ
モリセルやビット線は省略している。また、パターンの
繰返し周期の２倍の部分を示している。 【００７３】この第３実施例は、従来のワード線ドライ
バ分割による分割ワード線構成（図７参照）を改良した
ものである。すなわち、分割ワード線構成に、低抵抗配
線パターンを導入して改良したものである。 【００７４】図１０において、サブアレイ４０−３には
メモリセルに接続される高抵抗配線ＷＬｐ４１１及びＷ
Ｌｐ４１２、ＷＬｐ４２１及びＷＬｐ４２２、…と、サ
ブアレイ４０−３の両端からほぼ中央まで延設されてい
る低抵抗配線ＷＬｍ４１１、ＷＬｍ４１２、…とが設け
られている。 【００７５】ここで、高抵抗配線部分ＷＬｐ４１１、Ｗ
Ｌｐ４１２はポリシリコン又はポリサイド等で一体に形
成され、この一体形成された高抵抗配線ＷＬｐ４１１及
びＷＬｐ４１２のパターンのほぼ中央において、接続部
Ｃ４１１を介して、対応する低抵抗配線ＷＬｍ４１１に
接続されている。他の高抵抗配線ＷＬｐ４２１及びＷＬ
ｐ４２２、…も同様に接続されている。 【００７６】低抵抗配線ＷＬｍ４１１、ＷＬｍ４１２、
…は、高抵抗配線に対してほぼ平行に延設されているも
のであり、第１のメタルで形成されている。低抵抗配線
ＷＬｍ４１１、ＷＬｍ４１２、…は、サブアレイ４０−
３の両端に対向して交互配置されたワード線ドライバＷ
Ｄ１、ＷＤ２、…により駆動される。例えば、低抵抗配
線ＷＬｍ４１１はサブアレイ４０−３の左側のワード線
ドライバＷＤ１により駆動され、低抵抗配線ＷＬｍ４１
２はサブアレイ４０−３の右側のワード線ドライバＷＤ
２により駆動される。 【００７７】ここで、上述のように、互いに隣接する高
抵抗配線ＷＬｐ４１１及びＷＬｐ４１２、ＷＬｐ４２１
及びＷＬｐ４２２の一方（ＷＬｐ４１１及びＷＬｐ４１
２）に接続される低抵抗配線ＷＬｍ４１１は、サブアレ
イ４０−３のワード線方向の第１端より延設され、もう
一方の高抵抗配線ＷＬｐ４２１及びＷＬｐ４２２に接続
される低抵抗配線ＷＬｍ４１２は、サブアレイ４０−３
のワード線方向の第２端より延設されているので、言い
換えると、サブアレイ４０−３のワード線方向の半分の
領域を捕らえると、低抵抗配線の延設本数は高抵抗配線
の延設本数の１／２になっているので、低抵抗配線のピ
ッチは、高抵抗配線のピッチＰの２倍となっている。 【００７８】図１１（ａ）は、低抵抗配線と高抵抗配線
との接続部を含む図１０における領域ａ５０の半導体チ
ップ表面の配線パターン等の位置関係を示すものであ
り、図１１（ｂ）は、ある接続部を含む位置での半導体
チップの断面図（XIB −(XIB）である。 【００７９】図１１（ａ）に示すように、ワード線ドラ
イバＷＤ１で駆動される低抵抗配線ＷＬｍ４１１への接
続部Ｃ４１１は、接続領域ａ５０内におけるワード線ド
ライバＷＤ１寄りに位置し、ワード線ドライバＷＤ２で
駆動される低抵抗配線ＷＬｍ４１２への接続部Ｃ４１２
は、接続領域ａ５０内におけるワード線ドライバＷＤ２
寄りに位置されている。 【００８０】また、ある接続部（Ｃ４１１とする）を介
して高抵抗配線ＷＬｐ４１１及びＷＬｐ４１２のパター
ンと接続される低抵抗配線ＷＬｍ４１１のパターンは、
接続部Ｃ４１１に対してマスク合せ余裕のための、ワー
ド線方向の直交方向に突出している突出部を有する形状
に形成されている。同様に、高抵抗配線部分ＷＬｐ４１
１及びＷＬｐ４１２のパターンも、接続部との接続のた
めの突出部を有している。 【００８１】上述したように、低抵抗配線のピッチは高
抵抗配線のものの２倍であり、サブアレイ４０−３内の
左右領域ではその延設方向が高抵抗配線のピッチで異な
っているので、低抵抗配線パターン間の最小ギャップＧ
ｎｍを、マスク合せ余裕を確保しつつ十分広くできる。
例えば、高抵抗配線の配線ピッチＰの６割程度にでき
る。 【００８２】なお、各ワード線ドライバＷＤ１、ＷＤ
２、…が、図示しない第２のメタルによって形成されて
いるメインワード線に接続されていても良い点は、既述
の実施例と同様である。また、この第３実施例は、ワー
ド線ドライバがＡＮＤゲートを含んで構成され、メイン
ワード線と垂直なアドレス線が入力されるような階層ワ
ード線構成となっていても良い。 【００８３】次に、第３実施例のワード線構成におけ
る、ワード線遅延時間とワード線分割に要する寸法の増
加分について検討する。 【００８４】この第３実施例においては、図４に示した
ような単位メモリセルアレイ１０がＮ個のサブアレイ４
０−３に分割されると共に、サブアレイ４０−３内の高
抵抗配線（ＷＬｐ４１１及びＷＬｐ４１２）の抵抗が低
抵抗配線の接続部Ｃ４１１、Ｃ４１２、…でさらに２分
割されている。従って、ワード線遅延時間ｔＤは、ＲＣ
／４Ｎ2 に比例する。 【００８５】一方、こうしたワード線分割による寸法増
加分Ｑは、（Ｎ＋１）ｄ＋ＮＳで表すことができ、ワー
ド線ドライバに要する寸法ｄを接続領域ａ５０の寸法Ｓ
の４倍と仮定すると、寸法増加分Ｑは（５Ｎ＋４）Ｓで
近似できる。 【００８６】ここで、分割数Ｎを８とすると、ワード線
遅延時間ｔＤはＲＣ／２５６に比例し、ワード線分割に
よる寸法増加分Ｑは４４Ｓとなり、従来の低抵抗配線裏
打ちワード線構成のものと比較して、約３倍の寸法増加
分で同程度のワード線遅延時間のものが得られる。ま
た、従来のワード線ドライバによる多分割ワード線構成
のものと比べると、ワード線遅延時間を１／４に短縮で
きる。よって、製造条件やワード線ドライバの能力等に
合せて適宜分割数Ｎを決めれば、従来のワード線ドライ
バによる多分割のものに対して、速度性能、寸法共に有
利なものが得られる。 【００８７】なお、上述したように、低抵抗配線のピッ
チが高抵抗配線のもの（従って、従来の低抵抗配線裏打
ちワード線構成のもの）に比べて２倍になっており、各
接続部Ｃ４１１、Ｃ４１２、…の形成以降の製造過程
（マスク合わせ等）が大幅に容易となる。 【００８８】以上のように、第３実施例のワード線構成
によれば、従来のワード線ドライバによる分割ワード線
構成に対して、ワード線分割に要する寸法が２割大きい
条件でワード線遅延時間を１／４にまで短縮でき、ま
た、低抵抗配線裏打ちワード線構成に比べて、製造過程
の一部が大幅に容易となり、歩留りを改善できる。 【００８９】（Ｄ）第４実施例 次に、本発明による半導体メモリの第４実施例のワード
線構成を図面を参照しながら詳述する。ここで、図１２
は、この第４実施例のワード線構成の配線パターンの接
続イメージを示す説明図である。なお、図１２でもメモ
リセルやビット線は省略している。また、パターンの繰
返し周期の２倍の部分を示している。 【００９０】この第４実施例は、上記第３実施例と同様
な技術的思想でなされたものであるが、第３実施例とは
以下の２点で異なっている。 【００９１】第１点は、サブアレイ４０−４内に設けら
れている各高抵抗配線が当該サブアレイ４０−４のほぼ
中央で物理的かつ電気的に左右に分離分割される点であ
る。例えば、ワード線ドライバＷＤ１によって共に駆動
される高抵抗配線のＷＬｐ４１１及びＷＬｐ４１２は、
一体に形成されてはおらず、サブアレイ４０−４の中央
部で分離されている。 【００９２】第２点は、分離された高抵抗配線部分のそ
れぞれに対して、対応する低抵抗配線が別個の接続部に
より接続されている点である。例えば、サブアレイ４０
−４の左側に設けられている低抵抗配線ＷＬｍ４１１
は、高抵抗配線部分ＷＬｐ４１１の左端に接続部Ｃ６１
１を介して接続されると共に、他の高抵抗配線部分ＷＬ
ｐ４１２の左端に中央に位置する接続部Ｃ６１２を介し
て接続されている。また例えば、サブアレイ４０−４の
右側に設けられている低抵抗配線ＷＬｍ４１２は、高抵
抗配線ＷＬｐ４２１の右端と、高抵抗配線部分ＷＬｐ４
２２の右端とにそれぞれ接続部Ｃ６２１、Ｃ６２２を介
して接続されている。 【００９３】図１３（ａ）は、低抵抗配線と高抵抗配線
との接続部を含む図１２における領域ａ６０の半導体チ
ップ表面の配線パターン等の位置関係を示すものであ
り、図１３（ｂ）は、ある接続部を含む位置での半導体
チップの断面図（XIIIB −XIIIB ）である。 【００９４】図１３（ａ）に示すパターンは、第３実施
例に係る図１１（ａ）に示すパターンに比較して、同一
方向に延長されている高抵抗配線部分が、この接続領域
ａ６０において左右に分離されている点のみが異なる。 【００９５】他の部分は、第３実施例と同じであるの
で、上述したように低抵抗配線のパターン間の最小ギャ
ップＧｎｍを十分広くでき、接続部Ｃ６１２、Ｃ６２
１、…の形成以降の製造工程を容易にできる。 【００９６】この第４実施例においては、低抵抗配線
（ＷＬｍ４１１とする）の遠端部（接続部Ｃ６１２）に
おいて接続される負荷容量が高抵抗配線部分ＷＬｐ４１
２の容量分のみであるので、第３実施例の半分となる。
よって、ワード線ドライバから低抵抗配線上の遠端まで
の駆動信号の伝搬遅延時間は、第３実施例のものより小
さくなる。一方、高抵抗配線上のワード線遅延時間と、
ワード線分割に要する寸法増加分については、第３実施
例と同様である。 【００９７】上述したように、メタルでなる低抵抗配線
のシート抵抗は、通常ポリシリコン又はポリサイドでな
る高抵抗配線のものより１桁小さく、そのため、上述の
各実施例の説明では無視してきた。しかし、半導体メモ
リの集積化がさらに進み２５６Ｍｂ〜数Ｇｂの半導体メ
モリに至ると、メタルのシート抵抗による伝送遅延等の
影響を無視できなくなる。この第４実施例によれば、上
述したように、メタルでなる低抵抗配線のシート抵抗増
加による速度性能の低下を抑えることが可能となる。 【００９８】以上のように、この第４実施例によれば、
低抵抗配線の遅延時間をも低減できるので、第３実施例
における効果に加えて、ギガビット級ＤＲＡＭのような
大容量半導体メモリにおいても高速なワード線動作を期
待できるという効果をも奏する。 【００９９】（Ｅ）第５実施例 次に、本発明による半導体メモリの第５実施例のワード
線構成を図面を参照しながら詳述する。ここで、図１４
は、この第５実施例のワード線構成の配線パターンの接
続イメージを示す説明図である。なお、図１４でもメモ
リセルやビット線は省略している。また、パターンの繰
返し周期の２倍の部分を示している。さらに、図１５
（ａ）は、低抵抗配線と高抵抗配線との接続部を含む図
１４における接続領域ａ７０の半導体チップ表面の配線
パターン等の位置関係を示すものであり、図１５（ｂ）
は、接続領域ａ７０の所定方向に沿った半導体チップの
断面図（XVB −XVB)である。 【０１００】この第５実施例は、第４実施例とは、サブ
アレイ４０−５のほぼ中央部に位置する、高抵抗配線と
低抵抗配線の接続部を含む接続領域ａ７０の構成だけが
異なっており、以下では、その相違点のみを説明する。 【０１０１】サブアレイ４０−５の左端から中央まで延
設された低抵抗配線ＷＬｍ４１１は、下層側の接続部Ｃ
７１１によって、高抵抗配線を形成するものとは別の層
でなるポリシリコン又はポリサイドで形成された接続プ
ラグ７１に接続されており、この接続プラグ７１は、上
層側の接続部Ｃ７２１によって、サブアレイ４０−５の
右側に設けられた高抵抗配線ＷＬｐ４１２と接続されて
いる。また、サブアレイ４０−５の右端から中央に延設
された低抵抗配線ＷＬｍ４１２は、下層側の接続部Ｃ７
１２によって接続プラグ７２に接続されており、この接
続プラグ７２は、上層側の接続部Ｃ７２２によって、サ
ブアレイ４０−５の左側に設けられた高抵抗配線ＷＬｐ
４２１と接続されている。他も同様に接続されている。 【０１０２】図１５（ａ）に示すように、この第５実施
例においては、同一のワード線方向に延設されている２
個の高抵抗配線部分（ＷＬｐ４１１及びＷＬｐ４１２と
して説明する）と、その一方と接続される低抵抗配線Ｗ
Ｌｍ４１１との延長方向は、ワード線方向の直交方向
（紙面の上下）にずれており、ワード線方向の直交方向
については、低抵抗配線ＷＬｍ４１１は、隣接する高抵
抗配線部分ＷＬｐ４１１及びＷＬｐ４２１、又は、ＷＬ
ｐ４１２及びＷＬｐ４２２間に位置するようになされて
いる。 【０１０３】また、隣接する２個の高抵抗配線部分ＷＬ
ｐ４１１及びＷＬｐ４２１にそれぞれ接続されている２
個の低抵抗配線ＷＬｍ４１１及びＷＬｍ４１２は、同一
の延長線上に形成されている。 【０１０４】さらに、接続プラグ７１、７２、…と高抵
抗配線ＷＬｐ４１２、ＷＬｐ４２１、…との下層側の接
続部Ｃ７２１、Ｃ７２２、…は、ワード線方向及びその
直交方向共に互いにずらされて交互配置されている。一
方、接続プラグ７１、７２、…と低抵抗配線ＷＬｍ４１
１、ＷＬｐ４１２、…との上層側の接続部Ｃ７１１、Ｃ
７１２、…は、低抵抗配線ＷＬｍ４１１、ＷＬｐ４１
２、…の端部に位置されている。そのため、接続プラグ
７１、７２、…は、ワード線方向にみて折り曲げられた
形状を有する。 【０１０５】この第５実施例のワード線構成は、半導体
メモリの製造がし易いものであり、以下では、製造面を
考慮して、第５実施例のワード線構成の作用を説明す
る。 【０１０６】まず、高抵抗配線のパターンについて述べ
る。この第５実施例では、例えば左側の高抵抗配線ＷＬ
ｐ４２１上に設けられる下層側の接続部Ｃ７２２を、右
側の高抵抗配線ＷＬｐ４１２上に設けられる下層側の接
続部Ｃ７１２に対して、左側に配置し、高抵抗配線ＷＬ
ｐ４２１に隣接する高抵抗配線ＷＬｐ４１１のパターン
を前記接続部Ｃ７２２の手前で終端している。従って、
これら下層側の接続部Ｃ７２１及びＣ７２２が配置され
る箇所での高抵抗配線のピッチは、接続領域ａ７０の外
側のメモリセル領域のピッチＰの２倍となり、そのパタ
ーン間ギャップＧ７１を十分広くできる。 【０１０７】次に、接続プラグ７１、７２、…のパター
ンについて述べる。このパターンのピッチは、図１５
（ａ）に示すように、メモリセル領域の高抵抗配線ピッ
チＰと同じになるため、パターン間ギャップＧ７２は狭
くなる。その反面、接続プラグ７１、７２、…と高抵抗
配線ＷＬｐ４１２、ＷＬｐ４２１、…との間に、半導体
チップの厚さ方向に形成される絶縁膜ＬＹ１（図１５
（ｂ）参照）の膜厚は、一般に、低抵抗配線と高抵抗配
線間に形成される絶縁膜ＬＹ１の膜厚の１／２以下であ
るので、接続部Ｃ７２１、Ｃ７２２、…に対する接続プ
ラグ７１、７２、…のマスク合せ余裕は、当該接続プラ
グ７１、７２、…を介さずに直接高抵抗配線及び低抵抗
配線間を接続する場合に低抵抗配線のパターン上必要と
される余裕よりも小さくて良い。従って、比較的その製
造条件を緩和できる。 【０１０８】また、第４実施例と同様に、低抵抗配線の
ピッチは高抵抗配線の２倍となっている。よって、接続
部Ｃ７１１、Ｃ７１２、…付近の各パターン間ギャップ
Ｇ７４、Ｇ７５を十分に広くとることができる。 【０１０９】なお、ワード線遅延時間及びワード線分割
に要する寸法については第４実施例と同様になる。 【０１１０】以上のように、この第５実施例のワード線
構成によれば、サブアレイの中央部の接続領域におい
て、高抵抗配線と低抵抗配線とを前記高抵抗配線を形成
するものとは別の導体層で形成される接続プラグを介し
て接続したので、第４実施例による効果に加えて、以下
の効果を奏することができる。すなわち、第１のポリシ
リコン又はポリサイドで形成される高抵抗配線のパター
ン間ギャップを十分広くとれる。パターン形状の厳しい
接続プラグを、高抵抗配線のパターン及びそれに設けら
れる接続部に対するマスク合せ余裕を小さめにできる第
２のポリシリコン又はポリサイドで形成したので、各製
造工程が容易になり、歩留りの向上を実現できる。 【０１１１】（Ｆ）第６実施例 次に、本発明による半導体メモリの第６実施例のワード
線構成を図面を参照しながら詳述する。ここで、図１６
は、この第６実施例のワード線構成の配線パターンの接
続イメージを示す説明図である。なお、図１６でも、メ
モリセルやビット線は省略している。また、パターンの
繰返し周期の２倍の部分を示している。さらに、図１７
（ａ）は、低抵抗配線と高抵抗配線との接続部を含む図
１６における接続領域ａ８０の半導体チップ表面の配線
パターン等の位置関係を示すものであり、図１７（ｂ）
は、接続領域ａ８０の所定方向に沿った半導体チップの
断面図（(XVIIB−XVIIB ）である。 【０１１２】この第６実施例も、第４実施例とは、サブ
アレイ４０−６のほぼ中央部に位置する、高抵抗配線と
低抵抗配線の接続部を含む接続領域ａ８０の構成だけが
異なっており、以下では、その相違点のみを説明する。 【０１１３】サブアレイ４０−６の左端から中央に延設
された低抵抗配線ＷＬｍ４１１の端部は、接続領域ａ８
０において、上層側の接続部Ｃ８１１を介して接続プラ
グ８１に接続されている。この接続プラグ８１は、高抵
抗配線を形成する第１のポリシリコン又はポリサイドと
は別の導体層である第２のポリシリコン又はポリサイド
で形成されている。この接続プラグ８１は、下層側の接
続部Ｃ８２１を介して、サブアレイ４０−６の右側に設
けられた高抵抗配線ＷＬｐ４１２の端部に接続されてい
る。一方、サブアレイ４０−６の右端から中央に延設さ
れた低抵抗配線ＷＬｍ４１２の端部は、接続領域ａ８０
において、直接接続部Ｃ８３１を介して、サブアレイ４
０−６の左側に設けられた高抵抗配線ＷＬｐ４２１の端
部に接続されている。 【０１１４】図１６及び図１７（ａ）に示すように、異
なる機能の接続部Ｃ８１１、Ｃ８２１及びＣ８３１、…
は、互いにワード線方向及びその直交方向にずらされ、
交互配置されている。また、低抵抗配線ＷＬｍ４１２及
び高抵抗配線ＷＬｐ４２１間を直接接続させる直接接続
部Ｃ８３１は、接続プラグ８１に対する上層側の接続部
Ｃ８１１と下層側の接続部Ｃ８２１より、接続領域ａ８
０内の内側に配置される。 【０１１５】すなわち、この第６実施例においては、サ
ブアレイ４０−６内の左右に設けられた低抵抗配線対の
一方の低抵抗配線（図示のものは右側）を、サブアレイ
４０−６内の左側に設けられた高抵抗配線に直接接続す
ると共に、低抵抗配線対の他方の低抵抗配線（図示のも
のは左側）とサブアレイ４０−６内の右側の高抵抗配線
とを接続プラグを介して接続し、この接続プラグを右側
低抵抗配線と左側高抵抗配線との直接接続部を迂回して
形成した。 【０１１６】上述のような構成により、その製造の各工
程が著しく容易となる。図１７（ａ）において、高抵抗
配線ＷＬｐ４１２、…と接続プラグ８１、…との接続部
Ｃ８２１、…に注目すると、その配置ピッチは、高抵抗
配線のピッチＰの２倍である。従って、この接続部Ｃ８
２１、…周りの高抵抗配線ＷＬｐ４２１、ＷＬｐ４２２
の各パターン間のギャップＧ８１、Ｇ８１´を十分広く
とれ、また、この接続部Ｃ８２１、…周りの接続プラグ
Ｃ８２１、Ｃ８５１、…の各パターン間ギャップＧ８２
も十分広くとれる。 【０１１７】接続プラグ８１と低抵抗配線ＷＬｍ４１１
との接続部Ｃ８１１に注目すると、その配置ピッチは高
抵抗配線ピッチＰの２倍である。よって、この接続部Ｃ
８１１の周りの接続プラグ８１、…の各パターン間ギャ
ップＧ８２´及び低抵抗配線ＷＬｍ４１１、…の各パタ
ーン間ギャップＧ８３を十分広くとれる。さらに、低抵
抗配線ＷＬｐ４２１と高抵抗配線ＷＬｍ４１２の接続部
Ｃ８３１も高抵抗配線ピッチＰの２倍のピッチで配置さ
れるので、同様に同種の配線パターン間ギャップＧ８３
´を十分広くできる。 【０１１８】このようにこの第６実施例においては、ワ
ード線を構成する同一な導体配線の各パターン間ギャッ
プを全て広くとることができる。 【０１１９】なお、ワード線遅延時間については、第４
実施例のものと同程度となる。一方、ワード線分割に要
する寸法増加分については、接続領域ａ８０におけるパ
ターンの複雑さから多少大きくなる。なお、この接続領
域ａ８０にはなんら能動素子を要さないことから、従来
のワード線ドライバによる分割ワード線構成に比べて、
その大きくなる度合いはごく僅かである。なお、従来例
として、説明は行なわなかったが、サブアレイ内に能動
素子を有するワード線ドライバによる分割ワード線構成
があり、これに比較した場合、ワード線分割に要する寸
法増加分は、各段的に小さい。 【０１２０】以上のように、第６実施例によれば、ワー
ド線を構成する全ての配線の各パターン間ギャップを広
くとることができ、いずれの製造工程においてもその条
件を緩和できる。その結果、第４実施例における効果に
加えて、製造が大幅に容易となり歩留りを大きく改善で
きるという効果が得られる。 【０１２１】（Ｇ）第７実施例 次に、本発明による半導体メモリの第７実施例のワード
線構成を図面を参照しながら詳述する。ここで、図１８
は、この第７実施例のワード線構成の配線パターンの接
続イメージを示す説明図である。なお、図１８でもメモ
リセルやビット線は省略している。また、パターンの繰
返し周期の１周期分を示している。さらに、図１９
（ａ）は、低抵抗配線と高抵抗配線との接続部を含む図
１８における接続領域ａ９０の半導体チップ表面の配線
パターン等の位置関係を示すものであり、図１９（ｂ）
は、接続領域ａ８０の所定方向に沿った半導体チップの
断面図である。 【０１２２】この第７実施例は、上述した図１０及び図
１１に示した第３実施例のものと、以下の点が異なって
いる。 【０１２３】すなわち、各低抵抗配線ＷＬｍ４１１、Ｗ
Ｌｍ４１２、…と平行に、１以上（図示のものは１個）
のメインワード線ＭＷＬ９１、…がサブアレイ４０−７
を通って設けられている。各メインワード線ＭＷＬ９
１、…は、低抵抗配線を形成する第１のメタル層と同層
のメタルにより形成される。 【０１２４】また、第３実施例では、ワード線ドライバ
の構成については特に制限されないが、この第７実施例
における各ワード線ドライバ９１、９２、９３、９４、
…はＡＮＤゲートを含んで構成されると共に、各ワード
線ドライバ９１、９２、９３、９４、…の入力部には、
所定のメインワード線ＭＷＬ９１、…と、このメインワ
ード線ＭＷＬ９１、…に直交するアドレス線ＰＷ０、Ｐ
Ｗ１、ＰＷ２、ＰＷ３、…の所定のものとが接続されて
おり、これにより階層ワード線構成になっている。ま
た、各メインワード線ＭＷＬ９１、…は、サブアレイ４
０−７の両端のそれぞれにおいて２個のワード線ドライ
バ９１及び９３、９２及び９４、…に接続されており、
各ワード線ドライバによって駆動される対応する低抵抗
配線の２本につき、１本のメインワード線が設けられて
いる。 【０１２５】図１９（ａ）に示すように、メインワード
線ＭＷＬ９１は、サブアレイ４０７のほぼ中央の接続領
域ａ９０において、各接続部Ｃ４１１、Ｃ４１２、…を
迂回して折り曲げられて形成されている。こうすること
により、第１のメタル層の各配線パターン間ギャップＧ
を接続領域ａ９０においても、特に狭くせずに構成でき
る。 【０１２６】上述したように、この第７実施例において
は、各低抵抗配線ＷＬｍ４１１、ＷＬｍ４１２、…と、
メインワード線ＭＷＬ９１、…とを共に第１のメタル層
で形成している。従って、既述の各実施例で、メインワ
ード線の形成に用いるとしていた第２のメタル層を別の
用途（例えばカラム線の形成）に使用でき、メモリ全体
の配線層数を低減できる。 【０１２７】一方、第１のメタル層の配線（低抵抗配線
及びメインワード線）の平均ピッチは、高抵抗配線のピ
ッチＰの１．５倍となり、その製造工程は、第３実施例
のものと比べるとやや困難になる。しかし、第１のメタ
ル層配線のピッチが高抵抗配線ピッチと同一である従来
の低抵抗配線裏打ちワード線構成のものと比べると、容
易な製造が可能である。なぜならば、製造の困難さは配
線ピッチの減少に対して指数的に増大するからである。 【０１２８】なお、図１９（ａ）の図示例では、第１の
メタル層の配線ピッチは均一ではないが、第５実施例の
ように、各低抵抗配線と高抵抗配線とを第２のポリシリ
コン又はポリサイドで形成される接続プラグを介して接
続することにより、高抵抗配線の形状を変えずに、第１
のメタル層の配線ピッチを均一にしてより製造を容易に
することもできる。この場合でも、基本的な接続構成
は、図１８に示す通りである。 【０１２９】第７実施例の構成によるワード線遅延時間
については、第３実施例のものと同じである。また、ワ
ード線分割に要する寸法増加分については、メインワー
ド線の迂回部分により増大するが、従来のワード線ドラ
イバによる分割ワード線のものに比較してその増大分は
僅かである。なお、従来例として、説明は行なわなかっ
たが、サブアレイ内に能動素子を有するワード線ドライ
バによる分割ワード線構成があり、これに比較した場
合、ワード線分割に要する寸法増加分は、各段的に小さ
い。 【０１３０】以上のように、第７実施例によれば、メイ
ンワード線を低抵抗配線と同じメタル層で形成してサブ
アレイ内に設けたので、第３実施例の効果に加えて、メ
モリ装置全体の配線層数を低減できて工程数を減らし製
造コストを低減できるという効果を得ることができる。 【０１３１】（Ｈ）他の実施例 上記各実施例は共に、チップレイアウトや製造諸条件に
合せて、以下のような種々の変形が可能である。 【０１３２】(1) 上記第１〜第６実施例において、メモ
リセルアレイ又はサブアレイの両側に設けられるワード
線ドライバを、その両外側に設けられた別個のＸデコー
ダに結合される構成として良い。 【０１３３】(2) 上記第１〜第７実施例において、各ワ
ード線ドライバはＡＮＤゲートを含んで構成され、ワー
ド線方向に入力されるアドレス信号とワード線と直交し
て設けられる別なアドレス線上の信号により制御される
構成にしても良い。 【０１３４】(3) 上記第１〜第６実施例の説明において
は、メインワード線が存在する半導体メモリか否かを明
らかにしなかったが、第１のメタルで形成される低抵抗
配線とほぼ平行に第２のメタルで形成されるメインワー
ド線を設け、このメインワード線により各ワード線ドラ
イバを制御しても良い（図３参照）。 【０１３５】(4) 上記第４〜第６実施例において、第７
実施例と同様に、第１のメタルで形成される複数の低抵
抗配線毎に、第１のメタルで形成され各ワード線ドライ
バを制御するメインワード線をメモリセルアレイ内に設
けても良い。 【０１３６】(5) 上記第１及び第２実施例において、全
てのワード線ドライバを、メモリセルアレイの片側に設
けるようにしても良い。 【０１３７】(6) 以上の説明は、半導体メモリがＤＲＡ
Ｍであるとして行なったが、ワード線ピッチが狭い大容
量のＳＲＡＭやフラッシュメモリ等のワード線構成とし
て、上記各実施例の構成を用いても上記と同様な効果を
奏することができる。 【０１３８】 【発明の効果】以上のように、第１の本発明による半導
体メモリによれば、単位当りで所定の抵抗値を有する材
料からなり、互いに並行して配置されるとともに各々複
数のメモリセルが接続されている複数の第１の配線と、
各々、前記単位あたりでの抵抗値が該第１の配線より低
い抵抗値を有する材料からなり、各々が前記複数の第１
の配線に対応するものと電気的に接続された複数の第２
の配線とでワード線を構成し、該複数の第２の配線各々
の一端はワード線を駆動するための駆動手段に接続され
てなる半導体メモリにおいて、前記駆動手段は、前記複
数のメモリセルが配置されたメモリセル領域を挟むよう
に配置された第１と第２の駆動回路から構成され、前記
第２の配線の一部は前記第１の駆動回路側から前記第２
の駆動回路側へ向かって前記メモリセル領域の略中間ま
で延設され、その端部において前記第１の配線の対応す
るものと電気的に接続され、前記第２の配線の他の一部
は前記第２の駆動回路側から前記第１の駆動回路側へ向
かって前記メモリセル領域の略中間まで延設され、その
端部において前記第１の配線の対応するものと電気的に
接続され、前記第１の配線の各々は前記第２の配線との
接続部分からそれぞれ前記第１及び前記第２の駆動回路
の方向へ延設されていることから、従来のワード線ドラ
イバによる分割ワード線構成に比べて、同程度のワード
線分割に要する寸法で、ワード線遅延時間を大幅に短縮
でき、また、低抵抗配線裏打ちワード線構成に比べて、
製造過程の一部が大幅に容易となり、歩留りを改善でき
る。 【０１３９】 【０１４０】また、第２の本発明による半導体メモリに
よれば、第２の配線の一部は第１の駆動回路側から第２
の駆動回路側へ向かってメモリセル領域の略中間まで延
設され、その端部及ぴ第１の駆動回路の近傍において第
１の配線の対応するものとそれぞれ電気的に接続され、
第２の配線の他の一部は第２の駆動回路側から第１の駆
動回路側へ向かってメモリセル領域の略中間まで延設さ
れ、その端部及ぴ第２の駆動回路の近傍において第１の
配線の対応するものと電気的に接続され、第２の配線の
一部と接続された第１の配線の各々は第２の配線との接
続部分からそれぞれ第２の駆動順路の方向へ延設され、
第２の配線の他の一部と接続された第１の配線の各々は
第２の配線との接続部分からそれぞれ第１の駆動回路の
方向へ延設されていることから、従来のワード線ドライ
バによる分割ワード線構成に比べて、同程度のワード線
分割に要する寸法で、ワード線遅延時間を大幅に短縮で
き、また、低抵抗配線裏打ちワード線構成に比べて、製
造過程の一部が大幅に容易となり、歩留りを改善でき
る。
【図面の簡単な説明】
【図１】第１実施例の配線接続イメージを示す回路図で
ある。 【図２】ＤＲＡＭの基本的構成を示すブロック図であ
る。 【図３】階層化ワード線構成の説明用ブロック図であ
る。 【図４】従来の低抵抗配線裏打ちワード線構成の配線接
続イメージを示す回路図である。 【図５】その半導体チップへの部分的な実現イメージを
示す説明図である。 【図６】そのワード線ドライバから電気的遠端までの等
価回路図である。 【図７】従来のワード線ドライバによる分割ワード線構
成の配線接続イメージを示す回路図である。 【図８】第１実施例の半導体チップへの部分的な実現イ
メージを示す説明図である。 【図９】第２実施例の半導体チップへの部分的な実現イ
メージを示す説明図である。 【図１０】第３実施例の配線接続イメージを示す回路図
である。 【図１１】第３実施例の半導体チップへの部分的な実現
イメージを示す説明図である。 【図１２】第４実施例の配線接続イメージを示す回路図
である。 【図１３】第４実施例の半導体チップへの部分的な実現
イメージを示す説明図である。 【図１４】第５実施例の配線接続イメージを示す回路図
である。 【図１５】第５実施例の半導体チップへの部分的な実現
イメージを示す説明図である。 【図１６】第６実施例の配線接続イメージを示す回路図
である。 【図１７】第６実施例の半導体チップへの部分的な実現
イメージを示す説明図である。 【図１８】第７実施例の配線接続イメージを示す回路図
である。 【図１９】第７実施例の半導体チップへの部分的な実現
イメージを示す説明図である。 【符号の説明】 １０−１…単位メモリセルアレイ、 ４０−３〜４０−７…サブアレイ、 ＷＬｐＳ（Ｓは数字を表す）…高抵抗配線、 ＷＬｍＴ（Ｔは数字を表す）…低抵抗配線、 ＣＵ（Ｕは数字を表す）…接続部、 ７１、７２、８１…接続プラグ、 ＭＷＬ９１…メインワード線、 ＷＤ１、ＷＤ２…ワード線ドライバ。
ある。 【図２】ＤＲＡＭの基本的構成を示すブロック図であ
る。 【図３】階層化ワード線構成の説明用ブロック図であ
る。 【図４】従来の低抵抗配線裏打ちワード線構成の配線接
続イメージを示す回路図である。 【図５】その半導体チップへの部分的な実現イメージを
示す説明図である。 【図６】そのワード線ドライバから電気的遠端までの等
価回路図である。 【図７】従来のワード線ドライバによる分割ワード線構
成の配線接続イメージを示す回路図である。 【図８】第１実施例の半導体チップへの部分的な実現イ
メージを示す説明図である。 【図９】第２実施例の半導体チップへの部分的な実現イ
メージを示す説明図である。 【図１０】第３実施例の配線接続イメージを示す回路図
である。 【図１１】第３実施例の半導体チップへの部分的な実現
イメージを示す説明図である。 【図１２】第４実施例の配線接続イメージを示す回路図
である。 【図１３】第４実施例の半導体チップへの部分的な実現
イメージを示す説明図である。 【図１４】第５実施例の配線接続イメージを示す回路図
である。 【図１５】第５実施例の半導体チップへの部分的な実現
イメージを示す説明図である。 【図１６】第６実施例の配線接続イメージを示す回路図
である。 【図１７】第６実施例の半導体チップへの部分的な実現
イメージを示す説明図である。 【図１８】第７実施例の配線接続イメージを示す回路図
である。 【図１９】第７実施例の半導体チップへの部分的な実現
イメージを示す説明図である。 【符号の説明】 １０−１…単位メモリセルアレイ、 ４０−３〜４０−７…サブアレイ、 ＷＬｐＳ（Ｓは数字を表す）…高抵抗配線、 ＷＬｍＴ（Ｔは数字を表す）…低抵抗配線、 ＣＵ（Ｕは数字を表す）…接続部、 ７１、７２、８１…接続プラグ、 ＭＷＬ９１…メインワード線、 ＷＤ１、ＷＤ２…ワード線ドライバ。
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(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/8242
G11C 11/401
H01L 27/108
Claims (1)
- (57)【特許請求の範囲】 【請求項１】 単位当りで所定の抵抗値を有する材料か
らなり、互いに並行して配置されるとともに各々複数の
メモリセルが接続されている複数の第１の配線と、各
々、前記単位当りでの抵抗値が該第１の配線より低い抵
抗値を有する材料からなり、各々が前記複数の第１の配
線に対応するものと電気的に接続された複数の第２の配
線とでワード線を構成し、該複数の第２の配線各々の一
端はワード線を駆動するための駆動手段に接続されてな
る半導体メモリにおいて、 前記駆動手段は、前記複数のメモリセルが配置されたメ
モリセル領域を挟むように配置された第１と第２の駆動
回路から構成され、 前記第２の配線の一部は前記第１の駆動回路側から前記
第２の駆動回路側へ向かって前記メモリセル領域の略中
間まで延設され、その端部において前記第１の配線の対
応するものと電気的に接続され、 前記第２の配線の他の一部は前記第２の駆動回路側から
前記第１の駆動回路側へ向かって前記メモリセル領域の
略中間まで延設され、その端部において前記第１の配線
の対応するものと電気的に接続され、前記第２の配線の、前記一部を構成する配線と前記他の
一部を構成する配線とは、互いに同一延長線上に配置さ
れ、 前記第２の配線の一部に接続される前記第１の配線の各
々は前記第２の配線との接続部分からそれぞれ前記第１
の駆動回路側から前記第２の駆動回路側へ向かって延設
され、 前記第２の配線の他の一部に接続される前記第１の配線
の各々は前記第２の配線との接続部分からそれぞれ前記
第２の駆動回路側から前記第１の駆動回路側へ向かって
延設され、 前記第１の配線の各々は、前記第２の配線の各々より絶
縁層を介して下層に設けられ、前記絶縁層中に配置され
た接続プラグに該絶縁層に設けられたコンタクトホール
に埋め込まれた導体を介して該第１の配線と該第２の配
線とを接続することで、該第１の配線と該第２の配線と
電気的に接続し、前記第１の配線は、該第１の配線と電
気的に接続された前記第２の配線の延長線上からずれて
配置されていること、 を 特徴とする半導体メモリ。
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