KR100280912B1

KR100280912B1 - 반도체 메모리

Info

Publication number: KR100280912B1
Application number: KR1019960008202A
Authority: KR
Inventors: 사또루 다노이
Original assignee: 사와무라 시코; 오끼 덴끼 고오교 가부시끼가이샤
Priority date: 1995-07-03
Filing date: 1996-03-25
Publication date: 2001-03-02
Also published as: JPH0917974A; JP3411129B2; KR970008608A; US5708621A; US5903488A

Abstract

분할에 요하는 치수를 억제하면서 워드선 지연시간을 단축한다. 생산성을 향상시킨다.

복수의 메모리셀이 각각 접속되어 있는 1 군의 고저항 배선과, 이들 고저항 배선과 대략 동일방향으로 설치되고, 일단이 워드선 드라이버에 접속된 1 군의 저저항 배선을 포함하고 있는 1 이상의 메모리셀 어레이를 구비하고, 서로 접속된 고저항 배선 및 저저항 배선이 워드선을 구성하는 반도체 메모리에 관한 것이다. 고저항 배선 (WLp111 ~ 115) 은 워드선 방향으로 복수로 분리 분할되어 있다. 어떤 고저항 배선의 분할에 의한 제 1 의 분할 부분과 대응하는 저저항 배선과의 접속부 (C122) 가 그 인접하는 고저항 배선의 분할에 의한 제 2 의 분할부분 (WLp113) 과 제 3 의 분할부분 (WLp113) 과의 분리개소에 근접하여 설치되어 있다.

Description

반도체 메모리

제1도는 실시예 1의 배선 접속 이미지를 도시한 회로도.

제2도는 DRAM 의 기본적 구성을 도시한 블럭도.

제3도는 계층화 워드선 구성의 설명용 블럭도.

제4도는 종래의 저저항 배선 보강 워드선 구성의 배선 접속 이미지를 도시하는 회로도.

제5도는 상기 반도체 칩으로의 부분적인 실현 이미지를 도시한 설명도.

제6도는 상기 워드선 드라이버로부터 전기적인 원단(遠端)까지의 등가회로.

제7도는 종래 워드선 드라이버에 의한 분할 워드선 구성의 배선 접속 이미지를 도시한 회로도.

제8도는 실시예 1의 반도체 칩으로의 부분적인 실현 이미지를 도시한 설명도.

제9도는 실시예 2의 반도체 칩으로의 부분적인 실현 이미지를 도시한 설명도.

제10도는 실시예 3의 배선 접속 이미지를 도시한 회로도.

제11도는 실시예 3의 반도체 칩으로의 부분적인 실현 이미지를 도시한 설명도.

제12도는 실시예 4의 배선 접속 이미지를 도시한 회로도.

제13도는 실시예 4의 반도체 칩으로의 부분적인 실현 이미지를 도시한 설명도.

제14도는 실시예 5의 배선 접속 이미지를 도시한 회로도.

제15도는 실시예 5의 반도체 칩으로의 부분적인 실현 이미지를 도시한 설명도.

제16도는 실시예 6의 배선 접속 이미지를 도시한 회로도.

제17도는 실시예 6의 반도체 칩으로의 부분적인 실현 이미지를 도시한 설명도.

제18도는 실시예 7의 배선 접속 이미지를 도시한 회로도.

제19도는 실시예 7의 반도체 칩으로의 부분적인 실현 이미지를 도시한 설명도.

〈도면의 주요부분에 대한 부호의 설명〉

10-1 : 단위 메모리셀 어레이 40-3 ~ 40-7 : 서브 어레이

WLpS (S는 숫자를 표시함) : 고저항 배선

WLmT (T는 숫자를 표시함) : 저저항 배선

CU (U는 숫자를 표시함) : 접속부

71, 72, 81 : 접속 플러그 MWL 91 : 주워드선

WD 1, WD 2 : 워드선 드라이버

본 발명은 워드선 구조를 개량한 반도체 메모리에 관한 것으로, 특히 DRAM 에 적용하기에 적합한 것이다.

제2도는 DRAM의 일반적인 개략 구성을 도시한 블럭도이다. 제2도에 있어서, 메모리셀 어레이(1)는 복수의 메모리셀 MC를 종횡으로 배열하고 있고, 열방향의 메모리셀 MC에 접속되는 복수의 비트선(BL, BLb)과, 이들 비트선(BL, BLb)과 교차하는 행방향의 메모리셀 MC에 접속되는 복수의 워드선(WL)이 연장되어 설치되어 있다. 외부로부터 주어진 어드레스 중, 행방향의 메모리셀 위치를 규정하는 어드레스 부분(X 어드레스)이 X 래치부(XLAT)에 래치된 후, X 디코더(XDEC)로 해독되어 어느 워드선 드라이버(WD)가 워드선(WL)을 구동한다. 외부로부터 주어진 어드레스 중, 열방향의 메모리셀 위치를 규정하는 어드레스부분(Y 어드레스)은 Y 래치부(YLAT)에서 래치된 후, Y 디코더(YDEC)에서 해독되어 어느 비트선(BL, BLb)이 유효하게 되어, 입출력 트랜스퍼부(I/Ot)나 센스 앰프(SA)의 기능에 의하여 데이타의 읽기 쓰기가 실행된다.

집적도가 높은 반도체 메모리에 있어서는 센스 앰프(SA)는 메모리셀 어레이(1)내에 복수 설치되고, 그 때문에 비트선(BL, BLb)의 길이는 워드선(WL)보다 상당히 짧게 되어 있다. 이와 같이 상대적으로 상당히 긴 1개의 워드선(WL)에는 512 ~ 2 k 개의 다수의 메모리셀 (MC)이 접속된다.

또, 일반적으로 워드선(WL)은 메모리셀 (MC)을 구성하는, 예를 들면 MOS 트랜지스터의 게이트에 접속되므로, 그 게이트와 동재질로 동시에 형성된다. 예를 들면, 저항이 높은 폴리실리콘 또는 폴리사이드로 형성된다.

이러한 큰 RC 부하에 의하여 워드선(WL)의 신호 전달 지연시간은 매우 커진다.

그래서, 워드선(WL)의 고속화를 위한 각종 수법이 제안되어 있다. 예를 들면, 문헌 1의 158 ~ 161 면에는 계층형 워드선 구조나 워드선 드라이버의 교호배치에 대하여 개시되어 있고, 상기 문헌 1의 125 ~ 127 면에는 저저항 배선 보강에 대하여 개시되어 있다.

문헌 1 『이또오 세이난 저 「초 LSI 메모리」, 바이후우깡 발행』

제 3(a) 및 (b) 도는 각각 계층형 워드선 구조의 예의 개략 설명도이고, 제 3(a) 및 (b) 도의 차이점은 워드선 드라이버(WD)가 후술하는 다른 단위 메모리셀 어레이(10)의 워드선(WL)의 구동에 공통적으로 사용되고 있느냐 아니냐의 점이다.

X 디코더의 1개의 출력단자에 접속되어 있는 주워드선 드라이버(MWD)는 메인워드선(MWL)을 구동하는 것이고, 이 메인 워드선(MWL)에는 복수의 단위 메모리셀 어레이(10)의 구동이 할당되어 있다. 각 단위 메모리셀 어레이(10)에는 복수개의 워드선(WL)이 연장되어 설치되어 있고, 이들 각 워드선(WL)은 각 단위 메모리셀 어레이(10)의 좌우에 교호 배치되어 있다. 입력단자가 메인 워드선(MWL)에 접속되어 있는 워드선 드라이버(WD)에 의하여 구동된다. 그리고, 각 워드선 드라이버(WD)는 단위 메모리셀 어레이(10) 사이를 워드선(WL)의 직교방향으로 연장되며, 더욱이 도시하지 않은 X 어드레스의 하위 수 비트의 디코더에 의한 제어신호가 흐르는 선택선(어드레스선)(SL)에 의하여 선택되며, 메인 워드선(WL)상의 구동신호를 단위 메모리셀 어레이(10)내의 워드선(WL)에 도입하는 것이다.

여기서, 메인 워드선(WL)의 재질로서, 저저항 재료(예컨대, 금속)를 적용하여 단위 메모리셀 어레이(10)의 워드선(WL)에의 구동신호의 전달을 빠르게 하도록 하고 있다.

한편, 단위 메모리셀 어레이(10)내의 워드선(WL)에는 저저항 배선이 보강된 것을 적용하여 구동신호의 전달을 빠르게 하는 것이 제안되어 있다. 제4도는 이러한 저저항 배선이 보강된 워드선 구성의 배선의 접속 이미지를 도시한 설명도이다. 그리고, 제4도에서는 메모리셀이나 비트선은 생략하고 있다.

제4도에 있어서, 단위 메모리셀 어레이(10)내에 있어서는, 복수의 메모리셀에 직접 접속되는 폴리실리콘 또는 폴리사이드의 고저항 배선(정확히는 고저항 배선부분)(WLp311, WLp312, WLp321, WLp322, ...)이 복수개 설치되어 있다. 제4도의 예에서는 2개의 고저항 배선(WLp311 및 WLp312, ...)은 동일 도체로 형성되어, 물리적 그리고 전기적으로 접속되어 있다.

일체로 형성되어 있는 1조의 고저항 배선(WLp 311 및 WLp312, WLp321 및 WLp322, ...)에는 대략 평행으로 제1의 금속에 의하여 형성된 저저항 배선(WLm31, WLm32, ...)이 설치되고, 워드선 드라이버(WD1, WD2, ...)에 접속되어 있다. 인접하는 저저항 배선(WLm31, WLm32, ...)은 단위 메모리셀 어레이(10)의 양단에 대향하여 교호배치된 워드선 드라이버(WD1, WD2, ...)에 의하여 구동된다. 예를 들면, 저저항 배선(WLm31)은 도면중 왼쪽의 워드선 드라이버(WD1)로 구동되고, 저저항 배선(WLm32)은 도면중 오른쪽의 워드선 드라이버(WD2)로 구동된다.

저저항 배선(WLm31, WLm32, ...)과, 1조의 고저항 배선(WLp311 및 WLp312, WLp321 및 WLp322...)과는 다음과 같이 접속되어, 저저항 배선이 보강된 워드선을 구성하고 있다.

저저항 배선(WLm31)은 접속부(C311, C312 및 C313)에 의하여 일체로 형성된 고저항 배선(WLp311 및 WLp312)에 대하여 그 양단부 및 중간 위치에서 접속된다. 이 저저항 배선(WLm31)에 인접하는 저저항 배선(WLm32)은 접속부(C321, C322 및 C323)에 의하여 일체로 형성된 고저항 배선(WLp321 및 WLp322)에 대하여, 그 양단부 및 중간위치에서 접속된다. 그리고, 인접하는 워드선에 관한 접속부(예를 들면, C311, 및 C321, C312 및 C322)는 서로 근접하여 배치된다. 이렇게 하여 서로 접속되어 있는 저저항 배선(예를 들면, WLm31) 및 일체로 형성된 고저항 배선(예를 들면, WLp311 및 WLp312)이 1개의 워드선으로서 기능한다.

제5(a)도는 저저항 배선과 고저항 배선과의 접속부를 포함한 제4도에 있어서의 영역(a30)의 반도체칩 표면의 배선 패턴 등의 위치 관계를 도시한 것이고, 제5(b)도는 어떤 접속부를 포함한 위치에서의 반도체칩의 단면도(VB-VB)이다. 제5(a)도에 도시한 바와 같이, 서로 인접하는 저저항 배선(WLm31, WLm32)의 일체로 성형된 고저항 배선(WLp311 및 WLp312, WLp321 및 WLp322)에의 접속부(C312, C322)는 근접하여 워드선 방향으로 어긋나게 교호배치 되어 있다. 그리고, 제5(b)도에 있어서, LY0는 메모리셀 등이 형성되는 폴리실리콘 또는 폴리사이드로 된 층을 표시하고, LY1은 절연막을 표시하고 있다.

다음에, 제4도 및 제5도에 도시한 저저항 배선 보강 워드선 구성의 작용, 즉, 고저항 배선의 지연시간 저감작용에 대하여 설명한다.

이 워드선 구성에 있어서는, 1개의 워드선 드라이버가 구동하는 고저항 배선의 저항은 각 접속부(예를 들면, C312, C322)에 의하여 전기적으로 분할된다. 제4도의 예에서는 2분할 된다.

여기서, 크기가 정해져 있는 단위 메모리셀 어레이(10)을 가정하고, 이 단위 메모리셀 어레이(10)의 근단으로부터 원단까지의 1개의 저저항 배선 보강 워드선의 저항을 R, 용량을 C로 한다. 이러한 RC 분포 정수선로의 근단쪽을 워드선 드라이버로 구동하였을 때, 원단 상의 전압 신호의 지연 시간(tD)은 워드선 드라이버의 능력이 충분히 높으면, 저항(R), 용량(C)의 곱에 비례한다(문헌 2 참조).

문헌 2 『스가노 다꾸오 감수, 메시쓰까 데쓰야 편, 「CMOS 초 LSI 의 설계」, 바이후우깡 발행, PP 142~142』

여기서, 접속부(C311, C312, C313)에 의한 일체로 성형된 고저항 배선 (WLp311 및 WLp 312)의 저항분할 수를 N(도시한 것은 N = 2)으로 하면, 분할된 고저항 배선부분(이하, WLp311 로서 설명한다)의 저항은 R/N, 용량은 C/N이 된다. 분할된 고저항 배선부분(WLp311)은 그 양단으로부터 구동신호가 주어지므로, 그 구동신호가 가장 늦게 도달하는 점(이하, 전기적 원단이라고 칭한다)은 그 고저항 배선부분(WLp311)의 중앙이 된다.

한편, 금속 등으로 형성된 저저항 배선의 저항은 폴리실리콘 등의 고저항 배선의 저항보다 일반적으로 한자리 수이상 작게할 수 있다. 그래서, 간단화를 위하여 저저항 배선의 저항을 0 이라고 하면, 고저항 배선부분(WLp311)은 제6도에 도시한 바와 같이, 저항 R/2N, 용량 C/2N의 분포정수선로로써 근사할 수 있고, 전기적 원단에서의 지연시간(tD)은 RC/4N²에 비례한다.

이와 같이, 고저항 배선을 접속부에서 복수로 분할하여 저저항 배선에서 접속한 저저항 배선 보강 워드선은, 다만 고저항 배선 만으로 형성한 워드선에 비하여 가장 구동신호가 늦게 도달하는 위치(메모리셀)라도 그 지연시간을 약 1/4 N²로 단축할 수 있다.

또, 워드선 드라이버에 요하는 워드선 방향의 치수를 d, 1군의 접속부(예를 들면, C312, C322 등)에 요하는 워드선 방향의 치수를 S(제5(d)도 참조)라고 하면, 워드선을 N 분할하기 위하여 단위 메모리셀 어레이(10)마다에 요하는 치수의 증가분(Q)은, Q = 2d + S(N + 1)로 표시할 수 있다. 일반적으로 상기 치수(S)는 단위 메모리셀 어레이(10)의 크기(워드선 방향의 길이)에 비하여 충분히 작다.

따라서, 저저항 배선 보강 워드선을 적용함으로써, 약간의 소요 면적의 증가로 고속화를 실현할 수 있다.

그리고, 상술한 바와 같이, 워드선 드라이버를 교호배치하면, 치수를 작게하기 어려운 워드선 드라이버의 배치피치를 메모리셀에 접속되는 고저항 배선의 배피치로 할 수 있어서, 제조가 용이하게 됨과 동시에, 이 점에서도 단위 메모리셀 어레이(10)의 면적의 최소화에 기여할 수 있게 되어 있다.

제7도는 상기 문헌 1에 개시되어 있는 다른 워드선 구성을 도시한 배선 패턴의 이미지도이다. 그리고, 제7도에 있어서도 메모리셀이나 비트선은 생략하고 있다.

이 워드선 구성을 채용하고 있는 단위 메모리셀 어레이(이하, 서브 어레이라고 부른다.)(40)의 1개의 메인 워드선(제3도 참조)에 대한 접속수는 상술한 종래예의 단위 메모리셀 어레이(10)의 접속수보다 상당히 많게 (예를 들면, N 배)되어 있다. 환언하면, 상술한 종래예의 1개의 단위 메모리셀 어레이(10)를 워드선 방향으로 N 분할한 1개가 이 종래예의 서브 어레이(40)에 상당한다.

이 종래예의 서브어레이(40)에 있어서는, 교호배치 되어있는 워드선 드라이버(WD1, WD2, ...)에 의하여 구동되는 고저항 배선(WLp41, WLp42, ...)만이 연장되어 설치되어 있고, 보강을 위한 저저항 배선은 설치되어 있지 않고, 고저항 배선(WLp41, WLp42...)만으로 워드선이 구성되어 있다. 즉, 워드선을 구성하는 고저항 배선을 워드선 드라이버로 다분할하여 서브어레이(40)를 구성하고 있다(이하, 워드선 드라이버에 의한 분할이라고 부른다).

이러한 워드선 드라이버에 의한 분할방법이 적용된 서브 어레이(40)에 있어서는, 1개의 워드선 드라이버(WD1, WD2, ...)가 구동하는 워드선(고저항 배선) (WLp41, WLp42, ...)의 길이가 짧아서, 전기적 원단에 구동신호가 도달하는 시간을 짧게 할 수 있다.

예를 들면, 앞의 종래예의 단위 메모리셀 어레이(10)를 N + 1개의 워드선 드라이버에 의하여 이 종래예의 N 개의 서브어레이(40)로 분할한다고 하면, 분할된 각 워드선(고저항 배선)(WLp41, WLp42, ...)의 원단의 지연(tD)은 RC/N²로 표시할 수 있다. 또, 앞의 종래예의 단위 메모리셀 어레이(10)를 이 종래예의 N 개의 서브 어레이(40)로 치환한 경우에 필요한 워드선 방향의 치수의 증가분(Q)은, 1개의 워드선 드라이버의 치수를 d로 하여 d(N + 1)로 표시할 수 있다.

따라서, 분할수(N)를 크게 하면 고속화를 손상시키지 않고 워드선 드라이버의 능력을 작게 할 수 있고, 또 워드선 방향의 치수(d)를 작게 할 수 있어서, 고속화와 회로면적 저감의 양립을 기대할 수 있다.

그러나, 종래의 저저항 배선 보강 워드선 구성은, 이하와 같은 과제를 가지는 것이었다.

제5(a)도에 도시한 바와 같이, 각 고저항 배선(WLp311, WLp321, ...)과 같은 피치(P)로 접속부(C312, C322, ...)를 설치할 필요가 있다. 한편, 마스크 맞춤 정밀도를 고려하면, 고저항 배선(WLp311, WLp321, ...)의 패턴은 접속부(접속구멍) (C312, C322, ...)(제5(b)도 참조)에 대하여 여유가 있는 형상으로 하여야 한다. 이 때문에, 접속부 부근에서의 서로 인접하는 고저항 배선의 패턴(WLp311 및 WLp321)과의 갭길이(Gn)는 접속부로부터 떨어진 곳의 갭길이(G)(통상 P의 약 반)보다 대폭적으로 좁아진다. 통상, DRAM은 가장 미세한 메모리셀에 대하여 제조조건을 정하기 때문에, 패턴의 형상이나 조밀성이 메모리셀과 다른 상술한 바와 같은 접속부 패턴의 미세화는 어렵고, 그 때문에 생산성의 저하를 가져오고 있었다.

한편, 저저항 배선(WLm31, WLm32, ...)의 재료로서, 예를 들면, 가공 정밀도가 높은 텅스텐(W)을 선택하여, 접속부(접속구멍)(C312, C322, ...)를 이 텅스텐으로 매립하는 프로세스를 채용하면, 제5(a)도에 도시한 바와 같이, 저저항 배선 (WLm31, WLm32, ...)은 접속부(접속구멍)(C312, C322, ...)의 접속구멍에 대하여 여유가 있는 형상을 반드시 취하지 않더라도, 비교적 높은 생산성을 얻을 수 있다. 그러나, 저저항 배선(WLm31, WLm32, ...)의 재료로서 텅스텐 보다 저항이 낮은 알루미늄(Al)을 선정한 경우에는, 접속부(접속구멍)(C312, C322, ...)에 매립하기가 용이하지 않게 되고, 고저항 배선(WLp311, WLp321, ...)의 패턴과 똑같이, 접속부(C312, C322, ...)의 접속구멍에 대하여 여유가 있는 형상(돌출부를 가진 형상)으로 하여야 하고, 그 결과, 접속부(C312, C322, ...)의 갭이 좁아서 가공이 어렵다는 문제가 남아 있다.

한편, 워드선 드라이버에 의하여 분할 워드선 구성에 있어서는, 저저항 배선 보강을 위한 접속부가 없고, 또 고저항 배선(워드선)과 워드선 드라이버와의 접속부는 워드선 드라이버가 교호배치 되어 있으므로, 워드선의 배(倍) 피치로 배치되어, 고저항 배선 및 저저항 배선 간의 접속부의 존재에 따르는 상술한 바와 같은 문제는 생기지 않는다.

그러나, 문헌 1의 기술에 반하여, 저저항 배선 보강 워드선과 비교하여, 고속화와 치수 저감의 양립이 매우 어려운 경우가 실제로는 생긴다.

왜냐하면, 상기 문헌 1에서는 분할수를 올림과 동시에, 워드선 드라이버의 치수를 작게 한다고 기술하고 있으나, 소자 분리나 상하 배선의 접속부 및 파워 공급선 등의 존재를 위하여 워드선 드라이버의 능력을 작게 하여도, 그 회로치수(d)를 충분히 작게 할 수 없고, 이 치수(d)는 저저항 배선 보강 워드선 구성에 있어서의 접속부를 위한 치수(S)의 4 ~ 6배 정도를 필요로 하기 때문이다.

여기서, d = 4S 라고 가정하고, 비교를 위하여 먼저 저저항 배선 보강 워드선 구성에서의 워드선 지연시간과 워드선 분할에 요하는 치수를 견적한다. 고저항 배선의 저항의 전기적 분할수는 일반적으로 4 ~ 16정도가 좋고, 예를 들면, 문헌 1의 20 면의 칩사진의 것에서는 8 분할이다. 그래서, N = 8로하면, 저저항 배선 보강 워드선에 있어서는 상술한 계산식에서 워드선 지연시간(tD)을 RC/256, 소요치수의 증가분(Q)은 15 S 가 된다. 한편, 워드선 드라이버에 의한 분할 워드선 구성에서는 상술한 계산식에서 워드선 지연시간(tD)은 RC/64, 소요치수의 증가분(Q)은 36 S 가 된다.

따라서, 이 조건 하에서는 워드선 드라이버에 의한 다분할 워드선의 것은 저저항 배선 보강 워드선에 비하여 워드선 지연시간이 4 배 큰데도 불구하고, 소요치수도 2, 4 배 정도 커서, 고속화, 치수의 어느것에 있어서도 불리하게 되어 있다.

이상과 같이, 종래의 저저항 배선 보강 워드선에서는 제조가 어렵고, 한편, 워드선 드라이버에 의한 다분할 워드선에서는 고속화와 치수 저감의 양립이 도모될 수 없고, 어느 것이나 기술적으로 충분히 만족할 수 있는 것이라고는 할 수 없었다.

이러한 과제를 해결하기 위하여, 제1의 본 발명은 복수의 메모리셀이 각각 접속되어 있는 1 군의 고저항 배선과, 이들 고저항 배선과 대략 동일한 방향으로 설치되고, 일단이 워드선 드라이버에 접속된 1 군의 저저항 배선을 포함하고 있는 1 이상의 메모리셀 어레이를 구비하고, 서로 접속된 고저항 배선 및 저저항 배선이 워드선을 구성하는 반도체 메모리에 있어서, 이하와 같이 한 것을 특징으로 한다.

즉, (1) 각 고저항 배선은 워드선 방향으로 복수로 분리 분할하고, (2) 어떤 고저항 배선의 분할에 의한 제1의 분할부분과 대응하는 저저항 배선과의 접촉부가 그 인접하는 고저항 배선의 분할에 의한 제2의 분할부분과 제3의 분할부분과의 분리 개소에 근접하여 설치되어 있는 것을 특징으로 한다.

또, 제2의 본 발명은 제1의 본 발명과 똑같은 반도체 메모리에 있어서, 이하와 같이 한 것을 특징으로 한다.

즉, 저저항 배선의 1 군은, (1-1) 메모리셀 어레이의 제1변쪽에 설치된 워드선 드라이버에 의하여 구동되는, 메모리셀 어레이의 제1변쪽으로부터 대략 중앙까지 연장되어 설치되고, 그 단부에서 대응하는 고저항 배선에 접속되는 제1종류의 저저항 배선과, (1-2) 메모리셀 어레이의 제1변쪽에 대향하는 제2변쪽에 설치된 워드선 드라이버에 의하여 구동되는, 메모리셀 어레이의 제2변쪽으로부터 대략 중앙까지 연장되어 설치되고, 그 단부에서 대응하는 고저항 배선에 접속되는 제2종류의 저저항 배선으로 이루어지고, (2) 제1종류의 저저항 배선 및 고저항 배선의 접속쌍과, 제2종류의 저저항 배선 및 고저항 배선의 접속쌍이, 워드선 방향의 직교 방향으로 교호로 배치하여 설치되어 있는 것을 특징으로 한다.

또한, 제3의 본 발명은 제1의 본 발명과 똑같은 반도체 메모리에 있어서, 이하와 같이 한 것을 특징으로 한다.

즉, (1) 각 고저항 배선은 워드선 방향으로 2 개로 대략 등분으로 분리 분할되면, (2) 저저항 배선의 1 군은, (2-1) 메모리셀 어레이의 제1변쪽에 설치된 워드선 드라이버에 의하여 구동되는, 메모리셀 어레이의 제1변쪽으로부터 대략 중앙까지 연장되어 설치되고, 제1변 근방 및 중앙쪽의 단부에서, 대응하는 고저항 배선의 제1 및 제2의 분할부분에 접속되는 제1종류의 저저항 배선과, (2-2) 메모리셀 어레이의 제1변쪽에 대향하는 제2변쪽에 설치된 워드선 드라이버에 의하여 구동되는, 메모리셀 어레이의 제2변쪽으로부터 대략 중앙까지 연장되어 설치되고, 제2변 근방 및 중앙쪽의 단부에서, 대응하는 고저항 배선의 제1 및 제2의 분할부분에 접속되는 제2종류의 저저항 배선으로 이루어지며, (3) 제1종류의 저저항 배선 및 고저항 배선의 접속쌍과, 제2종류의 저저항 배선 및 고저항 배선의 접속쌍이 워드선 방향의 직교방향으로 교호로 배치하여 설치된 것을 특징으로 한다.

제 1 ~ 제3의 본 발명은, 어느 것이나 워드선을 구성하는 고저항 배선 및 저저항 배선의 쌍의 상술한 접속에 의하여, 그 접속부로부터 고저항 배선의 전기적 원단까지의 저항치 및 용량치를 작게 할 수 있어서, 워드선의 고속구동이 가능하게 된다. 또, 워드선을 구성하는 고저항 배선 및 저저항 배선의 쌍의 상술한 접속에 의하여 그 접속부에 있어서의 동종 배선의 갭을 넓게 취할 수 있어서, 마스크 맞춤 등의 제조처리가 용이하게 되어, 생산성을 높일수 있음과 동시에, 워드선의 분할을 위하여 필요하게 되는 치수의 증가분도 적어도 된다.

그 결과, 종래의 워드선 드라이버에 의한 분할 워드선 구성의 것에 비하여, 구동의 고속성과 치수를 저감에 있어서 유리하고, 또 종래의 저저항 배선 보강 워드선 구성의 것보다 구동의 고속성이나 생산성을 개선할 수 있다.

[실시예 1]

이하, 본 발명에 의한 반도체 메모리의 실시예 1의 워드선 구성을 도면을 참조하면서 상술한다.

여기서, 제1도는 이 실시예 1의 워드선 구성의 배선 패턴의 접속 이미지를 도시한 설명도이다. 그리고, 제1도에서는 메모리셀이나 비트선은 생략하고 있다. 또, 패턴의 반복주기의 2배의 부분을 도시하고 있다.

이 실시예 1은 종래의 저저항 배선 보강 워드선 구성을 개량한 것이다. 제1도에 있어서, 단위 메모리셀 어레이(10-1)내의 메모리셀에 접속되는 폴리실리콘 또는 폴리사이드 등으로 된 고저항 배선이 워드선 방향으로 복수의 부분(WLp111, WLp112, WLp113, ...)으로 분할되고, 이들 고저항 배선 부분(WLp111, WLp112, WLp113, ...)과 대략 평행으로 소정의 고저항 배선부분에 접속되는 제1의 금속으로 된 저저항 배선(WLm11, WLm12, ...)이 설치되어 있다. 이들 저저항 배선(WLm11, WLm12, ...)은 단위 메모리셀 어레이(10-1) 양단에 교호 배치된 워드선 드라이버 (WD1, WD2, ...)에 의하여 구동되는 것이다.

또, 이들 워드선 드라이버(WD1, WD2, ...)는, 도시하지 않았으나 워드선 방향으로 제2의 금속으로 형성된 소정의 메인 워드선에 접속되어 있다(제3도 참조). 또, 각 워드선 드라이버(WD1, WD2, ...)가 AND 게이트를 포함하여 구성되는 계층 워드선 구성으로 되어 있다.

제1도의 예에서는, 저저항 배선(WLm11)에 접속되어 대응하는 고저항 배선은 물리적으로 3개의 부분(WLp111, WLp112 및 WLp113, 그리고 WLp114 및 WLp115)로 분할되어 형성되어 있다. 동일하게, 이 저저항 배선(WLm11)과 인접한 저저항 배선 (WLm12)에 접속되는 고저항 배선도 물리적으로 3개의 부분(WLp121 및 WLp122, WLp123 및 WLp124, 그리고 WLp125)로 분할되어 형성되어 있다.

여기서, 서로 인접배치되는 한쪽의 고저항 배선의 분리 분할 개소가 다른쪽의 고저항 배선의 일체로 형성된 고저항 배선 부분의 대략 중앙에 근접하도록, 분할된 고저항 배선의 각 부가 배치되어 있다. 예를 들면, 고저항 배선 부분(WLp113 및 WLp114) 사이의 분리개소는 인접하는 일체로 형성된 고저항 배선부분(WLp123 및 WLp124)의 대략 중앙에 근접하여 위치한다.

또, 일체로 형성된 고저항 배선의 각 부분은 그 대략 중앙에 있어서, 대응하는 저저항 배선과 접속부에 의하여 접속되고 있다. 예를 들면, 일체로 형성된 고저항 배선 부분(WLp123 및 WLp124)은 그 대략 중앙에 있어서, 저저항 배선(WLm12)과, 접속부(C122)에 의하여 접속되어 있다. 그리고, 워드선 드라이버에 가장 가까운 위치의 고저항 배선부분은 워드선 드라이버 쪽의 단부에 있어서, 대응하는 저저항 배선과 접속부에 의하여 접속되어 있다. 예를 들면, 워드선 드라이버(WD2)에 가장 가까운 위치의 고저항 배선부분(WLp125)은 저저항 배선(WLm12)에 대하여 접속부(C123)에 의하여 접속되어 있다.

제8(a)도는 저저항 배선과 고저항 배선과의 접속부를 포함한 제1도에 있어서의 영역(a10)의 반도체칩 표면의 배선 패턴 등의 위치관계를 도시한 것이고, 제8(b)도는 어떤 접속부를 포함하는 위치에서의 반도체칩의 단면도(VⅢB-VⅢB)이다. 그리고, 제8(b)도에 있어서도, LY0는 메모리셀 등이 형성되는 폴리실리콘 또는 폴리사이드층을 도시하고, LY1은 절연막을 표시하고 있다.

영역(a10)내에 있어서는, 고저항 배선과 저저항 배선의 접속부(C122, C142, ...)는 저저항 배선(WLm11, WLm12, ...)의 1 개 건너서 설치되어 있다. 또, 일체로 형성된 고저항 배선부분(WLp123, 및 WLp124)에 설치되는 접속부(C122)는 인접한 고저항 배선부분(WLp113, 및 WLp114) 사이의 분리개소에 근접하고 있다. 즉, 접속부(C122)가 설치된 장소의 근방에 있어서, 이 접속부(C122)를 가진 고저항 배선부분(WLp123, 및 WLp124)의 양이웃에 이와 인접하는 고저항 배선부분(WLp113, 및 WLp114)의 패턴은 존재하지 않는다. 또, 접속부(C122) 부근의 고저항 배선부분 (WLp123, 및 WLp124)의 패턴은 접속부(C122)에 대한 마스크 맞춤 정밀도분의 여유를 위하여 워드선 방향의 직교방향으로 돌출하고 있는 돌출부를 구비한 형상으로 형성되어 있다.

이상과 같이, 이 실시예 1에 있어서는 어떤 접속부의 부근에는 이 접속부에 의하여 접속되는 고저항 배선에 인접하는 고저항 배선의 패턴이 없으므로, 접속부 부근에 있어서의 고저항 배선을 형성하는 각 도체 패턴(예를 들면, WLp123, 및 WLp124의 패턴과, WLp114의 패턴)끼리의 갭(Gn)을 접속 영역외의 갭(G)(고저항 배선 피치(P)의 약 반)과 같은 정도로 할 수 있다. 또, 어떤 접속부의 부근에는 이 접속부에 의하여 접속되는 고저항 배선에 인접하는 고저항 배선의 패턴이 없으므로, 접속부와 고저항 배선을 이루는 도체 패턴과의 마스크 맞춤 여유도 충분히 취할 수 있다.

한편, 저저항 배선의 패턴에 대해서는 접속부에 대한 여유 등은 종래의 저저항 배선 보강 워드선과 같은 정도이다. 따라서, 저저항 배선에 가공 정밀도가 높은 텅스텐을 사용함과 동시에, 접속부를 이 텅스텐으로 매립함으로써 비교적 높은 생산성을 얻을 수 있다.

다음에, 이 실시예 1의 워드선 지연시간과 분할에 요하는 치수에 대하여 검토해 본다. 상술한 바와 같이, 단위 메모리셀 어레이(10-1)의 고저항 배선의 저항은 각 접속부에 의하여 N 분할된다. 예를 들면, 제1도에서는 고저항 배선의 저항성분은 단위 메모리셀 어레이(10-1)에 있어서 전기적으로 5분할되어 있다. 이때, 워드선 드라이버로부터 각 분할된 고저항 배선부분의 전기적 원단까지의 구동신호의 지연시간(워드선 지연시간)(tD)은 RC/N²에 비례하면 근사할 수 있다.

한편, 이 실시예 1에 있어서, 각 접속 영역(a10)을 설치하는데 필요한 치수(S)는 각 접속 영역당의 접속부의 수가 적으므로, 종래의 저저항 배선 보강 워드선 구성에 비하여, 7할 정도로 작게 할 수 있다. 따라서, 단위 메모리셀 어레이(10) 당의 워드선 분할에 요하는 워드선 방향의 치수의 증가분(Q)은 워드선 드라이버에 요하는 워드선 방향의 치수를 d(종래의 접속영역(a30) 당의 치수(S)의 대략 4배)로 하여 2d + (N - 1)S가 되어 {8 + 0.7 (N - 1))}S로 근사할 수 있다.

예를 들면, N 을 11로 하면, 이 실시예 1의 경우, 워드선 지연시간(tD)은 RC/121에 비례하고, 워드선 분할에 요하는 워드선 방향의 치수의 증가분(Q)은 15S가 된다. 즉, 종래의 워드선 드라이버에 의한 분할 워드선 구성에 비하여 워드선 지연시간을 반감할 수 있고, 분할의 소요 치수도 반 이하로 할 수 있다. 또, N 이 15 이면 워드선 지연시간(tD)은 RC/225 에 비례하고, 워드선 분할에 요하는 워드선 방향의 치수의 증가분(Q)은 18S가 되어, 종래의 저저항 배선 보강 워드선에 비하여 지연시간 및 소요치수를 문제가 되지 않을 정도의 증가로 억제하면서 생산성을 개선시킬 수 있다.

그리고, 제1도에서는 짝수번째와 홀수번째의 고저항 배선 부분의 패턴의 대칭성을 고려하여 홀수 분할의 것을 도시하고 있으나, 짝수 분할로 구성한 것도 실시예 1의 기술사상 내이다. 예를 들면, 제1도에 있어서, 고저항 배선부분(WLp115, WLp125)을 제거하면, 4 분할의 구성예를 얻을 수 있다. 이러한 짝수 분할의 경우에는 고저항 배선 부분의 패턴의 대칭성은 얻을 수 없으나, 홀수 분할의 경우와 똑같이 작용한다.

이상과 같이, 실시예 1의 워드선 구성에 의하면, 각 고저항 배선은 워드선 방향으로 복수로 분리 분할되고, 어떤 고저항 배선의 분할에 의한 제 n 부분과 대응하는 저저항선 배선과의 접속부와, 이 인접하는 고저항배선의 분할에 의한 제 n 부분과 제 n + 1 부분과의 분리 개소에 근접하여 설치되어 있으므로, 이하의 효과를 나타낼 수 있다.

종래의 워드선 드라이버에 의한 분할 워드선 구성과 비교하여 반 이하의 소요치수로 워드선 지연시간을 반감할 수 있다.

종래의 저저항 배선 보강 워드선 구성의 것보다 고저항 배선의 각 패턴간 갭을 충분히 넓게 할 수 있어서, 생산성의 향상을 꾀할 수 있다. 또, 분할수를 크게 하여도 대폭적인 치수증가가 없으므로, 저저항 배선 보강 워드선 구성에 비하여 속도성능, 치수의 큰 손실없이 생산성을 개선할 수 있다.

[실시예 2]

다음에, 본 발명에 의한 반도체 메모리의 실시예 2의 워드선 구성을 도면을 참조하면서 상술한다.

이 실시예 2는 고저항 배선의 분할 분리 방식이다. 고저항 배선 및 저저항 배선간의 접속 위치나 접속 관계 등은 상술한 실시예 1과 똑같다(제1도 참조). 그러나, 접속부 둘레의 반도체 칩상의 형성패턴이 실시예 1과는 다르다. 또, 배선 패턴의 반복주기는 실시예 1의 2배로 되어 있다.

그래서, 실시예 2에 대해서는, 접속부 둘레의 반도체칩 상의 형성 패턴에 대하여 설명한다. 제9(a)도는 이 실시예 2에 대하여 저저항 배선과 고저항 배선과의 접속부를 포함한 영역(제1도의 영역(a10) 참조)의 반도체칩 표면의 배선 패턴 등의 위치관계를 도시한 것이고, 제9(b)도는 어떤 접속부를 포함한 위치에서의 그 반도체칩의 단면도(IXB-IXB)이다. 이들 제9(a) 및 (b)도는 각각 실시예 1에 관한 제8(a) 및 (b)도에 대응하고 있으며, 제8(a) 및 (b)도와의 동일, 대응 부분에는 동일 부호를 붙여 표시하고 있다.

이 실시예 2의 배선 패턴에 있어서는, 동일한 접속영역(a10)에 있어서의 접속부(C122, C142, ...)는 저저항 배선(WLm11, WLm12, ...)의 1개 건너 워드선 방향으로 어긋난 위치에 교호 배치되어 있다. 그리고, 접속 영역(a10)내에 접속부를 갖지 않는 저저항 배선(WLm11, ...)은 이들 접속부(C122, C142, ...)를 우회하여 형성되고 있다. 또, 어떤 접속부(C122 라고 한다.)를 통하여 고저항 배선부분(WLp123)의 패턴과 접속되는 저저항 배선(WLm12)의 패턴은 실시예 1과는 달라서, 접속부(C122)에 대하여 마스크 맞춤 여유를 위한, 워드선 방향의 직교방향으로 돌출하고 있는 돌출부를 가진 형상으로 형성되어 있다. 즉, 실시예 1의 경우, 고저항 배선 부분의 패턴만이 접속부와의 접속을 위한 돌출부를 가지고 있었으나, 이 실시예 2에서는 고저항 배선부분 및 저저항 배선의 쌍방의 패턴이 접속부와의 접속을 위한 돌출부를 가지고 있다.

이 실시예 2의 패턴에 있어서, 접속부를 갖지 않은 저저항 배선(WLm11, ...)을 접속부(C122, C142, ...)를 우회하여 형성함으로써, 각 접속부(C122, C142, ...)에 대한 저저항 배선(WLm11, WLm12, ...) 패턴의 마스크 맞춤은 용이하게 된다. 또, 고저항 배선 부분과 저저항 배선의 접속부(C122, C142, ...)는 저저항 배선(WLm11, WLm12, ...)의 1 개 건너로, 더욱이 워드선 방향으로 어긋난 위치에 교호로 설치함으로써, 각 저저항 배선(WLm11, WLm12, ...)이 접속부(C122, C142, ...)를 우회하도록 형성하는 것은 용이하고, 돌출부를 설치하여도 접속영역(a10)에서의 인접하는 저저항 배선(WLm11, WLm12)의 패턴 간의 갭길이(Gn)를, 접속영역(a10) 이외의 갭길이(G)와 같은 정도로 비교적 넓게 할 수 있다.

이상과 같이, 실시예 2의 패턴에 의하면, 접속부에 대하여 저저항 배선의 배선 패턴의 마스크 맞춤이 용이해지고, 더욱이 저저항 배선 간의 최소갭을 전 영역에 걸쳐 비교적 넓게 할수 있다.

그 결과, 실시예 1의 효과에 더하여, 저저항 배선형성의 제조조건이 완화되어 더욱 높은 생산성을 얻을 수 있다는 효과를 나타낸다. 또, 저항이 낮은 반면 약간 가공 정밀도가 부족하다는 성질을 가진 알루미늄(Al)을 사용하여 저저항 배선을 형성하는 것도 가능하게 된다. 즉, 저저항 배선에 대한 재질 자유도를 높일 수 있다.

[실시예 3]

다음에, 본 발명에 의한 반도체 메모리의 실시예 3의 워드선 구성을 도면을 참조하면서 상술한다. 여기서, 제10도는 이 실시예 3의 워드선 구성의 배선 패턴의 접속 이미지를 도시한 설명도이다. 그리고, 제10도에서도 메모리셀이나 비트선은 생략하고 있다. 또, 패턴의 반복주기의 2 배의 부분을 도시하고 있다.

이 실시예 3는 종래의 워드선 드라이버 분할에 의한 분할 워드선 구성(제7도 참조)을 개량한 것이다. 즉, 워드선 구성에 저저항 배선 패턴을 도입하여 개량한 것이다.

제10도에 있어서, 서브 어레이(40-3)에는 메모리셀에 접속되는 고저항 배선(WLp411 및 WLp412, WLp421 및 WLp422, ...)과, 서브 어레이(40-3)의 양단으로부터 대략 중앙까지 연장되어 설치되어 있는 저저항 배선(WLm411, WLm412, ...)이 설치되어 있다.

여기서, 고저항 배선(WLp411, WLp412) 부분은 폴리실리콘 또는 폴리사이드 등으로 일체 형성되고, 이 일체 형성된 고저항 배선(WLp411 및 WLp412)의 패턴의 대략 중앙에 있어서, 접속부(C411)를 통하여 대응하는 저저항 배선(WLm411)에 접속되어 있다. 다른 고저항 배선(WLp421 및 WLp 422)도 똑같이 접속되어 있다. 저저항 배선(WLm411, WLm412, ...)은 고저항 배선에 대하여 대략 평행으로 연장되어 설치되어 있는 것이고, 제1의 금속으로 형성되어 있다. 저저항 배선(WLm411, WLm412, ...)은 서브 어레이(40-3)의 양단에 대향하여 교호 배치된 워드선 드라이버(WD1, WD2, ...)에 의하여 구동된다. 예를 들면, 저저항 배선(WLm411)은 서브 어레이(40-3)의 왼쪽 워드선 드라이버(WD1)에 의하여 구동되고, 저저항 배선(WLm412)은 서브 어레이(40-3)의 오른쪽 워드선 드라이버(WD2)에 의하여 구동된다.

여기서, 상술한 바와 같이, 서로 인접하는 고저항 배선(WLp411 및 WLp412, WLp421 및 WLp422)의 한쪽(WLp411 및 WLp412)에 접속되는 저저항 배선(WLm411)은 서브 어레이(40-3)의 워드선 방향의 제1단으로부터 연장되어 설치되고, 또 한쪽의 고저항 배선(WLp421 및 WLp422)에 접속되는 저저항 배선(WLm412)은 서브 어레이(40-3)의 워드선 방향의 제2단으로부터 연장되어 설치되어 있으므로, 환언하면, 서브 어레이(40-3)의 워드선 방향의 반의 영역을 포착하면, 저저항 배선의 연장 설치 개수는 고저항 배선의 연장설치 개수의 1/2로 되어 있으므로, 저저항 배선의 피치는 고저항 배선의 피치(P)의 2배로 되어 있다.

제11(a)도는 저저항 배선과 고저항 배선과의 접속부를 포함한 제10도에 있어서의 영역(a50)의 반도체칩 표면의 배선 패턴 등의 위치 관계를 도시한 것이고, 제11(b)도는 어떤 접속부를 포함한 위치에서의 반도체칩의 단면도(XIB-XIB)이다.

제11(a)도에 도시한 바와 같이, 워드선 드라이버(WD1)로 구동되는 저저항 배선(WLm411)에의 접속부(C411)는 접속영역(a50)내에 있어서의 워드선 드라이버(WD1) 가까이에 위치하고, 워드선 드라이버(WD2)로 구동되는 저저항 배선(WLm412)에의 접속부(C412)는 접속영역(a50) 내에서의 워드선 드라이버(WD2) 가까이에 위치하고 있다.

또, 어떤 접속부(C411 라고 한다)를 통하여 고저항 배선(WLp411 및 WLp412)의 패턴과 접속되는 저저항 배선(WLm411)의 패턴은 접속부(C411)에 대하여 마스크 맞춤에 여유를 위한, 워드선 방향의 직교 방향으로 돌출하고 있는 돌출부를 가진 형상으로 형성되어 있다. 마찬가지로, 고저항 배선(WLp411 및 WLp412) 부분의 패턴도 접속부와의 접속을 위한 돌출부를 가지고 있다.

상술한 바와 같이, 저저항 배선의 피치는 고저항 배선의 것의 2배이고, 서브 어레이(40-3) 내의 좌우 영역에서는 그 연장되어 설치된 방향이 고저항 배선의 피치로 다르게 되어 있으므로, 저저항 배선 패턴 간의 최소 갭(Gnm)을 마스크 맞춤 여유를 확보하면서 충분히 넓게 할 수 있다. 예컨대, 고저항 배선의 배선 피치(P)의 6할 정도로 할 수 있다.

그리고, 각 워드선 드라이버(WD1, WD2, ...)가 도시하지 않은 제2의 금속에 의하여 형성되어 있는 메인 워드선에 접속되어 있어도 좋은 점은 기술한 실시예와 똑같다. 또, 이 실시예 3은 워드선 드라이버가 AND 게이트를 포함하여 구성되고, 메인 워드선과 수직인 어드레스선이 입력되는 계층 워드선 구성으로 되어 있어도 좋다.

다음에, 실시예 3의 워드선 구성에 있어서의 워드선 지연시간과 워드선 분할에 요하는 치수의 증가분에 대하여 검토한다.

이 실시예 3에 있어서는, 제4도에 도시한 바와 같은 단위 메모리셀 어레이(10)가 N개의 서브 어레이(40-3)로 분할됨과 동시에, 서브 어레이(40-3) 내의 고저항 배선(WLp411 및 WLp412)의 저항이 저저항 배선의 접속부(C411, C412, ...)에서 다시 2분할되고 있다. 따라서, 워드선 지연시간(tD)은 RC/4N²에 비례한다.

한편, 이러한 워드선 분할에 의한 치수 증가분(Q)은 (N + 1)d + NS로 표시할 수 있고, 워드선 드라이버에 요하는 치수(d)를 접속영역(a50)의 치수(S)의 4배라고 가정하면, 치수 증가분(Q)은 (5N + 4)S로 근사할 수 있다.

여기서, 분할수(N)를 8이라고 하면, 워드선 지연시간(tD)은 RC/256에 비례하고, 워드선 분할에 의한 치수 증가분(Q)은 44S 가 되며, 종래의 저저항 배선 보강 워드선 구성의 것과 비교하여 약 3배의 치수 증가분으로 같은 정도의 워드선 지연시간의 것을 얻을 수 있다. 또, 종래의 워드선 드라이버에 의한 다분할 워드선 구성의 것과 비교하면, 워드선 지연시간을 1/4로 단축할 수 있다. 따라서, 제조조건이나 워드선 드라이버의 능력 등에 포함시켜 적절한 분할수(N)를 정하면, 종래의 워드선 드라이버에 의한 다분할의 것에 대하여 속도성능, 치수 모두 유리한 것을 얻을 수 있다.

그리고, 상술한 바와 같이, 저저항 배선의 피치가 고저항 배선의 것(따라서, 종래의 저저항 배선 보강 워드선 구성의 것)에 비하여 2배로 되어 있고, 각 접속부(C411, C412, ...)의 형성 이후의 제조과정(마스크 맞춤 등)이 대폭 쉬워진다.

이상과 같이 실시예 3의 워드선 구성에 의하면, 종래의 워드선 드라이버에 의한 분할 워드선 구성에 대하여, 워드선 분할에 요하는 치수가 2할 큰 조건으로 워드선 지연시간을 1/4로 단축할 수 있고, 또 저저항 배선 보강 워드선 구성에 비하여 제조과정의 일부가 대폭 쉬워져서 생산성을 개선할 수 있다.

[실시예 4]

다음에, 본 발명에 의한 반도체 메모리의 실시예 4의 워드선 구성을 도면을 참조하면서 상술한다. 여기서, 제12도는 이 실시예 4의 워드선 구성의 배선 패턴의 접속 이미지를 도시한 설명도이다. 그리고, 제12도에서도 메모리셀이나 비트선은 생략하고 있다. 또, 패턴의 반복주기의 2배의 부분을 도시하고 있다.

이 실시예 4는 상기 실시예 3과 똑같은 기술적 사상으로 이루어진 것이지만, 실시예 3과는 다음의 두 가지점에서 다르다.

첫번째는 서브 어레이(40-4) 내에 설치되어 있는 각 고저항 배선이 그 서브 어레이(40-4)의 대략 중앙에서 물리적, 전기적으로 좌우 분리 분할되는 점이다. 예컨대, 워드선 드라이버(WD1)에 의하여 함께 구동되는 고저항 배선(WLp411 및 WLp412)은 일체로 형성되어 있지는 않고, 서브 어레이(40-4)의 중앙부에서 분리되어 있다.

두 번째는 분리된 고저항 배선 부분의 각각에 대하여 대응하는 저저항 배선이 별개의 접속부에 의하여 접속되어 있는 점이다. 예컨대, 서브 어레이(40-4)의 왼쪽에 설치되어 있는 저저항 배선(WLm411)은 고저항 배선 부분(WLp411)의 좌단에 접속부(C611)를 통하여 접속됨과 동시에, 다른 고저항 배선부분(WLp412)의 좌단의 중앙에 위치하는 접속부(C612)를 통하여 접속되어 있다. 또, 예컨대, 서브 어레이(40-4)의 오른쪽에 설치되어 있는 저저항 배선(WLm412)은 고저항 배선(WLp421)의 우단과, 고저항 배선부분(WLp422)의 우단에 각각 접속부(C621, C622)를 통하여 접속되어 있다.

제13(a)도는 저저항 배선과 고저항 배선과의 접속부를 포함한 제12도에 있어서의 영역(a60)의 반도체칩 표면의 배선 패턴 등의 위치관계를 도시한 것이고, 제13(b)도는 어떤 접속부를 포함한 위치에서의 반도체칩의 단면도(XⅢB-XⅢB) 이다.

제13(a)도에 도시한 패턴은 실시예 3에 관한 제11(a)도에 도시한 패턴에 비하여 동일 방향으로 연장되어 있는 고저항 배선 부분이 이 접속 영역(a60)에 있어서 좌우로 분리되어 있는 점만이 다르다.

다른 부분은 실시예 3과 같으므로, 상술한 바와 같이 저저항 배선의 패턴간의 최소 갭(Gnm)을 충분히 넓게 할 수 있어서, 접속부(C612, C621, ...)의 형성이후의 제조공정을 쉽게 할 수 있다.

이 실시예 4에 있어서는, 저저항 배선(WLm411 이라고 한다)의 원단부(접속부 C612)에 있어서 접속되는 부하 용량이 고저항 배선부분(WLp412)의 용량분 뿐이므로, 실시예 3의 반이 된다.

따라서, 워드선 드라이버로 부터 저저항 배선 상의 원단까지의 구동 신호의 전반 지연시간은 실시예 3의 것보다 작아진다. 한편, 고저항 배선 상의 워드선 지연시간과, 워드선 분할에 요하는 치수 증가분에 대해서는 실시예 3과 똑같다.

상술한 바와 같이, 금속으로 된 저저항 배선의 시이트(sheet)저항은, 통상 폴리실리콘 또는 폴리사이드로 된 고저항 배선의 것보다 한자리수 작고, 그 때문에 상술한 각 실시예의 설명에서는 무시해 왔다. 그러나, 반도체 메모리의 집접화가 더욱 진행하여 256 Mb ~ 수 Gb의 반도체 메모리에 이르면, 금속의 시이트 저항에 의한 전송지연 등의 영향을 무시할 수 없게 된다. 이 실시예 4에 의하면, 상술한 바와 같이, 금속으로 된 저저항 배선의 시이트 저항 증가에 의한 속도 성능의 저하를 억제하는 것이 가능하게 된다.

이상과 같이, 이 실시예 4에 의하면, 저저항 배선의 지연시간을 저감할 수 있으므로, 실시예 3에 있어서의 효과에 더하여, 기가 비트급 DRAM 과 같은 대용량 반도체 메모리에 있어서도 고속의 워드선 동작을 기대할 수 있다는 효과도 있다.

[실시예 5]

다음에, 본 발명에 의한 반도체 메모리의 실시예 5의 워드선 구성을 도면을 참조하면서 상술한다. 여기서, 제14도는 이 실시예 5의 워드선 구성의 배선 패턴의 접속 이미지를 도시한 설명도이다. 그리고, 제14도에서도 메모리셀이나 비트선은 생략하고 있다. 또, 패턴의 반복주기의 2배의 부분을 도시하고 있다. 또한, 제15(a)도는 저저항 배선과 고저항 배선과 접속부를 포함한 제14도에 있어서의 접속영역(a70)의 반도체칩 표면의 배선 패턴 등의 위치 관계를 도시한 것이고, 제15(b)도는 접속영역(a70)의 소정 방향에 따른 반도체칩의 단면도(XVB-XVB)이다.

이 실시예 5는 실시예 4와는, 서브 어레이(40-5)의 대략 중앙부에 위치하는, 고저항 배선과 저저항 배선의 접속부를 포함한 접속영역(a70)의 구성만이 다르며, 이하에서는 그 차이점 만을 설명한다.

서브 어레이(40-5)의 좌단으로부터 중앙까지 연장되어 설치된 저저항 배선(WLm411)은, 하층쪽의 접속부(C711)에 의하여 고저항 배선을 형성하는 것과는 다른 층으로 된 폴리실리콘 또는 폴리사이드로 형성된 접속 플러그(71)에 접속되어 있고, 이 접속 플러그(71)는 상층쪽의 접속부(C721)에 의하여 서브 어레이(40-5)의 오른쪽에 설치된 고저항 배선(WLp412)과 접속되어 있다. 또, 서브 어레이(40-5)의 우단으로부터 중앙에 연장되어 설치된 저저항 배선(WLp412)은 하층쪽의 접속부(C712)에 의하여 접속 플러그(72)에 접속되어 있고, 이 접속 플러그(72)는 상층쪽의 접속부(C722)에 의하여 서브 어레이(40-5)의 왼쪽에 설치된 고저항 배선(WLp421)과 접속되어 있다. 다른 것도 똑같이 접속되어 있다.

제15(a)도에 도시한 바와 같이, 이 실시예 5에 있어서는, 동일한 워드선 방향으로 연장되어 설치되어 있는 2개의 고저항 배선부분(WLp411 및 WLp412 로 하여 설명한다)과, 그 한쪽과 접속되는 저저항 배선(WLm411)과의 연장 방향은 워드선 방향의 직교방향(지면의 상하)으로 어긋나 있고, 워드선 방향의 직교 방향에 대해서는 저저항 배선(WLm411)은 인접하는 고저항 배선부분(WLp411 및 WLp421, 또는 WLp412 및 WLp422)간에 위치하도록 되어 있다.

또, 인접하는 2개의 고저항 배선 부분(WLp411 및 WLp421)에 각각 접속되어 있는 2개의 저저항 배선(WLm411 및 WLm412)은 동일한 연장선 상에 형성되어 있다.

또한, 접속 플러그(71, 72, ...)와 고저항 배선(WLp412, WLp421, ...)과의 하층쪽의 접속부(C721, C722, ...)는 워드선 방향 및 그 직교 방향 모두에 서로 어긋나게 교호배치 되어있다. 한편, 접속 플러그(71, 72, ...)와 저저항 배선(WLm411, WLm412, ...)과의 상층쪽의 접속부(C711, C712, ...)는 저저항 배선(WLm411, WLm412, ...)의 단부에 위치되어 있다. 그 때문에, 접속 플러그(71, 72, ...)는 워드선 방향에서 보아 굽혀진 형상을 가진다.

이 실시예 5의 워드선 구성은 반도체 메모리의 제조가 하기 쉬운 것이고, 이하에서는 제조면을 고려하여 실시예 5의 워드선 구성의 작용을 설명한다.

먼저, 고저항 배선의 패턴에 대하여 설명한다. 이 실시예 5에서는, 예컨대, 왼쪽의 고저항 배선(WLp421) 상에 설치되는 하층쪽의 접속부(C722)를, 오른쪽의 고저항 배선(WLp412) 상에 설치되는 하층쪽의 접속부(C712)에 대하여, 왼쪽에 배치하고, 고저항 배선(WLp421)에 인접하는 고저항 배선(WLp411)의 패턴을 상기 접속부(C722)의 바로 앞에서 종단하고 있다. 따라서, 이들 하층쪽의 접속부(C721 및 C722)가 배치되는 개소에서의 고저항 배선의 피치는 접속영역(a70)의 바깥쪽의 메모리셀 영역의 피치(P)의 2배로 되어, 그 패턴간 갭(G71)을 충분히 넓게 할 수 있다.

다음에, 접속 플러그(71, 72, ...)의 패턴에 대하여 설명한다. 이 패턴의 피치는 제15(a)도에 도시한 바와 같이, 메모리셀 영역의 고저항 배선 피치(P)와 같게 되므로, 패턴간 갭(G72)은 좁아진다. 그 반면, 접속 플러그(71, 72, ...)와 고저항 배선(WLp412, WLp421, ...)과의 사이에, 반도체 칩의 두께 방향으로 형성되는 절연막(LY1)(제15(b)도 참조)의 막두께는 일반적으로 저저항 배선과 고저항 배선 간에 형성되는 절연막(LY1)의 막두께의 1/2 이하이므로, 접속부(C721, C722, ...)에 대한 접속 플러그(71, 72, ...)의 마스크 맞춤여유는 상기 접속 플러그(71, 72, ...)를 통하지 않고 직접 고저항 배선 및 저저항 배선 간을 접속하는 경우에 저저항 배선의 패턴상 필요하게 되는 여유보다 작아도 된다. 따라서, 비교적 그 제조 조건을 완화할 수 있다.

또, 실시예 4와 똑같이, 저저항 배선의 피치는 고저항 배선의 2배로 되어 있다. 따라서, 접속부(C711, C712, ...) 부근의 각 패턴 간 갭(G74, G75)을 충분히 넓게 취할 수 있다.

그리고, 워드선 지연시간 및 워드선 분할에 요하는 치수에 대하여는 실시예 4와 똑같아 진다.

이상과 같이, 이 실시예 5의 워드선 구성에 의하면, 서브 어레이의 중앙부의 접속 영역에 있어서, 고저항 배선과 저저항 배선을 상기 고저항 배선을 형성하는 것과는 다른 도체층에 형성되는 접속 플러그를 통하여 접속하였으므로, 실시예 4에 의한 효과에 더하여, 이하의 효과를 나타낼 수 있다. 즉, 제1의 폴리실리콘 또는 폴리사이드로 형성되는 고저항 배선의 패턴간 갭을 충분히 넓게 취할 수 있다. 패턴 형상이 엄격한 접속 플러그를 고저항 배선의 패턴 및 그것에 설치되는 접속부에 대한 마스크 맞춤 여유를 작게 할 수 있는 제2폴리실리콘 또는 폴리사이드로 형성하였으므로, 각 제조공정이 용이하게 되어 생산성의 향상을 실현할 수 있다.

[실시예 6]

다음에, 본 발명에 의한 반도체 메모리의 실시예 6의 워드선 구성을 도면을 참조하면서 상술한다. 여기서, 제16도는 이 실시예 6의 워드선 구성의 배선 패턴의 접속 이미지를 도시한 설명도이다. 그리고, 제16도에서도 메모리셀이나 비트선은 생략하고 있다. 또, 패턴의 반복주기의 2배의 부분을 도시하고 있다. 또한, 제17도(a)는 저저항 배선과 고저항 배선과의 접속부를 포함한 제16도에 있어서의 접속영역(a80)의 반도체칩 표면의 배선 패턴 등의 위치 관계를 도시한 것이고, 제17(b)도는 접속 영역(a80)의 소정 방향을 따른 반도체칩의 단면도(XVⅡB-XVⅡB)이다.

이 실시예 6도 실시예 4와는, 서브 어레이(40-6)의 대략 중앙부에 위치하는, 고저항 배선과 저저항 배선의 접속부를 포함한 접속영역(a80)의 구성만이 다르며, 이하에서는 그 차이점만을 설명한다.

서브 어레이(40-6)의 좌단으로부터 중앙에 연장되어 설치된 저저항 배선(WLm411)의 단부는, 접속영역(a80)에 있어서, 상층쪽의 접속부(C811)를 통하여 접속 플러그(81)에 접속되어 있다. 이 접속 플러그(81)는 고저항 배선을 형성하는 제1의 폴리실리콘 또는 폴리사이드와는 다른 도체층인 제2의 폴리실리콘 또는 폴리사이드로 형성되어 있다. 이 접속 플러그(81)는 하층쪽의 접속부(C821)를 통하여 서브 어레이(40-6)의 오른쪽에 설치된 고저항 배선(WLp412)의 단부에 접속되어 있다. 한편, 서브 어레이(40-6)의 우단으로부터 중앙에 연장되어 설치된 저저항 배선(WLm412)의 단부는 접속영역(a80)에 있어서, 직접 접속부(C831)를 통하여 서브 어레이(40-6)의 왼쪽에 설치된 고저항 배선(WLp421)의 단부에 접속되어 있다.

제16도 및 제17(a)도에 도시한 바와 같이, 다른 기능의 접속부(C811, C821 및 C831, ...)는 서로 워드선 방향 및 그 직교 방향으로 어긋나서 교호배치 되어 있다. 또, 저저항 배선(WLm412) 및 고저항 배선(WLp421) 간을 직접 접속시키는 직접 접속부(C831)는 접속 플러그(81)에 대한 상층쪽의 접속부(C811)와 하층쪽의 접속부(C821) 보다 접속영역(a80) 내의 안쪽에 배치된다.

즉, 이 실시예 6에 있어서는, 서브 어레이(40-6) 내의 좌우에 설치된 저저항 배선쌍의 한쪽의 저저항 배선(도시한 것은 오른쪽)을 서브 어레이(40-6) 내의 왼쪽에 설치된 고저항 배선에 직접 접속함과 동시에, 저저항 배선쌍의 다른 쪽의 저저항 배선(도시한 것은 왼쪽)과 서브 어레이(40-6) 내의 오른쪽의 고저항 배선을 접속 플러그를 통하여 접속하고, 이 접속 플러그를 오른쪽 저저항 배선과 왼쪽 고저항 배선과의 직접 접속부를 우회하여 형성하였다.

상술과 같은 구성에 의하여, 그 제조의 각 공정이 현저히 쉬워진다. 제17(a)도에 있어서, 고저항 배선(WLp412, ...)과 접속 플러그(81, ...)와의 접속부(C821, ...)에 주목하면, 그 배치 피치는 고저항 배선의 피치(P)의 2배이다. 따라서, 이 접속부(C821, ...) 둘레의 고저항 배선(WLp421, WLp422)의 각 패턴간의 갭(G81, G81')을 충분히 넓게 취할 수 있고, 또 이 접속부(C821, ...) 둘레의 접속 플러그(821, C851, ...)의 각 패턴간 갭(G82)도 충분히 넓게 취할 수 있다.

접속 플러그(81)와 저저항 배선(WLm411)과의 접속부(C811)에 주목하면, 그 배치 피치는 고저항 배선 피치(P)의 2 배이다. 따라서, 이 접속부(C811) 둘레의 접속 플러그(81, ...)의 각 패턴간 갭(G82') 및 저저항 배선(WLm411, ...)의 각 패턴간 갭(G83)을 충분히 넓게 취할 수 있다. 또한, 저저항 배선(WLm421)과 고저항 배선(WLp412)의 접속부(C831)도 고저항 배선 피치(P)의 2 배의 피치로 배치되므로, 똑같이 동종의 배선 패턴 간 갭(G83')을 충분히 넓게 할 수 있다.

이와 같이, 이 실시예 6에 있어서는, 워드선을 구성하는 동일한 도체 배선의 각 패턴간 갭을 모두 넓게 취할 수 있다.

그리고, 워드선 지연시간에 대해서는, 실시예 4의 것과 같은 정도가 된다. 한편, 워드선 분할에 요하는 치수 증가분에 대해서는, 접속영역(a80)에 있어서의 패턴의 복잡성 때문에 다소 커진다. 그리고, 이 접속영역(a80)에는 아무런 능동소자를 요하지 않으므로, 종래의 워드선 드라이버에 의한 분할 워드선 구성에 비하여 그 커지는 비율은 극히 약간이다. 그리고, 종래 예로써, 설명은 하지 않았으나, 서브 어레이 내에 능동소자를 가진 워드선 드라이버에 의한 분할 워드선 구성이 있고, 이와 비교한 경우, 워드선 분할에 요하는 치수 증가분은 각 단적으로 작다.

이상과 같이, 실시예 6에 의하면, 워드선을 구성하는 모든 배선의 각 패턴간 갭을 넓게 취할수 있어서, 어느 제조공정에 있어서도 그 조건을 완화할 수 있다. 그 결과, 실시예 4에 있어서의 효과에 더하여, 제조가 대폭 쉬워져서 생산성을 크게 개선할 수 있는 효과를 얻을 수 있다.

[실시예 7]

다음에, 본 발명에 의한 반도체 메모리의 실시예 7의 워드선 구성을 도면을 참조하면서 상술한다. 여기서, 제18도는 이 실시예 7의 워드선 구성의 배선 패턴의 접속 이미지를 도시한 설명도이다. 그리고, 제18도에서도 메모리셀이나 비트선은 생략하고 있다. 또, 패턴의 반복주기의 1 주기분을 도시하고 있다. 또한, 제19(a)도는 저저항 배선과 고저항 배선과의 접속부를 포함한 제18도에 있어서의 접속영역(a90)의 반도체칩 표면의 배선 패턴 등의 위치 관계를 도시한 것이고, 제19(b)도는 접속영역(a80)의 소정 방향을 따른 반도체칩의 단면도이다.

이 실시예 7은 상술한 제10도 및 제11도에 도시한 실시예 3의 것과, 이하의 점이 다르다.

즉, 각 저저항 배선(WLm411, WLm412, ...)과 평행으로, 1 이상(도시한 것은 1 개)의 메인 워드선(MWL91, ...)이 서브 어레이(40-7)를 지나 설치되어 있다. 각 메인 워드선(MWL91, ...)은 저저항 배선을 형성하는 제1의 금속층과 동층의 금속에 의하여 형성된다.

또, 실시예 3에서는 워드선 드라이버의 구성에 대해서는 특히 제한되지 않으나, 이 실시예 7에 있어서의 각 워드선 드라이버(91, 92, 93, 94, ...)는 AND 게이트를 포함하여 구성됨과 동시에, 각 워드선 드라이버(91, 92, 93, 94, ...)의 입력부는 소정의 메인 워드선(MWL91, ...)과, 이 메인 워드선(MWL91, ...)에 직교하는 어드레스선(PQ0, PW1, PW2, PW3, ...)의 소정의 것이 인접되어 있고, 이에 의하여 계층 워드선 구성으로 되어 있다. 또, 각 메인 워드선(MWL91, ...)은 서브 어레이(40-7)의 양단의 각각에 있어서 2개의 워드선 드라이버(91 및 93, 92 및 94, ...)에 접속되어 있고, 각 워드선 드라이버에 의하여 구동되는 대응하는 저저항 배선의 2 개에 대하여, 1개의 메인 워드선이 설치되어 있다.

제19(a)도에 도시한 바와 같이, 메인 워드선(MWL91, ...)은 서브 어레이(407)의 대략 중앙의 접속영역(a90)에 있어서, 각 접속부(C411, C412, ...)를 우회하여 굽혀져 형성되어 있다. 이렇게 함으로써, 제1금속층의 각 배선 패턴간 갭(G)을 접속영역(a90)에 있어서도 특히 좁게 하지않고 구성할 수 있다.

상술한 바와 같이, 이 실시예 7에 있어서는, 각 저저항 배선(WLm411, WLm412, ...)과, 메인 워드선(MWL91, ...)을 함께 제1의 금속층으로 형성하고 있다. 따라서, 기술한 각 실시예에서, 메인 워드선의 형성에 사용한다고 하고 있던 제2의 금속층을 다른 용도(예컨대, 컬럼선의 형성)에 사용할 수 있어서, 메모리 전체의 배선층 수를 저감할 수 있다.

한편, 제1의 금속층의 배선(저저항 배선 및 메인 워드선)의 평균 피치는 고저항 배선의 피치(P)의 1.5배가 되고, 그 제조공정은 실시에 3의 것과 비교하면, 약간 곤란하게 된다. 그러나, 제1의 금속층 배선의 피치가 고저항 배선 피치와 동일한 종래의 저저항 배선 보강 워드선 구성의 것과 비교하면, 용이한 제조가 가능하다. 왜냐하면, 제조의 곤란성은 배선 피치의 감소에 대하여 지수적으로 증대하기 때문이다.

그리고, 제19(a)도의 도시예에서는, 제1의 금속층의 배선 피치는 균일하지 않으나, 실시예 5와 같이, 각 저저항 배선과 고저항 배선을 제2의 폴리실리콘 또는 폴리사이드로 형성되는 접속 플러그를 통하여 접속함으로써, 고저항 배선의 형상을 바꾸지 않고, 제1의 금속층의 배선 피치를 균일하게 하여 제조를 더욱 쉽게 할 수도 있다. 이 경우라도, 기본적인 접속 구성은 제18도에 도시한 바와 같다.

실시예 7의 구성에 의한 워드선 지연시간에 대해서는, 실시예 3의 것과 같다. 또, 워드선 분할에 요하는 치수 증가분에 대해서는 메인 워드선의 우회부분에 의하여 증대하나, 종래의 워드선 드라이버에 의한 분할 워드선의 것에 비하여 그 증대분을 약간이다. 그리고, 종래 예로서, 설명은 하지 않았으나, 서브 어레이 내에 능동소자를 가진 워드선 드라이버에 의한 분할 워드선 구성이 있고, 이와 비교한 경우, 워드선 분할에 요하는 치수 증가분은 각각 단계적으로 작다.

이상과 같이, 실시예 7에 의하면, 메인 워드선을 저저항 배선과 같은 금속층으로 형성하여 서브 어레이 내에 설치하였으므로, 실시예 3의 효과에 더하여, 메모리 장치 전체의 배선 층수를 저감할 수 있어서, 공정수를 줄여 제조 코스트를 저감할 수 있다는 효과를 얻을 수 있다.

[다른 실시예]

상기 각 실시예는 모두 칩 레이아웃이나 제조 조건에 맞추어 이하와 같은 여러가지 변형이 가능하다.

(1) 상기 실시예 1~6에 있어서, 메모리셀 어레이 또는 서브 어레이의 양쪽에 설치되는 워드선 드라이버를 그 양외측에 설치된 별개의 X 디코더에 결합되는 구성으로 하여도 좋다.

(2) 상기 실시예 실시예 1~7에 있어서는, 각 워드선 드라이버는 AND 게이트를 포함하여 구성되고, 워드선 방향으로 입력되는 어드레스 신호와 워드선이 직교하여 설치되는 다른 어드레스선 상의 신호에 의하여 제어되는 구성으로 하여도 좋다.

(3) 상기 실시예 1~6의 설명에 있어서는, 메인 워드선이 존재하는 반도체 메모리냐 아니냐를 명백히 하지 않았으나, 제1의 금속으로 형성되는 저저항 배선과 대략 평행으로 제2의 금속으로 형성되는 메인 워드선을 설치하고, 이 메인 워드선에 의하여 각 워드선 드라이버를 제어하여도 좋다(제3도 참조).

(4) 상기 실시예 4~6에 있어서, 실시예 7과 똑같이, 제1의 금속으로 형성되는 복수의 저저항 배선마다, 제1의 금속으로 형성되고, 각 워드선 드라이버를 제어하는 메인 워드선을 메모리셀 어레이 내에 설치하여도 좋다.

(5) 상기 실시예 1 및 실시예 2에 있어서, 모든 워드선 드라이버를 메모리셀 어레이의 한쪽에 설치되도록 하여도 좋다.

(6) 이상의 설명은 반도체 메모리가 DRAM 이라고하여 하였으나, 워드선 피치가 좁은 대용량의 SRAM 이나 플래시 메모리 등의 워드선 구성으로 하여, 상기 각 실시예의 구성을 사용하여도 상기와 똑같은 효과를 나타낼 수 있다.

이상과 같이, 제1의 본 발명에 의한 반도체 메모리에 의하면, 각 고저항 배선은 워드선 방향으로 복수로 분리 분할되고, 어떤 고저항 배선의 분할에 의한 제1의 분할 부분과 대응하는 저저항 배선과의 접속부가 그 인접하는 고저항 배선의 분할에 의한 제2의 분할 부분과 제3의 분할 부분과의 분리 개소에 근접하여 설치되어 있으므로, 종래의 워드선 드라이버에 의한 분할 워드선 구성과 비교하여, 작은 소요치수로 워드선 지연시간을 감소할 수 있고, 또 종래의 저저항 배선 보강 워드선 구성에 비하여 속도성능, 치수의 큰 손실없이 생산성을 개선할 수 있다.

또, 제2의 본 발명에 의한 반도체 메모리에 의하면, 메모리셀 어레이의 제1변쪽에 설치된 워드선 드라이버에 의하여 구동되는 메모리셀 어레이의 제1의 변쪽으로 부터 대략 중앙까지 연장되어 설치되고, 그 단부에서 대응하는 고저항 배선에 접속되는 제1종류의 저저항 배선과, 메모리셀 어레이의 제2변쪽에 설치된 워드선 드라이버에 의하여 구동되는, 메모리셀 어레이의 제2변쪽으로부터 대략 중앙까지 연장되어 설치되고, 그 단부에서 대응하는 고저항 배선에 접속되는 제2종류의 저저항 배선을 구비하고, 제1종류의 저저항 배선 및 고저항 배선의 접속쌍과, 제2종류의 저저항 배선 및 고저항 배선의 접속쌍이 워드선 방향의 직교 방향으로 교호로 배치하여 설치되어 있으므로, 종래의 워드선 드라이버에 의한 분할 워드선 구성에 비하여 같은 정도의 워드선 분할에 요하는 치수로, 워드선 지연시간을 대폭 단축할 수 있고, 또, 저저항 배선 보강 워드선 구성에 비하여 제조과정의 일부가 대폭 쉬워져서 생산성을 개선할 수 있다.

또한, 제3의 본 발명에 의한 반도체 메모리에 의하면, 각 고저항 배선이 워드선 방향으로 2개로 대략 등분으로 분리 분할됨과 동시에, 메모리셀 어레이의 제1변쪽에 설치된 워드선 드라이버에 의하여 구동되는, 메모리셀 어레이의 제1변쪽으로부터 대략 중앙까지 연장되어 설치되고, 제1변 근방 및 중앙쪽의 단부에서, 대응하는 고저항 배선의 제1 및 제2분할부분에 접속되는 제1종류의 저저항 배선과 이 제1종류의 저저항 배선과 대칭적인 존재의 제2종류의 저저항 배선을 구비하고, 제1종류의 저저항 배선 및 고저항 배선의 접속쌍과, 제2종류의 저저항 배선 및 고저항 배선의 접속쌍이 워드선 방향의 직교방향으로 교호로 배치하여 설치되어 있으므로, 종래의 워드선 드라이버에 의한 분할 워드선 구성에 비하여, 같은 정도의 워드선 분할에 요하는 치수로 워드선 지연 시간을 대폭 단축할 수 있고, 또, 저저항 배선 보강 워드선 구성에 비하여, 제조과정의 일부가 대폭 쉬워져서, 생산성을 개선할 수 있다.

Claims

복수의 메모리셀이 각각 접속되어 있는 1군의 고저항 배선과, 이들 고저항 배선과 대략 동일 방향으로 설치되고, 일단이 워드선 드라이버에 접속된 1군의 저저항 배선을 포함하고 있는 1이상의 메모리셀 어레이를 구비하고, 서로 접속된 상기 고저항 배선 및 상기 저저항 배선이 워드선을 구성하는 반도체 메모리에 있어서, 상기 저저항 배선의 1군은, 메모리셀 어레이의 제1변쪽에 설치된 상기 워드선 드라이버에 의하여 구동되는, 메모리셀 어레이의 제1변쪽으로부터 대략 중앙까지 연장되어 설치되고, 그 단부에서 대응하는 상기 고저항 배선에 접속되는 제1종류의 저저항 배선과, 메모리셀 어레이의 제1변쪽에 대향하는 제2변쪽에 설치된 상기 워드선 드라이버에 의하여 구동되는, 메모리셀 어레이의 제2변쪽으로부터 대략 중앙까지 연장되어 설치되고, 그 단부에서 대응하는 상기 고저항 배선에 접속되는 제2종류의 저저항 배선으로 이루어지고, 상기 제1종류의 저저항 배선 및 고저항 배선의 접속 쌍과, 상기 제2종류의 저저항 배선 및 고저항 배선의 접속 쌍이 워드선 방향의 직교방향으로 교호로 배치되어 설치된 것을 특징으로 하는 반도체 메모리.
복수의 메모리셀이 각각 접속되어 있는 1군의 고저항 배선과, 이들 고저항 배선과 대략 동일 방향으로 설치되고, 일단이 워드선 드라이버에 접속된 1군의 저저항 배선을 포함하고 있는 1이상의 메모리셀 어레이를 구비하고, 서로 접속된 상기 고저항 배선 및 상기 저저항 배선이 워드선을 구성하는 반도체 메모리에 있어서, 상기 각 고저항 배선은 워드선 방향으로 2개로 대략 등분으로 분리 분할되고, 상기 저저항 배선의 1군은, 메모리셀 어레이의 제1변쪽에 설치된 상기 워드선 드라이버에 의하여 구동되는, 메모리셀 어레이의 제1변쪽으로부터 대략 중앙까지 연장되어 설치되고, 제1변 근방 및 중앙쪽의 단부에서 대응하는 상기 고저항 배선의 제1 및 제2의 분할부분에 접속되는 제1종류의 저저항 배선과, 메모리셀 어레이의 제1변쪽에 대향하는 제2변쪽에 설치된 상기 워드선 드라이버에 의하여 구동되는, 메모리셀 어레이의 제2변쪽으로부터 대략 중앙까지 연장되어 설치되고, 제2변 근방 및 중앙쪽의 단부에서, 대응하는 상기 고저항 배선의 제1 및 제2의 분할 부분에 접속되는 제2종류의 저저항 배선으로 이루어지고, 상기 제1종류의 저저항 배선 및 고저항 배선의 접속 쌍과, 상기 제2종류의 저저항 배선 및 고저항 배선의 접속쌍이 워드선 방향의 직교방향으로 교호로 배치하여 설치된 것을 특징으로 하는 반도체 메모리.
제2항에 기재된 반도체 메모리에 있어서, 상기 각 고저항배선은 제1반도체층으로 형성되고, 상기 각 저저항배선은 제2도체층으로 형성되고, 상기 저저항배선과 상기 메모리셀 어레이의 중앙부에서 접속되어 대응하는 상기 고저항 배선과의 접속을, 제3도체층으로 형성된 접속 플라그를 통해 실행하는 것을 특징으로 하는 반도체 메모리.
제2항에 기재된 반도체 메모리에 있어서, 상기 각 고저항배선은 제1반도체층으로 형성되고, 상기 각 저저항배선은 제2도체층으로 형성되고, 상기 저저항 배선과 상기 메모리셀 어레이의 중앙부에서 접속되어 대응하는 상기 고저항배선과의 접속을, 제3도체층으로 형성된 접속 플라그를 통해 실행하는 것을 특징으로 하는 반도체 메모리.