JPH06318645A - 半導体装置 - Google Patents

半導体装置

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JPH06318645A
JPH06318645A JP5128184A JP12818493A JPH06318645A JP H06318645 A JPH06318645 A JP H06318645A JP 5128184 A JP5128184 A JP 5128184A JP 12818493 A JP12818493 A JP 12818493A JP H06318645 A JPH06318645 A JP H06318645A
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Abstract

(57)【要約】 【目的】 セルサイズが小さくなってもメモリセル領域
を通過する配線の遅延時間増大を抑えることができる配
線構造を備えた半導体装置を提供する。 【構成】 半導体基板１０上に、所定の配線長を有する
配線３、７を形成する。これらの配線の上に層間絶縁膜
１４を介してこれらの配線より配線長の長い配線１を形
成し、さらに、この配線１の幅を広くする。配線抵抗が
低くなるので、配線遅延時間が効果的に小さくすること
ができる。二重ワード線方式などの階層構造でセルを選
択する半導体メモリなどに用いる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体装置に係り、と
くに、二重ワード線方式などの階層構造でセルを選択す
るメモリにおいて、メモリセルを選択する信号線の高速
アクセス達成のために使用される配線構造に関するもの
である。
【０００２】
【従来の技術】ＩＣやＬＳＩなどの半導体装置は、高集
積化、高速化等が進につれてその配線による遅延時間が
大きな問題になっている。この半導体装置における配線
遅延時間は、バッファによって駆動される負荷容量の総
和Ｃ（次段のゲート容量、配線容量など）と配線抵抗Ｒ
との積Ｒ・Ｃで決まる。半導体装置の大容量化によって
チップサイズが増大し、これにより信号線の配線長は一
層長くなり、配線遅延時間がさらに増加する傾向にあ
る。また、半導体装置の高集積化に伴ってメモリセルの
サイズが小さくなると、その上を通過する信号線の配線
巾はそれにつれて狭くしなければならず、また、隣接す
る配線の間隔も狭まくなる。このような事情によって配
線遅延時間がより増加するようになる。そして、メモリ
などのアクセス時間が高速化するに伴い、配線遅延時間
がアクセス全体に占める割合は従来より大きくなり、高
速化を達成する上で配線遅延時間は無視できないものと
なってきている。この様な配線遅延時間を抑えるために
は信号線の配線巾と配線間隔を広げる必要がある。
【０００３】以下、スタティックＲＡＭ（ＳＲＡＭ）な
どのメモリを参照して従来の半導体装置を説明し、配線
遅延時間の問題を説明する。ＳＲＡＭはマトリクス状に
所定の容量で配列されたメモリセルアレイと、任意のメ
モリセルを選択するための行及び列選択デコーダ及びデ
ータの入出力を制御する回路などで構成されている。Ｓ
ＲＡＭの素子構成としては負荷素子にデプレッション型
トランジスタを用いたＥ／Ｄ形素子やＣＭＯＳ形素子な
ど６トランジスタ素子が従来知られているが、現在はポ
リシリコンを高抵抗素子とする抵抗負荷形素子が多く利
用されている。高抵抗負荷形素子（Ｅ／Ｒ型素子）は、
図８に示すように、４トランジスタ素子であり、ポリシ
リコンの抵抗素子がＭＯＳトランジスタの上層に重ねて
作ることができるのでセル占有面積を小さくできる特徴
がある。ワード線をゲート入力とする１対の転送ＭＯＳ
トランジスタＱ1 、Ｑ2 を各記憶ノードに接続し、この
転送ＭＯＳトランジスタを通してデータ線との間で読み
出し／書き込みのデータ転送を行う。ワード線は、行選
択デコーダの出力であり、ゲート電極と同じポリシリコ
ン配線で形成され、メモリセルが選択された時のみ１レ
ベルとなり、転送ＭＯＳトランジスタをオンさせる。
【０００４】１対のデータ線は、メモリセルが選択され
る前にあらかじめ同一の電圧レベルに設定され、前に選
択されていたメモリセルのデータが次に新しく選択され
るメモリセルに誤って書込まれないように保護してい
る。書込みサイクルの場合アクセスされたメモリセルの
データに対応して１対のデータ線上に転送された書込み
データが、セルの転送ＭＯＳトランジスタを通してメモ
リセルに書込まれる。ＳＲＡＭは、行選択デコーダおよ
び列選択デコーダを操作してメモリセルアレイから所定
のメモリセルを選択する構成になっているが、高集積
化、高速化、低電力化のために種々工夫がなされてい
る。ＳＲＡＭは、メモリセルの読出し或いは書込み時に
１本のワード線に繋がるすべてのメモリセルにデータ線
負荷ＭＯＳトランジスタから転送ＭＯＳトランジスタ、
駆動ＭＯＳトランジスタを通って定常電流が流れる。こ
の動作時の定常電流を低減するために、アドレス信号を
利用してメモリセルアレイを分割し、１本のワード線に
繋がるメモリセルの数を減らす方法が用いられている。
例えば、メモリセルを列方向に複数のブロックに分割
し、このブロック単位で行選択を行うことにより、ワー
ド線を細分化する方法がある（図７参照）。図は、１つ
の行選択デコーダ８とこれにより選択されるメモリセル
２０が構成するメモリセルアレイの複数のブロックの集
合体４０とその中の１メモリセル領域３０を示してい
る。
【０００５】図１１及び図１２に半導体基板上の前記Ｓ
ＲＡＭの配線の位置関係について説明する。図１１は、
半導体基板上の配線部分の平面図、図１２は、そのＡ−
Ａ′部分の断面図である。これら信号線などに用いられ
る配線は、半導体基板１０に形成されたメモリセル領域
の上を通過する。シリコンなどからなる半導体基板上に
形成された絶縁膜１１には、メモリセルを構成するトラ
ンジスタのゲート電極（図示せず）とともにいずれも多
結晶シリコンからなる第２の行選択線４及びメモリセル
用接地電位線７１が形成されている。これら多結晶シリ
コン配線は、酸化シリコンなどの絶縁膜１２に被覆さ
れ、この絶縁膜１２は平坦化される。この上に、例え
ば、Ａｌなどからなる第１の金属配線層においてメモリ
セルのデータを伝えるデータ線６を形成する。このデー
タ線６を被覆するように、酸化シリコンなどからなる絶
縁膜１３を形成し、この絶縁膜は平坦化される。そし
て、この平坦化された絶縁膜１３の表面に、データ線６
とほぼ垂直に交わるようにＡｌなどからなる第２の金属
配線層を形成する。この第２の金属配線層は、各メモリ
セル２０の上に配線され、メモリセルアレイの第１の行
選択線１、この第１の行選択線１および列選択線２によ
り選ばれる第２の行選択線４のシャント線３、メモリセ
ル用接地電位線７１の抵抗を下げるシャント線７が形成
されている。
【０００６】ここで、第１の行選択線１と第２の行選択
線のシャント線３は隣接している。また、第１の金属配
線層と第２の金属配線層との間は絶縁膜１３によって電
気的にアイソレーションされている。第１、第２の金属
配線層すべてがメモリセルと配線とから構成された１メ
モリセル領域３０に収まっており、メモリセルサイズが
小さくなるにつれて第１、第２の金属配線層の巾及びそ
の間隔が狭くなってきている。これによって、配線抵抗
及び配線容量が増大して配線遅延時間が一層増大する。
とくに、第２の金属配線層で形成されるメモリセルアレ
イの行方向すべてに渡って配置される配線長の長い第１
の行選択線１において、その遅延が顕著になる。第２の
行選択線のシャント線３は列ごとに分割されているため
に配線長が短く、遅延時間はそれほど大きくはならな
い。第１の行選択線４は、そのシャント線３に、また、
メモリセル用接地電位線７１は、そのシャント線７にそ
れぞれ電気的に接続されている。
【０００７】
【発明が解決しようとする課題】半導体装置の高集積化
が進むにつれて図１２に示すように、例えば、前記第１
の行選択線１の配線幅Ｌc や前記第２の行選択線のシャ
ント線３の配線幅Ｌb は狭くなって抵抗が大きくなり、
また、第２の金属配線層の配線間隔Ｌs 、即ち、第１の
行選択線１とシャント線３との間隔も狭くなり、その結
果、この配線間の容量ＣM が増大してこの半導体装置の
配線遅延時間が大きくなる。また、図９のように、第１
の行選択線１と第２の行選択線のシャント線３との関係
は、中間バッファとしてＮＯＲ回路を用いた場合、第１
の行選択線１と列選択線２によって第２の行選択線のシ
ャント線を選ぶ関係にあるためメモリセルのセル選択状
態における第１の行選択線と第２の行選択線の信号は互
いに逆相信号となる。これにより隣接する配線間の容量
が増加し、ミラー効果が増大してしまう。その結果、第
１の行選択線１の配線遅延時間が増大してしまう。
【０００８】メモリセルのアレイ構造を変えて、第１の
金属配線層のデータ線６に繋がるメモリセルの数を増加
させ、第２の金属配線層の第１の行選択線１の配線長を
短くすることも可能であるが、第１の金属配線層に含ま
れるデータ線における遅延効果のほうが大きく、アクセ
スタイムとしての改善効果はない。このように半導体装
置の高集積化が進み、セルサイズが小さくなるにしたが
って、メモリセル領域を通過する配線の遅延時間増大を
抑えることは難しくなっている。本発明は、この様な事
情によってなされたものであり、セルサイズが小さくな
ってもメモリセル領域を通過する配線の遅延時間増大を
抑えることができる配線構造を備えた半導体装置を提供
することを目的としている。
【０００９】
【課題を解決するための手段】半導体基板上に形成され
た所定の配線長を有する配線とこれより配線長の長い配
線を備えた半導体装置において、前記配線長の長い配線
を前記所定の配線長を有する配線の上もしくは下に絶縁
膜を介して形成し、前記配線長の長い配線の配線幅を前
記所定の配線長を有する配線の配線幅より広くすること
を特徴としている。即ち、本発明の半導体装置は、半導
体基板と、前記半導体基板に形成された複数のメモリセ
ルと、前記半導体基板上に形成され、行選択デコーダか
らの信号を伝える第１の行選択線と、前記半導体基板上
に形成され、列選択デコーダからの信号を伝える列選択
線と、前記半導体基板上に形成され、前記複数のメモリ
セルが接続されている第２の行選択線と、前記半導体基
板上に形成され、前記第２の行選択線の配線抵抗を下げ
るシャント線と、前記第１の行選択線及び前記列選択線
からの信号に基づいて所定の前記第２の行選択線を前記
シャント線を介して選択する中間バッファと、前記半導
体基板上に形成された第１の金属配線層と、前記第１の
金属配線層上に絶縁膜を介して形成され、少なくとも前
記第２の行選択線のシャント線が形成されている第２の
金属配線層と、前記第２の金属配線層上に絶縁膜を介し
て形成され、少なくとも前記第１の行選択線が形成され
ている第３の金属配線層とを備え、前記第１の行選択線
の配線幅は、前記第２の行選択線のシャント線の配線幅
よりも広いことを第１の特徴としている。
【００１０】前記第１の金属配線層には、メモリセルデ
ータを伝えるデータ線を形成することができる。前記第
２の金属配線層には、所定の配線幅の配線を形成し、前
記第３の金属配線層には、前記所定の配線幅の配線より
配線幅の広い配線を形成することができる。前記第１の
行選択線の配線長は、前記第２の行選択線のシャント線
の配線長より長くすることができる。前記第２の金属配
線層の前記第２の行選択線のシャント線の真上には前記
第３の金属配線層の前記第１の行選択線を配置せず、前
記第２の行選択線のシャント線は、上下の位置関係にお
いて互いにずれて配置させることができる。また、半導
体基板と、前記半導体基板に形成された複数のメモリセ
ルと、前記半導体基板上に形成され、行選択デコーダか
らの出力する信号を伝える第１の行選択線と、前記半導
体基板上に形成され、列選択デコーダからの出力する信
号を伝える列選択線と、前記半導体基板上に形成され、
前記複数のメモリセルが接続されている第２の行選択線
と、前記半導体基板上に形成され、前記第２の行選択線
の配線抵抗を下げるシャント線と、前記第１の行選択線
及び前記列選択線からの信号に基づいて所定の前記第２
の行選択線を前記シャント線を介して選択する中間バッ
ファと、前記半導体基板上に形成された第１の金属配線
層と、前記第１の金属配線層上に絶縁膜を介して形成さ
れ、少なくとも前記第２の行選択線の前記シャント線が
形成されている第２の金属配線層と、前記第２の金属配
線層の下及び前記第１の金属配線層の上にそれぞれ絶縁
膜を介して形成され、少なくとも前記第１の行選択線が
形成されている第３の金属配線層とを備え、前記第１の
行選択線の配線幅は、前記第２の行選択線のシャント線
の配線幅よりも広いことを第２の特徴としている。
【００１１】さらに、半導体基板と、前記半導体基板上
に形成され、所定の配線長の配線が形成されている第１
の金属配線層と、前記半導体基板上の前記第１の金属配
線層の上層又は下層に形成され、前記所定の配線長の配
線より配線長の長い配線が形成されている第２の金属配
線層とを備え、前記第２の金属配線層の前記配線の配線
幅は、前記第１の金属配線層の前記所定の配線長の配線
の配線幅よりも広いことを第３の特徴としている。
【００１２】
【作用】配線長の長い配線を幅広に形成するので配線遅
延時間を効果的に小さくすることが可能になる。また、
この発明を二重ワード線などの階層構造を用いてメモリ
セルを選択するメモリに適用した場合は、第１の金属配
線層で形成されるメモリセルのデータを伝えるデータ線
の上に配置された第２の金属配線層により形成されるメ
モリセルの行方向に走る配線として、第１の行選択線
と、第１の行選択線および列選択線により選ばれる第２
の行選択線のシャント線とが隣接しており、メモリセル
アレイの行方向すべてに渡って配置される配線長の長い
第１の行選択線を第２の金属配線層の上方に配置された
第３の金属配線層の中の配線から選択し、その配線幅を
列ごとに分割されているため配線長の短い第２の行選択
線のシャント線の配線幅より広くすることにより遅延時
間減少に対して効果的にその抵抗を下げる。さらに、第
２の金属配線層の最小配線間隔よりも第２の金属配線層
及び第３の金属配線層間の絶縁膜の厚さを厚くし、第３
の金属配線層の配線位置を、第２の金属配線層の配線位
置の直上からズラして配置させることによって第１の行
選択線と第２の行選択線のシャント線間の容量を抑え、
ミラー効果を小さくし、配線遅延時間の増加を抑えるこ
とができる。
【００１３】
【実施例】以下、本発明の実施例を説明する。まず、図
１、図２及び図７乃至図９を参照して第１の実施例を説
明する。この実施例では、半導体装置はＳＲＡＭメモリ
を例にして説明する。図２は、ＳＲＡＭの平面図、図１
は、そのＢ−Ｂ′部分の断面図、図７は、そのＳＲＡＭ
の配線部分を詳細に示した平面図、図８は、図７に示す
中間バッファ及びメモリセルと配線とを含むメモリセル
領域の具体的な構成を示した部分拡大模式図、図９は、
図８に示す中間バッファによって第２の行選択線のシャ
ント線の選択／非選択状態を選ぶ信号の時間的変化を示
す特性図である。ここで用いるＳＲＡＭは、行選択デコ
ーダおよび列選択デコーダを操作してメモリセルアレイ
から所定のメモリセルを選択する構成になっている。図
７の方法では、メモリセルを列方向に複数のブロックに
分割し、このブロック単位で行選択を行うことによりワ
ード線を細分化する。図示の様に行選択デコーダ８と列
選択デコーダ９とはそれぞれ複数の第１の行選択線１と
複数の列選択線２を接続している。
【００１４】各第１の行選択線１には、中間バッファ５
を介して複数の第２の行選択線のシャント線３が接続さ
れ、シャント線３は、多結晶シリコン配線からなる第２
の行選択線４と電気的に接続されている。各第２の行選
択線４には、それぞれ複数のメモリセル２０が接続され
ている。中間バッファ５の入力に第１の行選択線１と列
選択線２とが接続され、その出力に第２の行選択線４が
接続される。この第２の行選択線（ワード線）４は、メ
モリセルを構成する素子のゲート電極を形成する多結晶
シリコン膜から形成するので、配線抵抗が大きく遅延時
間が長くなる。そのために中間バッファ５の出力が第２
の行選択線のシャント線３に接続するようにしている。
図は、１つの行選択デコーダとこれにより選択されるメ
モリセルが構成するメモリセルアレイの複数のブロック
の集合体４０とその中の１メモリセル領域３０を記載し
ている。この図に示すシャント線７は、メモリセル２０
に接続される接地電位線に接続される。集合体４０は、
メモリセルアレイの８ブロック（１）、（２）、・・・
（８）に分けられており、各ブロックには、列選択デコ
ーダ９に接続している列選択線２が接続している。
【００１５】図８は、４素子を有する抵抗負荷型メモリ
である。第２の行選択線４は、メモリセル２０の転送Ｍ
ＯＳトランジスタＱ1 、Ｑ2 （ゲート信号）に接続さ
れ、接地電位線のシャント線７は、その駆動ＭＯＳトラ
ンジスタＱ3 、Ｑ4 にその接地電位線を介して接続され
ている。シャント線７は、接地電位線の抵抗を抑えるた
めに行方向に配線される。前記１メモリセル領域３０
は、図７のようにブロック（１）内のメモリセルアレイ
中の点線の領域に示されている。この領域内にメモリセ
ル２０があり、１対のデータ線（ビット線）６がその中
に配線されている。このデータ線６は、前記転送ＭＯＳ
トランジスタに接続している。
【００１６】このＳＲＡＭは、１つの行選択デコーダの
１つの第１の行選択線に２11個のメモリセルを配置する
ことができる。この４素子を有する抵抗負荷型メモリ
は、多結晶シリコンからなる高抵抗を備えており、これ
は、電源電圧（Ｖcc）に接続されている。外部からのア
ドレス入力信号（図示せず）により、メモリセルアレイ
の所定の行を選択する行選択デコーダ８からの出力信号
とメモリセルアレイの所定の列を選択する列選択デコー
ダ９からの出力信号をそれぞれ第１の行選択線１及び列
選択線２を介して所定の行方向の中間バッファ５に入力
し、これに基づいてその中間バッファ５の出力が接続さ
れている第２の行選択線のシャント線３を選択する。こ
の選択されたシャント線３に接続する第２の行選択線４
に接続されているメモリセル２０からのデータは、各メ
モリセルに接続されたデータ線６によって伝えられる。
【００１７】次に、図９を参照して図８の第２の行選択
線が選択される状態を説明する。第１の行選択線１及び
列選択線２には高低２つの信号があたえられ、この信号
は、中間バッファ５に入力する。この中間バッファ５に
はＮＯＲ回路が用いられているので第１の行選択線及び
列選択線にロウレベルの信号が与えられたときに第２の
行選択線のシャント線は選択状態になる。勿論、中間バ
ッファは、ＮＯＲ回路に限らない。例えば、ＡＮＤ回路
のような回路などを用いることもできる。この場合は、
第１の行選択線及び列選択線にハイレベル信号が与えら
れたときに第２の行選択線のシャント線は選択状態にな
る。
【００１８】次に、図２及び図１を参照して半導体基板
上の前記ＳＲＡＭの配線の位置関係について説明する。
これら信号線などに用いられる配線は、半導体基板に形
成されたメモリセル領域の上を通過する。シリコン半導
体などからなる半導体基板１０上に形成された絶縁膜１
１にはメモリセルを構成するトランジスタのゲート電極
（図示せず）とともにいずれも多結晶シリコンからなる
第２の行選択線４及びメモリセル用接地電位線７１が形
成されている。これら多結晶シリコン配線は、酸化シリ
コンなどの絶縁膜１２に被覆され、この絶縁膜１２は平
坦化される。この上に、例えば、ＡｌもしくはＡｌ−Ｓ
ｉ、Ａｌ−Ｓｉ−Ｃｕ等のアルミ合金などからなる第１
の金属配線層を形成し、この金属配線層にメモリセルの
データを伝えるデータ線６を形成する。このデータ線６
を被覆するように、膜厚が１００００オングストロ−ム
程度の酸化シリコンなどからなる絶縁膜１３を形成し、
その後この絶縁膜は平坦化される。そして、この平坦化
された絶縁膜１３の表面にデータ線６とほぼ垂直に交わ
るようにＡｌもしくはＡｌ−Ｓｉ、Ａｌ−Ｓｉ−Ｃｕ等
のアルミ合金などからなる第２の金属配線層を形成す
る。
【００１９】この第２の金属配線層には、各メモリセル
の上に配線され、第１の行選択線１および列選択線２に
より選ばれる第２の行選択線のシャント線３とメモリセ
ル用接地電位線の抵抗を下げるシャント線７が形成され
ている。この第２の金属配線層を被覆するように、膜厚
（ＬH ）が２００００〜３００００オングストロ−ム程
度の酸化シリコンなどからなる絶縁膜１４を形成し、そ
の後この絶縁膜は平坦化される。次いで、この平坦化さ
れた絶縁膜１４の表面に第２の金属配線層とは平行にＡ
ｌもしくはＡｌ−Ｓｉ、Ａｌ−Ｓｉ−Ｃｕ等のアルミ合
金などからなる第３の金属配線層が形成され、この第３
の金属配線層には第２の金属配線層とは平行に第１の行
選択線１が配線されている。第３の金属配線層は、その
後絶縁膜（図示せず）で被覆保護される。前記メモリセ
ル用接地電位線は、この実施例では、メモリセルのトラ
ンジスタのゲート電極と同じ多結晶シリコン膜から形成
しているが、この多結晶シリコン膜の上に層間絶縁膜を
介して第２の多結晶シリコン膜を形成し、これをパター
ニングしてメモリセル用接地電位線３とすることもでき
る。第１乃至第３の金属配線層の材料は、上記のように
同じ材料を用いても良いし、互いに異なる材料を用いる
こともできる。
【００２０】前記シャント線３は、例えば、ＲＩＥなど
の異方性エッチングなど通常の製造技術を用いて２層下
の多結晶シリコン配線からなる第２の行選択線４に接続
される。両者は複数の箇所で接続されるが、そのために
は、絶縁膜１２、１３に開口部を形成し、そこに接続導
電膜を充填する。前記絶縁膜１２を選択的にエッチング
してコンタクト孔を複数形成し、その内部に第２の行選
択線４となる多結晶シリコン膜を露出する。そしてこの
絶縁膜１２の上に通常のエッチング等の方法で第１の金
属配線層をパターニングし、コンタクト孔の内部も含め
て配線を形成して第１の金属配線層と多結晶シリコン膜
４とをコンタクト孔を介して接続する。次いで、絶縁膜
１３を形成してからこれを開口し、複数のビアホールを
形成し、その内部に第１の金属配線層を露出する。そし
て、この絶縁膜１３の上に第２の金属配線層をパターニ
ングし、ビアホールの内部も含めてシャント線３を形成
して、このシャント線３と第１の金属配線層とをビアホ
ールを介して接続する。このようにシャント線３と第２
の行選択線４とは、第１の金属配線層を仲立ちにして接
続する。この実施例においては、これらビアホールやコ
ンタクト孔などの開口部に充填される導電膜には、その
上の金属配線層を用いているが、これら開口部には、Ｗ
やＭｏなどの金属を選択成長させ、これを接続導電膜と
して用いることも可能である。
【００２１】この様な半導体基板上の配線構造におい
て、第２の金属配線層に形成された第２の行選択線のシ
ャント線３はメモリセルの列ごとに分割されているの
で、その配線長は短い。第２の行選択線４の遅延時間が
大きい原因は、その配線素材が多結晶シリコンであるこ
とにある。さらに、第２の金属配線層の上の第３の金属
配線層に形成されている第１の行選択線１は、メモリセ
ルアレイの行方向すべてに渡って配置されるためにその
配線長は、第２の行選択線のシャント線３の配線長より
長くなっている。本発明は、従来１つの金属配線層に形
成されていた複数の配線を配線長の長い配線と配線長の
短い配線に分け、配線長の長い配線をその金属配線層よ
り上の金属配線層に形成することに特徴があり、この実
施例では、配線長の長い配線として第１の行選択線１を
第２の金属配線層より上に形成されている第３の金属配
線層に配置している。金属配線層が１層増えているの
で、その配置に余裕ができ、各金属配線層の配線間隔を
広くし、配線長の長い所望の配線の配線幅を他の配線よ
り広くすることができる。具体的には、第２の金属配線
層の第２の行選択線のシャント線３の配線幅Ｌb は従来
のままで、第３の金属配線層の第１の行選択線１の配線
幅Ｌc は、従来より広くしている。即ち、従来、Ｌb ＝
Ｌc であるのに、この実施例では、Ｌb ＜Ｌc にする。
【００２２】前記シャント線３と第１の行選択線１とは
金属配線層を別にしているので、その配線間容量ＣM
は、第２及び第３の金属配線層間を層間絶縁している絶
縁膜１４の膜厚ＬH に依存する。この容量ＣM を小さく
するには、層間絶縁膜厚ＬH を厚くして第１の行選択線
１とシャント線３間の距離を第２の金属配線層の配線間
隔Ｌs より大きくすれば良い（ＬH ＞Ｌs ）。また、こ
の実施例における他の特徴は、第３の金属配線層に形成
した第１の行選択線１の配置にある。この行選択線は、
単に第２の金属配線層の上の第３の金属配線層に形成し
たのではなく、シャント線３、７の真上には配置しない
ようにしている。即ち、第１の行選択線１は、接地電位
線のシャント線７と第２の行選択線のシャント線３の間
の絶縁膜１４の上に形成されている。このような構成に
より、第１の行選択線１と第２の行選択線のシャント線
３との間の距離は、層間絶縁膜厚ＬH より大きくなるの
で、第１の行選択線１がシャント線３などの真上にある
より、配線間容量は小さくなって、第１の行選択線１と
シャント線３とがメモリセルの選択時において逆相にな
っているためのミラー効果を抑えることができる。
【００２３】次に、図３及び図４を参照して第２の実施
例を説明する。図は、この実施例に係る半導体基板上の
ＳＲＡＭの配線の位置関係を中心に示したもので、図３
がその平面図、図４は前図のＣ−Ｃ′部分の断面図であ
る。半導体基板１０上の信号線などに用いられる配線
は、メモリセル領域の上を通過する。半導体基板１０上
に形成された絶縁膜１１には、メモリセルを構成するト
ランジスタのゲート電極（図示せず）とともにいずれも
多結晶シリコンからなる第２の行選択線４及びメモリセ
ル用接地電位線７１が形成されている。これら多結晶シ
リコン配線は平坦化された絶縁膜１２に被覆され。この
上に、Ａｌなどの第１の金属配線層を形成し、この金属
配線層にメモリセルのデータを伝えるデータ線６を形成
する。このデータ線６を被覆するように、平坦化された
絶縁膜１３を形成する。そして、この絶縁膜１３の平坦
化されている表面に、前記データ線６とほぼ垂直に交わ
るようにＡｌなどの第２の金属配線層を形成する。この
第２の金属配線層には、各メモリセルの上に配線され、
第１の行選択線１および列選択線２により選ばれる第２
の行選択線のシャント線３が形成されている。
【００２４】この第２の金属配線層を被覆するように、
平坦化された絶縁膜１４が形成される。次いで、この平
坦化された絶縁膜１４の表面に第２の金属配線層とは平
行にＡｌなどの第３の金属配線層が形成され、この金属
配線層には第２の金属配線層とは平行に第１の行選択線
１が配線されている。第３の金属配線層は、その後絶縁
膜（図示せず）で被覆保護される。この様な半導体基板
上の配線構造において第２の金属配線層に形成された第
２の行選択線のシャント線３はメモリセルの列ごとに分
割されているので、その配線長は短い。第２の行選択線
４がシャント線が必要なのは、その配線素材が多結晶シ
リコンであり、シャントしないと抵抗が大きく遅延大と
なる（ρsAl は、例えば５０ｍΩ／□、ρspolySi は、
約１０Ω／□）ことにある。さらに、第２の金属配線層
の上の第３の金属配線層に形成されている第１の行選択
線１は、メモリセルアレイの行方向すべてに渡って配置
されるためにその配線長は、第２の行選択線のシャント
線３の配線長より長くなっている。この実施例では、こ
の第３の金属配線層に、さらに、メモリセル用接地電位
線の抵抗を下げるシャント線７を配線している。
【００２５】これは、配線長が長い配線に分けられるの
で、この金属配線層に配線することによって配線幅を広
くするなどの抵抗を下げる処理が可能になる。第２の金
属配線層の第２の行選択線のシャント線３の配線幅Ｌb
は従来のままで、第３の金属配線層の第１の行選択線１
の配線幅Ｌc は、従来より広くしている。即ち、従来Ｌ
b ＝Ｌc であるのに、この実施例では、Ｌb ＜Ｌc にす
る。前記シャント線３と第１の行選択線１とは金属配線
層を別にしているので、その配線間容量ＣM は第２及び
第３の金属配線層間を層間絶縁している絶縁膜１４の膜
厚ＬH に依存する。この容量ＣM を小さくするには、層
間絶縁膜厚ＬH を厚くして第１の行選択線１とシャント
線３間の距離を第２の金属配線層の配線間隔より大きく
すれば良い。またこの実施例における他の特徴は、第３
の金属配線層に形成した第１の行選択線１の配置にあ
る。この行選択線は、前記実施例と同様にシャント線３
の真上には配置しないようにする。即ち、第１の行選択
線１は、第２の行選択線のシャント線３の真上より幾分
ずれるように絶縁膜１４の上に形成されている。このよ
うな構成により、第１の行選択線１と第２の行選択線の
シャント線３との間の距離は、層間絶縁膜厚ＬH より大
きくなるので、第１の行選択線１がシャント線３などの
真上にあるより配線間容量ＣM は小さくなって、第１の
行選択線１とシャント線３とがメモリセルの選択時にお
いて逆相になっているためのミラー効果を抑えることが
できる。
【００２６】次に、図５を参照して第３の実施例を説明
する。図は、この実施例に係る半導体基板上のＳＲＡＭ
の配線の位置関係を中心に示した断面図である。半導体
基板１０上の配線構造は、Ａｌなどの第１の金属配線層
にメモリセルのデータを伝えるデータ線６を配線し、こ
のデータ線６を被覆するように、平坦化された絶縁膜１
３を形成するまでは、前の２つの実施例と同じである。
そして、この絶縁膜１３の平坦化されている表面に、前
記データ線６とほぼ垂直に交わるようにＡｌなどの第２
の金属配線層を形成する。この第２の金属配線層には、
各メモリセルの上に配線され、第１の行選択線１および
列選択線２により選ばれる第２の行選択線のシャント線
３が形成されている。この第２の金属配線層を被覆する
ように平坦化された絶縁膜１４が形成される。次いで、
この平坦化された絶縁膜１４の表面に第２の金属配線層
とは平行にＡｌなどの第３の金属配線層が形成され、こ
の金属配線層には第２の金属配線層とは平行に第１の行
選択線１が配線されている。第３の金属配線層は、その
後、絶縁膜（図示せず）で被覆保護される。この様な半
導体基板上の配線構造において、第２の金属配線層に形
成された第２の行選択線のシャント線３はメモリセルの
列ごとに分割されているので、その配線長は短い。
【００２７】さらに、第２の金属配線層の上の第３の金
属配線層に形成されている第１の行選択線１は、メモリ
セルアレイの行方向すべてに渡って配置されるためにそ
の配線長は、第２の行選択線のシャント線３の配線長よ
り長くなっている。この実施例では、この第２の金属配
線層に、さらに、メモリセル用接地電位線の抵抗を下げ
るシャント線７を配線しており、かつ、このシャント線
７は、１行毎に形成することに特徴がある。従来は図４
などに示すように隣接するメモリセルの行の間の境界に
跨って形成されており、２つの行に共通のシャント線７
になっていた。第２の金属配線層の第２の行選択線のシ
ャント線３の配線幅Ｌb は従来のままで第３の金属配線
層の第１の行選択線１の配線幅Ｌc を従来より広くする
ことができる。また、この第１の行選択線１は、前記実
施例と同様にシャント線３の真上には配置しないように
する。即ち、第１の行選択線１は、第２の行選択線のシ
ャント線３の真上より幾分ずれるように絶縁膜１４の上
に形成することにより配線間容量ＣM は小さくなって、
第１の行選択線１とシャント線３とがメモリセルの選択
時において逆相になっているためのミラー効果を抑える
ことができる。
【００２８】次に、図６を参照して第４の実施例を説明
する。図は、この実施例に係る半導体基板上のＳＲＡＭ
の配線の位置関係を中心に示した断面図である。半導体
基板１０上の配線構造は、Ａｌなどの第１の金属配線層
にメモリセルのデータを伝えるデータ線６を配線し、こ
のデータ線６を被覆するように、平坦化された絶縁膜１
３を形成するまでは、前の３つの実施例と同じである。
そして、この配線構造では、前記シャント線７を各１行
毎に形成している点では、前実施例と同様である。この
実施例では、前記シャント線７を１行毎に第３の金属配
線層に配線することに特徴がある。第２の金属配線層の
第２の行選択線のシャント線３の配線幅Ｌb は従来のま
まで第３の金属配線層の第１の行選択線１の配線幅Ｌc
を従来より広くすることができる。また、この第１の行
選択線１は、前記実施例と同様にシャント線３の真上に
は配置しないようにする。即ち、第１の行選択線１は、
第２の行選択線のシャント線３の真上より幾分ずれるよ
うに絶縁膜１４の上に形成することにより配線間容量Ｃ
M は小さくなって、第１の行選択線１とシャント線３と
がメモリセルの選択時において逆相になっているための
ミラー効果を抑えることができる。
【００２９】図７では、半導体基板上に行選択デコーダ
とメモリセルのブロックの集合体が１対形成されている
が、本発明は、この様な構造の半導体装置に限るもので
はない。図１０を参照して本発明の他の構造の半導体装
置の例を説明する。図は、半導体基板の平面図を示して
いる。図１０（ａ）では、行選択デコーダ８は、その両
端のブロック集合体４０を制御する。この行選択デコー
ダを半導体基板１０に図の上下に配列する。この様なメ
モリを有する半導体装置に本発明を適用して配線長の長
い信号線を適宜複数の信号線が配置されている金属配線
層からその上層か下層にある他の金属配線層に移し、こ
の配線幅を広げて配線遅延時間の増加を有効に防いでい
る。図１０（ｂ）でも、行選択デコーダ８は、その両端
のブロック集合体４０を制御する。この行選択デコーダ
を半導体基板１０に図の横一列に複数配列する。この様
なメモリを有する半導体装置に本発明を適用して配線長
の長い信号線を適宜複数の信号線が配置されている金属
配線層からその上層か下層にある他の金属配線層に移
す。ブロック内のメモリセルの数を少なくすれば第１の
行選択線の配線長を短くすることができるので、信号線
の配線幅を広げることも含めて配線遅延時間の増加をさ
らに有効に防ぐことができる。
【００３０】以上実施例では、メモリを含む半導体装置
を参照して本発明を説明したが、本発明は、メモリのみ
に限定されるものではなく、論理回路など高速化が必要
な全ての半導体装置に適用することができる。
【００３１】
【発明の効果】以上のように、本発明においては、従来
半導体基板上の多層配線構造の所定の金属配線層の複数
の配線の内、配線長の長い配線、所定の配線幅の配線よ
り配線幅の広い配線をこの所定の金属配線層より上層又
は下層の金属配線層に形成することにより、配線抵抗及
び配線間容量を小さくすることができるので、半導体装
置のアクセスタイムの高速化を実現することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例の半導体装置の断面図。
【図２】第１の実施例の半導体装置の平面図。
【図３】第２の実施例の半導体装置の平面図。
【図４】図３のＣ−Ｃ′部分の断面図。
【図５】第３の実施例の半導体装置の断面図。
【図６】第４の実施例の半導体装置の断面図。
【図７】本発明及び従来のＳＲＡＭの概略断面図。
【図８】本発明及び従来のＳＲＡＭの拡大概略図。
【図９】図７のＳＲＡＭの中間バッファがＮＯＲ回路で
ある場合に入力／出力される信号特性図。
【図１０】本発明の半導体基板のメモリの配置を示す平
面図。
【図１１】従来の半導体装置の平面図。
【図１２】図１１のＡ−Ａ′部分の断面図。
【符号の説明】
１ 第１の行選択線 ２ 列選択線 ３ 第２の行選択線のシャント線 ４ 第２の行選択線 ５ 中間バッファ ６ データ線 ７ 接地電位線のシャント線 ８ 行選択デコーダ ９ 列選択デコーダ １０ 半導体基板 １１、１２、１３、１４ 絶縁膜 ２０ メモリセル ３０ メモリセル領域 ４０ メモリセルブロック集合体 ７１ 接地電位線

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板と、 前記半導体基板に形成された複数のメモリセルと、 前記半導体基板上に形成され、行選択デコーダからの信
    号を伝える第１の行選択線と、 前記半導体基板上に形成され列選択デコーダからの信号
    を伝える列選択線と、 前記半導体基板上に形成され、前記複数のメモリセルが
    接続されている第２の行選択線と、 前記半導体基板上に形成され、前記第２の行選択線の配
    線抵抗を下げるシャント線と、 前記第１の行選択線及び前記列選択線からの信号に基づ
    いて所定の前記第２の行選択線を前記シャント線を介し
    て選択する中間バッファと、 前記半導体基板上に形成された第１の金属配線層と、 前記第１の金属配線層上に絶縁膜を介して形成され、少
    なくとも前記第２の行選択線のシャント線が形成されて
    いる第２の金属配線層と、 前記第２の金属配線層上に絶縁膜を介して形成され、少
    なくとも前記第１の行選択線が形成されている第３の金
    属配線層とを備え、 前記第１の行選択線の配線幅は、前記第２の行選択線の
    シャント線の配線幅よりも広いことを特徴とする半導体
    装置。
  2. 【請求項２】 前記第１の金属配線層にはメモリセルデ
    ータを伝えるデータ線が形成されていることを特徴とす
    る請求項１に記載の半導体装置。
  3. 【請求項３】 前記第２の金属配線層には、所定の配線
    幅の配線を形成し、前記第３の金属配線層には、前記所
    定の配線幅の配線より配線幅の広い配線を形成すること
    を特徴とする請求項１又は請求項２に記載の半導体装
    置。
  4. 【請求項４】 前記第１の行選択線の配線長は、前記第
    ２の行選択線のシャント線の配線長より長いことを特徴
    とする請求項１乃至請求項３のいずれかに記載の半導体
    装置。
  5. 【請求項５】 前記第２の金属配線層の前記第２の行選
    択線のシャント線の真上には前記第３の金属配線層の前
    記第１の行選択線を配置せず、前記第２の行選択線のシ
    ャント線は、上下の位置関係において互いにずれている
    ことを特徴とする請求項１乃至請求項４のいずれかに記
    載の半導体装置。
  6. 【請求項６】 半導体基板と、 前記半導体基板に形成された複数のメモリセルと、 前記半導体基板上に形成され、行選択デコーダからの出
    力する信号を伝える第１の行選択線と、 前記半導体基板上に形成され、列選択デコーダからの出
    力する信号を伝える列選択線と、 前記半導体基板上に形成され、前記複数のメモリセルが
    接続されている第２の行選択線と、 前記半導体基板上に形成され、前記第２の行選択線の配
    線抵抗を下げるシャント線と、 前記第１の行選択線及び前記列選択線からの信号に基づ
    いて所定の前記第２の行選択線を前記シャント線を介し
    て選択する中間バッファと、 前記半導体基板上に形成された第１の金属配線層と、 前記第１の金属配線層上に絶縁膜を介して形成され、少
    なくとも前記第２の行選択線の前記シャント線が形成さ
    れている第２の金属配線層と、 前記第２の金属配線層の下及び前記第１の金属配線層の
    上にそれぞれ絶縁膜を介して形成され、少なくとも前記
    第１の行選択線が形成されている第３の金属配線層とを
    備え、 前記第１の行選択線の配線幅は、前記第２の行選択線の
    シャント線の配線幅よりも広いことを特徴とする半導体
    装置。
  7. 【請求項７】 半導体基板と、 前記半導体基板上に形成され、所定の配線長の配線が形
    成されている第１の金属配線層と、 前記半導体基板上の前記第１の金属配線層の上層又は下
    層に形成され、前記所定の配線長の配線より配線長の長
    い配線が形成されている第２の金属配線層とを備え、 前記第２の金属配線層の前記配線の配線幅は、前記第１
    の金属配線層の前記所定の配線長の配線の配線幅よりも
    広いことを特徴とする半導体装置。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001177068A (ja) * 1999-11-11 2001-06-29 Hyundai Electronics Ind Co Ltd 不揮発性強誘電体メモリ素子並びにその製造方法
JP2002237188A (ja) * 2001-02-13 2002-08-23 Mitsubishi Electric Corp 半導体記憶装置
US6628536B2 (en) 2001-02-20 2003-09-30 Matsushita Electric Industrial Co., Ltd. Semiconductor memory device
JP2009187988A (ja) * 2008-02-01 2009-08-20 Toshiba Corp 半導体装置及びその製造方法

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5870349A (en) * 1997-10-28 1999-02-09 International Business Machines Corporation Data processing system and method for generating memory control signals with clock skew tolerance
US5956286A (en) * 1997-10-28 1999-09-21 International Business Machines Corporation Data processing system and method for implementing a multi-port memory cell
US5907508A (en) * 1997-10-28 1999-05-25 International Business Machines Corporation Method and apparatus for single clocked, non-overlapping access in a multi-port memory cell
US5877976A (en) * 1997-10-28 1999-03-02 International Business Machines Corporation Memory system having a vertical bitline topology and method therefor
US5946227A (en) * 1998-07-20 1999-08-31 Motorola, Inc. Magnetoresistive random access memory with shared word and digit lines
JP3569727B2 (ja) * 1999-03-31 2004-09-29 エルピーダメモリ株式会社 半導体記憶装置
US6545906B1 (en) 2001-10-16 2003-04-08 Motorola, Inc. Method of writing to scalable magnetoresistance random access memory element
US7116593B2 (en) * 2002-02-01 2006-10-03 Hitachi, Ltd. Storage device
US7095646B2 (en) 2002-07-17 2006-08-22 Freescale Semiconductor, Inc. Multi-state magnetoresistance random access cell with improved memory storage density
US6956763B2 (en) 2003-06-27 2005-10-18 Freescale Semiconductor, Inc. MRAM element and methods for writing the MRAM element
US6967366B2 (en) 2003-08-25 2005-11-22 Freescale Semiconductor, Inc. Magnetoresistive random access memory with reduced switching field variation
US7129098B2 (en) 2004-11-24 2006-10-31 Freescale Semiconductor, Inc. Reduced power magnetoresistive random access memory elements
KR101799550B1 (ko) * 2017-02-07 2017-11-20 이회영 Ｄｉｙ 종이액자

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH073862B2 (ja) * 1983-07-27 1995-01-18 株式会社日立製作所 半導体記憶装置
US5172335A (en) * 1987-02-23 1992-12-15 Hitachi, Ltd. Semiconductor memory with divided bit load and data bus lines
DE69033746T2 (de) * 1989-12-15 2002-02-28 Sony Corp Halbleiterspeicher

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001177068A (ja) * 1999-11-11 2001-06-29 Hyundai Electronics Ind Co Ltd 不揮発性強誘電体メモリ素子並びにその製造方法
JP2002237188A (ja) * 2001-02-13 2002-08-23 Mitsubishi Electric Corp 半導体記憶装置
US6628536B2 (en) 2001-02-20 2003-09-30 Matsushita Electric Industrial Co., Ltd. Semiconductor memory device
JP2009187988A (ja) * 2008-02-01 2009-08-20 Toshiba Corp 半導体装置及びその製造方法

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Publication number Publication date
JP3179937B2 (ja) 2001-06-25
US5468985A (en) 1995-11-21

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