JPH05167042A - 読出専用メモリ - Google Patents
読出専用メモリInfo
- Publication number
- JPH05167042A JPH05167042A JP33207191A JP33207191A JPH05167042A JP H05167042 A JPH05167042 A JP H05167042A JP 33207191 A JP33207191 A JP 33207191A JP 33207191 A JP33207191 A JP 33207191A JP H05167042 A JPH05167042 A JP H05167042A
- Authority
- JP
- Japan
- Prior art keywords
- bit line
- line
- virtual ground
- lines
- memory cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
- G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
- G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices
- G11C17/126—Virtual ground arrays
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
Landscapes
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 マスクＲＯＭのチップサイズを小型にし、メ
インビット線及び仮想グランド線の配線容量を減少し
て、大容量かつ高速な読出動作を実現する。 【構成】 メインビット線及び仮想グランド線間には３
本のビット線が存在し、これによってメインビット線及
び仮想グランド線間にはワード線方向に２つのメモリト
ランジスタ列が形成される。このため、メインビット線
及び仮想グランド線をジグザグに配線せずとも、ビット
線とメインビット線間、あるいはビット線と接地線間の
接続を断続するトランジスタを適切にオンオフ制御する
ことにより所望のメモリセル列の選択が可能となる。 【効果】 メインビット線及び仮想グランド線を直線状
に配置することが可能となる。
インビット線及び仮想グランド線の配線容量を減少し
て、大容量かつ高速な読出動作を実現する。 【構成】 メインビット線及び仮想グランド線間には３
本のビット線が存在し、これによってメインビット線及
び仮想グランド線間にはワード線方向に２つのメモリト
ランジスタ列が形成される。このため、メインビット線
及び仮想グランド線をジグザグに配線せずとも、ビット
線とメインビット線間、あるいはビット線と接地線間の
接続を断続するトランジスタを適切にオンオフ制御する
ことにより所望のメモリセル列の選択が可能となる。 【効果】 メインビット線及び仮想グランド線を直線状
に配置することが可能となる。
Description
【０００１】
【産業上の利用分野】本発明は、いわゆるマスクＲＯＭ
（Read OnlyMemory）に関し、特に、ＮＯＲ型マスクＲ
ＯＭに関する。
（Read OnlyMemory）に関し、特に、ＮＯＲ型マスクＲ
ＯＭに関する。
【０００２】
【従来の技術】大容量のマスクＲＯＭのメモリセルとし
て、メモリセルのソース、ドレインをＮ+ 拡散層により
形成し、このＮ+ 拡散層と直交するようにワード線を配
置したＮＯＲ型マスクＲＯＭが使用されるようになって
いる。
て、メモリセルのソース、ドレインをＮ+ 拡散層により
形成し、このＮ+ 拡散層と直交するようにワード線を配
置したＮＯＲ型マスクＲＯＭが使用されるようになって
いる。
【０００３】図８及び図９は、このようなマスクＲＯＭ
のメモリセルアレイの回路構成例及びメモリセルアレイ
の平面図を示している。
のメモリセルアレイの回路構成例及びメモリセルアレイ
の平面図を示している。
【０００４】同図において、上下方向に配設されたビッ
ト線１はＮ+ 拡散層、左右方向に配設されたワード線２
はポリサイドによって形成される。ビット線１とワード
線２が交差するように配置され、交差部にＭＯＳトラン
ジスタのソース及びドレイン領域、該交差部の間に該Ｍ
ＯＳトランジスタのチャネルが形成されるフラットセル
３はＮＯＲ型構成である。フラットセル３は、チャネル
への不純物拡散量の相違等の手法により、セルが保持す
べき情報ビットに対応して所定のゲート電圧により導通
し、あるいは非導通となるようになされる。フラットセ
ルはＮ+ 拡散層をビット線としているので、これの抵抗
及び接合容量が大きくなるため、図示しないバンク選択
回路構成を用いてこれらを大幅に低減することにより、
フラットセルの特徴であるＮＯＲ型を生かし、高速読み
出しを可能としている。各バンクは、ビット線１の両端
に夫々接続された偶数バンク選択トランジスタ４及び奇
数バンク選択トランジスタ５と、１６本のワード線ＷＬ
0 〜ＷＬ15を夫々ゲート電極とした１６個のメモリセル
により構成されており、メモリアレイはビット線１方向
に２５６バンクに分割されている。ビット線１は、バン
ク選択トランジスタ４及び５を介してＡｌ（アルミニウ
ム）で形成された主ビット線６に接続されている。主ビ
ット線６の下方端部はコラム選択線ＣＳによって制御さ
れるコラム選択トランジスタ１３を介してセンスアンプ
１４に接続される。仮想グランド線７もＡｌで形成され
ており、バンク選択トランジスタ４及び５を介してメモ
リセルトランジスタ３のソースに接続される。仮想グラ
ンド線７の下方端部はコラム選択トランジスタ１３及び
仮想グランド選択線ＶＳによって制御される仮想グラン
ド選択トランジスタ１５を介して接地される。主ビット
線６と仮想グランド線７は隣り合うように配置されてい
る。メモリセルは偶数コラム８、奇数コラム９のどちら
かに属し、ビット線１の両端のバンク選択トランジスタ
４及び５を切り換えることにより、偶数コラム８、奇数
コラム９の選択を行うことができる。
ト線１はＮ+ 拡散層、左右方向に配設されたワード線２
はポリサイドによって形成される。ビット線１とワード
線２が交差するように配置され、交差部にＭＯＳトラン
ジスタのソース及びドレイン領域、該交差部の間に該Ｍ
ＯＳトランジスタのチャネルが形成されるフラットセル
３はＮＯＲ型構成である。フラットセル３は、チャネル
への不純物拡散量の相違等の手法により、セルが保持す
べき情報ビットに対応して所定のゲート電圧により導通
し、あるいは非導通となるようになされる。フラットセ
ルはＮ+ 拡散層をビット線としているので、これの抵抗
及び接合容量が大きくなるため、図示しないバンク選択
回路構成を用いてこれらを大幅に低減することにより、
フラットセルの特徴であるＮＯＲ型を生かし、高速読み
出しを可能としている。各バンクは、ビット線１の両端
に夫々接続された偶数バンク選択トランジスタ４及び奇
数バンク選択トランジスタ５と、１６本のワード線ＷＬ
0 〜ＷＬ15を夫々ゲート電極とした１６個のメモリセル
により構成されており、メモリアレイはビット線１方向
に２５６バンクに分割されている。ビット線１は、バン
ク選択トランジスタ４及び５を介してＡｌ（アルミニウ
ム）で形成された主ビット線６に接続されている。主ビ
ット線６の下方端部はコラム選択線ＣＳによって制御さ
れるコラム選択トランジスタ１３を介してセンスアンプ
１４に接続される。仮想グランド線７もＡｌで形成され
ており、バンク選択トランジスタ４及び５を介してメモ
リセルトランジスタ３のソースに接続される。仮想グラ
ンド線７の下方端部はコラム選択トランジスタ１３及び
仮想グランド選択線ＶＳによって制御される仮想グラン
ド選択トランジスタ１５を介して接地される。主ビット
線６と仮想グランド線７は隣り合うように配置されてい
る。メモリセルは偶数コラム８、奇数コラム９のどちら
かに属し、ビット線１の両端のバンク選択トランジスタ
４及び５を切り換えることにより、偶数コラム８、奇数
コラム９の選択を行うことができる。
【０００５】例えば、偶数コラムの読み出しは、偶数コ
ラムバンク選択線１０と、１本のワード線、例えばＷＬ
15が選択されると共に「Ｈｉ」レベルとなり、メモリセ
ル３´のソース・ドレインがＡｌの仮想グランド線７及
び主ビット線６に接続される。このとき、奇数コラムバ
ンク選択線１１が、「Ｌｏ」レベルとなって奇数コラム
バンク選択トランジスタ５はオフになっている。奇数コ
ラムのメモリセル３''等のゲートにもワード線ＷＬ15に
よって「Ｈｉ」レベルが印加されるが、奇数コラムのメ
モリセルのソース・ドレイン間はオン状態の偶数コラム
バンク選択トランジスタ４を介して短絡されており、メ
モリセル３''はオフになっている。従って、バンクｉの
偶数コラムバンク選択線１０と、ワード線ＷＬ15が選択
されると、メモリセル３´を通過する電流の有無によっ
て、メモリセル３´に記録された内容がセンスアンプ１
４に読み出される。奇数コラムのメモリセルを読み出す
場合も同様にして行える。
ラムバンク選択線１０と、１本のワード線、例えばＷＬ
15が選択されると共に「Ｈｉ」レベルとなり、メモリセ
ル３´のソース・ドレインがＡｌの仮想グランド線７及
び主ビット線６に接続される。このとき、奇数コラムバ
ンク選択線１１が、「Ｌｏ」レベルとなって奇数コラム
バンク選択トランジスタ５はオフになっている。奇数コ
ラムのメモリセル３''等のゲートにもワード線ＷＬ15に
よって「Ｈｉ」レベルが印加されるが、奇数コラムのメ
モリセルのソース・ドレイン間はオン状態の偶数コラム
バンク選択トランジスタ４を介して短絡されており、メ
モリセル３''はオフになっている。従って、バンクｉの
偶数コラムバンク選択線１０と、ワード線ＷＬ15が選択
されると、メモリセル３´を通過する電流の有無によっ
て、メモリセル３´に記録された内容がセンスアンプ１
４に読み出される。奇数コラムのメモリセルを読み出す
場合も同様にして行える。
【０００６】上述したように主ビット線６及び仮想グラ
ンド線７はＡｌ線により形成され、偶数コラム及び奇数
コラムの選択が行えるように配置されたＡｌ−Ｎ+ 拡散
コンタクト１２を結びながら、コラム方向においてジグ
ザグに配線される。ＡｌラインピッチはＮ+ 拡散ビット
線ピッチの２倍あり、Ａｌ間スペースが十分確保出来る
ため、Ａｌ間ショート及びカップリングノイズを大幅に
減少できる構成となっている。
ンド線７はＡｌ線により形成され、偶数コラム及び奇数
コラムの選択が行えるように配置されたＡｌ−Ｎ+ 拡散
コンタクト１２を結びながら、コラム方向においてジグ
ザグに配線される。ＡｌラインピッチはＮ+ 拡散ビット
線ピッチの２倍あり、Ａｌ間スペースが十分確保出来る
ため、Ａｌ間ショート及びカップリングノイズを大幅に
減少できる構成となっている。
【０００７】
【発明が解決しようとする課題】しかしながら、従来の
構成では、メインビット線と仮想グランド線間に形成さ
れるメモリセル列は２本のビット線による、１／２列、
１列、１／２列である。メモリセルがワード線方向に１
個分ずれているため、この分だけ、チップサイズが大き
くなる。これは、メモリセルアレイの分割数を多くする
ほど影響が大きく、大容量のマスクＲＯＭにとって不具
合である。また、Ａｌのメインビット線及び仮想グラン
ド線が偶数列及び奇数列のメモリセルを選択するべくジ
グザグに曲がって配線されているために、その分だけ配
線容量が増し、読み出しの高速化に不利である。
構成では、メインビット線と仮想グランド線間に形成さ
れるメモリセル列は２本のビット線による、１／２列、
１列、１／２列である。メモリセルがワード線方向に１
個分ずれているため、この分だけ、チップサイズが大き
くなる。これは、メモリセルアレイの分割数を多くする
ほど影響が大きく、大容量のマスクＲＯＭにとって不具
合である。また、Ａｌのメインビット線及び仮想グラン
ド線が偶数列及び奇数列のメモリセルを選択するべくジ
グザグに曲がって配線されているために、その分だけ配
線容量が増し、読み出しの高速化に不利である。
【０００８】よって、本発明は、チップサイズを抑制
し、メインビット線及び仮想グランド線のジグザグな配
線を回避して大容量かつ高速な読出動作を実現し得る読
出専用メモリを提供することを目的とする。
し、メインビット線及び仮想グランド線のジグザグな配
線を回避して大容量かつ高速な読出動作を実現し得る読
出専用メモリを提供することを目的とする。
【０００９】
【課題を解決するためのの手段】上記目的を達成するた
め本発明の読出専用メモリは、平行な４本を単位グルー
プとして繰り返し配列された複数のビット線と、上記ビ
ット線と直交する複数のワード線と、上記ビット線及び
前記ワード線の交差部をソース及びドレイン領域とし、
上記交差部に挟まれる部分をチャネル領域とするメモリ
セルトランジスタ群と、上記単位グループの第１及び第
３のビット線の順方向側端と第２ビット線の一端とがト
ランジスタを介して接続される複数のメインビット線
と、上記単位グループの第３のビット線の逆方向側端及
び第４ビット線の一端と、次単位グループの第１のビッ
ト線の逆方向側端とがトランジスタを介して接続される
複数の仮想接地線と、を基本となる記憶領域に備えるこ
とを特徴とする。
め本発明の読出専用メモリは、平行な４本を単位グルー
プとして繰り返し配列された複数のビット線と、上記ビ
ット線と直交する複数のワード線と、上記ビット線及び
前記ワード線の交差部をソース及びドレイン領域とし、
上記交差部に挟まれる部分をチャネル領域とするメモリ
セルトランジスタ群と、上記単位グループの第１及び第
３のビット線の順方向側端と第２ビット線の一端とがト
ランジスタを介して接続される複数のメインビット線
と、上記単位グループの第３のビット線の逆方向側端及
び第４ビット線の一端と、次単位グループの第１のビッ
ト線の逆方向側端とがトランジスタを介して接続される
複数の仮想接地線と、を基本となる記憶領域に備えるこ
とを特徴とする。
【００１０】
【作用】上記の構成とすることにより、メインビット線
及び仮想グランド線間には３本のビット線が存在し、こ
れによってメインビット線及び仮想グランド線間にはワ
ード線方向に２つのメモリトランジスタ列が形成され
る。このため、メインビット線及び仮想グランド線をジ
グザグに配線せずとも、ビット線とメインビット線間、
あるいはビット線と接地線間の接続を断続するトランジ
スタを適切にオンオフ制御することにより所望のメモリ
セル列の選択が可能となる。
及び仮想グランド線間には３本のビット線が存在し、こ
れによってメインビット線及び仮想グランド線間にはワ
ード線方向に２つのメモリトランジスタ列が形成され
る。このため、メインビット線及び仮想グランド線をジ
グザグに配線せずとも、ビット線とメインビット線間、
あるいはビット線と接地線間の接続を断続するトランジ
スタを適切にオンオフ制御することにより所望のメモリ
セル列の選択が可能となる。
【００１１】
【実施例】図１は、本発明のマスクＲＯＭの実施例を示
しており、ＲＯＭの１バンク相当部分の等価回路を示し
ている。図１に示された等価回路図において図８と対応
する部分には同一符号を付し、共通する周囲の回路の記
載は省略している。
しており、ＲＯＭの１バンク相当部分の等価回路を示し
ている。図１に示された等価回路図において図８と対応
する部分には同一符号を付し、共通する周囲の回路の記
載は省略している。
【００１２】同図において、複数のバンクに亘るメイン
ビット線…，６1 ，６2 ，…と仮想グランド線…，
７0 ，…が交互に配置される。メインビット線６1 の上
方接続点１２1 と仮想グランド線７0 の下方接続点１２
0 間には、ビット線１11がコラム選択トランジスタＱ11
及びＱ21を介して接続される。メインビット線６1 の上
方接続点１２1 と仮想グランド線７1 の下方接続点１２
4 間には、ビット線１13がコラム選択トランジスタＱ12
及びＱ23を介して接続される。仮想グランド線７1 の下
方接続点１２4 とメインビット線６2 の上方接続点１２
5 間には、ビット線１15がコラム選択トランジスタＱ14
及びＱ24を介して接続される。メインビット線６2 の上
方接続点１２5と図示しない仮想グランド線７2 の下方
接続点１２6 間にはビット線１17がコラム選択トランジ
スタＱ15及びＱ26を介して接続される。ビット線１11及
びビット線１13間にはＭＯＳトランジスタＭ01及びＭ02
が直列に接続され、両トランジスタ同士の接続点とメイ
ンビット線６1 の下方接続点１２2 はコラム選択トラン
ジスタＱ22を介して接続される。ビット線１13及びビッ
ト線１15間にはＭＯＳトランジスタＭ153 及びＭ154 が
直列に接続され、両トランジスタ同士の接続点と仮想グ
ランド線７1 の上方接続点１２3はコラム選択トランジ
スタＱ13を介して接続される。ビット線１15及びビット
線１17間にはＭＯＳトランジスタＭ05及びＭ06が直列に
接続され、両トランジスタ同士の接続点とメインビット
線６2 の下方接続点１２6 はコラム選択トランジスタＱ
25を介して接続される。コラム選択トランジスタＱ11〜
Ｑ15の各ゲートは選択線Ｓ１に接続されてオンオフ制御
される。コラム選択トランジスタＱ21〜Ｑ26の各ゲート
は選択線Ｓ２に接続されてオンオフ制御される。
ビット線…，６1 ，６2 ，…と仮想グランド線…，
７0 ，…が交互に配置される。メインビット線６1 の上
方接続点１２1 と仮想グランド線７0 の下方接続点１２
0 間には、ビット線１11がコラム選択トランジスタＱ11
及びＱ21を介して接続される。メインビット線６1 の上
方接続点１２1 と仮想グランド線７1 の下方接続点１２
4 間には、ビット線１13がコラム選択トランジスタＱ12
及びＱ23を介して接続される。仮想グランド線７1 の下
方接続点１２4 とメインビット線６2 の上方接続点１２
5 間には、ビット線１15がコラム選択トランジスタＱ14
及びＱ24を介して接続される。メインビット線６2 の上
方接続点１２5と図示しない仮想グランド線７2 の下方
接続点１２6 間にはビット線１17がコラム選択トランジ
スタＱ15及びＱ26を介して接続される。ビット線１11及
びビット線１13間にはＭＯＳトランジスタＭ01及びＭ02
が直列に接続され、両トランジスタ同士の接続点とメイ
ンビット線６1 の下方接続点１２2 はコラム選択トラン
ジスタＱ22を介して接続される。ビット線１13及びビッ
ト線１15間にはＭＯＳトランジスタＭ153 及びＭ154 が
直列に接続され、両トランジスタ同士の接続点と仮想グ
ランド線７1 の上方接続点１２3はコラム選択トランジ
スタＱ13を介して接続される。ビット線１15及びビット
線１17間にはＭＯＳトランジスタＭ05及びＭ06が直列に
接続され、両トランジスタ同士の接続点とメインビット
線６2 の下方接続点１２6 はコラム選択トランジスタＱ
25を介して接続される。コラム選択トランジスタＱ11〜
Ｑ15の各ゲートは選択線Ｓ１に接続されてオンオフ制御
される。コラム選択トランジスタＱ21〜Ｑ26の各ゲート
は選択線Ｓ２に接続されてオンオフ制御される。
【００１３】ビット線１11〜１14は１つの単位グループ
を、ビット線１15〜１18は次の単位グループを構成す
る。このような縦方向の配線がメモリ容量に応じて繰り
返して配列される。
を、ビット線１15〜１18は次の単位グループを構成す
る。このような縦方向の配線がメモリ容量に応じて繰り
返して配列される。
【００１４】このビット線１11〜１17と直交するように
バンクｉの記憶容量に対応した数のワード線ＷＬ0 〜Ｗ
Ｌ15が配置される。ビット線とワード線とが交差する領
域にはメモリセルとしてＭＯＳトランジスタＭ01〜Ｍ
156 が配置される。すなわち、ビット線１11及び１12間
に並列にトランジスタＭ01、Ｍ11、Ｍ21、…、Ｍ151 が
接続される。ビット線１12及び１13間に並列にトランジ
スタＭ02、Ｍ12、Ｍ22、…、Ｍ152 が接続される。ビッ
ト線１13及び１14間に並列にトランジスタＭ03、Ｍ13、
Ｍ23、…、Ｍ153 が接続される。同様にして、ビット線
１14〜１17相互間にトランジスタＭ04〜Ｍ156 が接続さ
れる。行列状に配置されたトランジスタＭ01〜Ｍ156 の
第１行のトランジスタＭ01〜Ｍ06の各ゲートはワード線
ＷＬ0 に接続される。ワード線ＷＬ1 は第２行のトラン
ジスタ群の各ゲートに接続される。同様に、ワード線Ｗ
Ｌ2 〜ＷＬ15は夫々第３行〜第１６行のトランジスタ群
の各ゲートに接続される。これらのトランジスタによる
メモリセル３はＮＯＲ型構成であり、プログラム情報に
応じてゲートに印加される所定電圧に対してトランジス
タの導通、非導通が設定される。その他の構成は従来構
成と同様であるので説明を省略する。
バンクｉの記憶容量に対応した数のワード線ＷＬ0 〜Ｗ
Ｌ15が配置される。ビット線とワード線とが交差する領
域にはメモリセルとしてＭＯＳトランジスタＭ01〜Ｍ
156 が配置される。すなわち、ビット線１11及び１12間
に並列にトランジスタＭ01、Ｍ11、Ｍ21、…、Ｍ151 が
接続される。ビット線１12及び１13間に並列にトランジ
スタＭ02、Ｍ12、Ｍ22、…、Ｍ152 が接続される。ビッ
ト線１13及び１14間に並列にトランジスタＭ03、Ｍ13、
Ｍ23、…、Ｍ153 が接続される。同様にして、ビット線
１14〜１17相互間にトランジスタＭ04〜Ｍ156 が接続さ
れる。行列状に配置されたトランジスタＭ01〜Ｍ156 の
第１行のトランジスタＭ01〜Ｍ06の各ゲートはワード線
ＷＬ0 に接続される。ワード線ＷＬ1 は第２行のトラン
ジスタ群の各ゲートに接続される。同様に、ワード線Ｗ
Ｌ2 〜ＷＬ15は夫々第３行〜第１６行のトランジスタ群
の各ゲートに接続される。これらのトランジスタによる
メモリセル３はＮＯＲ型構成であり、プログラム情報に
応じてゲートに印加される所定電圧に対してトランジス
タの導通、非導通が設定される。その他の構成は従来構
成と同様であるので説明を省略する。
【００１５】このように、各メインビット線には上方及
び下方接続点により３本のビット線が接続され、各仮想
グランド線にも上方及び下方接続点により３本のビット
線が接続される。また、メインビット線の上方接続点及
び仮想グランド線の下方接続点間はビット線により接続
される。別言すれば、１本おきのビット線１11、１13、
１15、…によって仮想グランド線の下方接続点１２0 及
びメインビット線の上方接続点１２1 間、メインビット
線の上方接続点１２1 及び仮想グランド線の下方接続点
１２4 間、仮想グランド線の下方接続点１２4 及びメイ
ンビット線の上方接続点１２5 間、…間は夫々接続され
る。また、メインビット線に近接するビット線１12、１
16、…は夫々メインビット線６1 、６2 、…に接続され
る。仮想グランド線に近接するビット線１10、１14、…
は夫々仮想グランド線７0 、７1 、…に接続される。
び下方接続点により３本のビット線が接続され、各仮想
グランド線にも上方及び下方接続点により３本のビット
線が接続される。また、メインビット線の上方接続点及
び仮想グランド線の下方接続点間はビット線により接続
される。別言すれば、１本おきのビット線１11、１13、
１15、…によって仮想グランド線の下方接続点１２0 及
びメインビット線の上方接続点１２1 間、メインビット
線の上方接続点１２1 及び仮想グランド線の下方接続点
１２4 間、仮想グランド線の下方接続点１２4 及びメイ
ンビット線の上方接続点１２5 間、…間は夫々接続され
る。また、メインビット線に近接するビット線１12、１
16、…は夫々メインビット線６1 、６2 、…に接続され
る。仮想グランド線に近接するビット線１10、１14、…
は夫々仮想グランド線７0 、７1 、…に接続される。
【００１６】次に、メモリセルからの情報の読み出しに
ついて説明する。上述した構成において、複数の仮想グ
ランド線のうち１本、例えば仮想グランド線７1 を「Ｌ
ｏ」レベルとする。選択線Ｓ１を「Ｌｏ」、選択線Ｓ２
を「Ｈｉ」とする。ワード線はこのうち１本、例えばワ
ード線ＷＬ15のみを「Ｈ」レベルとする。
ついて説明する。上述した構成において、複数の仮想グ
ランド線のうち１本、例えば仮想グランド線７1 を「Ｌ
ｏ」レベルとする。選択線Ｓ１を「Ｌｏ」、選択線Ｓ２
を「Ｈｉ」とする。ワード線はこのうち１本、例えばワ
ード線ＷＬ15のみを「Ｈ」レベルとする。
【００１７】こうすると、選択トランジスタＱ11〜Ｑ15
はオフ、選択トランジスタＱ21〜Ｑ25はオンとなる。ト
ランジスタＱ22及びＱ23が導通することにより、ビット
線１12及び１13間に電圧が印加される。また、トランジ
スタＭ151 〜Ｍ156 のゲートには「Ｈ」レベルが印加さ
れる。従って、トランジスタＭ152 のみがソース・ドレ
イン間及びゲート・ソース間に電圧が印加される。こう
して選択されたメモリセルＭ152 が通常のＶth（約１
［Ｖ］）ならば同図中にとして示すルートでメインビ
ット線６1 から仮想グランド線７1 に電流が流れる。も
し、選択されたメモリセルＭ152 のＶthが高い（７〜８
［Ｖ］）場合には、電流は流れない。この電流は図示し
ないセンスアンプによって検出され、論理レベルに変換
される。
はオフ、選択トランジスタＱ21〜Ｑ25はオンとなる。ト
ランジスタＱ22及びＱ23が導通することにより、ビット
線１12及び１13間に電圧が印加される。また、トランジ
スタＭ151 〜Ｍ156 のゲートには「Ｈ」レベルが印加さ
れる。従って、トランジスタＭ152 のみがソース・ドレ
イン間及びゲート・ソース間に電圧が印加される。こう
して選択されたメモリセルＭ152 が通常のＶth（約１
［Ｖ］）ならば同図中にとして示すルートでメインビ
ット線６1 から仮想グランド線７1 に電流が流れる。も
し、選択されたメモリセルＭ152 のＶthが高い（７〜８
［Ｖ］）場合には、電流は流れない。この電流は図示し
ないセンスアンプによって検出され、論理レベルに変換
される。
【００１８】また、メモリセルＭ03のデータを読み出す
場合には、複数の仮想グランド線のうち仮想グランド線
７1 を「Ｌｏ」レベルとする。選択線Ｓ１を「Ｈｉ」レ
ベル、選択線Ｓ２を「Ｌｏ」レベルとする。ワード線Ｗ
Ｌ15のみを「Ｈ」レベルとする。こうして選択されたメ
モリセルＭ03が通常のＶth（約１［Ｖ］）ならば、同図
中にとして示されるルートでメインビット線から仮想
グランド線に電流が流れる。もし、選択されたメモリセ
ルのＶthが高い（７〜８［Ｖ］）場合には、電流は流れ
ない。このようにして、メモリセルのデータを読み出す
ことができる。
場合には、複数の仮想グランド線のうち仮想グランド線
７1 を「Ｌｏ」レベルとする。選択線Ｓ１を「Ｈｉ」レ
ベル、選択線Ｓ２を「Ｌｏ」レベルとする。ワード線Ｗ
Ｌ15のみを「Ｈ」レベルとする。こうして選択されたメ
モリセルＭ03が通常のＶth（約１［Ｖ］）ならば、同図
中にとして示されるルートでメインビット線から仮想
グランド線に電流が流れる。もし、選択されたメモリセ
ルのＶthが高い（７〜８［Ｖ］）場合には、電流は流れ
ない。このようにして、メモリセルのデータを読み出す
ことができる。
【００１９】図２は、上記等価回路をＩＣ回路として形
成した場合のメモリセルの平面図を示しており、対応す
る部分には同一符号を付している。
成した場合のメモリセルの平面図を示しており、対応す
る部分には同一符号を付している。
【００２０】同図において、列方向に構成されたビット
線１11〜１15は、基板表面のＮ+ 拡散層により形成され
る。行方向に構成されたワード線２0 〜２15はポリサイ
ドによって形成される。ビット線とワード線との交差部
にＭＯＳトランジスタのソース及びドレイン領域、該交
差部の間に該ＭＯＳトランジスタのチャネルが形成され
る。例えば、このチャネルへの不純物拡散量によってス
レシホールド電圧Ｖthを設定することができる。このよ
うに形成されたメモリセル群はＮＯＲ型構成である。ビ
ット線１11及び１13は夫々トランジスタＱ11及びＱ12を
介してコンタクトホール１２1 によりＡｌのメインビッ
ト線６1 に接続される。また、ビット線１12はトランジ
スタＱ22を介してコンタクトホール１２2 によりメイン
ビット線６1 に接続される。ビット線１13及び１15は夫
々トランジスタＱ23及びＱ24を介してコンタクトホール
１２4 によりＡｌの仮想グランド線７1 に接続される。
また、ビット線１14はトランジスタＱ13を介してコンタ
クトホール１２3 により仮想グランド線７1 に接続され
る。例えば、ポリサイドで形成される選択線Ｓ１及びＳ
２の斜線で示される領域には不純物イオン注入等によっ
てチャネルカット領域が形成される。
線１11〜１15は、基板表面のＮ+ 拡散層により形成され
る。行方向に構成されたワード線２0 〜２15はポリサイ
ドによって形成される。ビット線とワード線との交差部
にＭＯＳトランジスタのソース及びドレイン領域、該交
差部の間に該ＭＯＳトランジスタのチャネルが形成され
る。例えば、このチャネルへの不純物拡散量によってス
レシホールド電圧Ｖthを設定することができる。このよ
うに形成されたメモリセル群はＮＯＲ型構成である。ビ
ット線１11及び１13は夫々トランジスタＱ11及びＱ12を
介してコンタクトホール１２1 によりＡｌのメインビッ
ト線６1 に接続される。また、ビット線１12はトランジ
スタＱ22を介してコンタクトホール１２2 によりメイン
ビット線６1 に接続される。ビット線１13及び１15は夫
々トランジスタＱ23及びＱ24を介してコンタクトホール
１２4 によりＡｌの仮想グランド線７1 に接続される。
また、ビット線１14はトランジスタＱ13を介してコンタ
クトホール１２3 により仮想グランド線７1 に接続され
る。例えば、ポリサイドで形成される選択線Ｓ１及びＳ
２の斜線で示される領域には不純物イオン注入等によっ
てチャネルカット領域が形成される。
【００２１】図２から明らかなように、メインビット線
６1 、仮想グランド線７1 ともに直線状に配置すること
ができるため、Ａｌの配線容量が小さくなり、また、ビ
ット線のＮ+ コンタクト領域も小さくなるため、読み出
しの高速化に有利になっている。
６1 、仮想グランド線７1 ともに直線状に配置すること
ができるため、Ａｌの配線容量が小さくなり、また、ビ
ット線のＮ+ コンタクト領域も小さくなるため、読み出
しの高速化に有利になっている。
【００２２】図３は、本発明の第２の実施例を示してお
り、図１に示された回路と対応する部分には同一符号を
付している。この実施例では、第１の実施例に対し、選
択線１及び２を夫々上側及び下側に配置し、メインビッ
ト線６1 の上方接続点１２1 、１２5 、…において３本
のビット線を接続している。また、仮想グランド線７1
の下方接続点１２4 、…において３本のビット線を接続
している。このため、メインビット線及び仮想グランド
線の接続点数が半減している。
り、図１に示された回路と対応する部分には同一符号を
付している。この実施例では、第１の実施例に対し、選
択線１及び２を夫々上側及び下側に配置し、メインビッ
ト線６1 の上方接続点１２1 、１２5 、…において３本
のビット線を接続している。また、仮想グランド線７1
の下方接続点１２4 、…において３本のビット線を接続
している。このため、メインビット線及び仮想グランド
線の接続点数が半減している。
【００２３】この実施例で、例えばメモリセルＭ02の内
容を読み出す場合には、仮想グランド線７1 を「Ｌｏ」
レベル、選択線Ｓ１を「Ｈｉ」レベル、選択線Ｓ２を
「Ｌｏ」レベル、ワード線ＷＬ0 を「Ｈｉ」レベルに設
定する。すると、選択トランジスタＱ31及びＱ34がオン
になり、ゲートがワード線ＷＬ0 によってバイアスされ
たセルトランジスタＭ02のＶthが低ければ導通して、図
示ののルートで読出電流が流れる。
容を読み出す場合には、仮想グランド線７1 を「Ｌｏ」
レベル、選択線Ｓ１を「Ｈｉ」レベル、選択線Ｓ２を
「Ｌｏ」レベル、ワード線ＷＬ0 を「Ｈｉ」レベルに設
定する。すると、選択トランジスタＱ31及びＱ34がオン
になり、ゲートがワード線ＷＬ0 によってバイアスされ
たセルトランジスタＭ02のＶthが低ければ導通して、図
示ののルートで読出電流が流れる。
【００２４】このようにすると、選択されたメモリセル
を流れる電流は上側から下側に流れるため、同図中の
及びで示されるように選択されたメモリセルが異なっ
ても電流経路の長さが等しく、Ｎ+ 拡散層によって形成
されるドレイン・ソース部の抵抗の和はメモリセルの場
所によらず常に一定になる。例えば、縦方向に１６セル
を１ブロックとすると、ドレイン・ソース部の抵抗の和
は常に１６セル分となる。この点、第１の実施例では、
ドレイン・ソース部の抵抗の和はメモリセルの場所によ
って異なり、最大で３２セル分となる。
を流れる電流は上側から下側に流れるため、同図中の
及びで示されるように選択されたメモリセルが異なっ
ても電流経路の長さが等しく、Ｎ+ 拡散層によって形成
されるドレイン・ソース部の抵抗の和はメモリセルの場
所によらず常に一定になる。例えば、縦方向に１６セル
を１ブロックとすると、ドレイン・ソース部の抵抗の和
は常に１６セル分となる。この点、第１の実施例では、
ドレイン・ソース部の抵抗の和はメモリセルの場所によ
って異なり、最大で３２セル分となる。
【００２５】従って、第２の実施例では１ブロックのメ
モリセル数を同じとした場合、ドレイン・ソースの寄生
抵抗の影響が小さくなり、高速化に有利である。また、
同じブロックのパターンを繰り返して大容量化するの
で、この方式では、３２セルを１ブロックとした場合の
寄生抵抗が第１の実施例で１６セルを１ブロックとした
場合と略同じとなり、３２セルを１ブロックとすれば平
均メモリセルサイズを小さくできる。また、ビット線の
コンタクト部の数が減るため高速化に有利である。
モリセル数を同じとした場合、ドレイン・ソースの寄生
抵抗の影響が小さくなり、高速化に有利である。また、
同じブロックのパターンを繰り返して大容量化するの
で、この方式では、３２セルを１ブロックとした場合の
寄生抵抗が第１の実施例で１６セルを１ブロックとした
場合と略同じとなり、３２セルを１ブロックとすれば平
均メモリセルサイズを小さくできる。また、ビット線の
コンタクト部の数が減るため高速化に有利である。
【００２６】図４は、第２の実施例をＩＣ回路として形
成した場合のメモリセルの平面図を示しており、図３に
示された等価回路と対応する部分には同一符号を付して
いる。同図において、３本のビット線１11、１12及び１
13とメインビット線６1 とがコンタクトホール１２1 に
よって接続され、３本のビット線１13、１14及び１15と
仮想グランド線７1 とがコンタクトホール１２4 で接続
されている。また、ビット線１12の一端のみがトランジ
スタＱ31を介してビット線１11及び１13に接続され、ビ
ット線１14の一端のみがトランジスタＱ45を介してビッ
ト線１13及び１15に接続される。これにより、コンタク
トホールの数が少なくて済むことが分かる。この例にお
いても選択線Ｓ１及びＳ２には図中の斜線で示されるチ
ャネルカット領域が形成されている。
成した場合のメモリセルの平面図を示しており、図３に
示された等価回路と対応する部分には同一符号を付して
いる。同図において、３本のビット線１11、１12及び１
13とメインビット線６1 とがコンタクトホール１２1 に
よって接続され、３本のビット線１13、１14及び１15と
仮想グランド線７1 とがコンタクトホール１２4 で接続
されている。また、ビット線１12の一端のみがトランジ
スタＱ31を介してビット線１11及び１13に接続され、ビ
ット線１14の一端のみがトランジスタＱ45を介してビッ
ト線１13及び１15に接続される。これにより、コンタク
トホールの数が少なくて済むことが分かる。この例にお
いても選択線Ｓ１及びＳ２には図中の斜線で示されるチ
ャネルカット領域が形成されている。
【００２７】図５は、第３の実施例を示しており、図４
に示されたメモリセルの平面図と対応する部分には同一
符号を付している。この実施例では、前述した第２の実
施例に対し、チャネルカット領域５０を必要最小限の大
きさに小さくしている。こうすると、トランジスタのチ
ャネル領域を大きくとれるためセル電流が大きくなって
好都合である。
に示されたメモリセルの平面図と対応する部分には同一
符号を付している。この実施例では、前述した第２の実
施例に対し、チャネルカット領域５０を必要最小限の大
きさに小さくしている。こうすると、トランジスタのチ
ャネル領域を大きくとれるためセル電流が大きくなって
好都合である。
【００２８】図６は、第４の実施例を示しており、図５
に示されたメモリセルの平面図と対応する部分には同一
符号を付している。この実施例においては、上から２本
目の選択線Ｓ２下の選択トランジスタＱ41、Ｑ42、…、
下から２本目の選択線Ｓ１下の選択トランジスタＱ33、
Ｑ34、…、のソース及びドレインをＬＤＤ（Lightly De
ped Drain ）構造としている。
に示されたメモリセルの平面図と対応する部分には同一
符号を付している。この実施例においては、上から２本
目の選択線Ｓ２下の選択トランジスタＱ41、Ｑ42、…、
下から２本目の選択線Ｓ１下の選択トランジスタＱ33、
Ｑ34、…、のソース及びドレインをＬＤＤ（Lightly De
ped Drain ）構造としている。
【００２９】図７は、ＬＤＤ構造としたトランジスタＱ
42の上下方向の断面図であり、Ｎ+ 拡散層によって形成
されたビット線１13はトランジスタＱ42のソース及びド
レインとなっており、ポリシリコンによって形成された
選択線Ｓ２はゲートとなっている。まず、Ｎ+ 拡散層を
形成し、その後、ポリシリコンゲートをマスクとするセ
ルフアラインプロセスによってＮ- 拡散層を形成する。
ＬＤＤ Ｎ- のプロセスはメモリ回路の周辺回路を形成
するプロセスに用いられているので、このプロセスを利
用して上記選択トランジスタをＬＤＤ構造とすることが
できる。これにより、チャネル長を短くして選択トラン
ジスタを小形化し、回路パターンを縦方向に短くするこ
とができる。
42の上下方向の断面図であり、Ｎ+ 拡散層によって形成
されたビット線１13はトランジスタＱ42のソース及びド
レインとなっており、ポリシリコンによって形成された
選択線Ｓ２はゲートとなっている。まず、Ｎ+ 拡散層を
形成し、その後、ポリシリコンゲートをマスクとするセ
ルフアラインプロセスによってＮ- 拡散層を形成する。
ＬＤＤ Ｎ- のプロセスはメモリ回路の周辺回路を形成
するプロセスに用いられているので、このプロセスを利
用して上記選択トランジスタをＬＤＤ構造とすることが
できる。これにより、チャネル長を短くして選択トラン
ジスタを小形化し、回路パターンを縦方向に短くするこ
とができる。
【００３０】なお、上述した実施例では１層ポリシリコ
ンをワード線に用いた場合について説明したが２層ポリ
シリコンを用い１層目のポリシリコンと２層目のポリシ
リコンを交互に配置した構造にすることも可能である。
こうすると、更に高密度化が可能になる。
ンをワード線に用いた場合について説明したが２層ポリ
シリコンを用い１層目のポリシリコンと２層目のポリシ
リコンを交互に配置した構造にすることも可能である。
こうすると、更に高密度化が可能になる。
【００３１】こうして、一端がメインビット線に他端が
仮想グランド線に電気的に接続されるＮ+ 拡散層をワー
ド線方向に１本おきに配置する構成を採用することによ
り、メインビット線及び仮想グランド線を直線状に配置
することが可能となり、従来例の如くメモリセルを１個
分ずらす必要がない。
仮想グランド線に電気的に接続されるＮ+ 拡散層をワー
ド線方向に１本おきに配置する構成を採用することによ
り、メインビット線及び仮想グランド線を直線状に配置
することが可能となり、従来例の如くメモリセルを１個
分ずらす必要がない。
【００３２】
【発明の効果】以上説明したように本発明によれば、従
来構成のように奇数及び偶数のメモリセル列を選択する
ためにメモリセルを１個ずらし、多数のメインビット線
及び仮想グランド線の配線をジグザグに形成する必要が
なく、メインビット線及び仮想グランド線の配線は共に
真直ぐ配線される。これにより、セルアレーのデッドス
ペースがなく、チップサイズを小さくすることができ
る。また、配線をジグザグに曲げる必要がないため、配
線容量は最小となり、ビット線のコンタクト部のＮ+ 拡
散層の面積も小さく出来るため、読み出しの高速化に有
利である。
来構成のように奇数及び偶数のメモリセル列を選択する
ためにメモリセルを１個ずらし、多数のメインビット線
及び仮想グランド線の配線をジグザグに形成する必要が
なく、メインビット線及び仮想グランド線の配線は共に
真直ぐ配線される。これにより、セルアレーのデッドス
ペースがなく、チップサイズを小さくすることができ
る。また、配線をジグザグに曲げる必要がないため、配
線容量は最小となり、ビット線のコンタクト部のＮ+ 拡
散層の面積も小さく出来るため、読み出しの高速化に有
利である。
【図１】本発明の読出専用メモリの等価回路を示す回路
図。
図。
【図２】図２に示された等価回路をＩＣ回路として形成
した場合のメモリセル領域の配線構造例を示す平面図。
した場合のメモリセル領域の配線構造例を示す平面図。
【図３】本発明の第２の実施例の等価回路を示す回路
図。
図。
【図４】図３に示された等価回路をＩＣ回路として形成
した場合のメモリセル領域の配線構造例を示す平面図。
した場合のメモリセル領域の配線構造例を示す平面図。
【図５】第２の実施例を改良した第３の実施例のメモリ
セル領域の配線構造例を示す平面図。
セル領域の配線構造例を示す平面図。
【図６】第３の実施例を改良した第４の実施例のメモリ
セル領域の配線構造例を示す平面図。
セル領域の配線構造例を示す平面図。
【図７】選択トランジスタＱ42の構造を示す断面図。
【図８】従来の読出専用メモリの例を示す等価回路図
【図９】図８に示された等価回路図をＩＣ回路として形
成した場合のメモリセル領域の配線構造例を示す平面
図。
成した場合のメモリセル領域の配線構造例を示す平面
図。
１ ビット線 ２ ワード線 ６ メインビット線 ７ 仮想グランド線 １２ コンタクト Ｓ１，Ｓ２ 選択線
Claims (2)
- 【請求項１】平行な４本を単位グループとして繰り返し
配列された複数のビット線と、 前記ビット線と直交する複数のワード線と、 前記ビット線及び前記ワード線の交差部をソース及びド
レイン領域とし、前記交差部に挟まれる部分をチャネル
領域とするメモリセルトランジスタ群と、 前記単位グループの第１及び第３のビット線の順方向側
端と第２のビット線の一端とがトランジスタを介して接
続される複数のメインビット線と、 前記単位グループの第３のビット線の逆方向側端及び第
４のビット線の一端と、次単位グループの第１のビット
線の逆方向側端とがトランジスタを介して接続される複
数の仮想接地線と、 を基本となる記憶領域に備えることを特徴とする読出専
用メモリ。 - 【請求項２】前記ビット線はＮ+ 拡散層により形成され
ることを特徴とする請求項１記載の読出専用メモリ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33207191A JP2863661B2 (ja) | 1991-12-16 | 1991-12-16 | 読出専用メモリ |
| US07/991,642 US5392233A (en) | 1991-12-16 | 1992-12-16 | Read only memory capable of realizing high-speed read operation |
| KR1019920024400A KR950004866B1 (ko) | 1991-12-16 | 1992-12-16 | 독출전용 메모리 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33207191A JP2863661B2 (ja) | 1991-12-16 | 1991-12-16 | 読出専用メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05167042A true JPH05167042A (ja) | 1993-07-02 |
| JP2863661B2 JP2863661B2 (ja) | 1999-03-03 |
Family
ID=18250825
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33207191A Expired - Fee Related JP2863661B2 (ja) | 1991-12-16 | 1991-12-16 | 読出専用メモリ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5392233A (ja) |
| JP (1) | JP2863661B2 (ja) |
| KR (1) | KR950004866B1 (ja) |
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| US5650959A (en) * | 1994-10-25 | 1997-07-22 | Nkk Corporation | Memory device having virtual ground line |
| KR970076872A (ko) * | 1996-05-28 | 1997-12-12 | 구오 젱-종 | 고밀도, 고속 읽기전용 메모리 |
| US5726929A (en) * | 1996-03-22 | 1998-03-10 | Sharp Kabushiki Kaisha | Semiconductor storage device |
| US5793666A (en) * | 1996-03-28 | 1998-08-11 | Nec Corporation | Single-chip memory system having an array of read-only memory cells |
| US5875128A (en) * | 1996-06-28 | 1999-02-23 | Nec Corporation | Semiconductor memory |
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| US6081474A (en) * | 1997-09-18 | 2000-06-27 | Nec Corporation | Semiconductor memory |
| US6847577B2 (en) | 2002-11-11 | 2005-01-25 | Nec Electronics Corporation | Semiconductor memory with inter-block bit wires and inter-block ground wires |
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| US5675501A (en) * | 1994-03-15 | 1997-10-07 | Kabushiki Kaisha Toshiba | Method of designing semiconductor integrated circuit apparatus having no dead space |
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| KR0172378B1 (ko) * | 1995-12-30 | 1999-03-30 | 김광호 | 불휘발성 반도체 메모리소자 |
| SG64409A1 (en) * | 1996-11-29 | 1999-04-27 | Motorola Inc | A read only memory array and a method of manufacturing the array |
| JP3608919B2 (ja) * | 1997-10-07 | 2005-01-12 | シャープ株式会社 | 半導体記憶装置 |
| US5825683A (en) * | 1997-10-29 | 1998-10-20 | Utron Technology Inc. | Folded read-only memory |
| US6002607A (en) * | 1998-02-24 | 1999-12-14 | National Semiconductor Corporation | Read-only-memory (ROM) having a memory cell that stores a plurality of bits of information |
| JP3408466B2 (ja) * | 1999-08-23 | 2003-05-19 | エヌイーシーマイクロシステム株式会社 | 半導体記憶装置 |
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| KR100416599B1 (ko) * | 2001-05-31 | 2004-02-05 | 삼성전자주식회사 | 집적도와 독출동작 속도를 향상시키고 전력소모를감소시킬 수 있는 메탈 프로그래머블 롬의 메모리셀 구조 |
| US6545504B2 (en) | 2001-06-01 | 2003-04-08 | Macronix International Co., Ltd. | Four state programmable interconnect device for bus line and I/O pad |
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| JP2005327339A (ja) | 2004-05-12 | 2005-11-24 | Matsushita Electric Ind Co Ltd | マスクｒｏｍ |
| TWI277096B (en) * | 2004-07-02 | 2007-03-21 | Elan Microelectronics Corp | Flat-cell read only memory suitable for word line strap |
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| JP4921884B2 (ja) * | 2006-08-08 | 2012-04-25 | 株式会社東芝 | 半導体記憶装置 |
| US8050075B2 (en) * | 2007-11-07 | 2011-11-01 | Semiconductor Components Industries, Llc | Memory |
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|---|---|---|---|---|
| JP2565213B2 (ja) * | 1989-10-27 | 1996-12-18 | ソニー株式会社 | 読み出し専用メモリ装置 |
| US5117389A (en) * | 1990-09-05 | 1992-05-26 | Macronix International Co., Ltd. | Flat-cell read-only-memory integrated circuit |
-
1991
- 1991-12-16 JP JP33207191A patent/JP2863661B2/ja not_active Expired - Fee Related
-
1992
- 1992-12-16 KR KR1019920024400A patent/KR950004866B1/ko not_active IP Right Cessation
- 1992-12-16 US US07/991,642 patent/US5392233A/en not_active Expired - Lifetime
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