KR920005324B1 - 반도체기억장치 - Google Patents

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KR920005324B1 KR1019890004819A KR890004819A KR920005324B1 KR 920005324 B1 KR920005324 B1 KR 920005324B1 KR 1019890004819 A KR1019890004819 A KR 1019890004819A KR 890004819 A KR890004819 A KR 890004819A KR 920005324 B1 KR920005324 B1 KR 920005324B1
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노부아키 오츠카
스미오 다나카
준이치 미야모토
시게루 아츠미
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가부시키가이샤 도시바
아오이 죠이치
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Abstract

내용 없음.

Description

반도체기억장치
제1도는 종래 EPROM의 데이터독출회로를 개략적으로 나타낸 블럭도.
제2도는(a) 내지 제2도(c)는 각각 제2도중의 센스선전위 및 기준전원선전위기 전원변동 등에 의해 변동하는 형상을 나타낸 파형도.
제3도는 본 발명의 1실시예에 따른 EPROM의 개략적인 구성을 나타낸 회로도.
제4도는 제3도에 도시된 EPROM에서의 더미비트선부하용량에 상당하는 메모리셀과 더미셀, 더미용량용셀의 배열을 나타낸 도면.
제5도(a)는 제4도에 도시된 메모리셀트랜지스터의 패턴설계도.
제5도(b)는 제5도(a)에 도시된 메모리셀드랜지스터의 X-X'선 단면도.
제6도(a)는 제4도에 도시된 더미용량용 셀과 더미셀의 패턴설계도.
제6도(b)는 제6도(a)에 도시된 더미용량용 셀과 더미셀의 Y-Y'단면도.
제7도(a)는 본 발명의 제2실시예에 따른 반도체기억장치를 설명하기 위해서 제4도에 도시된 더미비트선 부하용량에 상응하는 메모리셀과 더미셀, 더미용량용셀의 패턴설계를 나타낸 도면.
제7도(b)는 제7도(a)에 도시된 더미용량용 셀과 더미셀의 Z-Z*선 단면도.
제8도는 제3도에 도시된 EPROM에서 더미비트선부하용량에 상응하는 메모리셀과 더미셀, 더미용량용셀의 다른 배열을 나타낸 도면이다.
* 도면의 주요부분에 대한 부호의 설명
10 : 반도체기판 11, D11 : 드레인확산영역
12,D12 : 소오스확산영역 13,D13 : 콘택트홀
15,D15 : 제1게이트절연막 16,D16 : 부유게이트(floating gate)
17,D17 : 제2게이트절연막 18,D18 : 제어게이트(control gate)
19 : 층간절연막 20 : 소오스의 접촉부분
D14 : 필드전연막 BL : 비트선
WL : 위드선 DC : 더미용량용 셀
DMC : 더미셀 DBL : 더미비트선
SA : 센스증폭기
[산업상의 이용분야]
본 발명은 메로리셀로부터의 독출전위를 더미셀로부터의 독출전위(기준전위)와 비교하여 이들이 차이를 증폭하도록 된 반도체기억장치에 관한 것으로, 특히 반도체 기억장치의 셀어레이패턴설계에 관한 것이다.
[종래의 기술 및 그 문제점]
자외선소거형 EPROM(ultraviolet erasable and programmable read only memory)에서는 저장된 데이터가 "1"인지 "0"인지를 판정하기 위하여, 선택된 메로리셀에서 독출한 전위를 더미셀에서 독출한 전위(기준전위)와 비교하게 된다. 제1도에는 데이터판정에 필요한 종래의 회로부가 개략적으로 도시되어 있는 바, 이 회로구성에서는 데이터기억용 메로리셀(MC)들이 m행×n열의 매트릭스형태로 배열되어 있다[메로리셀(MC)중의 하나가 예로서 제1도애 도시되어 있음].
상기한 종래의 회로구성에서 m개의 워드선(WL)중에서 하나가 행디코더(도시되어 있지 않음)에 의해 선택되고, n개의 비트선(BL)중에서 하나가 열선택기(CS)에 의해 선택된다. 이에 따라, 선택된 워드선(WL)에 접속되어 있는 제어게이트와 선택된 비트선(BL)에 접속되어 있는 트레인에 결속된 1개의 메모리셀(MC)이 선택된다. 또 매트릭스 형태로 배열된 메모리셀(MC)들은 열선택기(CS)를 매개하여 바이어스회로/부하회로(21)에 접속되는데, 선택된 메모리셀(MC)로부터 독출되는 데이터에 따라 변화하는 비트선(BL)의 전위는 바이어스회로/부하회로(21)에 의해 프리세트레벨로 설정된다. 이렇게 설정된 전위(VS)는 차동증폭기(22)의 다른쪽 입력단자(기준입력단자)에는 더미셀측 회로로부터 기준전압(VR)이 입력된다. 회로구성의 관점에서, 상기 더미셀측 회로는 데이터기억용 메모리셀(MC)로부터 차동증폭기(22)의 비교입력단자까지의 회로부와 대칭관계롤 구성되는 바, 이 더미셀측 회로는 더미셀(DMC)과 더미비트선(DBL), 열선택기등가트랜지스터(DCS), 바이어스회로/부하회로(23), 기준선(RL ; 기준전위선)으로 이루어져서, 메모리셀(MC)에 기억된 데이터의 "1", "0"에 따라 변화하는 센스선(SL ; sense line)의 상위전위(VR)를 발생시킨다. 상기 차동증폭기(22)는 센스선(SL)의 전위(VS)가 기준선(VR)보다 전위(VR)보다 높은지 낮은지를 검지함으로써 데이터가 "1"잊지"0"인지를 판정하게 된다.
이하, 설명의 편의상 상기 차동증폭기(22), 센스선(SL)과 기준선(RL)의 셋트, 한쌍의 바이어스회로/부하회로(21, 23)로 이루어진 부분을 센스증촉기(SA)라 칭한다.
EPROM에서는 TTL회로에도 이용될 수 있는 출력을 얻기 위하여 비교적 대전류에선도 구동이 가능한 출력버퍼를 이용하는 바, 데이터출력시에는 이런 출력버퍼가 동작할 때 칩의 전원전위가 변동하여 노이즈가 발생하게 된다.
그래서 종래 기술에서는 상기 노이즈를 억제하기 위해 전원선을 출력버퍼 및 내부회로와 분리해서 배열하도록 하는 등의 방법이 제안되어 있으나, 단지 전원선의 분리만으로는 상기 노이즈를 완전히 억제할 수 없었다.
전원선에서의 노이즈의 발생은 전원선을 통하여 전원전압이 공급되는 내부회로의 각 노드의 전위가 변동하게 만든다. 이로 인해 비트선(BL)과 더미비트선(DBL), 센스선(SL), 기준선(RL)의 전위도 변동하게 된다.
구체적으로, 차동증폭기(22)의 입력단자에 연결된 센스선(SL)의 전위(VS)와 기준선(RL)의 전위(VR)가 제2도(a) 및 제2도(b)에 나타낸 바와 같이 서로 동기해서 변동하게되면, 전위 VS와 VR의 전위레벨관계(상하관계)가 역전되지 않게 되므로 데이터의 "1", "0"의 판정이 정확하게 이루워진다. 그러나 제2도(c)에 도시된 바와 같이 전위 VS와 VR의 변동주기가 서로 다르게 되면, 전위 VS와 VR의 전위레벨관계는 제2도(c)에 나타낸 바와 같이 기간
Figure kpo00001
T만큼 역전되게 된다. 이로인해 기억된 데이터의 "1","0"의 판정이 틀려지게 되어 실제데이터가 반전된 데이터가 출력되게 되는 바, 그와 같은 오동작을 방지하기 위해 전위 VS와 VR이 제2도(a) 및 제2도(b)에 나타낸 바와같이 동일한 추기를 가지호 변동되도록 해야 한다. 이를 위해서는 비트선(BL) 및 더비비트선(DBL)에 각각 관련된 용량(기생용량을 모두 포함하는 것)을 동일하게 설정해 주어야만 하고, 또 차동증폭기(22)의 비교입력단지측[센서스선(SL)측의 용량과 기준입력단자층[기준선(RL)측]의 용량도 동일하게 설정해주어야만 한다.
그러나, 반도체기억장치의 집적도가 높아짐에 따라 데이터기억용 메모리셀(MC)의 기생용량도 증가하게 되고 비트선부하용량도 증가하게 된다. 따라서 더미비트선부하용량도 그에 맞추어 증가시킬 필요가 없는바, 더미비트선에 이처럼 대용량을 부가하는 것은 패턴영역의 증대를 야기시킨다. 만일 데이터기억용 메모리셀(MC)에 의해 발생되는 비트선부하용량과 더미메모리셀(DMC) 의해 발생되는 더미비트선부하용량이 서로 일치하지 않는 경우, 상기 전원선에 노이즈가 발생하게 되고, 그에 따라 상기한 바와 같은 오동작이 발생하게 된다.
[발명의 목적]
본 발명은 상기한 바와 같은 문제점을 해결하기 위해 발명된 것으로, 패턴영역을 증가시키지 않으면서 비트선 부하용량과 더비비트선부하용량이 서로 평행을 이루게 설정할 수 있어 전원전압이 변동하더라도 메모리셀로부터의 독출데이터의 "1""0"을 정확하게 판정할 수 있도록 하고, 또한 더미용량용 셀이 도통상태로 설정될 때 더미비트선의 전하가 방전되지 않게 하면서 더미셀의 크기를 증대시키지 않도록된 반도체기억장치를 제공하고자함에 그 목적이 있다.
[발명의 구성]
상기한 목적을 달성하기 위한 본 발명에 따른 반도체 기억장치는, m행×n열의 매트릭스형태로 배열된 데이터기억용 메로리셀과, 메모리셀의 행을 선택하기 위하여 데이터기억용 메모리셀들의 각 행사이에 배열되는 m개의 워드선, 데이터전송을 허용하는 메모리셀의 열을 선택하기 위하여 데이터기억용 메모리셀들의 각 열사이에 배열되는 n개의 비트선, 메모리셀어레이내의 k번째 열상에 배열되면서 m개의 워드선에 각각 접속되는 더미용량용 셀(여기서 "k"는 1에서 n+1까지의 숫자중 선택되는 어느 하나의 숫자를 정의한다). 메모리셀어레이내의 "
Figure kpo00002
"번째행 상에 배열되면서 회로동작에 관계하는 일없이 n개의 비트선(BL)에 각각 접속되는 셀(C ; 여기서 "
Figure kpo00003
"은 1에서 m+1까지의 숫자중 선택되는 어느 하나의 숫자를 정의한다). 메모리셀어레이내의 "
Figure kpo00004
"번째 행과 "k"번째의 열의 교정에 위치하는 더미셀, 상기 더미용량용 셀과 더미셀에 접속되는 더미비트선 및 상기 셀과 더미셀에 접속되는 더미워드선으로 이루어진 메모리셀어레이를 구비하여 구성된다.
[작용]
상기와 같이 구성된 본 발명에 의하면, 상기 메모리셀과 더미셀, 더미용량용 셀등이 동일한 메모리셀어레이에 구성되어 있기 때문에 패턴 구성이 간단해지고 패턴영역의 증가가 최소로 억제되게 된다. 더욱이 데이터기억용 메로리셀과 더미용량용 셀의 패턴을 서로 같게 설정함으로써 상기 비트선부하용량과 더미비트선부하용량을 서로 같게 설정할 수 있게 된다. 이에 따라, 전원전압이 데이터 출력시에 변동되더라도 상기 비트선전위와 더미비트선전위가 서로 동기해서 변동하므로 비트선전위와 더미비트선 전위사이의 전위레벨관계가 역전되지 않아 메모리셀로부터의 독출데이터의 "1", "0"을 정확하게 판정하는 것이 가능해지게 된다.
[실시예]
이하, 예시도면을 참조해서 본 발명의 실시예를 상세히 설명한다.
제3도는 본 발명의 1실시예에 따른 반도체기억장치(EPROM)중에서 메모리셀(MC)로부터 센스증촉기(SA)까지의 신호경로와 더미셀(DMC)로부터 센스증폭기(SA)까지의 신호경로를 나타낸 것으로, 여기서 열선택기(CS)는 2-단의 트리구조(tree structure)로 되어 있고, 상기 센스 증폭기(SA)는 바이어스회로/부하회로(21,23)와 차종증폭기(22)로 구성되는데, 센스증폭기(SA)의 입력노트(N1)는 첫번째단의 X개의 열선택용 MOS트랜지스터(T1~Tx)의 소오스는 두번째단의 열선택 MOS트랜지스터(TA1~TAm)의 소오스에 접속된 비트선(BL)은 다수의 메모리셀(MC : 부유게이트 MOS트랜지스터)의 드레인에 접속된다.
상기한 첫번째단의 트랜지스터[T1~Tx ; 또는 트랜지스터(Ti ; i=1~x)]중에서 하는 열디코더(도시되지 않음)의 출력에 의해 선택되어 도통상태로 설정되게 된다. 이때, 선택된 트랜지스터(Ti)의 소오스[노드(N2)]에 접속되는 두번째단의 트랜지스터 [A1~TAm 또는 트랜지스터(TAj ; j=1~m)]중에서 하나가 상기 열디코더의 출력에 의해 선택되어 도통상태로 설정될 때, 비트선(BL)을 매개하여 선택된 트랜지스터(TAj)의 소오스[노드(N3)]에 접속되어 있는 메모리셀(MC)이 선택됨과 동시에, 선택된 비트선에 접속되어 있는 메모리셀중의 하나를 선택해주는 행디코더(도시되지 않음)의 출력에 의해 워드선(WL)이 선택되도록 되어 있다. 이때, 도통상태로 설정된 첫번째단의 열선택용 MOS트랜지스터(Ti)에 있어서는 드레인 및 소오스의 확산용량이라던지 채널부의 게이트용량 등이 입력노드(N1)에 부가되고, 더욱이(X-1)개의 비도통상태로 되어 있는 열선택용 MOS트랜지스터의 각각의 드레인의 확산 용량 및 드레인ㆍ게이트간의 용량이 상기 입력노드(N1)에 부가되게 된다. 또, 신호경로의 노드(N2)에 있어서도 상기 입력노드(N1)와 마찬가지로 도통상태로 설정되어 있는 트랜지스터(TAj)의 용량 및 비도통상태로 설정되어 있는 (m-1)개의 트랜지스터의 용량이 부가되게 된다.
그리고, 신호경로의 노드[N3 ; 또는 비트선(BL)]에 있어서는 게이트에 접속되어 있는 워드선이 선택됨으로써 도통 상태로 되어 있는 1개의 메모리셀(MC)의 드레인 및 소오스의 확산용량과 채널부의 게이트용량등이 부가됨과 더불어, 각 비선택셀의 드레인의 확산용량이라던지 드레인ㆍ게이트간의 용량도 부가되게 된다. 이 경우, 메모리의 집적도가 항상되면 1개의 비트선(BL)에 접속되는 메모리셀의 수도 증가되므로 상기 비선택셀에 의해 제공되는 부허용량도 증가하게 된다.
서로 동일한 용량들이 센스증폭기(SA)의 두 입력노드(N1, DN1)에 부가되도록 하기 위하여 비트선(BL)측의 신호 경로에 부가되는 용량과 더미비트선(DBL)측의 신호경로에 부가되는 용량을 더미비트선(DBL)측의 신호경로에 부가되는 용량을 동일하게 설정해야만 한다. 이와같은 요구를 만족시키기 위해 열선택기 등가트랜지스터(DCS)가 2단구조로 구성되는 바, 트랜지스터(DCS)의 첫번째단은 도통상대로 상시 설정되는 MOS트랜지스터(DTx)와 상기 (X-1)개의 비도통상태로 설정되어 있는 트랜지스터에 의한 드레인확산 용량 및 드레인ㆍ게이트간 용량에 상당하는 용량(C1)이 접속되어 있다. 그리고, 상기 도통상태로 설정되어 있는 트랜지스터(DTx)의 소오스측에는 항시 도통상태로 설정되는 1개의 MOS트랜지스터(DTm)와 상기 (m-1)개의 비도통상태로 설정되어 있는 트랜지스터의 드레인확산용량 및 드레인ㆍ게이트간 용량에 상당하는 용량(C2)이 접속되어 있다. 그리고, 상기 도통상태로 설정되어 있는 트랜지스터(DTx)의 소오스측의 더미비트선(DBL)에는 1개의 더미셀(DMC)과 상기 비트선(BL)에 접속되어 있는 비선택 메로리셀 각각의 드레인확산용량이라던지 드레인ㆍ게이트간의 용량에 상당하는 용량(C3)이 접속되어 있다.
제4도는 제3도에 나타낸 메모리셀(MC)과 더미셀(DMC), 더미비트선(DBL)의 부하용량(C3)에 대응되는 더미용량용셀(DC)의 배열을 나타낸 것으로, 메모리셀어레이(MCA)는 (m+1)행×(n+1)열의 매트릭스 형태로 배열된 셀들로 구성된다. 이러한 메모리셀어레이(MCA)내의 m행×n열의 셀들이 데인터기억용 메모리셀(MC)로 이용되고, (m+1)번째행과 (n+1)번째 열의 교점에 위치하는 1개의 셀이 더미셀(DMC)로서 이용되며, 첫번째 행부터 m번째 행까지와 (n+1)번째 열의 교점에 위치하는 셋들은 더미용량용 셀[DC ; 제3도에서 용량(C3)에 상당하는 용량]로서 이용된다. 그리고, (m+1)번째행과 첫번째열부터 n번째열까지의 고점에 위치하는 셀들을 회로동작에는 사용되지 않지만, 이런 셀(C)들은 메모리셀어레이(MCA)의 패턴 설계시에 대칭성과 규칙성을 얻고자 하는 경우에 사용된다.
상기한 바와 같은 회로설계에 의하면, 더미셀(DMC)과 더미용량용 셀(DC)이 메모리셀어레이(MCA)내에서 데이터기억용 메모리셀(MC)군과 거의 동일한 형상으로 형성되므로, 패턴영역을 증가시키는 일없이 더미비트선(DBL)의 부하용량과 비트선(BL)의 부하용량을 본질적으로 같게 설정할 수 있게 된다.
제5도(a) 및 제5도(b)는 제4도에 도시된 메모리셀(MC)의 패턴구성을 나타낸 도면으로, 제5도(a)는 패턴설계도이고 제5도(b)는 제5도(a)의 X-X'선 단면도이다. 여기서, n+형 드레인확산영역(11)과 소오스확산영역(12)은 P형반도체기판(10)의 표면부분에 형성되며, 소오스확산영역(12)은 접지되어 있다. 또, 제1게이트절연막(15)은 드레인확산영역(11)과 소오스확산영역(12)사이의 채널부에 형성되고, 부유게이트(16)는 제1게이트절연막(15)상에 형성되며, 제어게이트[18 ; 워드선(WL]는 부유게이트(16)상에 형성되는 상기 제2게이트절연막(17)상에 형성된다. 또, 층간 절연막(19)은 상기한 바와 같이 형성된 구조의 모든 표면상에 형성되고, 콘택트홀(13)은 드레인확산영역(11)상에 형성된 층간절연막(19)상에 형성됨과 더불어 콘택트홀(13)을 통해 드레인확산영역(11)에 연결된다.
제6도(a) 및 제6도(b)는 제4도에 도시된 더미용량용 셀(DC)과 더미셀(DMC)의 패턴구성을 나타낸 도면으로, 제6도(a)는 패턴설계도이고 제6도(b)는 제6도(a)의 Y-Y' 선 단면도이다. 여기서, 더미용량용 셀(DC)은 다층트랜지스터구조로 형성되는 바, 즉 필드절연막(D14)이 드레인확산영역(D11)과 소오스확산영역(D12)사이의 반도체기판(10)상에 형성되고, 제1게이트절연막(D15)이 필드절연막(D14)상에 형성되며, 부유게이트(D16)가 제1게이트절연막(D15)상에 형성된다. 그리고, 제어게이트[D18 ; 우드선(WL)]는 부유게이트(D16)상에 형성되는 상기 제2게이트절연막(D17)상에 형성되고, 층간절연막(19)은 상기한 바와 같이 형성된 구조의 모든 표면상에 형성되며, 콘택트홀(D13)이 드레인확산영역(D11)상에 형성된 층간절연막(19)의 일부에 형성된다. 또, 더미비트선(DBL)은 층간절연막(D11)에 접속되는 바, 이로써 더미셀(DMC)은 제5도 (a) 및 제5도 (b)에 나타낸 메모리셀(MC)과 같은 구조를 갖게 된다.
상기한 제4도, 제5도(a) 및 (b), 제＆도(a) 및 (b)에 나타낸 바와 같은 구성을 갖는 EPROM에 의하면, 메모리셀(MC)과 더미셀(DMC), 더미용량용 셀(DC)이 동일한 메모리셀어레이(MCA)내에 구성되므로 패턴구성이 간단해지고 비트선부하용량과 더미비트선부하용량을 거의 동일하게 설정할 수 있게 된다. 더욱이, 메모리셀(MC)의 패턴을 더미용량용 셀(DC)의 패턴과 본질적으로 같게 만들 수 있기 때문에 상기 비트선부하용량과 더미비트선부하용량을 같게 설정할 수 있게 된다. 그 결과, 데이터출력시간중에 전원전압이 변동되더라도 비트선전위와 더미비트선전위는 서로 동기해서 변동하게 되므로, 이들 사이의 전위레벨관계는 역전되지 않게 되어 메모리셀(MC)로 부터의 독출데이터의 "1", "0"을 정확하게 판정할 수 있게 된다.
제7도(a) 및 제7도(b)에는 본 발명의 다른 실시예가 도시되어 있는 바, 제4도의 메모리셀어레이(MCA)의 다른 패턴설계를 나타낸 것으로, 제7도(a)는 패턴설계도이고 제7도(a)는 제7도(a) Z-Z'선 단면도이다. 또한 제7도(a)는 더미용량용 셀(DC)과 더미셀(DMC)의 교차부분을 나타낸다.
제6도(a) 및 제6도(b)에서는 더미용량용 셀(DC)을 다층트랜지스터구조로 구성한 반면, 제7도(a) 및 (b)에서는 메모리셀(MC)과 동일한 구조를 갖고 트랜지스터로 구성했다. 이 경우에 트랜지스터의 소오스확산영역이 전기적으로 부유상태로 설정되는 더미용량용 셀(DC)로서 사용되는 바, 매트릭스형태로 배열된 메모리셀(MC)의 드레인확산영역(11)은 드레인의 접촉부분(13)을 매개하여 비트선(도시되지 않음)에 접속되고, 동일한 행에 배열된 메모리셀(MC)의 소오스확산영역(12)은 확산영역(24A)을 매개하여 상호 접속되며, 확산영역(12A)은 소오스의 접촉부분(20)을 매개하여 접지단자(VSS ; 전원선)에 접속된다. 또한, 상기 더미용량용 셀(DC)과 더미셀(DMC)은 메모리셀(MC)과 다른열(n+1)상에 메모리셀(MC)과 같은 구조로 형성된다. 구체적으로, 더미용량용 셀(DC)과 더미셀(DMC)의 각 드레인확산영역(D11)은 드레인의 접촉부분(D13)을 매개하여 더미비트선(DBL)에 접속되며, 더미셀(DMC)의 소오스확산영역(D12)은 메모리셀(MC)의 소오스확산영역과 같이 소오스의 접촉부분(20)을 매개하여 접지단자에 접속된다. 또한, 더미용량용 셀(DC)의 인정한 두개의 소오스확산영역(D12)은 상호 접속됨과 더불어, 인접한 메모리셀(MC)의 소오스확산영역(12)과는 분리되어 전기적으로 부유조건으로 설정된다.
상기한 바와 같은 구성에 의하면, 선택된 워드선(WL)에 접속된 더미용량용 셀(DC)이 도통상태로 설정될지라도 소오스확산영역(D12)이 전기적으로 부유조건으로 설정되어 있기 때문에 더미비트선(DBL)상의 전하는 방전되지 않게 된다. 더욱이, 다층트랜지스터와 다른 MOS트랜지스터가 더미용량용 셀(DC)로서 형성되어 있기 때문에, 트랜지스터의 필드만전을 막기 위하여 셀의 크기를 증대시킬 필요가 없다. 따라서 더미용량용 샐의 트랜지스터를 메모리셀의 트랜지스터보다 작게 형성할 수 있게 된다. 이에 따라, 칩의 크기를 제5도(a) 및 (b), 제6도(a) 및 (b)에 나타낸 패턴구조보다도 작게 만들 수 있다.
제8도는 제3도에 나타낸 더미비트선(DMC)의 부하용량(C3)에 대한 메모리셀(MC)과 더미셀(DMC) 및 더미용량용 셀(DC)의 다른 배열을 나타낸 도면으로서, 상기 더미용량용 셀(DC)의 다른 배열을 나타낸 도면으로서, 상기 더미용량용 셀(DC)은 메로리셀어레이(MCA)의 "k"번째 행에 배열되고, 셀(C)은 메모리셀어레이(MCA)의 "
Figure kpo00005
"번째 행에 배열된다. 여기서 "k"는 1에서 n+1까지의 숫자중 선택된 어느 하나의 숫자이고, "
Figure kpo00006
"는 1에서 m+1가지의 숫자중 선택된 어느 하나의 숫자를 나타낸다. 상기 더미셀(DMC)은 메모리셀어레이(MCA)의 "
Figure kpo00007
"번째 행과 "k"번째 열의 교점에 배열된다. 이러한 제8도의 구조를 갖고서도 제4도의 회로설계에서 얻은 것과 같은 효과를 거두게 된다.
[발명의 효과]
상기한 바와 같이 본 발명의 반도체기억장치에 의하면 데이터기억용 비트선부하용량과 더미용량용 셀의 더미비트부하용량이 평행을 이루게 설정할 수 있으므로, 전원전압의 변동이 발생되더라도 메모리셀로부터 독출되는 데이터의 "1""0"을 정확하게 판정할 수 있게 된다.
더욱이, 전기적으로 부유조건으로 설정된 소오스확산영역을 갖춘 셀이 더미용량용 셀로 사용되면, 더미용량용 셀이 도통상태로 설정되더라도 더미비트선의 전하가 충전되지 않게 된다. 이렇게 하면, 더미용량용 셀의 크기를 증대시킬 필요가 없기 때문에 칩크기의 증대도 최소한으로 억제할 수 있게 된다.

Claims (11)

  1. m행×n행의 매트릭스형태로 배열된 데이터기억용 메로리셀(MC)과, 이 메모리셀(MC)의 행을 선택하기 위하여 데이터기억용 메모리셀(MC)의 행을 선택하기 위하여 데이터기억용 메모리셀(MC)들의 각 행사이에 배열되는 m개의 워드선(WL), 데이터전송을 허용하는 메모리셀(MC)의 열을 선택하기 위하여 데이터기억용 메모리셀(MC)들의 각 열사이에 배열되는 n개의 비트선(BL), 메모리셀어레이(MCA)내의 "k"번째 열상에 배열되면서 m개의 워드선(WL)에 각각 접속되는 더미용량용 셀(DC ; 여기서 "k"는 1에서 n+1까지의 숫자중 선택되는 어느 하나의 숫자를 정의한다). 메모리셀어레이(MCA)내의 "
    Figure kpo00008
    "번째 행상에 배열되면서 회로동작에 관계하는 일없이 n개의 비트선(BL)에 각각 접속되는 셀(C ; 여기서 "
    Figure kpo00009
    "은 1에서 m+1까지의 숫자중 선택되는 어느 하나의 숫자를 정의한다). 메모리셀어레(MCA)이내의 "
    Figure kpo00010
    "k"번째 열의 교점에 위치하는 더미셀(DMC), 상기 더미용량용 셀(DC)과 더미셀(DMC)에 접속되는 더미비트선(DBL) 및, 상기 셀(C)과 더미셀(DMC)에 접속되는 더미워드선(DWL)을 구비하여 이루어진 메모리셀어레이(MCA)를 갖추고서, 상기 메모리셀(MC)에서 독출한 전위와 더미셀(DMC)에서 독출한 전위를 비교한 다음 이들 전위의 차이를 증폭하도록 된 것을 특징으로 하는 반도체기억장치.
  2. 제1항에 있어서, 상기 메모리셀(MC)들이 부유게이트형 MOS트랜지스터로 구성된 것을 특징으로 하는 반도체기억장치.
  3. 제1항에 있어서, 상기 더미메로리셀(DMC)이 메모리셀(MC)과 같은 구조로 구성된 것을 특징으로 하는 반도체기억장치.
  4. 제3항에 있어서, 상기 더미셀(DMC)이 부유게이트형 MOS트랜지스터로 구성된 것을 특징으로 하는 반도체기억장치.
  5. 제1항에 있어서, 상기 더미용량용 셀(DC)이 더미비트선(DBL)의 부하로서 작용하는 것을 특징으로 하는 반도체기억장치.
  6. 제1항에 있어서, 상기 더미용량용 셀(DC)이 다층트랜지스터로 구성된 것을 특징으로 하는 반도체기억장치.
  7. 제6항에 있어서, 상기 다층트랜지스터가 제1도전형 반도체기판(10)과, 이 반도체기판(10)의 표면부분에 형성되어 더미비트선(DBL)에 접속되는 제2도전형 드레인확산영역(D11), 상기 반도체기판(10)의 표면부분에 상기 드레인확산영역(D11)과 분리 형성되어 전위공급원에 접속되는 제1도전형 소오스확산영역(D12), 상기 드레인확산영역(D11)과 소오스확산영역(D12)사이의 반도체기판(10)상이 형성되는 필드절연막(D14), 이 필드절연막(D14)상에 형성되는 제1절연막(D15), 이 제1절막(D15)상에 형성되는 부유게이트(D16), 이 부유게이트(D16)상에 형성되는 제2절연막(D17), 이 제2절연막(D17)상에 형성되어 워드선(WL)으로서 작용하는 제어게이트(D18)를 구비하여 구성된 것을 특징으로 하는 반도체기억장치.
  8. 제1항에 있어서, 상기 더미용량용 셀(DC)이 메모리셀(MC)과 같은 구조로 구성된 것을 특징으로 하는 반도체기억장치.
  9. 제8항에 있어서, 상기 더미용량용 셀(DC)이 더미비트선(DBL)에 접속되는 드레인확산영역(D11)과 전기적으로 부유조건으로 설정되는 소오스확산영역(D12)을 갖춘 부유게이트형 MOS트랜지스터로 구성된 것을 특징으로 하는 반도체기억장치.
  10. 제1항에 있어서, 상기 비트선(BL)상에서 선택된 1한개의 데이터기억용 메모리셀(MC)로부터 독출한 전위를 더미비트선(DBL)상의 더미셀(DMC)로부터 독출한 전위와 비교하여 이들의 차이를 증폭하는 센스증폭수단(SA)이 설치되어 있는 것을 특징으로 하는 반도체기억장치.
  11. 제10항에 있어서, 상기 센스증폭수단(SA)이 차동증폭기(22)와 이 차동증폭기(22)의 제1입력단자에 연결되는 제1바이어스회로/부하회로(21) 및 상기 차동증폭기(22)의 제2입력단자에 연결되는 제2바이어스회로/부하회로(23)로 구성된 것을 특징으로 하는 반도체기억장치.
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