KR0142037B1 - 반도체 디바이스 - Google Patents

반도체 디바이스

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KR0142037B1
KR0142037B1 KR1019940028174A KR19940028174A KR0142037B1 KR 0142037 B1 KR0142037 B1 KR 0142037B1 KR 1019940028174 A KR1019940028174 A KR 1019940028174A KR 19940028174 A KR19940028174 A KR 19940028174A KR 0142037 B1 KR0142037 B1 KR 0142037B1
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KR
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다까노리 사에끼
Original Assignee
가네꼬 히사시
닛본덴기 가부시끼가이샤
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Abstract

반도체 디바이스는 각각 전도층으로 형성된 캐패시터 및 MIS 트랜지스터로 각각 구성된 다수의 메모리 셀, 메모리 셀에서 서로 교차하는 다수의 워드 라인 및 비트 라인, 셀 어레이들과 교호하는 다수의 감지 증폭기, 다수의 행 디코더, 다수의 열 디코더, 다수의 감지 증폭기에 접속 및 공유되는 각각의 열 디코더들, 및 워드 라인들, 비트 라인들 및 열 디코더들로부터 선택적인 신호들을 전송하기 위한 다수의 배선들을 포함한다. 워드 라인들, 비트 라인들 및 열 디코더들로부터 선택적인 신호들을 전송하기 위한 배선은 셀 어레이들과 감지 증폭기들이 배열된 방향으로 연장한다. 워드 라인들, 비트 라인들 및 열 디코더들로부터 선택적인 신호들을 전송하기 위한 배선들은 캐패시터를 형성하기 위한 전도층 외에도 3개의 다른 층으로 셀 어레이상에 형성되어 있다. 열 디코더들로부터 선택적인 신호들을 전송하기 위한 배선들은 금속층으로 셀 어레이상에 형성된다.

Description

반도체 디바이스
제1도는 제1 종래의 반도체 디바이스의 레이아웃을 도시하는 블럭도.
제2도는 제2 종래의 반도체 디바이스의 레이아웃을 도시하는 블럭도.
제3도는 제3 종래의 반도체 디바이스의 레이아웃을 도시하는 블럭도.
제4도는 제4 종래의 반도체 디바이스의 레이아웃을 도시하는 블럭도.
제5도는 제5 종래의 반도체 디바이스의 레이아웃을 도시하는 블럭도.
제6도는 종래의 감지 증폭기 영역의 회로도.
제7도는 본 발명의 제1 실시예에 따른 반도체 디바이스의 레이아웃을 도시하는 블럭도.
제8(a)도는 본 발명의 제1 실시예에 따른 반도체 디바이스의 감지 증폭기 영역의 Y 스위치 패턴의 단면도.
제8(b)도는 본 발명의 제1 실시예에 따른 반도체 디바이스의 메모리 셀의 단면도.
제9도는 본 발명의 제2 실시예에 따른 반도체 디바이스의 레이아웃을 도시하는 블럭도.
제10도는 본 발명의 제2 실시예에 따른 반도체 디바이스의 감지 증폭기 영역의 회로도.
제11도는 본 발명의 제3 실시예에 따른 반도체 디바이스의 레이아웃을 도시하는 블럭도.
* 도면의 주요 부분에 대한 부호의 설명
101,201,301:워드 라인 102,202,302:메모리 셀
103,203,303:비트 라인 104,204,304:Y 스위치
105,205,305:셀 어레이 107,207,307:감지 증폭기
108,208,308:어레이 신호 라인 109,209,309:행 디코더
110,210,310:열 디코더 112:노드 전극
111,211,311:어레이 신호 구동 회로 113:플레이트 전극
222:기입 구동 신호 라인 223:판독 구동 신호 라인
225:N-채널 감지 증폭기 신호 라인
226:P-채널 감지 증폭기 신호 라인
본 발명은 공유 감지 증폭기(shared sense amplifier)를 포함하는 다이나믹 메모리 반도체 디바이스에 관한 것이다. 일본 특허출원 제55-41622호에 기술되어 있는 하나의 공지된 다이나믹 메모리 반도체 디바이스는 감지 증폭기들과 데이타 출력 라인들간의 전환을 제어하기 위한 선택 신호를 발생하는 열 디코더 회로를 공유하는 다수의 감지 증폭기를 갖고 있다. 열 디코더의 수는 감소될 수 있기 때문에, 대규모 구성으로 실시될 때 다이나믹 메모리 반도체 디바이스 면적이 증대되는 것이 방지된다. 첨부된 제1도 내지 제5도는 공유 감지 증폭기를 갖고 있는 종래의 몇몇 반도체 디바이스들의 레이아웃을 도시한다. 종래의 반도체 디바이스들은 배선(interconnection)에 사용된 물질의 저항 및 반도체 디바이스의 규모에 따라 몇가지 형태로 분류된다.
제1도는 제1 종래의 반도체 디바이스의 레이아웃을 도시한다. 제1도에 도시되어 있는 종래의 반도체 디바이스는 3개의 층, 즉, 다결정 실리콘층, 실리사이드층 및 금속층으로 이루어진 배선을 갖고 있다. 특히, 워드 라인(401)은 다결정 실리콘층으로 형성되고, 메모리 셀(402)의 MIS(Metal Insulator Semiconductor; 금속 절연 반도체) 트랜지스터의 게이트 전극들에 의해 공유되어 있다. 비트 라인(403) 및 열 디코더들로부터 선택적인 신호를 전송하기 위한 배선(404; 이후부터 Y 스위치라고 함)은 실리사이드층으로 형성되어 있다. 4개 또는 8개의 비트 라인(403)마다 하나의 Y 스위치(404)가 제공된다. 금속층은 워드 라인(401)의 저항을 실질적으로 감소시키기 위해 셀 어레이(405)상에 배치된 워드-배킹(word-backing) 배선(406), 감지 증폭기 구동 신호 등을 전송하기 위해 워드 라인(401)에 평행하게 감지 증폭기(407)상에 배치된 어레이 신호 라인(408) 및 행 디코더(409), 열 디코더(410), 어레이 신호 구동 회로(411) 및 주변 회로들내의 배선을 제공한다.
제2도는 제2 종래의 반도체 디바이스의 레이아웃을 도시한다. 제2도에 도시된 종래의 반도체 디바이스는 3개의 층, 즉, 다결정 실리콘층 및 2개의 금속층들로 이루어진다. 제2도의 반도체 디바이스는 실리사이드층이 금속층으로 대체되었다는 것을 제외하면 제1도의 반도체 디바이스와 동일하다. 금속층으로 이루어졌기 때문에 Y 스위치(504)의 저항이 감소된다. 제2도의 반도체 디바이스는 제1 종래의 반도체 디바이스에서보다 더 많은 감지 증폭기들이 접속될 수 있으므로, 대규모 집적용으로 더 적절하다.
제3도는 제3 종래의 반도체 디바이스의 레이아웃을 도시한다. 제3도에 도시된 종래의 반도체 디바이스는 3개의 층, 즉, 다결정 실리콘과 실리사이드의 적층(이후부터 폴리사이드층이라 함), 실리사이드층 및 금속층으로 이루어져 있다. 특히, 워드 라인(601)은 폴리사이드층으로 형성되었고, 메모리 셀(602)의 MIS 트랜지스터들의 게이트 전극들에 의해 공유되어 있다. Y 스위치(604)는 실리사이드층으로 형성되어 있다. 비트 라인(603), 감지 증폭기(607)상에 배치된 어레이 신호 라인(608), 행 디코더(609), 열 디코더(610), 어레이 신호 구동 회로(611) 및 주변 회로들의 배선은 금속층으로 형성되었다. 제1 및 제2 종래의 반도체 디바이스와는 다르게 비트 라인들과 Y 스위치들이 서로 다른 층으로 형성되었기 때문에, 비트 라인들이 동일한 프로세스에 의해 제조된다면, 그 층내에 소정의 Y 스위치의 부재로 비트 라인들 사이가 좁아질 수 있어서 메모리 셀 어레이들의 크기가 감소된다. 더우기, Y 스위치(604)가 넓은 간격으로 배열되기 때문에, 그 폭은 제1 종래의 반도체 디바이스보다 크게 될 것이고, 저항은 대형 저장 캐패시터를 위해 감소될 것이다.
그러나, 제2 종래의 반도체 디바이스보다 제3 종래의 반도체 디바이스는 대형 저장 캐패시터에 부적절한데, 그 이유는 Y 스위치(604)가 제2 종래의 반도체 디바이스의 금속층의 저항보다 큰 저항을 갖기 때문이다. 제3 종래의 반도체 디바이스에서는, 워드-배팅 배선이 사용되지 않지만, 워드 라인들은 워드 라인들의 저항을 감소시키기 위해 폴리사이드층으로 구성된다. 결과적으로, 워드 라인의 저항은 워드-배킹 배선과 조합된 워드 라인만큼 낮지 않으므로, 워드 라인에 접속될 수 있는 셀의 수는 증가될 수 없다.
제4도는 제4종래의 반도체 디바이스의 레이아웃을 도시한다. 제4도에 도시된 종래의 반도체 디바이스는 4개의 층, 즉, 다결정 실리콘층, 실리사이드층 및 2개의 금속층으로 이루어진다. 다결정 실리콘층은 폴리사이드층으로 대체될 수 있다. 워드 라인(701)은 다결정 실리콘층 또는 폴리사이드층으로 형성되고, 메모리 셀(702)의 MIS 트랜지스터들의 게이트 전극들에 의해 공유되어 있다. 금속층들중 하나의 금속층은 워드 라인(701)에 평행하게 셀 어레이(705)상에 배치된 워드-배킹 배선(706)과 행 디코더(709), 열 디코더(710), 어레이 신호 구동 회로(711) 및 주변 회로내의 소정의 배선을 제공한다. 다른 금속층은 워드 라인(701)에 수직으로 셀 어레이(705) 및 감지 증폭기(707)상에 배치된 Y 스위치(704)와 행 디코더(709), 열 디코더(710), 어레이 신호 구동 회로(711) 및 주변 회로내의 소정의 배선을 제공한다. Y 스위치(704) 및 워드-배킹 배선(706)이 서로 다른 금속층으로 형성되기 때문에, 워드 라인(701)에 평행 및 수직인 배선들은 제1, 제2 및 제3 종래의 반도체 디바이스의 저항보다 작은 저항을 갖게 되어, 대형 저장 캐패시터 구성에 적절하다.
제5도는 제5 종래의 반도체 디바이스의 레이아웃을 도시한다. 제5도에 도시된 종래의 반도체는 4개의 층, 즉, 폴리사이드층, 실리사이드 층 및 2개의 금속층으로 이루어져 있다. 워드 라인(801)은 폴리사이드층으로 형성되어 있고, 메모리 셀(802)의 MIS 트랜지스터들의 게이트 전극들에 의해 공유되어 있다. 금속층들중 한 금속층은 워드 라인(801)에 평행하게 셀 어레이(805)상에 배치된 주요 워드 라인(806), 워드 라인(801)에 평행하게 감지 증폭기(807)상에 배치된 어레이 신호 라인(808), 그리고 행 디코더(809), 열 디코더(810), 어레이 신호 구동 회로(811), 분할 디코더(812), 분할 디코더 구동 회로(813) 및 주변 회로내의 소정의 배선들을 제공한다. 다른 금속층은 워드 라인(801)에 수직으로 셀 어레이(805) 및 감지 증폭기(807)상에 배치된 Y 스위치(804), 워드 라인(801)에 수직으로 분할디코더(812)상에 배치된 분할 디코더 구동 신호 라인(814), 그리고 행 디코더(809), 열 디코더(810), 어레이 신호 구동 회로(811), 분할 디코더(812), 분할 디코더 구동 회로(813) 및 주변 회로내의 소정의 배선들을 제공한다. 제5 종래의 반도체 디바이스에 있어서, 제4 종래의 반도체 디바이스의 워드-배킹 배선은 배제되고, 소정의 행 디코더들은 분할 디코더로서 셀 어레이(805)들 사이에 분산되고, 분할 디코더(812) 및 행 디코더(809)는 주요 워드 라인(806)에 의해 배선되고, 분할 디코더(812) 내의 워드 라인(801)을 선택하는데 필요한 신호는 분할 디코더 구동 회로(813) 및 분할 디코더 구동 신호 라인(814)에 의해 수신된다. 더욱 상세하게는, 케이. 코다(K. Koda), 티. 사에끼(T. Saeki), 에이. 쯔지모또(A. Tsujimoto), 티. 무로타니(T. Murotani) 및 케이. 고야마(K. Koyama)의 256Mb DRAM용 부스터 이중 워드 라인 디코딩 구조 시스템(A Boosted Dual Word-line Decoding Scheme for 265Mb DRAMs)라는 제목으로 1992년 VLSI 회로 다이제스트 심포지움의 기술 보고서 112-113 페이지, 및 티. 스지바야시(T. Sugibayashi) 등의 다중 분할 어레이 구조를 갖는 30ns 256Mb DRAM(A 30ns 256Mb DRAM with Multi-divided Array Structure)라는 제목으로 1993년 IEEE ISSCC 다이제스트 기술 보고서 50-51 페이지에 기술되어 있다. 주요 워드 라인(806)의 수가 워드-배킹 배선의 1/2n로 감소될 수 있으므로, 주요 워드 라인(806)은 감소된 저항에 대해 폭이 증가될 수 있어서, 제5 종랭 기술의 반도체 디바이스는 대형 저장 용량 구조용으로 적절할 수 있다.
제6도는 종래의 감지 증폭기 영역의 회로를 설명하는 도면이다. 종래의 감지 증폭기 영역에서, 비트 라인(903) 및 Y 스위치(904)는 서로 평행하게 놓여 있고, 기입 데이타 라인(921), 기입 구동 신호 라인(922), 판독 데이타 라인(923), 판독 구동 신호 라인(924), N-채널 감지 증폭기 구동 신호 라인(925) 및 P-채널 감지 증폭기 구동 신호 라인(926)을 포함하는 어레이 신호 라인(908)은 비트 라인(903)에 수직으로 놓여 있다. N-채널 감지 증폭기 구동 신호 라인(925) 및 P-채널 감지 증폭기 구동 신호 라인(926)은 그들이 비트 라인(903)을 충전 및 방전시키는 통과 전류에 대해 저저항으로 되기 때문에 금속 배선의 형태를 요구한다.
상술된 종래의 반도체 디바이스에서, 1개의 열 디코더는 Y 스위치로 다수의 감지 증폭기를 제어하므로, 사용된 열 디코더의 수는 대형 저장 용량 배열에 의해 야기되는 반도체 디바이스의 면적의 증가를 감소시키기 위해 적어진다. 저장 용량은 1Mbit에서 4Mbit로, 16Mbit, 64Mbit로 증가하고, 1개의 열 디코더에 접속된 감지 증폭기의 수는 증가한다. 그러므로, Y 스위치의 저항을 감소시킬 것이 요구되고, 상술된 종래의 제4 및 제5 반도체 디바이스에서와 같이 셀 어레이상에서는 Y 스위치용으로만 사용되는 금속층이 필요하다. 감지 증폭기상의 어레이 신호 라인은 대형 전류가 통과하도록 저저항 금속층으로 형성될 것이다. 결과적으로, Y 스위치 및 어레이 신호 라인이 감지 증폭기에서 서로 교차하므로, 공유 감지 증폭기를 갖는 제4 및 제5 종래의 대형 저장 용량 반도체 디바이스들은 캐패시터를 형성하기 위한 전도층 이외에 4개의 층 배선을 사용한다. 이러한 반도체 디바이스를 제조하는 프로세스는 제조 공정수가 증가되고, 이러한 반도체 디바이스의 생성율은 낮아진다.
본 발명의 목적은 캐패시터를 형성하기 위한 전도층 이외에 3개의 층으로 형성된 배선을 갖는 공유 감지 증폭기를 갖고 있는 다이나믹 메모리 반도체 디바이스를 제공하여, 배선의 수를 감소시키고 칩 면적의 증가를 최소화하여 대형 저장 용량의 DRAM를 실현하고, 4개의 층 배선을 갖는 반도체 디바이스 제조 공정수의 증가 및 이러한 반도체 디바이스의 생성율의 감소를 방지하기 위한 것이다.
본 발명에 따르면, 전도층으로 형성된 캐패시터와 MIS 트랜지스터로 각각 구성된 다수의 메모리 셀을 각각 갖는 다수의 셀 어레이; 메모리 셀에서 서로 교차하는 다수의 워드 라인과 다수의 비트 라인; 셀 어레이들과 교호(交互)하는 다수의 감지 증폭기; 다수의 행 디코더; 각각 다수의 감지 증폭기에 의해 접속 및 공유된 다수의 열 디코더; 워드 라인들, 비트 라인들 및 열 디코더들로부터 선택적인 신호들을 전송하는 다수의 배선; 셀 어레이들과 감지 증폭기들이 배열된 방향으로 연장되어 비트 라인들과 열 디코더들로부터 선택적인 신호들을 전송하기 위한 다수의 배선; 캐패시터를 형성하기 위한 전도층 이외에 3개의 다른 층들로 셀 어레이들상에 형성되는, 워드 라인들, 비트 라인들 및 열 디코더들로부터 선택적인 신호들을 전송하기 위한 배선, 그리고 셀 어레이상에 금속층으로 형성되는 열 디코더들로부터 선택적인 신호들을 전송하기 위한 배선들을 포함하는 반도체 디바이스가 제공된다.
열 디코더들로부터 선택적인 신호들을 전송하기 위해 배선들은 셀 어레이상에서는 금속층으로 형성될 수 있고, 감지 증폭기상에서는 캐패시터의플레이트 전극에 대한 층과 동일한 층인 전도층으로 형성될 수 있다.
3개의 다른 층들은 MIS 트랜지스터들의 게이트 전극들을 제공하고, 다결정 실리콘과 실리사이드의 적층을 포함하여, 워드 라인들을 제공하는 부분을 갖고 있는 제1 층; 실리사이드층 또는 다결정 실리콘과 실리사이드의 적층을 포함하고, 비트 라인들을 제공하는 부분을 갖고 있는 제2 층; 및 금속층을 포함하고 열 디코더들로부터 선택적인 신호들을 전송하기 위해 셀 어레이들상에 배선을 제공하는 부분을 갖고 있는 제3 층을 포함할 수 있다.
반도체 디바이스는 열 디코더들로부터 선택적인 신호들을 전송하기 위해 배선들 사이에 있는 셀 어레이들과 상기 감지 증폭기들상에 배치된 다수의 전원 라인 및 다수의 접지 라인; 감지 증폭기 영역들내에 배치되어 있고 각각의 소스, 드레인 및 게이트를 갖고 있는 다수의 P-채널 MOS 트랜지스터; 감지 증폭기 영역들 내에 배치되어 있고 각각의 소드, 드레인 및 게이트를 갖고 있는 다수의 N-채널 MOS 트랜지트서; 그리고 P-채널 트랜지스터들로 구성되어 공통 소스들을 갖고 있는 플립-플롭 감지 증폭기를 포함하는 감지 증폭기들, 및 N-채널 트랜지스터들로 구성되어 공통 소스들을 갖고 있는 플립-플롭 감지 증폭기를 포함하는 감지 증폭기들을 더 포함하고; 전원은 P-채널 MOS 트랜지스터들의 소스들에 접속되고, P-채널 MOS 트랜지스터들의 드레인들은 P-채널 트랜지스터들로 구성된 플립-플롭 감지 증폭기들의 공통 소스들에 접속되며, P-채널 MOS 트랜지스터들의 게이트들은 3개의 층 중 제1 층으로 형성되어 P-채널 MOS 트랜지스터들로 구성된 플립-플롭 감지 증폭기들을 활성화시키기 위해 신호 라인으로서 동작하며; 접지 라인들은 N-채널 MOS 트랜지스터들의 소스들에 접속되고, N-채널 MOS 트랜지스터들의 드레인들은 N-채널 MOS 트랜지스터들로 구성된 플립-플롭 감지 증폭기들의 공통 소스에 접속되며, N-채널 MOS 트랜지스터들의 게이트들은 N-채널 MOS 트랜지스터들로 구성된 플립-플롭 감지 증폭기들을 활성화시키기 위한 신호 라인으로서 동작한다. 3개의 다른 층들은 MIS 트랜지스터의 게이트 전극을 제공하고, 다결정 실리콘과 실리사이드의 적층을 포함하며, 워드 라인을 제공하는 부분을 갖고 있는 제1 층; 실리사이드층 또는 다결정 실리콘과 실리사이드의 적층을 포함하고, 비트 라인을 제공하는 부분을 갖고 있는 제2 층; 및 금속층을 포함하고, 셀 어레이상에 배선을 제공하는 부분 및 열 디코더들로부터 선택적인 신호를 전송하기 위한 감지 증폭기를 갖고 있는 제3 층을 포함할 수 있다.
3개의 다른 층들은, MIS 트랜지스터들의 게이트 전극들을 제공하고, 다결정 실리콘과 실리사이드의 적층을 포함하며, 워드 라인들을 제공하는 부분을 갖고 있는 제1 층; 실리사이드층 또는 다결정 실리콘과 실리사이드의 적층을 포함하고, 비트 라인들을 제공하는 부분을 갖고 있는 제2 층; 및 금속층을 포함하고, 열 디코더들로부터 선택적인 신호들을 전송하기 위해 셀 어레이들 및 감지 증폭기들상에 배선을 제공하는 부분을 갖고 있는 제3 층을 포함할 수 있다.
본 발명의 상기 및 다른 목적, 특징 및 장점들은 예로서 본 발명의 양호한 실시예에 도시된 첨부된 도면을 참조하여 기술된 다음의 설명으로부터 더 명백하게 될 것이다.
본 발명의 제1 실시예에 따라 제7도, 제8(a)도 및 제8(b)도에 도시된 반도체 디바이스는 캐패시터를 형성하기 위한 전도층 외에도 3개의 층, 즉, 폴리사이드층, 실리사이드 또는 폴리사이드층 및 금속층으로 형성된 배선을 갖고 있다. 캐패시터를 형성하는 전도층은 메모리 셀(102; 제7도)의 캐패시터의 노드 전극(112; 제8(b)도 참조)으로서 사용된 다결정 실리콘층, 및 메모리 셀(102)의 캐패시터의 플레이트 전극(113; 제8(b)도 참조)으로서 사용된 폴리사이드층을 포함한다.
메모리 셀(102)의 MIS 트랜지스터들의 게이트 전극들에 의해 공유된다. 비트 라인(103)은 실리사이드 또는 폴리사이드층으로 형성된다. Y 스위치(104)는 셀 어레이(105)상에서는 금속층으로 형성되고, 메모리 셀(102)의 캐패시터의 플레이트 전극(113)으로 사용되는 감지 증폭기상에서는 폴리사이드층으로 형성된다. 금속층은 워드 라인(101)에 평행하게 감지 증폭기(107)상에 배치된 어레이 신호 라인(108)과, 행 디코더(109), 열 디코더(110), 어레이 신호 구동 회로(111) 및 주변 회로내의 배선을 제공한다.
제8(b)도에 도시된 바와 같이, 플레이트 전극(113)은 금속층은 바로 아래에 배치된다. 그러므로, 감지 증폭기 영역에서, 플레이트 전극(113)의 층과 동일한 폴리사이드층은 어레이 신호 라인(108)의 금속층이 하부층에 접속되게 하는 홀의 접속을 피하기 위한 패턴으로 Y 스위치(104)와 배열된다.
본 발명의 제2 실시예에 따른 반도체 디바이스는 제9도 및 제10도와 관련하여 후술된 것이다.
제2 실시예에 따른 반도체 디바이스는 캐패시터를 형성하기 위한 전도층 이외에도 3개의 층, 즉, 폴리사이드층, 실리사이드 또는 폴리사이드층 및 금속층으로 형성된 배선을 갖고 있다.
제9도에 도시된 바와 같이, 워드 라인(201)은 폴리사이드층으로 형성되고, 메모리 셀(202)의 MIS 트랜지스터들의 게이트 전극들에 의해 공유되어 있다. 비트 라인(203)은 실리사이드 또는 폴리사이드층으로 형성된다. Y 스위치(204)는 셀 어레이(205) 및 감지 증폭기(207)상에 금속층으로 형성된다. 감지 증폭기(207)상에 배치된 어레이 신호 라인(208)은 주로 폴리사이드층으로 형성된다. 금속층은 행 디코더(209), 열 디코더(210), 어레이 신호 구동 회로(211) 및 주변 회로내의 배선을 제공한다.
어레이 신호 라인(208)은 큰 저항을 갖고 있고, 주로 폴리사이드층으로 형성되었기 때문에 충분한 전류가 통과하지 못한다. 제9도 및 제10도에 도시된 바와 같이, 전원 라인(VCC; 231) 및 접지 라인(GND; 232)는 Y 스위치(204)들 사이의 셀 어레이(205) 및 감지 증폭기(207)상에 배치된다. 비트 라인 충전 및 방전 전류를 N-채널 감지 증폭기 구동 신호 라인(225) 및 P-채널 감지 증폭기 구동 신호 라인(226)으로 직접 통과시키지 않도록 하기 위해, 전원 라인(231)은 감지 증폭기 영역내의 P-채널 MOS 트랜지스터의 소스에 접속되고, P-채널 MOS 트랜지스터의 드레인은 P-채널 MOS 트랜지스터로 구성된 플립-플롭 감지 증폭기의 공통 소스에 접속되며, P-채널 MOS 트랜지스터의 게이트는 제1폴리사이드층으로 형성되어 P-채널 감지 증폭기 활성 신호 라인으로서 동작한다. 접지 라인(232)는 감지 증폭기 영역 내의 N-채널 MOS 트랜지스터의 소스에 접속되고, N-채널 MOS 트랜지스터의 드레인은 N-채널 MOS 트랜지스터로 구성된 플립-플롭 감지 증폭기의 공통 소스에 접속되며, N-채널 MOS 트랜지스터의 게이트는 제1 폴리사이드층으로 형성되어 N-채널 감지 N-채널 MOS 트랜지스터의 게이트는 제1 폴리사이드층으로 형성되어 N-채널 감지 증폭기 활성 신호 라인으로서 동작한다.
전원 라인(231) 및 접지 라인(232)에는 큰 전류가 통과하고, Y 스위치(204)에 평행하게 연장하도록 저저항 금속층으로 형성되어야 한다. 배선 피치 또는 간격이 Y 스위치(204)들 사이에 전원 라인(231) 및 접지 라인(232)을 배치함으로써 감소되는 것을 방지하기 위해, Y 스위치(204)의 수는 반으로 감소되고, Y 스위치(204) 각각에 접속된 감지 증폭기의 수는 증가되며, 기입 구동 신호 라인(222) 및 판독 데이타 라인(223)의 수는 이에 따라 증가된다.
본 발명의 제3 실시예에 따른 반도체 디바이스는 제11도를 참조하여 후술될 것이다.
제3 실시예에 따른 반도체 디바이스는 3개의 층, 즉 폴리사이드층, 제1 금속층 및 제2 금속층으로 형성된 배선들을 갖고 있다.
제11도에서 도시된 바와 같이, 워드 라인(301)은 폴리사이드층으로 형성되고, 메모리 셀(302)의 MIS 트랜지스터들의 게이트 전극들에 의해 공유되어 있다. 비트 라인(303)은 셀 어레이(305) 상에서는 제1 금속층으로, 감지 증폭기(307)상에서는 본래 폴리사이드층으로 형성되어 있다. Y 스위치(304)는 셀 어레이(305)와 감지 증폭기(307)상에 제2 금속층으로 형성된다. 제1 및 제2 금속층은 행 디코더(309), 열 디코더(310), 어레이 신호 구동 회로(311) 및 주변 회로내의 배선을 제공한다. 어레이 신호 라인(308)은 제1 금속층으로 형성된다.
본 발명의 특정한 양호한 실시예가 상세히 도시 및 기술되었지만, 다양한 변형 및 변경이 첨부된 특허청구의 범위를 벗어나지 않는 한도에서 다양하게 행해질 수 있다.

Claims (8)

  1. 전도층으로 형성된 캐패시터 및 금속 절연 반도체로 각각 구성된 다수의 메모리 셀을 각각 포함하는 다수의 셀 어레이; 상기 메모리 셀들에 서로 교차하는 다수의 워드 라인 및 다수의 비트 라인; 상기 셀 어레이들과 교호하는 다수의 감지 증폭기; 다수의 행 디코더; 다수의 상기 감지 증폭기에 각각 접속 및 공유되어 있는 다수의 열 디코더; 및 상기 워드 라인들, 상기 비트 라인들 및 상기 열 디코더들로부터 선택적인 신호들을 전송하고, 상기 셀 어레이들 및 상기 감지 증폭기들이 배열되는 방향으로 연장되어 상기 비트 라인들 및 상기 열 디코더들로부터 선택적인 신호들을 전송하기 위한 다수의 배선을 포함하고, 상기 워드 라인들, 상기 비트 라인들 및 상기 열 디코더들로부터 선택적인 신호들을 전송하기 위한 상기 배선들은 캐패시터를 형성하기 위한 상기 전도층 이외의 3개의 층으로 셀 어레이들상에 형성되고, 상기 열 디코더들로부터 선택적인 신호를 전송하기 위한 상기 배선들은 금속층으로 상기 셀 어레이들상에 형성되는 것을 특징으로 하는 반도체 디바이스.
  2. 제1항에 있어서, 상기 열 디코더들로부터 선택적인 신호들을 전송하기 위한 상기 배선들이 셀 어레이상에서는 금속층으로 형성되고, 감지 증폭기들상에는 캐패시터들의 플레이트 전극들을 형성하는 층과 동일한 층인 전도층으로 형성되는 것을 특징으로 하는 반도체 디바이스.
  3. 제1항에 있어서, 상기 3개의 다른 층들은 MIS 트랜지스터들의 게이트 전극들을 제공하고, 다결정 실리콘과 실리사이드의 적층을 포함하며, 상기 워드 라인들을 제공하는 부분을 갖고 있는 제1층; 실리사이드층을 포함하고, 상기 비트 라인들을 제공하는 부분을 갖고 있는 제2층; 및 금속층을 포함하고, 상기 열 디코더들로부터 선택적인 신호들을 전송하기 위해 셀 어레이들상에 배선들을 제공하는 부분을 갖고 있는 제3층을 포함하는 것을 특징으로 하는 반도체 디바이스.
  4. 제1항에 있어서, 상기 3개의 다른 층들은 MIS 트랜지스터들의 게이트 전극들을 제공하고, 다결정 실리콘과 실리사이드의 적층을 포함하며, 상기 워드 라인들을 제공하는 부분은 갖고 있는 제1층; 다결정 실리콘과 실리사이드의 적층을 포함하고, 상기 비트 라인들을 제공하는 부분을 갖고 있는 제2층; 및 금속층을 포함하고, 상기 열 디코더들로부터 선택적인 신호들을 전송하기 위해 셀 어레이들상에 배선들을 제공하는 부분을 갖고 있는 제3층을 포함하는 것을 특징으로 하는 반도체 디바이스.
  5. 제1항에 있어서, 상기 열 디코더들로부터 선택적인 신호들을 전송하기 위해 배선들 사이에 있는 상기 셀 어레이들과 상기 감지 증폭기들상에 배치된 다수의 전원 라인 및 다수의 접지 라인; 감지 증폭기 영역들내에 배치되어 있고, 각각의 소스, 드레인 및 게이트들들 갖고 있는 다수의 P-채널 MOS 트랜지스터; 감지 증폭기 영역들내에 배치되어 있고, 각각의 소스, 드레인 및 게이트들을 갖고 있는 다수의 N-채널 MOS 트랜지스터; P-채널 트랜지스터들로 구성되고 공통 소스들을 갖고 있는 플립-플롭 감지 증폭기, 및 N-채널 트랜지스터들로 구성되고 공통 소스들을 갖고 있는 플립-플롭 감지 증폭기들을 포함하는 상기 감지 증폭기들을 더 포함하고, 상기 전원 라인들을 상기 P-채널 MOS 트랜지스터들의 소스들에 접속되고, 상기 P-채널 MOS 트랜지스터들의 상기 드레인들은 P-채널 트랜지스터들로 구성된 플립-플롭 감지 증폭기들의 공통 소스들에 접속되며, 상기 P-채널 MOS 트랜지스터들의 게이트들은 상기 3개의 층들 중 상기 제1층으로 형성되어 P-채널 트랜지스터들로 구성된 플립-플롭 감지 증폭기들을 활성화시키기 위한 신호 라인들로 동작하고; 상기 접지 라인들은 상기 N-채널 MOS 트랜지스터들의 소스들에 접속되고, 상기 N-채널 MOS 트랜지스터들의 상기 드레인들은 상기 N-채널 트랜지스터들로 구성된 플립-플롭 감지 증폭기들의 공통 소스들에 접속되고, N-채널 MOS 트랜지스터들의 게이트들은 상기 3개의 층들 중 상기 제1 층으로 형성되어 N-채널 트랜지스터들로 구성된 플립-플롭 감지 증폭기들을 활성화시키기 위한 신호 라인들로서 동작하는 것을 특징으로 하는 반도체 디바이스.
  6. 제5항에 있어서, 상기 3개의 다른 층들은 MIS 트랜지스터들의 게이트 전극들을 제공하고, 다결정 실리콘과 실리사이드의 적층을 포함하며, 상기 워드 라인들을 제공하는 부분을 갖고 있는 제1층; 실리사이드층을 포함하고, 상기 비트 라인들을 제공하는 부분을 갖고 있는 제2층; 및 금속층을 포함하고, 상기 열 디코더들로부터 선택적인 신호들을 전송하기 위해 셀 어레이들 및 감지 증폭기들상에 배선들을 제공하는 부분을 갖고 있는 제3층을 포함하는 것을 특징으로 하는 반도체 디바이스.
  7. 제5항에 있어서, 상기 3개의 다른 층들은 MIS 트랜지스터들의 게이트 전극들을 제공하고, 다결정 실리콘과 실리사이드의 적층을 포함하며, 상기 워드 라인들을 제공하는 부분을 갖고 있는 제1층; 다결정 실리콘과 실리사이드의 적층을 포함하고, 상기 비트 라인들을 제공하는 부분을 갖고 있는 제2층; 및 금속층을 포함하고, 상기 열 디코더들로부터 선택적인 신호들을 전송하기 위해 셀 어레이들 및 감지 증폭기들상에 배선들을 제공하는 부분을 갖고 있는 제3층을 포함하는 것을 특징으로 하는 반도체 디바이스.
  8. 제1항에 있어서, 상기 3개의 다른 층들은 MIS 트랜지스터들의 게이트 전극들을 제공하고, 다결정 실리콘과, 실리사이드의 적층을 포함하며, 상기 워드 라인들을 제공하는 부분을 갖고 있는 제1층; 금속층을 포함하고, 상기 비트 라인들을 제공하는 부분을 갖고 있는 제2층; 및 금속층을 포함하고, 상기 열디코더들로부터 선택적인 신호들을 전송하기 위해 상기 셀 어레이들 및 상기 감지 증폭기들상에 배선들을 제공하는 부분을 갖고 있는 제3층을 포함하는 것을 특징으로 하는 반도체 디바이스.
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