JP3386924B2 - 半導体装置 - Google Patents
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Description
にパリティビットを有する高速の半導体メモリあるいは
それを含む半導体装置に関する。
では、メモリセルアレイを複数のブッロックに分け、更
に1ブロックを複数のマットに分けて、同時に動作する
回路数を減らして消費電力を低減している。
トのデータを入出力する際、複数あるメモリブロックの
中から所定の1つのメモリブロックが選択され、更にそ
のメモリブロック内の1つのメモリマット中にある複数
のメモリセルが選択されて、複数ビットのデータが同時
に出力あるいは入力される。
モリブロックを選択し、各メモリブロックでは各々1つ
のメモリマット内のメモリセルが選択されて、複数ビッ
トのデータが同時に出力あるいは入力されている。
モリのチップ内ではメモリブロックの数が2のn乗個
(nは正の整数)に分割されている。
が2のn乗個に分割されている半導体メモリでは、半導
体メモリがパリティビットを持ち、かつ入出力ビット数
を複数通りに変える必要がある場合には、以下の点で配
慮がなされていなかった。
×18ビット構成の2通りのビット構成が可能であると
すると、少ない方のビット構成(×18)を実現する場
合、各ブロックで入出力されるデータのビット数を均等
にすることができず、複数ブロック間にわたる信号伝達
パスが必要になり、高速化が妨げられると言う問題点が
ある。
(2の2乗)で考えると、×36ビットの時は各ブロッ
クの入出力ビット数は9ビットである。これに対して、
×18ビットの時は入出力ビット数が4ビットと5ビッ
トの2種類のメモリブロックが存在することになる。
されているので、×36から×18への切り替えの際、
隣り合う2ビットごとにどちらか一方のビットの信号を
出力(又は、一方のビットへ信号を入力)するような論
理を組まなければならない。残った9番目の1ビットに
関しては、他のメモリブロックの1ビットとペアを組ん
でどちらか一方のビットの信号を出力(一方のビットへ
信号を入力)するように論理を組まなければならない。
伝達のパスはそれに対応するメモリブロックを用いるこ
とができるが、この余った9番目の1ビットの信号線は
隣のメモリブロックに接続しなければならず、配線遅延
時間が増大するという問題がある。
かつ入出力ビット数を複数通りに切り替える半導体メモ
リのビット数構成を切り替えても、メモリブロックの構
成ビット数を均等にして、遅延時間を増大させずに、高
速に動作する半導体メモリあるいはそれを含むマイコン
などの半導体装置を提供するにある。
とも1つのビットにパリティビットを含む複数ビットか
ら成り、複数のメモリブロックによって分割されて構成
されるメモリアレイと、上記メモリアレイの入出力ビッ
ト数を切り替えるビット構成切り替え部とを有し、上記
メモリブロックの数が3の倍数であり、それぞれの上記
メモリブロックの入出力ビット数を均等にしたことを特
徴とする。
にすることにより、ビット構成を変えても、1つのメモ
リブロックのビット数を均等にすることができ、メモリ
ブロック間にまたがる配線を必要としない。つまり、配
線遅延の増大を招くことなく、パリティビットを有する
ビット構成可変の高速な半導体記憶装置を実現できる。
導体メモリチップ10において、メモリアレイが6個の
メモリブロック100に分かれている。メモリブロック
100は、更に8個のメモリマット200に分割され、
メモリマット200は6個のメモリユニット210から
成る。20はデータ入出力用のパッドを示す。
しては、メモリブロックの中央部に周辺回路1000を
設けるために、メモリマットを各4個ずつ左右に分けて
配置しているが、他のメモリブロックと動作は全く同じ
である。これにより、周辺回路1000をチップ中央部
にバランス良く配置できるので、配線部の信号伝達遅延
の増加を防ぐことができる。本実施例では、×36ビッ
トと×18ビット(内、パリティビットは各々×4ビッ
トと×2ビット)の切り替え機能を有する場合について
説明する。
では、複数通りのビット構成から1つのビット構成を選
択するI/O選択部310を有する。I/O選択部31
0には、×18ビットか×36ビットを選択する信号×
18Bと、×18が選択された際、2組存在する×18
ビット(×18aと×18b)の内、どちらの×18ビ
ットを選択するか決める信号I/O selectが入力され
る。
てデータの出力数またはデータの入力数を切替えるの
が、データ選択部300である。
ッファ回路、500は出力バッファ及びデータ入力バッ
ファ(Dinバッファ)で、入出力パッド20はチップ
上下に各々18個、計36個ある。×36ビットの時は
36個のパッドは全て使われるが、×18ビットの時は
その内の半分が使用される。
て示してある。110の領域には入出力パッド20が6
個有り、×18ビットの時にはその内1,3,5番のパ
ッドが使用される。この図で、データ選択部300とパ
ッド20間の配線については×18ビットの場合を実線
で示した。すなわち、データ選択部300の1番と2
番,3番と4番,5番と6番で各々配線が共通に接続さ
れ、I/O select信号に従って、データ選択部300
の1,3,5番か2,4,6番が動作する。
00の1,3,5番及び2,4,6番に接続される信号
配線はお互いに分離され、2,4,6番に接続された配
線は破線で示す様に結線される。
いても、110内のメモリブロックと同じ構成となり、
メモリユニット210と入力パッド20を結ぶ信号伝達
パスは、各メモリブロックごとに閉じており、信号伝達
パスが複数のメモリブロックにわたる事はない。
にメモリブロックが2のn乗個(この場、n=2)の場
合には、×18ビットにおいて、例えば入出力ビット数
がチップ左側のメモリブロックで5ビット、チップ右側
のメモリブロックで4ビットとアンバランスになる。こ
の為、データ選択部300の1番から8番と11番から
18番では、信号配線が自分の属するメモリブロック内
で閉じるが、9番及び10番については、信号配線が左
右2ブロック間に亘ってほぼチップの左端かっら右端ま
で伸びる事となり、信号伝達遅延時間がこのパスだけ著
しく増大する。図3にメモリユニット210とデータ選
択部300及びI/O選択部310の実施例を示した。
データの読み出し時には、1本の選択されたワード線2
21に接続されたメモリセル220のデータ信号がビッ
ト線222に現れ、読み出し用カラム選択スイッチ24
0を経てセンスアンプ回路に入力され、更に次段のセン
ス系回路へと伝達される。また、データ書き込み時に
は、ライトアンプ回路の出力信号が、書き込み用カラム
選択スイッチ230を経てビット線222に入力され、
メモリセル220にデータが書き込まれる。
Lレベル状態にある。この時、I/O選択部310の出
力は、各メモリユニット210にあるデータ選択部30
0の全てに対して、I/O select信号に無関係にHレ
ベルの状態にあるので、データ選択部300は6個とも
全て動作する。
信号がHレベル状態にあり、I/Oselect信号の電位レ
ベルに従って、奇数番または偶数番のデータ選択部30
0が動作する。
の出力信号によりライトアンプ及びセンスアンプ回路の
動作を制御したが、上記出力信号でカラム選択スイッチ
の動作を制御しても同様にビット構成の切り替えができ
る。
ク数が3個の場合のチップ構成を示した。また、図6に
は、第3の実施例として、メモリブロックの数は6個で
あるが、周辺回路1000を各メモリブロック間に配置
した場合のチップ構成を示した。
×16ビットに、パリティビットを付加した、×72,
×36,×18ビットの各構成を、マスタースライスま
たはボンディングオプションにより1チップ上で実現す
る半導体メモリを例にして、以下に本発明の効果を説明
する。
ば、図4に示すように、メモリブロック数が3であれ
ば、×72,×36,×18ビットの各構成に対して、
各メモリブロックの受け持つ入出力ビット数は、各々2
4,12,6ビットであり、同様にして、メモリブロッ
ク数が6又は9であれば、それぞれ12,6,3ビット
又は8,4,2ビットと均等に分割できる。
の倍数にすることにより、ビット構成を変えても、1つ
のメモリブロックのビット数を均等にすることができ、
メモリブロック間にまたがる配線を必要としない。つま
り、複数ブロック間にわたる信号伝達パスを無くすこと
ができるので、配線遅延の増大を招くことなく、パリテ
ィビットを有するビット構成可変の高速な半導体記憶装
置を実現できる。
を示す図。
図。
図。
図。
200…メモリマット、210…メモリユニット、30
0…データ選択部、310…I/O選択部。
Claims (6)
- 【請求項1】それぞれが複数のメモリマットに分割され
ている複数のメモリブロックから構成され、パリティビ
ットを含む9×2n(n≧1)ビットからなるデータを
格納するメモリアレイと、 上記メモリアレイの入出力ビット数を切り替えるビット
構成切り替え部とを有し、 上記複数のメモリブロックのそれぞれは、上記メモリア
レイの上記入出力ビット数を均等に分割して受け持ち、 上記メモリブロックの数が3の倍数であることを特徴と
する半導体記憶装置。 - 【請求項2】請求項1において、 上記複数個のメモリブロックの中のチップ中央部にある
メモリブロックには、ブロックの中央部に周辺回路を配
置したことを特徴とする半導体記憶装置。 - 【請求項3】それぞれが複数のメモリマットに分割され
ている複数のメモリブロックから構成され、パリティビ
ットを含む9×2n(n≧1)ビットからなるデータを
格納するメモリアレイと、 上記メモリアレイの入出力ビット数を切り替えるビット
構成切り替え部と、 上記ビット構成切り替え部が、複数通りのビット構成よ
り1つのビット構成を選択するI/O選択部と、 上記I/O選択部の出力信号を受けてデータの出力数、
又は、データの入力数を切り替えるデータ選択部とを有
し、 上記複数のメモリブロックのそれぞれは、上記メモリア
レイの上記入出力ビット数を均等に分割して受け持ち、 上記メモリブロックの数が3の倍数であることを特徴と
する半導体記憶装置。 - 【請求項4】請求項3において、 上記データ選択部は、少なくともメモリセルにデータを
書き込むライトアンプと、メモリセルから出力されたデ
ータを増幅するセンスアンプとを有することを特徴とす
る半導体記憶装置。 - 【請求項5】請求項3において、 上記データ選択部は、少なくともメモリセルに接続され
たビット線と上記ライトアンプ及びセンスアンプを接続
又は切り離すカラム選択スイッチとを有することを特徴
とする半導体記憶装置。 - 【請求項6】請求項3において、 上記複数個のメモリブロックの中のチップ中央部にある
メモリブロックには、ブロックの中央部に周辺回路を配
置したことを特徴とする半導体記憶装置。
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