JPH05334869A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH05334869A
JPH05334869A JP4139423A JP13942392A JPH05334869A JP H05334869 A JPH05334869 A JP H05334869A JP 4139423 A JP4139423 A JP 4139423A JP 13942392 A JP13942392 A JP 13942392A JP H05334869 A JPH05334869 A JP H05334869A
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透 古山
Satoru Takase
覚 高瀬
Natsuki Kushiyama
夏樹 串山
Chiyaaruzu Sutaaku Donarudo
ドナルド・チャールズ・スターク
Shigeo Oshima
成夫 大島
Hiroyuki Nomichi
宏行 野路
Seishi Sakurai
清史 櫻井
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Abstract

(57)【要約】 【目的】DRAMやSRAMの多ビット化に際して、サ
ブアレイ切換用のマルチプレクサ回路を省略してパター
ン面積の削減およびメモリ動作の高速化を実現する。 【構成】DRAMあるいはSRAMにおいて、それぞれ
メモリセルのアレイおよびメモリセルからの読み出し出
力をセンスするセンスアンプのアレイを含む複数個のサ
ブアレイ110〜118と、この複数個のサブアレイに
対応して設けられた複数個のデータ端子120〜128
と、前記複数個のサブアレイと複数個のデータ端子との
間にそれぞれ対応して設けられ、書き込みデータあるい
は読み出しデータの転送を制御する複数個のインターフ
ェース回路130〜138と、メモリセル選択に際して
複数個のサブアレイを一斉に活性状態に制御する活性化
制御回路14とを具備することを特徴とする。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、半導体記憶装置に係
り、特に多ビット型のDRAM(ダイナミック型ランダ
ムアクセスメモリ)あるいはSRAM(スタティック型
ランダムアクセスメモリ)に関する。
【0002】
【従来の技術】DRAMにおいては、メモリセルからデ
ータの破壊読み出しを行うので、メモリセルにデータの
再書込みを必要とする。この再書込みを行うために、同
一ワード線により選択される複数のメモリセルから複数
のビット線にそれぞれ読み出された電位を複数のセンス
アンプによりセンス増幅しているので、消費電流が多く
なりがちである。
【0003】DRAMの消費電流を低減するための従来
の基本的な考え方は、例えば図3に示すように、メモリ
セルのアレイおよびセンスアンプのアレイを複数個のサ
ブアレイ310〜313に分割しておき、メモリセル選
択に際して、複数個のサブアレイのうちの一部のサブア
レイのみを選択的に活性化し、残りのサブアレイにおけ
る消費電流の抑制を図ることにあった。
【0004】一方、コンピュータシステムでのDRAM
の使い勝手を高めるために、DRAMの多ビット化が要
求されている。DRAMの多ビット化のための従来の基
本的な考え方は、図3に示したように、複数個のサブア
レイ310〜313のうちの選択的に活性化された一部
のサブアレイから複数ビットを読み出し、この複数ビッ
トの読み出し出力を複数ビットの出力端子320〜32
3から出力するものであった。この場合、一部のサブア
レイを複数ビットの出力端子320〜323に対応させ
るために、複数個のサブアレイと複数ビットの出力端子
との間にサブアレイ出力切換用のマルチプレクサ回路3
30〜333および入出力(I/O)バッファ回路34
0〜343を設けておくことにより、一部のサブアレイ
からの複数ビットの読み出し出力を複数ビットの出力端
子320〜323から出力することを可能にしている。
【0005】しかし、上記したような従来のDRAMの
アーキテクチャにより、8ビット、16ビットのような
多ビット化を実現しようとすると、サブアレイ出力切換
用のマルチプレクサ回路330〜333が複雑になると
共にその入力配線35の数が増大し、マルチプレクサ回
路330〜333およびその入力配線35のパターン面
積が著しく増大する。
【0006】しかも、マルチプレクサ回路330〜33
3の入力配線35が長くなり、この入力配線35および
マルチプレクサ回路330〜333の論理ゲートによる
信号遅延時間が大きくなり、メモリ動作の高速化を阻害
することになる。
【0007】また、従来のDRAMのアーキテクチャに
より、例えば8個のデータビットおよび1個のパリティ
ビットを含む9ビット化を実現しようとする場合、サブ
アレイ内のあるバンクに4ビット、別のバンクに5ビッ
トを割り当てるというような複雑な制御を必要とした。
【0008】他方、DRAMは、動作の高速化を主とし
て素子の微細化によるスケーリングに頼ってきていたの
で、あまり高速にはなっていない。これに対して、MP
U(マイクロプロセッサ)はアーキテクチャの変更によ
って動作速度が飛躍的に上昇している。このように、D
RAMは、MPUとの速度差がますます乖離してきてい
るので、コンピュータシステムに用いる場合にシステム
性能を律する一因になっている。
【0009】そこで、DRAM動作の一層の高速化を図
るために、SRAMキャッシュをDRAM上にオン・チ
ップ化する手法とか、高速データ転送とキャッシュ搭載
を可能とするDRAMなどが開発され始めている。
【0010】上記したような事情を勘案すると、DRA
Mの多ビット化に際して、単位時間当りの一定のデータ
転送量(例えばXバイト/秒)を実現するために必要と
する消費電力、つまり、消費電力/単位時間当りのデー
タ転送量の値をDRAMの性能の新たな指標とすること
が考えられる。
【0011】このような観点から、従来のサブアレイ出
力切換用のマルチプレクサ回路を用いる構成は、必ずし
も最適であるとはいえず、DRAMの構成を根本的に見
直す必要がある。
【0012】なお、SRAMの多ビット化に際しても、
メモリセル選択に際して、複数個のサブアレイのうちの
一部のサブアレイのみを選択的に活性化し、一部のサブ
アレイのみを複数個のデータ端子に対応させるためのサ
ブアレイ切換用のマルチプレクサ回路を用いる場合に
は、上記したようなDRAMと同様に、構成を根本的に
見直すことが望ましい。
【0013】
【発明が解決しようとする課題】上記したように、メモ
リセル選択に際して、複数個のサブアレイのうちの一部
のサブアレイのみを選択的に活性化し、サブアレイ切換
用のマルチプレクサ回路を用いる従来のDRAMやSR
AMは、消費電力/単位時間当りのデータ転送量の値を
メモリ性能の指標とする観点から、構成が必ずしも最適
化されてはいないという問題があった。
【0014】本発明は上記の問題点を解決すべくなされ
たもので、DRAMやSRAMの多ビット化に際して、
サブアレイ切換用のマルチプレクサ回路を省略してパタ
ーン面積の削減およびメモリ動作の高速化を実現でき、
消費電力/単位時間当りのデータ転送量の値を容易に低
減し得る半導体記憶装置を提供することを目的とする。
【0015】
【課題を解決するための手段】本発明の半導体記憶装置
は、それぞれDRAMセルあるいはSRAMセルのアレ
イおよび上記セルからの読み出し出力をセンスするセン
スアンプのアレイを含む複数個のサブアレイと、この複
数個のサブアレイに対応して設けられた複数個のデータ
端子と、前記複数個のサブアレイと複数個のデータ端子
との間にそれぞれ対応して設けられ、書き込みデータあ
るいは読み出しデータの転送を制御する複数個のインタ
ーフェース回路と、メモリセル選択に際して前記複数個
のサブアレイを一斉に活性状態に制御する活性化制御回
路とを具備することを特徴とする。
【0016】
【作用】DRAMあるいはSRAMの多ビット化に際し
て、サブアレイ出力切換用のマルチプレクサ回路を省略
することができるので、パターン面積の削減およびメモ
リ動作の高速化を実現できる。
【0017】また、メモリセル選択に際して各サブアレ
イにおける一部のブロックを選択的に活性化し、各サブ
アレイの残りのブロックの消費電流を抑制することによ
り、消費電力/単位時間当りのデータ転送量の値を低減
することが可能となる。
【0018】しかも、サブアレイとデータ端子とが例え
ば1対1で対応するメモリシステムにおいては、例えば
8個のデータビットおよび1個のパリティビットを含む
9ビット化を実現する場合、9個のサブアレイ、9個の
インターフェース回路、9個のデータ端子のそれぞれを
1対1で対応して設ければよく、メモリシステムの構成
が単純で明快になり、インターフェース回路の制御が簡
単になり、メモリシステムの設計が容易になるという利
点がある。
【0019】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。
【0020】図1は、本発明の第1実施例に係るDRA
Mの一部を示している。
【0021】図1において、110〜118はそれぞれ
DRAMセルのアレイおよび上記セルからの読み出し出
力をセンスするセンスアンプのアレイを含む複数個のサ
ブアレイである。
【0022】120〜128は上記複数個のサブアレイ
110〜118に対応して設けられた複数個のデータ端
子である。
【0023】130〜138は前記複数個のサブアレイ
110〜118と複数個のデータ端子120〜128と
の間にそれぞれ対応して設けられ、書き込みデータある
いは読み出しデータの転送を制御する複数個のインター
フェース回路である。
【0024】14はメモリセル選択に際して複数個のサ
ブアレイ110〜118を一斉に活性状態に制御する活
性化制御回路である。
【0025】なお、本実施例では、複数個のサブアレイ
110〜118は、それぞれ同じ構成を有しており、各
サブアレイにおけるメモリセルのアレイおよびセンスア
ンプのアレイは、複数個のブロックに分割されている。
そして、複数個のサブアレイ110〜118と複数個の
データ端子120〜128とは1対1で対応して設けら
れている。
【0026】また、活性化制御回路14は、メモリセル
選択に際して、各サブアレイ110〜118における一
部のブロックを選択的に活性状態に制御し、各サブアレ
イ110〜118における残りのブロックを非活性状態
に制御するように構成されている。
【0027】また、複数個のインターフェース回路13
0〜138として、それぞれ入出力バッファ回路が用い
られている。
【0028】上記実施例のDRAMによれば、DRAM
の多ビット化に際して、サブアレイ切換用のマルチプレ
クサ回路を省略することができるので、パターン面積を
削減することができる。
【0029】また、メモリ領域の出力部とI/Oバッフ
ァ部とをパターン的に近接させることが可能となり、デ
ータ信号のチップ内遅延を低減させ、メモリ動作の高速
化を実現できる。
【0030】さらに、メモリセル選択に際して各サブア
レイ110〜118の一部におけるブロックを選択的に
活性化し、各サブアレイ110〜118における残りの
ブロックの消費電流を抑制することにより、消費電力/
単位時間当りのデータ転送量の値を低減することが可能
となる。
【0031】しかも、8個のデータビットおよび1個の
パリティビットを含む9ビット化を実現する場合、それ
ぞれ同じ構成を有する9個のサブアレイ110〜11
8、9個のデータ端子120〜128、それぞれ同じ構
成を有する9個の入出力バッファ回路130〜138を
1対1で対応して設ければよく、メモリシステムの構成
が単純で明快になり、入出力バッファ回路130〜13
8の制御が簡単になり、メモリシステムの設計が容易に
なるという利点がある。
【0032】なお、上記実施例に代えて、複数個のサブ
アレイに対応してデータ入力端子およびデータ出力端子
をそれぞれ設け、対応するサブアレイとデータ出力端子
との間に出力バッファ回路を設けるように実施してもよ
い。
【0033】図2は、本発明の第2実施例として、4.
5MビットDRAMの一部を概略的に示している。
【0034】このDRAMにおいては、9個のサブアレ
イ210〜218は、それぞれ同じ構成を有しており、
各サブアレイ210〜218におけるメモリセルのアレ
イおよびセンスアンプのアレイは、2個のバンクに分割
されている。
【0035】各サブアレイ210〜218において、2
1はメモリセルアレイ、22はセンスアンプアレイ、2
3は上記メモリセルアレイ21のワード線を選択駆動す
るローデコーダ、24は2個のバンクに共通に設けられ
たカラムデコーダである。
【0036】9個のデータ端子220〜228は、上記
9個のサブアレイ210〜218に1対1で対応して設
けられている。
【0037】9個のインターフェース回路230〜23
8のそれぞれは、対応するサブアレイ210〜218に
おける2個のバンクにそれぞれ8ビットのデータバス2
5を介して接続されて上記2個のバンクとの間でそれぞ
れ8ビットのデータの授受を行うための1個のマルチプ
レクサ回路26と、このマルチプレクサ回路26に8ビ
ットのデータバス27を介して接続され、書き込みデー
タのシリアル・パラレル変換および読み出しデータのパ
ラレル・シリアル変換を行う直並列変換回路29と、こ
の直並列変換回路29と対応する1個のデータ端子(2
20〜228のいずれか1個)との間に接続された入出
力バッファ回路30とを有する。
【0038】なお、前記カラムデコーダ24は、2個の
バンクのうちの一方のバンクのセンスアンプを選択して
対応するデータバスに接続する役割を有する。
【0039】上記した4.5MビットDRAMは、メモ
リコア部が2バンクに分かれ、バンク毎に1Kバイト分
(正確には、1024×9個)のセンスアンプが設けら
れている。
【0040】このような構成により、2バンクで2Kバ
イトのセンスアンプをキャッシュメモリとして使用する
ことが可能になっており、しかも、9ビット幅のデータ
・バス、バス制御線、電源線などを有するチャネル(図
示せず)を介してMPU(図示せず)との間で、250
MHzのクロック信号の前縁、後縁に同期して高速(9
ビット/2ns)でデータ転送を行うことが可能にな
る。
【0041】上記したような第2実施例のDRAMによ
れば、基本的には前記第1実施例のDRAMと同様の効
果が得られ、しかも、ほぼ500Mバイト/1秒のデー
タ転送量を低消費電力で実現することができるので、消
費電力/単位時間当りのデータ転送量の値を大幅に低減
することが可能となる。
【0042】なお、本発明は、SRAM(例えば16ビ
ット、32ビット…の高速キャッシュ用SRAM)にも
適用することが可能である。SRAMにおいては、サブ
アレイの電流消費を抑制するためには、二重ワード線方
式のメモリセルアレイを用い、メモリセル選択に際して
各サブアレイにおける一部のセクションを選択的に活性
化するように活性化制御回路により制御することが可能
である。
【0043】
【発明の効果】上述したように本発明によれば、DRA
MやSRAMの多ビット化に際して、サブアレイ切換用
のマルチプレクサ回路を省略してパターン面積の削減お
よびメモリ動作の高速化を実現でき、消費電力/単位時
間当りのデータ転送量の値を容易に低減することができ
る。
【図面の簡単な説明】
【図1】本発明の第1実施例に係るDRAMの一部を示
すブロック図。
【図2】本発明の第2実施例に係るDRAMの一部を概
略的に示すブロック図。
【図3】従来のDRAMの一部を示すブロック図。
【符号の説明】
110〜118、210〜218…サブアレイ、120
〜128、220〜228…データ端子、130〜13
8、230〜238…インターフェース回路、14…サ
ブアレイ活性化制御回路、21…メモリセルアレイ、2
2…センスアンプアレイ、23…ローデコーダ、24…
カラムデコーダ、25、27…データバス、26…マル
チプレクサ回路、28…信号線、29…直並列変換回
路、30…入出力バッファ回路。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 串山 夏樹 神奈川県川崎市幸区小向東芝町1番地 株 式会社東芝総合研究所内 (72)発明者 ドナルド・チャールズ・スターク 神奈川県川崎市幸区小向東芝町1番地 株 式会社東芝総合研究所内 (72)発明者 大島 成夫 神奈川県川崎市幸区堀川町580番1号 株 式会社東芝半導体システム技術センター内 (72)発明者 野路 宏行 神奈川県川崎市川崎区駅前本町25番地1 東芝マイクロエレクトロニクス株式会社内 (72)発明者 櫻井 清史 神奈川県川崎市川崎区駅前本町25番地1 東芝マイクロエレクトロニクス株式会社内

Claims (7)

    【特許請求の範囲】
  1. 【請求項1】 それぞれダイナミック型メモリセルある
    いはスタティック型メモリセルのアレイおよび上記メモ
    リセルからの読み出し出力をセンスするセンスアンプの
    アレイを含む複数個のサブアレイと、 この複数個のサブアレイに対応して設けられた複数個の
    データ端子と、 前記複数個のサブアレイと複数個のデータ端子との間に
    それぞれ対応して設けられ、書き込みデータあるいは読
    み出しデータの転送を制御する複数個のインターフェー
    ス回路と、 メモリセル選択に際して前記複数個のサブアレイを一斉
    に活性状態に制御する活性化制御回路とを具備すること
    を特徴とする半導体記憶装置。
  2. 【請求項2】 請求項1記載の半導体記憶装置におい
    て、 前記各サブアレイは、それぞれ同じ構成を有することを
    特徴とする半導体記憶装置。
  3. 【請求項3】 請求項1または2記載の半導体記憶装置
    において、 前記各サブアレイにおけるメモリセルのアレイおよびセ
    ンスアンプのアレイは、複数個のブロックに分割されて
    おり、 前記活性化制御回路は、メモリ選択に際して各サブアレ
    イにおける一部のブロックを選択的に活性化することを
    特徴とする半導体記憶装置。
  4. 【請求項4】 請求項1乃至3のいずれか1項に記載の
    半導体記憶装置において、前記複数個のサブアレイと複
    数個のデータ端子とは1対1で対応して設けられている
    ことを特徴とする半導体記憶装置。
  5. 【請求項5】 請求項1乃至4のいずれか1項に記載の
    半導体記憶装置において、 前記各インターフェース回路は、入出力バッファ回路で
    あることを特徴とする半導体記憶装置。
  6. 【請求項6】 請求項1乃至3のいずれか1項に記載の
    半導体記憶装置において、 前記各サブアレイに対応してデータ入力端子およびデー
    タ出力端子がそれぞれ設けられており、 前記各インターフェース回路は、上記データ入力端子に
    接続された入力バッファ回路および上記データ出力端子
    に接続された出力バッファ回路を有することを特徴とす
    る半導体記憶装置。
  7. 【請求項7】 請求項3記載の半導体記憶装置におい
    て、 前記各サブアレイにおけるメモリセルのアレイおよびセ
    ンスアンプのアレイは、2個のバンクに分割されてお
    り、 前記各インターフェース回路は、上記2個のバンクにそ
    れぞれ複数ビットのデータバスを介して接続されて上記
    2個のバンクとの間でそれぞれ複数ビットのデータの授
    受を行うための1個のマルチプレクサ回路と、このマル
    チプレクサ回路に複数ビットのデータバスを介して接続
    され、書き込みデータのシリアル・パラレル変換および
    読み出しデータのパラレル・シリアル変換を行う直並列
    変換回路とを具備することを特徴とする半導体記憶装
    置。
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