JPH05334869A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH05334869A JPH05334869A JP4139423A JP13942392A JPH05334869A JP H05334869 A JPH05334869 A JP H05334869A JP 4139423 A JP4139423 A JP 4139423A JP 13942392 A JP13942392 A JP 13942392A JP H05334869 A JPH05334869 A JP H05334869A
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Abstract
(57)【要約】
【目的】ＤＲＡＭやＳＲＡＭの多ビット化に際して、サ
ブアレイ切換用のマルチプレクサ回路を省略してパター
ン面積の削減およびメモリ動作の高速化を実現する。 【構成】ＤＲＡＭあるいはＳＲＡＭにおいて、それぞれ
メモリセルのアレイおよびメモリセルからの読み出し出
力をセンスするセンスアンプのアレイを含む複数個のサ
ブアレイ１１０〜１１８と、この複数個のサブアレイに
対応して設けられた複数個のデータ端子１２０〜１２８
と、前記複数個のサブアレイと複数個のデータ端子との
間にそれぞれ対応して設けられ、書き込みデータあるい
は読み出しデータの転送を制御する複数個のインターフ
ェース回路１３０〜１３８と、メモリセル選択に際して
複数個のサブアレイを一斉に活性状態に制御する活性化
制御回路１４とを具備することを特徴とする。
ブアレイ切換用のマルチプレクサ回路を省略してパター
ン面積の削減およびメモリ動作の高速化を実現する。 【構成】ＤＲＡＭあるいはＳＲＡＭにおいて、それぞれ
メモリセルのアレイおよびメモリセルからの読み出し出
力をセンスするセンスアンプのアレイを含む複数個のサ
ブアレイ１１０〜１１８と、この複数個のサブアレイに
対応して設けられた複数個のデータ端子１２０〜１２８
と、前記複数個のサブアレイと複数個のデータ端子との
間にそれぞれ対応して設けられ、書き込みデータあるい
は読み出しデータの転送を制御する複数個のインターフ
ェース回路１３０〜１３８と、メモリセル選択に際して
複数個のサブアレイを一斉に活性状態に制御する活性化
制御回路１４とを具備することを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に係
り、特に多ビット型のＤＲＡＭ（ダイナミック型ランダ
ムアクセスメモリ）あるいはＳＲＡＭ（スタティック型
ランダムアクセスメモリ）に関する。
り、特に多ビット型のＤＲＡＭ（ダイナミック型ランダ
ムアクセスメモリ）あるいはＳＲＡＭ（スタティック型
ランダムアクセスメモリ）に関する。
【０００２】
【従来の技術】ＤＲＡＭにおいては、メモリセルからデ
ータの破壊読み出しを行うので、メモリセルにデータの
再書込みを必要とする。この再書込みを行うために、同
一ワード線により選択される複数のメモリセルから複数
のビット線にそれぞれ読み出された電位を複数のセンス
アンプによりセンス増幅しているので、消費電流が多く
なりがちである。
ータの破壊読み出しを行うので、メモリセルにデータの
再書込みを必要とする。この再書込みを行うために、同
一ワード線により選択される複数のメモリセルから複数
のビット線にそれぞれ読み出された電位を複数のセンス
アンプによりセンス増幅しているので、消費電流が多く
なりがちである。
【０００３】ＤＲＡＭの消費電流を低減するための従来
の基本的な考え方は、例えば図３に示すように、メモリ
セルのアレイおよびセンスアンプのアレイを複数個のサ
ブアレイ３１０〜３１３に分割しておき、メモリセル選
択に際して、複数個のサブアレイのうちの一部のサブア
レイのみを選択的に活性化し、残りのサブアレイにおけ
る消費電流の抑制を図ることにあった。
の基本的な考え方は、例えば図３に示すように、メモリ
セルのアレイおよびセンスアンプのアレイを複数個のサ
ブアレイ３１０〜３１３に分割しておき、メモリセル選
択に際して、複数個のサブアレイのうちの一部のサブア
レイのみを選択的に活性化し、残りのサブアレイにおけ
る消費電流の抑制を図ることにあった。
【０００４】一方、コンピュータシステムでのＤＲＡＭ
の使い勝手を高めるために、ＤＲＡＭの多ビット化が要
求されている。ＤＲＡＭの多ビット化のための従来の基
本的な考え方は、図３に示したように、複数個のサブア
レイ３１０〜３１３のうちの選択的に活性化された一部
のサブアレイから複数ビットを読み出し、この複数ビッ
トの読み出し出力を複数ビットの出力端子３２０〜３２
３から出力するものであった。この場合、一部のサブア
レイを複数ビットの出力端子３２０〜３２３に対応させ
るために、複数個のサブアレイと複数ビットの出力端子
との間にサブアレイ出力切換用のマルチプレクサ回路３
３０〜３３３および入出力（Ｉ／Ｏ）バッファ回路３４
０〜３４３を設けておくことにより、一部のサブアレイ
からの複数ビットの読み出し出力を複数ビットの出力端
子３２０〜３２３から出力することを可能にしている。
の使い勝手を高めるために、ＤＲＡＭの多ビット化が要
求されている。ＤＲＡＭの多ビット化のための従来の基
本的な考え方は、図３に示したように、複数個のサブア
レイ３１０〜３１３のうちの選択的に活性化された一部
のサブアレイから複数ビットを読み出し、この複数ビッ
トの読み出し出力を複数ビットの出力端子３２０〜３２
３から出力するものであった。この場合、一部のサブア
レイを複数ビットの出力端子３２０〜３２３に対応させ
るために、複数個のサブアレイと複数ビットの出力端子
との間にサブアレイ出力切換用のマルチプレクサ回路３
３０〜３３３および入出力（Ｉ／Ｏ）バッファ回路３４
０〜３４３を設けておくことにより、一部のサブアレイ
からの複数ビットの読み出し出力を複数ビットの出力端
子３２０〜３２３から出力することを可能にしている。
【０００５】しかし、上記したような従来のＤＲＡＭの
アーキテクチャにより、８ビット、１６ビットのような
多ビット化を実現しようとすると、サブアレイ出力切換
用のマルチプレクサ回路３３０〜３３３が複雑になると
共にその入力配線３５の数が増大し、マルチプレクサ回
路３３０〜３３３およびその入力配線３５のパターン面
積が著しく増大する。
アーキテクチャにより、８ビット、１６ビットのような
多ビット化を実現しようとすると、サブアレイ出力切換
用のマルチプレクサ回路３３０〜３３３が複雑になると
共にその入力配線３５の数が増大し、マルチプレクサ回
路３３０〜３３３およびその入力配線３５のパターン面
積が著しく増大する。
【０００６】しかも、マルチプレクサ回路３３０〜３３
３の入力配線３５が長くなり、この入力配線３５および
マルチプレクサ回路３３０〜３３３の論理ゲートによる
信号遅延時間が大きくなり、メモリ動作の高速化を阻害
することになる。
３の入力配線３５が長くなり、この入力配線３５および
マルチプレクサ回路３３０〜３３３の論理ゲートによる
信号遅延時間が大きくなり、メモリ動作の高速化を阻害
することになる。
【０００７】また、従来のＤＲＡＭのアーキテクチャに
より、例えば８個のデータビットおよび１個のパリティ
ビットを含む９ビット化を実現しようとする場合、サブ
アレイ内のあるバンクに４ビット、別のバンクに５ビッ
トを割り当てるというような複雑な制御を必要とした。
より、例えば８個のデータビットおよび１個のパリティ
ビットを含む９ビット化を実現しようとする場合、サブ
アレイ内のあるバンクに４ビット、別のバンクに５ビッ
トを割り当てるというような複雑な制御を必要とした。
【０００８】他方、ＤＲＡＭは、動作の高速化を主とし
て素子の微細化によるスケーリングに頼ってきていたの
で、あまり高速にはなっていない。これに対して、ＭＰ
Ｕ（マイクロプロセッサ）はアーキテクチャの変更によ
って動作速度が飛躍的に上昇している。このように、Ｄ
ＲＡＭは、ＭＰＵとの速度差がますます乖離してきてい
るので、コンピュータシステムに用いる場合にシステム
性能を律する一因になっている。
て素子の微細化によるスケーリングに頼ってきていたの
で、あまり高速にはなっていない。これに対して、ＭＰ
Ｕ（マイクロプロセッサ）はアーキテクチャの変更によ
って動作速度が飛躍的に上昇している。このように、Ｄ
ＲＡＭは、ＭＰＵとの速度差がますます乖離してきてい
るので、コンピュータシステムに用いる場合にシステム
性能を律する一因になっている。
【０００９】そこで、ＤＲＡＭ動作の一層の高速化を図
るために、ＳＲＡＭキャッシュをＤＲＡＭ上にオン・チ
ップ化する手法とか、高速データ転送とキャッシュ搭載
を可能とするＤＲＡＭなどが開発され始めている。
るために、ＳＲＡＭキャッシュをＤＲＡＭ上にオン・チ
ップ化する手法とか、高速データ転送とキャッシュ搭載
を可能とするＤＲＡＭなどが開発され始めている。
【００１０】上記したような事情を勘案すると、ＤＲＡ
Ｍの多ビット化に際して、単位時間当りの一定のデータ
転送量（例えばＸバイト／秒）を実現するために必要と
する消費電力、つまり、消費電力／単位時間当りのデー
タ転送量の値をＤＲＡＭの性能の新たな指標とすること
が考えられる。
Ｍの多ビット化に際して、単位時間当りの一定のデータ
転送量（例えばＸバイト／秒）を実現するために必要と
する消費電力、つまり、消費電力／単位時間当りのデー
タ転送量の値をＤＲＡＭの性能の新たな指標とすること
が考えられる。
【００１１】このような観点から、従来のサブアレイ出
力切換用のマルチプレクサ回路を用いる構成は、必ずし
も最適であるとはいえず、ＤＲＡＭの構成を根本的に見
直す必要がある。
力切換用のマルチプレクサ回路を用いる構成は、必ずし
も最適であるとはいえず、ＤＲＡＭの構成を根本的に見
直す必要がある。
【００１２】なお、ＳＲＡＭの多ビット化に際しても、
メモリセル選択に際して、複数個のサブアレイのうちの
一部のサブアレイのみを選択的に活性化し、一部のサブ
アレイのみを複数個のデータ端子に対応させるためのサ
ブアレイ切換用のマルチプレクサ回路を用いる場合に
は、上記したようなＤＲＡＭと同様に、構成を根本的に
見直すことが望ましい。
メモリセル選択に際して、複数個のサブアレイのうちの
一部のサブアレイのみを選択的に活性化し、一部のサブ
アレイのみを複数個のデータ端子に対応させるためのサ
ブアレイ切換用のマルチプレクサ回路を用いる場合に
は、上記したようなＤＲＡＭと同様に、構成を根本的に
見直すことが望ましい。
【００１３】
【発明が解決しようとする課題】上記したように、メモ
リセル選択に際して、複数個のサブアレイのうちの一部
のサブアレイのみを選択的に活性化し、サブアレイ切換
用のマルチプレクサ回路を用いる従来のＤＲＡＭやＳＲ
ＡＭは、消費電力／単位時間当りのデータ転送量の値を
メモリ性能の指標とする観点から、構成が必ずしも最適
化されてはいないという問題があった。
リセル選択に際して、複数個のサブアレイのうちの一部
のサブアレイのみを選択的に活性化し、サブアレイ切換
用のマルチプレクサ回路を用いる従来のＤＲＡＭやＳＲ
ＡＭは、消費電力／単位時間当りのデータ転送量の値を
メモリ性能の指標とする観点から、構成が必ずしも最適
化されてはいないという問題があった。
【００１４】本発明は上記の問題点を解決すべくなされ
たもので、ＤＲＡＭやＳＲＡＭの多ビット化に際して、
サブアレイ切換用のマルチプレクサ回路を省略してパタ
ーン面積の削減およびメモリ動作の高速化を実現でき、
消費電力／単位時間当りのデータ転送量の値を容易に低
減し得る半導体記憶装置を提供することを目的とする。
たもので、ＤＲＡＭやＳＲＡＭの多ビット化に際して、
サブアレイ切換用のマルチプレクサ回路を省略してパタ
ーン面積の削減およびメモリ動作の高速化を実現でき、
消費電力／単位時間当りのデータ転送量の値を容易に低
減し得る半導体記憶装置を提供することを目的とする。
【００１５】
【課題を解決するための手段】本発明の半導体記憶装置
は、それぞれＤＲＡＭセルあるいはＳＲＡＭセルのアレ
イおよび上記セルからの読み出し出力をセンスするセン
スアンプのアレイを含む複数個のサブアレイと、この複
数個のサブアレイに対応して設けられた複数個のデータ
端子と、前記複数個のサブアレイと複数個のデータ端子
との間にそれぞれ対応して設けられ、書き込みデータあ
るいは読み出しデータの転送を制御する複数個のインタ
ーフェース回路と、メモリセル選択に際して前記複数個
のサブアレイを一斉に活性状態に制御する活性化制御回
路とを具備することを特徴とする。
は、それぞれＤＲＡＭセルあるいはＳＲＡＭセルのアレ
イおよび上記セルからの読み出し出力をセンスするセン
スアンプのアレイを含む複数個のサブアレイと、この複
数個のサブアレイに対応して設けられた複数個のデータ
端子と、前記複数個のサブアレイと複数個のデータ端子
との間にそれぞれ対応して設けられ、書き込みデータあ
るいは読み出しデータの転送を制御する複数個のインタ
ーフェース回路と、メモリセル選択に際して前記複数個
のサブアレイを一斉に活性状態に制御する活性化制御回
路とを具備することを特徴とする。
【００１６】
【作用】ＤＲＡＭあるいはＳＲＡＭの多ビット化に際し
て、サブアレイ出力切換用のマルチプレクサ回路を省略
することができるので、パターン面積の削減およびメモ
リ動作の高速化を実現できる。
て、サブアレイ出力切換用のマルチプレクサ回路を省略
することができるので、パターン面積の削減およびメモ
リ動作の高速化を実現できる。
【００１７】また、メモリセル選択に際して各サブアレ
イにおける一部のブロックを選択的に活性化し、各サブ
アレイの残りのブロックの消費電流を抑制することによ
り、消費電力／単位時間当りのデータ転送量の値を低減
することが可能となる。
イにおける一部のブロックを選択的に活性化し、各サブ
アレイの残りのブロックの消費電流を抑制することによ
り、消費電力／単位時間当りのデータ転送量の値を低減
することが可能となる。
【００１８】しかも、サブアレイとデータ端子とが例え
ば１対１で対応するメモリシステムにおいては、例えば
８個のデータビットおよび１個のパリティビットを含む
９ビット化を実現する場合、９個のサブアレイ、９個の
インターフェース回路、９個のデータ端子のそれぞれを
１対１で対応して設ければよく、メモリシステムの構成
が単純で明快になり、インターフェース回路の制御が簡
単になり、メモリシステムの設計が容易になるという利
点がある。
ば１対１で対応するメモリシステムにおいては、例えば
８個のデータビットおよび１個のパリティビットを含む
９ビット化を実現する場合、９個のサブアレイ、９個の
インターフェース回路、９個のデータ端子のそれぞれを
１対１で対応して設ければよく、メモリシステムの構成
が単純で明快になり、インターフェース回路の制御が簡
単になり、メモリシステムの設計が容易になるという利
点がある。
【００１９】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。
に説明する。
【００２０】図１は、本発明の第１実施例に係るＤＲＡ
Ｍの一部を示している。
Ｍの一部を示している。
【００２１】図１において、１１０〜１１８はそれぞれ
ＤＲＡＭセルのアレイおよび上記セルからの読み出し出
力をセンスするセンスアンプのアレイを含む複数個のサ
ブアレイである。
ＤＲＡＭセルのアレイおよび上記セルからの読み出し出
力をセンスするセンスアンプのアレイを含む複数個のサ
ブアレイである。
【００２２】１２０〜１２８は上記複数個のサブアレイ
１１０〜１１８に対応して設けられた複数個のデータ端
子である。
１１０〜１１８に対応して設けられた複数個のデータ端
子である。
【００２３】１３０〜１３８は前記複数個のサブアレイ
１１０〜１１８と複数個のデータ端子１２０〜１２８と
の間にそれぞれ対応して設けられ、書き込みデータある
いは読み出しデータの転送を制御する複数個のインター
フェース回路である。
１１０〜１１８と複数個のデータ端子１２０〜１２８と
の間にそれぞれ対応して設けられ、書き込みデータある
いは読み出しデータの転送を制御する複数個のインター
フェース回路である。
【００２４】１４はメモリセル選択に際して複数個のサ
ブアレイ１１０〜１１８を一斉に活性状態に制御する活
性化制御回路である。
ブアレイ１１０〜１１８を一斉に活性状態に制御する活
性化制御回路である。
【００２５】なお、本実施例では、複数個のサブアレイ
１１０〜１１８は、それぞれ同じ構成を有しており、各
サブアレイにおけるメモリセルのアレイおよびセンスア
ンプのアレイは、複数個のブロックに分割されている。
そして、複数個のサブアレイ１１０〜１１８と複数個の
データ端子１２０〜１２８とは１対１で対応して設けら
れている。
１１０〜１１８は、それぞれ同じ構成を有しており、各
サブアレイにおけるメモリセルのアレイおよびセンスア
ンプのアレイは、複数個のブロックに分割されている。
そして、複数個のサブアレイ１１０〜１１８と複数個の
データ端子１２０〜１２８とは１対１で対応して設けら
れている。
【００２６】また、活性化制御回路１４は、メモリセル
選択に際して、各サブアレイ１１０〜１１８における一
部のブロックを選択的に活性状態に制御し、各サブアレ
イ１１０〜１１８における残りのブロックを非活性状態
に制御するように構成されている。
選択に際して、各サブアレイ１１０〜１１８における一
部のブロックを選択的に活性状態に制御し、各サブアレ
イ１１０〜１１８における残りのブロックを非活性状態
に制御するように構成されている。
【００２７】また、複数個のインターフェース回路１３
０〜１３８として、それぞれ入出力バッファ回路が用い
られている。
０〜１３８として、それぞれ入出力バッファ回路が用い
られている。
【００２８】上記実施例のＤＲＡＭによれば、ＤＲＡＭ
の多ビット化に際して、サブアレイ切換用のマルチプレ
クサ回路を省略することができるので、パターン面積を
削減することができる。
の多ビット化に際して、サブアレイ切換用のマルチプレ
クサ回路を省略することができるので、パターン面積を
削減することができる。
【００２９】また、メモリ領域の出力部とＩ／Ｏバッフ
ァ部とをパターン的に近接させることが可能となり、デ
ータ信号のチップ内遅延を低減させ、メモリ動作の高速
化を実現できる。
ァ部とをパターン的に近接させることが可能となり、デ
ータ信号のチップ内遅延を低減させ、メモリ動作の高速
化を実現できる。
【００３０】さらに、メモリセル選択に際して各サブア
レイ１１０〜１１８の一部におけるブロックを選択的に
活性化し、各サブアレイ１１０〜１１８における残りの
ブロックの消費電流を抑制することにより、消費電力／
単位時間当りのデータ転送量の値を低減することが可能
となる。
レイ１１０〜１１８の一部におけるブロックを選択的に
活性化し、各サブアレイ１１０〜１１８における残りの
ブロックの消費電流を抑制することにより、消費電力／
単位時間当りのデータ転送量の値を低減することが可能
となる。
【００３１】しかも、８個のデータビットおよび１個の
パリティビットを含む９ビット化を実現する場合、それ
ぞれ同じ構成を有する９個のサブアレイ１１０〜１１
８、９個のデータ端子１２０〜１２８、それぞれ同じ構
成を有する９個の入出力バッファ回路１３０〜１３８を
１対１で対応して設ければよく、メモリシステムの構成
が単純で明快になり、入出力バッファ回路１３０〜１３
８の制御が簡単になり、メモリシステムの設計が容易に
なるという利点がある。
パリティビットを含む９ビット化を実現する場合、それ
ぞれ同じ構成を有する９個のサブアレイ１１０〜１１
８、９個のデータ端子１２０〜１２８、それぞれ同じ構
成を有する９個の入出力バッファ回路１３０〜１３８を
１対１で対応して設ければよく、メモリシステムの構成
が単純で明快になり、入出力バッファ回路１３０〜１３
８の制御が簡単になり、メモリシステムの設計が容易に
なるという利点がある。
【００３２】なお、上記実施例に代えて、複数個のサブ
アレイに対応してデータ入力端子およびデータ出力端子
をそれぞれ設け、対応するサブアレイとデータ出力端子
との間に出力バッファ回路を設けるように実施してもよ
い。
アレイに対応してデータ入力端子およびデータ出力端子
をそれぞれ設け、対応するサブアレイとデータ出力端子
との間に出力バッファ回路を設けるように実施してもよ
い。
【００３３】図２は、本発明の第２実施例として、４．
５ＭビットＤＲＡＭの一部を概略的に示している。
５ＭビットＤＲＡＭの一部を概略的に示している。
【００３４】このＤＲＡＭにおいては、９個のサブアレ
イ２１０〜２１８は、それぞれ同じ構成を有しており、
各サブアレイ２１０〜２１８におけるメモリセルのアレ
イおよびセンスアンプのアレイは、２個のバンクに分割
されている。
イ２１０〜２１８は、それぞれ同じ構成を有しており、
各サブアレイ２１０〜２１８におけるメモリセルのアレ
イおよびセンスアンプのアレイは、２個のバンクに分割
されている。
【００３５】各サブアレイ２１０〜２１８において、２
１はメモリセルアレイ、２２はセンスアンプアレイ、２
３は上記メモリセルアレイ２１のワード線を選択駆動す
るローデコーダ、２４は２個のバンクに共通に設けられ
たカラムデコーダである。
１はメモリセルアレイ、２２はセンスアンプアレイ、２
３は上記メモリセルアレイ２１のワード線を選択駆動す
るローデコーダ、２４は２個のバンクに共通に設けられ
たカラムデコーダである。
【００３６】９個のデータ端子２２０〜２２８は、上記
９個のサブアレイ２１０〜２１８に１対１で対応して設
けられている。
９個のサブアレイ２１０〜２１８に１対１で対応して設
けられている。
【００３７】９個のインターフェース回路２３０〜２３
８のそれぞれは、対応するサブアレイ２１０〜２１８に
おける２個のバンクにそれぞれ８ビットのデータバス２
５を介して接続されて上記２個のバンクとの間でそれぞ
れ８ビットのデータの授受を行うための１個のマルチプ
レクサ回路２６と、このマルチプレクサ回路２６に８ビ
ットのデータバス２７を介して接続され、書き込みデー
タのシリアル・パラレル変換および読み出しデータのパ
ラレル・シリアル変換を行う直並列変換回路２９と、こ
の直並列変換回路２９と対応する１個のデータ端子（２
２０〜２２８のいずれか１個）との間に接続された入出
力バッファ回路３０とを有する。
８のそれぞれは、対応するサブアレイ２１０〜２１８に
おける２個のバンクにそれぞれ８ビットのデータバス２
５を介して接続されて上記２個のバンクとの間でそれぞ
れ８ビットのデータの授受を行うための１個のマルチプ
レクサ回路２６と、このマルチプレクサ回路２６に８ビ
ットのデータバス２７を介して接続され、書き込みデー
タのシリアル・パラレル変換および読み出しデータのパ
ラレル・シリアル変換を行う直並列変換回路２９と、こ
の直並列変換回路２９と対応する１個のデータ端子（２
２０〜２２８のいずれか１個）との間に接続された入出
力バッファ回路３０とを有する。
【００３８】なお、前記カラムデコーダ２４は、２個の
バンクのうちの一方のバンクのセンスアンプを選択して
対応するデータバスに接続する役割を有する。
バンクのうちの一方のバンクのセンスアンプを選択して
対応するデータバスに接続する役割を有する。
【００３９】上記した４．５ＭビットＤＲＡＭは、メモ
リコア部が２バンクに分かれ、バンク毎に１Ｋバイト分
（正確には、１０２４×９個）のセンスアンプが設けら
れている。
リコア部が２バンクに分かれ、バンク毎に１Ｋバイト分
（正確には、１０２４×９個）のセンスアンプが設けら
れている。
【００４０】このような構成により、２バンクで２Ｋバ
イトのセンスアンプをキャッシュメモリとして使用する
ことが可能になっており、しかも、９ビット幅のデータ
・バス、バス制御線、電源線などを有するチャネル（図
示せず）を介してＭＰＵ（図示せず）との間で、２５０
ＭＨｚのクロック信号の前縁、後縁に同期して高速（９
ビット／２ｎｓ）でデータ転送を行うことが可能にな
る。
イトのセンスアンプをキャッシュメモリとして使用する
ことが可能になっており、しかも、９ビット幅のデータ
・バス、バス制御線、電源線などを有するチャネル（図
示せず）を介してＭＰＵ（図示せず）との間で、２５０
ＭＨｚのクロック信号の前縁、後縁に同期して高速（９
ビット／２ｎｓ）でデータ転送を行うことが可能にな
る。
【００４１】上記したような第２実施例のＤＲＡＭによ
れば、基本的には前記第１実施例のＤＲＡＭと同様の効
果が得られ、しかも、ほぼ５００Ｍバイト／１秒のデー
タ転送量を低消費電力で実現することができるので、消
費電力／単位時間当りのデータ転送量の値を大幅に低減
することが可能となる。
れば、基本的には前記第１実施例のＤＲＡＭと同様の効
果が得られ、しかも、ほぼ５００Ｍバイト／１秒のデー
タ転送量を低消費電力で実現することができるので、消
費電力／単位時間当りのデータ転送量の値を大幅に低減
することが可能となる。
【００４２】なお、本発明は、ＳＲＡＭ（例えば１６ビ
ット、３２ビット…の高速キャッシュ用ＳＲＡＭ）にも
適用することが可能である。ＳＲＡＭにおいては、サブ
アレイの電流消費を抑制するためには、二重ワード線方
式のメモリセルアレイを用い、メモリセル選択に際して
各サブアレイにおける一部のセクションを選択的に活性
化するように活性化制御回路により制御することが可能
である。
ット、３２ビット…の高速キャッシュ用ＳＲＡＭ）にも
適用することが可能である。ＳＲＡＭにおいては、サブ
アレイの電流消費を抑制するためには、二重ワード線方
式のメモリセルアレイを用い、メモリセル選択に際して
各サブアレイにおける一部のセクションを選択的に活性
化するように活性化制御回路により制御することが可能
である。
【００４３】
【発明の効果】上述したように本発明によれば、ＤＲＡ
ＭやＳＲＡＭの多ビット化に際して、サブアレイ切換用
のマルチプレクサ回路を省略してパターン面積の削減お
よびメモリ動作の高速化を実現でき、消費電力／単位時
間当りのデータ転送量の値を容易に低減することができ
る。
ＭやＳＲＡＭの多ビット化に際して、サブアレイ切換用
のマルチプレクサ回路を省略してパターン面積の削減お
よびメモリ動作の高速化を実現でき、消費電力／単位時
間当りのデータ転送量の値を容易に低減することができ
る。
【図１】本発明の第１実施例に係るＤＲＡＭの一部を示
すブロック図。
すブロック図。
【図２】本発明の第２実施例に係るＤＲＡＭの一部を概
略的に示すブロック図。
略的に示すブロック図。
【図３】従来のＤＲＡＭの一部を示すブロック図。
１１０〜１１８、２１０〜２１８…サブアレイ、１２０
〜１２８、２２０〜２２８…データ端子、１３０〜１３
８、２３０〜２３８…インターフェース回路、１４…サ
ブアレイ活性化制御回路、２１…メモリセルアレイ、２
２…センスアンプアレイ、２３…ローデコーダ、２４…
カラムデコーダ、２５、２７…データバス、２６…マル
チプレクサ回路、２８…信号線、２９…直並列変換回
路、３０…入出力バッファ回路。
〜１２８、２２０〜２２８…データ端子、１３０〜１３
８、２３０〜２３８…インターフェース回路、１４…サ
ブアレイ活性化制御回路、２１…メモリセルアレイ、２
２…センスアンプアレイ、２３…ローデコーダ、２４…
カラムデコーダ、２５、２７…データバス、２６…マル
チプレクサ回路、２８…信号線、２９…直並列変換回
路、３０…入出力バッファ回路。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 串山 夏樹 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝総合研究所内 (72)発明者 ドナルド・チャールズ・スターク 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝総合研究所内 (72)発明者 大島 成夫 神奈川県川崎市幸区堀川町580番１号 株 式会社東芝半導体システム技術センター内 (72)発明者 野路 宏行 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会社内 (72)発明者 櫻井 清史 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会社内
Claims (7)
- 【請求項１】 それぞれダイナミック型メモリセルある
いはスタティック型メモリセルのアレイおよび上記メモ
リセルからの読み出し出力をセンスするセンスアンプの
アレイを含む複数個のサブアレイと、 この複数個のサブアレイに対応して設けられた複数個の
データ端子と、 前記複数個のサブアレイと複数個のデータ端子との間に
それぞれ対応して設けられ、書き込みデータあるいは読
み出しデータの転送を制御する複数個のインターフェー
ス回路と、 メモリセル選択に際して前記複数個のサブアレイを一斉
に活性状態に制御する活性化制御回路とを具備すること
を特徴とする半導体記憶装置。 - 【請求項２】 請求項１記載の半導体記憶装置におい
て、 前記各サブアレイは、それぞれ同じ構成を有することを
特徴とする半導体記憶装置。 - 【請求項３】 請求項１または２記載の半導体記憶装置
において、 前記各サブアレイにおけるメモリセルのアレイおよびセ
ンスアンプのアレイは、複数個のブロックに分割されて
おり、 前記活性化制御回路は、メモリ選択に際して各サブアレ
イにおける一部のブロックを選択的に活性化することを
特徴とする半導体記憶装置。 - 【請求項４】 請求項１乃至３のいずれか１項に記載の
半導体記憶装置において、前記複数個のサブアレイと複
数個のデータ端子とは１対１で対応して設けられている
ことを特徴とする半導体記憶装置。 - 【請求項５】 請求項１乃至４のいずれか１項に記載の
半導体記憶装置において、 前記各インターフェース回路は、入出力バッファ回路で
あることを特徴とする半導体記憶装置。 - 【請求項６】 請求項１乃至３のいずれか１項に記載の
半導体記憶装置において、 前記各サブアレイに対応してデータ入力端子およびデー
タ出力端子がそれぞれ設けられており、 前記各インターフェース回路は、上記データ入力端子に
接続された入力バッファ回路および上記データ出力端子
に接続された出力バッファ回路を有することを特徴とす
る半導体記憶装置。 - 【請求項７】 請求項３記載の半導体記憶装置におい
て、 前記各サブアレイにおけるメモリセルのアレイおよびセ
ンスアンプのアレイは、２個のバンクに分割されてお
り、 前記各インターフェース回路は、上記２個のバンクにそ
れぞれ複数ビットのデータバスを介して接続されて上記
２個のバンクとの間でそれぞれ複数ビットのデータの授
受を行うための１個のマルチプレクサ回路と、このマル
チプレクサ回路に複数ビットのデータバスを介して接続
され、書き込みデータのシリアル・パラレル変換および
読み出しデータのパラレル・シリアル変換を行う直並列
変換回路とを具備することを特徴とする半導体記憶装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13942392A JP3222545B2 (ja) | 1992-05-29 | 1992-05-29 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13942392A JP3222545B2 (ja) | 1992-05-29 | 1992-05-29 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05334869A true JPH05334869A (ja) | 1993-12-17 |
| JP3222545B2 JP3222545B2 (ja) | 2001-10-29 |
Family
ID=15244865
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13942392A Expired - Lifetime JP3222545B2 (ja) | 1992-05-29 | 1992-05-29 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3222545B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100518534B1 (ko) * | 2002-07-08 | 2005-10-04 | 삼성전자주식회사 | 동작속도를 향상시키기 위한 개선된 구조를 가지는 반도체메모리 장치 |
| JP2011165298A (ja) * | 2010-01-18 | 2011-08-25 | Elpida Memory Inc | 半導体記憶装置及びこれを備えた情報処理システム |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008112486A (ja) | 2006-10-30 | 2008-05-15 | Toshiba Corp | 半導体装置 |
-
1992
- 1992-05-29 JP JP13942392A patent/JP3222545B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100518534B1 (ko) * | 2002-07-08 | 2005-10-04 | 삼성전자주식회사 | 동작속도를 향상시키기 위한 개선된 구조를 가지는 반도체메모리 장치 |
| JP2011165298A (ja) * | 2010-01-18 | 2011-08-25 | Elpida Memory Inc | 半導体記憶装置及びこれを備えた情報処理システム |
| US8966153B2 (en) | 2010-01-18 | 2015-02-24 | Ps4 Luxco S.A.R.L. | Semiconductor memory device and information data processing apparatus including the same |
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| Publication number | Publication date |
|---|---|
| JP3222545B2 (ja) | 2001-10-29 |
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