JP3850938B2 - 半導体メモリ装置 - Google Patents
半導体メモリ装置 Download PDFInfo
- Publication number
- JP3850938B2 JP3850938B2 JP34311196A JP34311196A JP3850938B2 JP 3850938 B2 JP3850938 B2 JP 3850938B2 JP 34311196 A JP34311196 A JP 34311196A JP 34311196 A JP34311196 A JP 34311196A JP 3850938 B2 JP3850938 B2 JP 3850938B2
- Authority
- JP
- Japan
- Prior art keywords
- line
- data path
- input
- output
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
- G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置の高速化に関する。
【０００２】
【従来の技術】
半導体メモリ装置の動作の高速化は、システム全体の高速化の重要な要因である。しかし、最近は半導体メモリ装置が高容量化／低消費電力化して動作電圧が低くなる傾向にあるため、高速動作の実現には困難が伴う。高速動作のために以下のような方法が試みられてきた。
【０００３】
例えば、同期型半導体メモリ装置のように高速動作に適した特殊な半導体メモリ装置や、１アクセスサイクルで複数ビットにアクセスする多様なモードを設定して高速動作を行う、などである。また半導体メモリ装置を構成する回路を最適に配置し、レイアウト面で回路間及び素子間の距離を短縮することも半導体メモリ装置の高速動作のための一つの方法である。
【０００４】
図１は、従来のメモリ回路のレイアウト図である。
【０００５】
半導体メモリ装置のメモリセルアレイ領域は、通常４つのアレイブロックに分割される。
【０００６】
上部には第１アレイブロック１０と第３アレイブロック３０が配置され、下部には第２アレイブロック２０と第４アレイブロック４０が配置され、第１アレイブロック１０及び第３アレイブロック３０と第２アレイブロック２０及び第４アレイブロック４０との間（ミドル領域）には多数のパッドが置かれる。また、第１アレイブロック１０及び第２アレイブロック２０と第３アレイブロック３０及び第４アレイブロック４０との間（センタ領域）にはデータパス回路５０（入出力ラインセンスアンプ、マルチプレクサ、及び書込みドライバ等の回路）及びデータパス回路５０を制御するデータパス制御回路６０が配置される。ミドル領域とセンタ領域の交わる破線で囲まれた領域７０（ミドルセンタ領域）には、電源ラインとバスラインとが配線される。
【０００７】
データパス回路５０及びデータパス制御回路６０は、第１アレイブロック１０と第３アレイブロック３０との間のセンタ領域にのみ示したが、第２アレイブロック２０と第４アレイブロック４０との間のセンタ領域にも、同様に配置される。各メモリセルアレイは、多数のワードラインと多数のビットラインの間に接続された多数のメモリセルから構成される。ビットラインは入出力ラインＩＯと選択的に接続される。入出力マルチプレクサＩＯ ＭＵＸは、その入力端に入出力ラインＩＯが接続され、出力端はメイン入出力ラインＭＩＯを介してデータパス回路５０と接続される。データパス回路５０の制御端子には、データパス制御回路６０の出力が接続される。またデータパス回路５０は入出力バッファにも接続され、入出力バッファは入出力パッドに接続される。
【０００８】
このような回路の読出動作は次のようになる。まず、メモリセルに記憶されているデータは入出力ラインＩＯを通じて入出力マルチプレクサＩＯ ＭＵＸへ読み出され、ここで多重化されてメイン入出力ラインＭＩＯを経由してデータパス回路５０へ送られる。データパス回路５０へ送られたデータは、データラインＤＬを通じてデータ出力バッファへ送られ、ここからデータ出力パッドを通じてチップ外へ出力される。このようにしてデータの読出動作が完了する。書込動作の場合には、この経路を逆に経て外部から入力されるデータが記憶される。
【０００９】
【発明が解決しようとする課題】
しかし従来の半導体メモリ装置において、データパス回路５０はセンタ領域に配置されるため、メイン入出力ラインＭＩＯ及びデータラインＤＬが長くなる。このため、データパス回路５０と入出力パッドとの距離が長くなり、入出力にかかる時間が長くなる。これは、半導体メモリ装置の高速化を妨げる要因となる。また、センタ領域に多数のデータパス回路５０と多数のデータパス制御回路６０が配置されるために、センタ領域のレイアウトが複雑になり、これにより、半導体メモリ装置の高集積化が難しくなる。
【００１０】
本発明の目的は、高速動作及び高集積化に有利な半導体メモリ装置を提供することにある。
【００１１】
以上のような課題を解決する本発明の半導体メモリ装置は、独立的に配置された４つのアレイブロックに分割されたメモリアレイと、ミドル領域に配置された多数のパッドと、センタ領域に配置されたデータパス制御回路と、ミドルセンタ領域に配置され、前記メモリアレイのビットラインに接続された入出力マルチプレクサにメイン入出力ラインを介して接続され、入出力ラインセンスアンプを含む複数のデータパス回路と、前記パッドと前記複数のデータパス回路を接続するデータラインと、を備え、前記データライン及びメイン入出力ラインは、前記ミドルセンタ領域及び前記ミドル領域にのみ位置し、前記半導体メモリ装置の前記ミドルセンタ領域には、ＶＤＤメインライン、ＶＳＳメインライン及び交互に配された複数のＶＤＤライン及びＶＳＳラインを含む電源ラインが形成され、前記電源ライン、前記データライン及び前記メイン入出力ラインは、前記複数のデータパス回路と異なる層に形成されることを特徴とする。
【００１２】
【発明の実施の形態】
以下、本発明の好適な実施形態を添付図面を参照しつつ詳細に説明する。
【００１３】
図２は、本発明のメモリ回路のレイアウト図である。
【００１４】
半導体メモリ装置のメモリセルアレイ領域は、従来と同様に４つのアレイブロックに分割され、その配置も従来のものと同じである。ミドル領域には多数のパッドが置かれ、また、センタ領域にはデータパス制御回路６０が配置され、ミドルセンタ領域７０にはデータパス回路５０が配置される。またミドルセンタ領域７０には、データパス回路５０と異なる層に電源ラインとバスラインが配線される。各メモリセルアレイ１０〜４０は、多数のワードラインと多数のビットラインの間に接続された多数のメモリセルで構成される。ビットラインは入出力ラインＩＯと選択的に接続される。入出力マルチプレクサＩＯ ＭＵＸは、その入力端に入出力ラインＩＯが接続され、出力端はメイン入出力ラインＭＩＯを介してデータパス回路５０と接続される。データパス回路５０の制御端子には、データパス制御回路６０の出力が接続される。またデータパス回路５０は入出力バッファにも接続され、入出力バッファは入出力パッドに接続される。
【００１５】
図３は、図２に示したミドルセンタ領域７０の詳細レイアウト図である。
【００１６】
ミドルセンタ領域７０内には、８個のデータパス回路が配置される。データパス回路１１２、１１４は、第１アレイブロック１０に接続され、データパス回路１２２、１２４は、第２アレイブロック２０に接続され、データパス回路２１２、２１４は、第３アレイブロック３０に接続され、データパス回路２２２、２２４は、第４アレイブロック４０に接続される。次に、２回の配線工程によって電源ライン及びバスラインの配線が完了する。配線部分で、斜線領域は第１配線工程によって形成され、点領域は第２配線工程によって形成される。
【００１７】
まず、第１配線工程において、図面上、左側にはＶＤＤメインライン１１０が形成され、右側にはＶＳＳメインライン２１０が形成される。尚、ＶＳＳメインライン２１０に接続されたＶＳＳライン２３０、２４０、２５０と、ＶＤＤメインライン１１０に接続されたＶＤＤライン１３０、１４０、１５０とは、交互に形成される。ＶＳＳライン２３０は、ＶＤＤメインライン１１０に対称にＶＳＳライン２６０が形成され、ＶＤＤライン１３０はＶＳＳメインライン２１０の向こうにＶＤＤライン１６０が形成される。このようにして第１配線工程が完了する。
【００１８】
次に、第２配線工程では、ＶＤＤメインライン１１０及びＶＳＳメインライン２１０の中央にそれぞれＶＤＤパッド１００及びＶＳＳパッド２００を形成する。また、ＶＳＳライン２３０とＶＳＳライン２６０を接続するＶＳＳライン２７０が形成され、ＶＤＤライン１３０とＶＤＤライン１６０を接続するＶＤＤライン１７０を形成する。ＶＳＳライン２７０は、ジャンパーを用いてＶＳＳライン２３０及び２６０を接続する。尚、バスライン３００をＶＳＳライン２３０からＶＤＤライン１３０方向に形成する。更に、各データパス回路１１２、１１４、１２２、１２４、２１２、２１４、２２２、２２４と入出力ラインを接続するためのバスライン４１０〜４４０を形成し、データパス回路と入出力バッファを接続するバスライン４５０、４６０を形成する。このようにして第２配線工程が完了する。
【００１９】
【発明の効果】
以上のような本発明の半導体メモリ装置により、データパス回路と入出ラインとの距離及びデータパス回路とデータラインとの距離が短縮でき、データパス回路とデータ入出力パッドとの距離が最小化できる。これにより、データの入出力経路が最小化でき、メモリの高集積化、高速化が可能となる。
【図面の簡単な説明】
【図１】従来のメモリ回路のレイアウト図。
【図２】本発明のメモリ回路のレイアウト図。
【図３】ミドルセンタ領域の詳細レイアウト図。
【符号の説明】
１０、２０、３０、４０ アレイブロック
５０ データパス回路
６０ データパス制御回路
７０ ミドルセンタ領域
【発明の属する技術分野】
本発明は半導体メモリ装置の高速化に関する。
【０００２】
【従来の技術】
半導体メモリ装置の動作の高速化は、システム全体の高速化の重要な要因である。しかし、最近は半導体メモリ装置が高容量化／低消費電力化して動作電圧が低くなる傾向にあるため、高速動作の実現には困難が伴う。高速動作のために以下のような方法が試みられてきた。
【０００３】
例えば、同期型半導体メモリ装置のように高速動作に適した特殊な半導体メモリ装置や、１アクセスサイクルで複数ビットにアクセスする多様なモードを設定して高速動作を行う、などである。また半導体メモリ装置を構成する回路を最適に配置し、レイアウト面で回路間及び素子間の距離を短縮することも半導体メモリ装置の高速動作のための一つの方法である。
【０００４】
図１は、従来のメモリ回路のレイアウト図である。
【０００５】
半導体メモリ装置のメモリセルアレイ領域は、通常４つのアレイブロックに分割される。
【０００６】
上部には第１アレイブロック１０と第３アレイブロック３０が配置され、下部には第２アレイブロック２０と第４アレイブロック４０が配置され、第１アレイブロック１０及び第３アレイブロック３０と第２アレイブロック２０及び第４アレイブロック４０との間（ミドル領域）には多数のパッドが置かれる。また、第１アレイブロック１０及び第２アレイブロック２０と第３アレイブロック３０及び第４アレイブロック４０との間（センタ領域）にはデータパス回路５０（入出力ラインセンスアンプ、マルチプレクサ、及び書込みドライバ等の回路）及びデータパス回路５０を制御するデータパス制御回路６０が配置される。ミドル領域とセンタ領域の交わる破線で囲まれた領域７０（ミドルセンタ領域）には、電源ラインとバスラインとが配線される。
【０００７】
データパス回路５０及びデータパス制御回路６０は、第１アレイブロック１０と第３アレイブロック３０との間のセンタ領域にのみ示したが、第２アレイブロック２０と第４アレイブロック４０との間のセンタ領域にも、同様に配置される。各メモリセルアレイは、多数のワードラインと多数のビットラインの間に接続された多数のメモリセルから構成される。ビットラインは入出力ラインＩＯと選択的に接続される。入出力マルチプレクサＩＯ ＭＵＸは、その入力端に入出力ラインＩＯが接続され、出力端はメイン入出力ラインＭＩＯを介してデータパス回路５０と接続される。データパス回路５０の制御端子には、データパス制御回路６０の出力が接続される。またデータパス回路５０は入出力バッファにも接続され、入出力バッファは入出力パッドに接続される。
【０００８】
このような回路の読出動作は次のようになる。まず、メモリセルに記憶されているデータは入出力ラインＩＯを通じて入出力マルチプレクサＩＯ ＭＵＸへ読み出され、ここで多重化されてメイン入出力ラインＭＩＯを経由してデータパス回路５０へ送られる。データパス回路５０へ送られたデータは、データラインＤＬを通じてデータ出力バッファへ送られ、ここからデータ出力パッドを通じてチップ外へ出力される。このようにしてデータの読出動作が完了する。書込動作の場合には、この経路を逆に経て外部から入力されるデータが記憶される。
【０００９】
【発明が解決しようとする課題】
しかし従来の半導体メモリ装置において、データパス回路５０はセンタ領域に配置されるため、メイン入出力ラインＭＩＯ及びデータラインＤＬが長くなる。このため、データパス回路５０と入出力パッドとの距離が長くなり、入出力にかかる時間が長くなる。これは、半導体メモリ装置の高速化を妨げる要因となる。また、センタ領域に多数のデータパス回路５０と多数のデータパス制御回路６０が配置されるために、センタ領域のレイアウトが複雑になり、これにより、半導体メモリ装置の高集積化が難しくなる。
【００１０】
本発明の目的は、高速動作及び高集積化に有利な半導体メモリ装置を提供することにある。
【００１１】
以上のような課題を解決する本発明の半導体メモリ装置は、独立的に配置された４つのアレイブロックに分割されたメモリアレイと、ミドル領域に配置された多数のパッドと、センタ領域に配置されたデータパス制御回路と、ミドルセンタ領域に配置され、前記メモリアレイのビットラインに接続された入出力マルチプレクサにメイン入出力ラインを介して接続され、入出力ラインセンスアンプを含む複数のデータパス回路と、前記パッドと前記複数のデータパス回路を接続するデータラインと、を備え、前記データライン及びメイン入出力ラインは、前記ミドルセンタ領域及び前記ミドル領域にのみ位置し、前記半導体メモリ装置の前記ミドルセンタ領域には、ＶＤＤメインライン、ＶＳＳメインライン及び交互に配された複数のＶＤＤライン及びＶＳＳラインを含む電源ラインが形成され、前記電源ライン、前記データライン及び前記メイン入出力ラインは、前記複数のデータパス回路と異なる層に形成されることを特徴とする。
【００１２】
【発明の実施の形態】
以下、本発明の好適な実施形態を添付図面を参照しつつ詳細に説明する。
【００１３】
図２は、本発明のメモリ回路のレイアウト図である。
【００１４】
半導体メモリ装置のメモリセルアレイ領域は、従来と同様に４つのアレイブロックに分割され、その配置も従来のものと同じである。ミドル領域には多数のパッドが置かれ、また、センタ領域にはデータパス制御回路６０が配置され、ミドルセンタ領域７０にはデータパス回路５０が配置される。またミドルセンタ領域７０には、データパス回路５０と異なる層に電源ラインとバスラインが配線される。各メモリセルアレイ１０〜４０は、多数のワードラインと多数のビットラインの間に接続された多数のメモリセルで構成される。ビットラインは入出力ラインＩＯと選択的に接続される。入出力マルチプレクサＩＯ ＭＵＸは、その入力端に入出力ラインＩＯが接続され、出力端はメイン入出力ラインＭＩＯを介してデータパス回路５０と接続される。データパス回路５０の制御端子には、データパス制御回路６０の出力が接続される。またデータパス回路５０は入出力バッファにも接続され、入出力バッファは入出力パッドに接続される。
【００１５】
図３は、図２に示したミドルセンタ領域７０の詳細レイアウト図である。
【００１６】
ミドルセンタ領域７０内には、８個のデータパス回路が配置される。データパス回路１１２、１１４は、第１アレイブロック１０に接続され、データパス回路１２２、１２４は、第２アレイブロック２０に接続され、データパス回路２１２、２１４は、第３アレイブロック３０に接続され、データパス回路２２２、２２４は、第４アレイブロック４０に接続される。次に、２回の配線工程によって電源ライン及びバスラインの配線が完了する。配線部分で、斜線領域は第１配線工程によって形成され、点領域は第２配線工程によって形成される。
【００１７】
まず、第１配線工程において、図面上、左側にはＶＤＤメインライン１１０が形成され、右側にはＶＳＳメインライン２１０が形成される。尚、ＶＳＳメインライン２１０に接続されたＶＳＳライン２３０、２４０、２５０と、ＶＤＤメインライン１１０に接続されたＶＤＤライン１３０、１４０、１５０とは、交互に形成される。ＶＳＳライン２３０は、ＶＤＤメインライン１１０に対称にＶＳＳライン２６０が形成され、ＶＤＤライン１３０はＶＳＳメインライン２１０の向こうにＶＤＤライン１６０が形成される。このようにして第１配線工程が完了する。
【００１８】
次に、第２配線工程では、ＶＤＤメインライン１１０及びＶＳＳメインライン２１０の中央にそれぞれＶＤＤパッド１００及びＶＳＳパッド２００を形成する。また、ＶＳＳライン２３０とＶＳＳライン２６０を接続するＶＳＳライン２７０が形成され、ＶＤＤライン１３０とＶＤＤライン１６０を接続するＶＤＤライン１７０を形成する。ＶＳＳライン２７０は、ジャンパーを用いてＶＳＳライン２３０及び２６０を接続する。尚、バスライン３００をＶＳＳライン２３０からＶＤＤライン１３０方向に形成する。更に、各データパス回路１１２、１１４、１２２、１２４、２１２、２１４、２２２、２２４と入出力ラインを接続するためのバスライン４１０〜４４０を形成し、データパス回路と入出力バッファを接続するバスライン４５０、４６０を形成する。このようにして第２配線工程が完了する。
【００１９】
【発明の効果】
以上のような本発明の半導体メモリ装置により、データパス回路と入出ラインとの距離及びデータパス回路とデータラインとの距離が短縮でき、データパス回路とデータ入出力パッドとの距離が最小化できる。これにより、データの入出力経路が最小化でき、メモリの高集積化、高速化が可能となる。
【図面の簡単な説明】
【図１】従来のメモリ回路のレイアウト図。
【図２】本発明のメモリ回路のレイアウト図。
【図３】ミドルセンタ領域の詳細レイアウト図。
【符号の説明】
１０、２０、３０、４０ アレイブロック
５０ データパス回路
６０ データパス制御回路
７０ ミドルセンタ領域
Claims (1)
- 独立的に配置された４つのアレイブロックに分割されたメモリアレイと、
ミドル領域に配置された多数のパッドと、
センタ領域に配置されたデータパス制御回路と、
ミドルセンタ領域に配置され、前記メモリアレイのビットラインに接続された入出力マルチプレクサにメイン入出力ラインを介して接続され、入出力ラインセンスアンプを含む複数のデータパス回路と、
前記パッドと前記複数のデータパス回路を接続するデータラインと、を備え、
前記データライン及びメイン入出力ラインは、前記ミドルセンタ領域及び前記ミドル領域にのみ位置し、
前記半導体メモリ装置の前記ミドルセンタ領域には、ＶＤＤメインライン、ＶＳＳメインライン及び交互に配された複数のＶＤＤライン及びＶＳＳラインを含む電源ラインが形成され、
前記電源ライン、前記データライン及び前記メイン入出力ラインは、前記複数のデータパス回路と異なる層に形成されることを特徴とする半導体メモリ装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950053542A KR0172426B1 (ko) | 1995-12-21 | 1995-12-21 | 반도체 메모리장치 |
| KR1995P53542 | 1995-12-21 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09282883A JPH09282883A (ja) | 1997-10-31 |
| JP3850938B2 true JP3850938B2 (ja) | 2006-11-29 |
Family
ID=19442443
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34311196A Expired - Fee Related JP3850938B2 (ja) | 1995-12-21 | 1996-12-24 | 半導体メモリ装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5771200A (ja) |
| JP (1) | JP3850938B2 (ja) |
| KR (1) | KR0172426B1 (ja) |
| DE (1) | DE19652870B4 (ja) |
| GB (1) | GB2308734B (ja) |
| TW (1) | TW374172B (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2912252B2 (ja) * | 1996-08-29 | 1999-06-28 | 日本電気アイシーマイコンシステム株式会社 | 半導体記憶装置 |
| JPH1197645A (ja) * | 1997-09-19 | 1999-04-09 | Nec Corp | 半導体記憶装置 |
| JPH11145420A (ja) * | 1997-11-07 | 1999-05-28 | Mitsubishi Electric Corp | 半導体記憶装置 |
| KR100311035B1 (ko) * | 1997-11-21 | 2002-02-28 | 윤종용 | 효율적으로 배치된 패드들을 갖는 반도체 메모리 장치 |
| JP3996267B2 (ja) * | 1998-05-12 | 2007-10-24 | エルピーダメモリ株式会社 | 半導体記憶装置 |
| US6141286A (en) * | 1998-08-21 | 2000-10-31 | Micron Technology, Inc. | Embedded DRAM architecture with local data drivers and programmable number of data read and data write lines |
| JP3557114B2 (ja) * | 1998-12-22 | 2004-08-25 | 株式会社東芝 | 半導体記憶装置 |
| KR100297735B1 (ko) * | 1999-07-13 | 2001-11-01 | 윤종용 | 기능블록들의 효율적인 배치를 갖는 반도체 메모리장치 |
| DE19933539B4 (de) | 1999-07-16 | 2005-08-04 | Infineon Technologies Ag | Integrierter Speicher |
| DE10055001A1 (de) * | 2000-11-07 | 2002-05-16 | Infineon Technologies Ag | Speicheranordnung mit einem zentralen Anschlussfeld |
| KR100463202B1 (ko) * | 2002-07-02 | 2004-12-23 | 삼성전자주식회사 | 반도체 메모리 장치의 패드 및 주변 회로 레이아웃 |
| KR100488544B1 (ko) * | 2002-11-11 | 2005-05-11 | 삼성전자주식회사 | 반도체 메모리장치의 블록선택정보를 이용한 뱅크전압제어장치 및 그 제어방법 |
| KR20140008766A (ko) * | 2012-07-11 | 2014-01-22 | 에스케이하이닉스 주식회사 | 반도체메모리장치 |
| US9368199B2 (en) * | 2014-09-02 | 2016-06-14 | Kabushiki Kaisha Toshiba | Memory device |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0658947B2 (ja) * | 1984-02-24 | 1994-08-03 | 株式会社日立製作所 | 半導体メモリ装置の製法 |
| JPS62202399A (ja) * | 1985-10-04 | 1987-09-07 | Mitsubishi Electric Corp | 半導体メモリ |
| DE58907014D1 (de) * | 1989-11-24 | 1994-03-24 | Siemens Ag | Halbleiterspeicher. |
| US5150330A (en) * | 1990-01-24 | 1992-09-22 | Vlsi Technology, Inc. | Interblock dispersed-word memory architecture |
| WO1992002043A1 (en) * | 1990-07-23 | 1992-02-06 | Seiko Epson Corporation | Semiconductor integrated circuit device |
| JPH05334898A (ja) * | 1992-06-02 | 1993-12-17 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
1995
- 1995-12-21 KR KR1019950053542A patent/KR0172426B1/ko not_active IP Right Cessation
-
1996
- 1996-12-02 TW TW085114865A patent/TW374172B/zh not_active IP Right Cessation
- 1996-12-18 DE DE19652870A patent/DE19652870B4/de not_active Expired - Fee Related
- 1996-12-18 GB GB9626275A patent/GB2308734B/en not_active Expired - Fee Related
- 1996-12-20 US US08/771,776 patent/US5771200A/en not_active Expired - Lifetime
- 1996-12-24 JP JP34311196A patent/JP3850938B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5771200A (en) | 1998-06-23 |
| JPH09282883A (ja) | 1997-10-31 |
| TW374172B (en) | 1999-11-11 |
| DE19652870B4 (de) | 2010-01-21 |
| DE19652870A1 (de) | 1997-06-26 |
| KR0172426B1 (ko) | 1999-03-30 |
| GB9626275D0 (en) | 1997-02-05 |
| KR970051163A (ko) | 1997-07-29 |
| GB2308734B (en) | 1998-03-11 |
| GB2308734A (en) | 1997-07-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP1154434B1 (en) | Method for fabricating a semiconductor device | |
| JP3242101B2 (ja) | 半導体集積回路 | |
| JP3850938B2 (ja) | 半導体メモリ装置 | |
| EP0184464A1 (en) | Gate array integrated circuit device and production method therefor | |
| JPH09231130A (ja) | マイクロコンピュータ | |
| KR970067852A (ko) | 반도체 집적회로장치 | |
| KR900007741B1 (ko) | 반도체 기억장치 | |
| KR0164391B1 (ko) | 고속동작을 위한 회로 배치 구조를 가지는 반도체 메모리 장치 | |
| JP2643953B2 (ja) | 集積メモリ回路 | |
| KR100718533B1 (ko) | 반도체 메모리 및 그 제어방법 | |
| KR100486221B1 (ko) | 입출력라인을공유한복수개의메모리뱅크를구비한메모리장치 | |
| JPH08255479A (ja) | 半導体記憶装置 | |
| JPH0582746A (ja) | 半導体記憶装置 | |
| JP3732111B2 (ja) | 半導体装置 | |
| JPH11330351A (ja) | 半導体装置 | |
| JPH07288282A (ja) | 半導体装置 | |
| JP3222545B2 (ja) | 半導体記憶装置 | |
| JP2005339604A (ja) | 半導体記憶装置 | |
| JP2516962B2 (ja) | マスタ−スライスｌｓｉ | |
| KR100380023B1 (ko) | 단변 방향의 칩 사이즈를 줄일 수 있는 반도체메모리장치 | |
| JPH09246481A (ja) | 半導体チップ | |
| JP2001143464A (ja) | 半導体記憶装置 | |
| JPH01241094A (ja) | 半導体メモリ装置 | |
| KR100512834B1 (ko) | 반도체 기억 장치 | |
| JPS60175438A (ja) | 半導体集積回路装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20040902 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20040907 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050317 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050325 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050627 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060310 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060607 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20060713 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060804 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060831 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100908 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110908 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120908 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130908 Year of fee payment: 7 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |