JP3557114B2 - 半導体記憶装置 - Google Patents
半導体記憶装置 Download PDFInfo
- Publication number
- JP3557114B2 JP3557114B2 JP36461398A JP36461398A JP3557114B2 JP 3557114 B2 JP3557114 B2 JP 3557114B2 JP 36461398 A JP36461398 A JP 36461398A JP 36461398 A JP36461398 A JP 36461398A JP 3557114 B2 JP3557114 B2 JP 3557114B2
- Authority
- JP
- Japan
- Prior art keywords
- shift register
- unit
- data
- peripheral circuit
- write
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/04—Arrangements for selecting an address in a digital store using a sequential addressing device, e.g. shift register, counter
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
- G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
Description
【０００１】
【発明の属する技術分野】
本発明は半導体記憶装置に係り、特に高周波クロック同期型メモリの回路構成に関するものである。
【０００２】
【従来の技術】
従来の高周波クロック同期型メモリの回路構成を図２６に示す。メモリ回路１００は大別してメモリ・コア部１０１とその他のＩ／Ｆ回路から構成される。
【０００３】
Ｉ／Ｆ回路はメモリ・コア部１０１に隣り合う左右のシフトレジスタ部１０２と、これに対応して外部信号線との間に配置された左右のＩ／Ｏ回路（入出力回路）１０６と、ＤＬＬ（Ｄｅｌａｙｅｄ Ｌｏｃｋｅｄ Ｌｏｏｐ ）回路１１１と、コントロールロジック１１２とを備えている。
【０００４】
ここで、ＤＬＬ回路１１１は、外部から入力する書き込み用クロックＲＸＣＬＫに同期して、内部ライトデータを制御するクロックｒｃｌｋを生成し、また、外部から入力する読み出し用クロックＴＸＣＬＫに同期して、内部リードデータを制御するクロックｔｃｌｋを生成する回路である。
【０００５】
また、コントロールロジック１１２は、外部コマンド信号ＣＯＭＭＡＮＤにより入力されたプロトコルを論理演算して、メモリ回路のコントロール信号を生成する回路である。
【０００６】
左右のＩ／Ｏ回路１０６は、内部ライトデータ制御クロックｒｃｌｋを用いて、外部入出力データ線からシリアル・ライトデータＤＱ＜０：７＞、ＤＱ＜８：１５＞をそれぞれ取り込み、複数のシフトレジスタからなる左右のシフトレジスタ部１０２に入力する内部シリアル・ライトデータｅＷｒｉｔｅ、ｏＷｒｉｔｅを出力する。
【０００７】
また、内部リードデータ制御クロックｔｃｌｋを用いて、左右のシフトレジスタ部１０２から内部シリアル・リードデータｅＲｅａｄ、ｏＲｅａｄをそれぞれ取り込み、外部入出力データ線にシリアル・リードデータＤＱ＜０：７＞、ＤＱ＜８：１５＞をそれぞれ出力する。
【０００８】
ここで＜０：７＞、＜８：１５＞は、全部で１６ビットのデータの内、前半の８ビットのデータと後半の８ビットのデータを示している。なお、Ｒｅａｄ、Ｗｒｉｔｅに付記したｅ、ｏの文字は、それぞれ偶数番（ｅｖｅｎ）及び奇数番（ｏｄｄ）のデータを示している。
【０００９】
左右のシフトレジスタ部１０２は、読み出し動作時にコントロール信号によりメモリ・コア部１０１から読み出された内部パラレル・リードデータＲＤ＜０：７＞をそれぞれ取り込み、書き込み動作時にコントロール信号により内部パラレル・ライトデ−タＷＤ＜０：７＞をそれぞれ出力して、メモリ・コア部１０１に書き込む。
【００１０】
このように、左右のシフトレジスタ部１０２は、左右のＩ／Ｏ回路１０６とメモリ・コア部１０１との間で、読み出し動作時に内部パラレル・リードデータＲＤ＜０：７＞を内部シリアル・リードデータｅＲｅａｄ、ｏＲｅａｄに変換し、また書き込み動作時に内部シリアル・ライトデータｅＷｒｉｔｅ、ｏＷｒｉｔｅを内部パラレル・ライトデータＷＤ＜０：７＞に変換する。
メモリ・コア部１０１は、ローデコーダ、カラムデコーダ、メモリセルアレイ、センスアンプ、リダンダンシ・フューズ、ＤＱバッファからなる通常のＤＲＡＭ回路で構成される。
【００１１】
上記したように、従来の高周波クロック同期型メモリのレイアウト構成において、メモリ・コア部１０１から読み出されたパラレル・リードデータが、シフトレジスタ１０２によりシリアル・リードデータに変換され、Ｉ／Ｏ回路１０６に到達するまでの経路を図２７に示す。ここで、点線で囲まれた周辺回路部１０５の内部に含まれる左右のＩ／Ｏ回路１０６には、一連番号０〜７及び８〜１５が付されている。
【００１２】
メモリ・コア部１０１にデータを書き込む場合には、Ｉ／Ｏ回路１０６から入力したシリアル・ライトデータがシフトレジスタ部１０２に入力され、シフトレジスタ部１０２でパラレル・ライトデータに変換された後、メモリコア部１０１に書き込まれる。
【００１３】
このように、書き込み動作におけるデータの流れは、読み出し動作におけるデータの流れを逆にすれば求められるので、図２７では読み出し動作の場合を例としてリードデータの経路を示している。
【００１４】
図２７において、周辺回路部１０５の上下に配置されたメモリ・コア部１０１は、一連番号０〜７が付された左側の各８ビットのＩ／Ｏ回路１０６に対応して、左側のメモリ・コア部１０１に前記各８ビット分の領域がそれぞれ割り付けられ、同様に、一連番号８〜１５が付された右側の各８ビットのＩ／Ｏ回路１０６に対応して、右側のメモリコア部１０１に前記各８ビット分の領域がそれぞれ割り付けられ、全体で１６ビット構成の高周波クロック同期型メモリを構成している。
【００１５】
このようにして、図２７のメモリ・コア部１０１に示されるように、セルアレイには（Ｉ／Ｏ）０＜０：７＞から（Ｉ／Ｏ）１５＜０：７＞までの各８ビットの領域がそれぞれ割り付けられる。高周波クロック同期型メモリのアクティブ動作時には、アドレス信号により左上、右下、又は左下、右上のどちらかの組み合わせで、上記４つのメモリ・コア部１０１が選択される。
【００１６】
メモリ・コア部１０１から８ビットごとに、パラレルに読み出されたリードデータは、シフトレジスタ部１０２で各８ビットのシリアル・リードデータに変換される。シフトレジスタ部１０２の詳細を図２８に示す。
【００１７】
図２８（ａ）はシフトレジスタ部１０２の拡大図である。シフトレジスタ部１０２には（Ｉ／Ｏ）０〜（Ｉ／Ｏ）７までの各Ｉ／Ｏ回路に対応してシフトレジスタ１０２ａが配置され、内部リードデータ制御クロックｔｃｌｋの立ち上がり、立ち下がりエッジに同期して、それぞれ奇数データ、偶数データのシフト動作が行われる。
【００１８】
すなわち、各シフトレジスタ１０２ａにはメモリ・コア部から読み出されたＲＤ０＜０：７＞からＲＤ７＜０：７＞までの各８ビットのパラレル・リードデータが入力され、前記各シフトレジスタ１０２ａから、ｏＲｅａｄ０〜ｏＲｅａｄ７の奇数番、及びｅＲｅａｄ０〜ｅＲｅａｄ７の偶数番のシリアル・リードデータが読み出される。
【００１９】
また、ｏＷｒｉｔｅ０〜ｏＷｒｉｔｅ７の奇数番、及びｅＷｒｉｔｅ０〜ｅＷｒｉｔｅ７の偶数番のシリアル・ライトデータが、前記各シフトレジスタ１０２ａに入力され、ＷＤ０＜０：７＞からＷＤ７＜０：７＞までの、各８ビットのパラレル・ライトデータが出力される。
【００２０】
図２８（ｂ）に各シフトレジスタ１０２ａの回路構成を示す。シフトレジスタ１０２ａは読み出し用のリードレジスタ１０７と、書き込み用のライトレジスタ１０８から構成される。
【００２１】
リードレジスタ１０７は、奇数番のパラレル・リードデータＲＤ＜１＞、ＲＤ＜３＞、ＲＤ＜５＞、ＲＤ＜７＞を入力し、シリアル・リードデータｏＲｅａｄを出力する直列接続の４段のフリップ・フロップ（以下ＦＦと呼ぶ）１０９からなるシフトレジスタと、偶数番のパラレル・リードデータＲＤ＜０＞、ＲＤ＜２＞、ＲＤ＜４＞、ＲＤ＜６＞を入力し、シリアル・リードデータｅＲｅａｄを出力する直列接続の４段のＦＦ１１０からなるシフトレジスタで構成される。
【００２２】
ライトレジスタ１０８は、奇数番のシリアル・ライトデータｏＷｒｉｔｅを入力し、奇数番のパラレル・ライトデータＷＤ＜１＞、ＷＤ＜３＞、ＷＤ＜５＞、ＷＤ＜７＞を出力する直列接続の４段のＦＦからなるシフトレジスタ１０９と、偶数番のシリアル・ライトデータｅＷｒｉｔｅを入力し、偶数番のパラレル・ライトデータＷＤ＜０＞、ＷＤ＜２＞、ＷＤ＜４＞、ＷＤ＜８＞を出力する直列接続の４段のＦＦ１１０からなるシフトレジスタで構成される。
【００２３】
このように、シフトレジスタの両端からシリアルデータを入出力し、シフトレジスタを構成するＦＦ１０９、１１０の各出力段からパラレルデータを入出力することによりパラレル・シリアル変換を実現している。
【００２４】
以下、図２７のメモリ・コア部１０１のひとつと、対応するシフトレジスタ１０２及びＩ／Ｏ回路１０６のひとつに着目し、図２９乃至図３２に示すタイミング波形図を用いて高周波クロック同期型メモリの書き込み・読み出し動作の１例を説明する。
【００２５】
はじめに、図２９を用いて読み出し動作について説明する。リードコマンド信号ＣＯＭＭＡＮＤが入力されると、一定時間後にメモリ、コア部１０１のひとつからパラレルに８ビットのリードデータＲＤ＜０：７＞が出力される。
【００２６】
８ビットのパラレル・リードデータＲＤ＜０：７＞は、内部リードデータを制御するｔｃｌｋの立ち上がりに同期して、図２８に示す対応するシフトレジスタ１０２ａに含まれるリードレジスタ１０７のｏｄｄ側で、奇数番の１、３、５、７からなる４ビットのシリアルリードデータｏＲｅａｄに変換される。
【００２７】
また、前記ＲＤ＜０：７＞は、クロックｔｃｌｋの立ち下がりに同期して、対応するシフトレジスタ１０２ａに含まれるリードレジスタ１０７のｅｖｅｎ側で、偶数番の０、２、４、６からなる４ビットのシリアルリードデータｅＲｅａｄに変換される。
【００２８】
これらを合成して、０〜７と番号付けされた計８ビットのシリアル・リードデータが対応するＩ／Ｏ回路１０６を介して外部に出力される。このようにして、４サイクルのｔｃｌｋで８ビットのシリアル・リードデータが出力される。すなわち、ｔｃｌｋの立ち上がり、立ち下がりエッジを用いることにより、各４ビットのｏＲｅａｄ、ｅＲｅａｄを交互に出力することができる。
【００２９】
次に、図３０を用いて読み出し動作の他の例について説明する。図３０は、内部リードデータを制御するクロックｔｃｌｋの立ち上がりエッジのみを用いて、パラレル・シリアル変換を行う場合のタイミング波形図である。図２９で説明したｔｃｌｋの立上がり、立下がりエッジを使用する場合に比べて、８ビットのパラレル・シリアル変換を行うのに８サイクルのｔｃｌｋが必要となる。
【００３０】
次に、図３１を用いて書き込み動作の１例について説明する。ライトコマンド信号ＣＯＭＭＡＮＤが入力されると、一定時間後にＩ／Ｏ回路のひとつから８ビットのシリアル・ライトデータが出力される。
【００３１】
Ｉ／Ｏ回路から出力された８ビットのシリアル・ライトデータは、内部ライトデータを制御するｒｃｌｋの立ち上がりに同期して、対応する図２８（ｂ）のシフトレジスタ１０２ａに含まれるライトレジスタ１０８のｅｖｅｎ側で偶数番の０、２、４、６からなる４ビットのシリアル・リードデータｅＲｅａｄに変換され保持される。
【００３２】
また、前記ＲＤ＜０：７＞は、クロックｒｃｌｋの立ち下がりに同期して、同じく対応する図２８（ｂ）のシフトレジスタ１０２ａに含まれるライトレジスタ１０８のｏｄｄ側で奇数番の１、３、５、７からなる４ビットのシリアル・リードデータｏＲｅａｄに変換され保持される。
【００３３】
これら偶数番及び奇数番のシリアル・ライトデータが保持された図２８（ｂ）のライトレジスタ１０８ａに含まれるｅｖｅｎ側及びｏｄｄ側の各ＦＦ１０９、１１０の出力を合成することにより、シリアル・パラレル変換され０〜７と番号付けられたパラレル・ライトデータＷＤ＜０：７＞が出力される。
【００３４】
次に、図３２を用いて書き込み動作の他の例について説明する。図３２は、内部ライトデータを制御するクロックｒｃｌｋの立ち上がりエッジのみを用いて、シリアル・パラレル変換を行う場合のタイミング波形図である。図３１で説明したｒｃｌｋの立上がり、立下がりエッジを使用する場合に比べて、８ビットのシリアル・パラレル変換を行うのに８サイクルのｒｃｌｋが必要となる。
【００３５】
次に、図３３を用いて従来の高周波クロック同期型メモリの構成について説明する。図３３（ａ）にその主要回路のパターンレイアウトを示す。入出力ピンに接続されるパッド（図示せず）はチップの中央部に配置される。
【００３６】
ＤＬＬ回路１１１の左右に１列のＩ／０回路１０６が配置され、その上部に隣接してコントロール・ロジック１１２を設け、コントロールロジック１１２と、ＤＬＬ回路１１１及び１列のＩ／Ｏ回路１０６の上下に、シフトレジスタ部１０２が配置され、上下のメモリ・コア部１０１との間で矢示したようにデータ転送が行われる。
【００３７】
メモリ・コア部１０１内のＤＱバッファ１０３と、メモリ・コア部１０１に冗長性を付与し不良ビットを切り離すことにより製造歩留まりの向上を図るリダンダンシ・フューズ回路１０４とが、シフトレジスタ１０２に隣接するように配置される。
【００３８】
メモリ・コア部１０１と、シフトレジスタ部１０２とをセットにして上下対称に配置することにより、メモリ・コア部１０１とシフトレジスタ１０２との間をつなぐデータ線や信号線の配置を上下対称にし、伝播時間を等しくして書き込み・読み出し動作マージンを向上することができる。しかし、この配置では上下２段のシフトレジスタ部１０２が必要となりチップ面積が増加する。
【００３９】
図３３（ｂ）はメモリ・コア部１０１の構成を示すブロック図である。メモリ・コア部１０１は、通常の半導体記憶装置と同様にＤＱバッファ１０３と、フューズ回路１０４と、メモリセルアレイ１１３と、センスアンプ１１４と、カラムデコーダ１１５と、ローデコーダ１１６とから構成される。ＡＤＤはアドレス信号、ＲＤ、ＷＤはそれぞれリードデータ、ライトデータを示す。
【００４０】
前記のパターンレイアウトにおいて、シフトレジスタ部１０２をｌ段にして上下のメモリ・コア部１０１で共用するようにした従来例を図３４に示す。前記レイアウトと比較してチップ面積の削減は期待できるが、シフトレジスタ部１０２の入出力データ線や信号線の上下の配線長が異なるため、上下のメモリコア部へのデータや信号の伝播時間の対称性が崩れて、配線長が長いメモリ・コア部の書き込み・読み出し動作のマージンが小さくなる欠点がある。
【００４１】
【発明が解決しようとする課題】
上記したように従来の高周波クロック同期型メモリは、メモリ・コア部とシフトレジスタ部との間でデータや信号の授受を行うデータ線、信号線の伝播時間を上下対称にするため、メモリ・コア部とシフトレジスタ部とをセットにして上下対称となるように配置すれば、上下２段のシフトレジスタ部が必要になり、チップ面積が増加するという問題があった。
【００４２】
また、シフトレジスタ部をｌ段にして、上下のメモリ・コア部１０１で共用すればチップ面積の削減は期待できるが、シフトレジスタ部の入出力データ線、信号線の上下の配線長が異なるため、データや信号の伝播時間の対称性が崩れ、配線長が長いメモリ・コア部の書き込み・読み出し動作マージンが小さくなるという問題があった。
【００４３】
本発明は上記の問題点を解決すべくなされたもので、メモリ・コア部とシフトレジスタ部をセットとして上下対称に配置するばかりでなく、さらに左右対称になるように分割配置し、チップ面積の増大を生じることなくメモリ・コア部とシフトレジスタとの間でデータ線、信号線の伝播時間の対称性を確保することにより、書き込み・読み出し動作マージンの大きい高周波クロック同期型メモリの回路を提供することを目的とする。
【００４４】
【課題を解決するための手段】
本発明の半導体記憶装置は、方形の半導体チップ上に形成された高周波クロック同期型メモリ回路からなり、Ｉ／Ｏ回路を含む左右に長い周辺回路部を前記半導体チップの中央部に置き、この周辺回路部に対して上下対称となるように、メモリ・コア部とシフトレジスタ部とをセットにして配置し、さらにこのシフトレジスタ部の長さ方向と前記周辺回路部の長さ方向とが互いに直交するように配置することを特徴とする。
【００４５】
このように上下の対称性を備えたパターン・レイアウトを有する本発明の高周波クロック同期型メモリ回路は、前記方形の半導体チップ上で、さらに左右の対称性を具備することを特徴とする。
【００４６】
また、Ｉ／Ｏ回路を含む左右に長い周辺回路部と、これに直交する上下に長いシフトレジスタ部との間を接続するデータ線、信号線の長さを短縮するために、前記シフトレジスタ部で転送される書き込み・読み出しデータの流れの方向を最適化することを特徴とする。
【００４７】
以下の請求項の説明において、方形の半導体チップの任意の１辺に沿う前記左右の方向を横方向と呼び、前記方形の半導体チップの他の１辺に沿う前記上下の方向を縦方向と呼ぶことにする。なお、前記方形の半導体チップは正方形でも矩形でもよい。
【００４８】
具体的には本発明の半導体記憶装置は、複数のＩ／Ｏ回路を含む周辺回路部と、長手方向がこの周辺回路部の長手方向と直交するように配置されたシフトレジスタ部と、このシフトレジスタ部の長手方向に沿って隣接するように配置されたメモリセルアレイを含むメモリ・コア部とを具備することを特徴とする。
【００４９】
好ましくは本発明の半導体記憶装置は、メモリ・コア部とシフトレジスタ部とが半導体チップの一方の中心線に対して対称となるように配置されることを特徴とする。
【００５０】
また、好ましくは本発明の半導体記憶装置は、前記メモリ・コア部が前記シフトレジスタ部の長手方向に沿って片側に隣接するように配置されることを特徴とする。
【００５１】
また、さらに好ましくは本発明の半導体記憶装置は、前記メモリ・コア部が前記シフトレジスタ部の長手方向に沿って両側に隣接するように配置されることを特徴とする。
【００５２】
また、好ましくは本発明の半導体記憶装置は、前記メモリ・コア部が前記シフトレジスタ部の長手方向に沿って両側に隣接するように配置された第１、第２のメモリ・コア部からなり、前記シフトレジスタ部は、前記第１のメモリ・コア部と組み合わせて動作する第１のシフトレジスタと、前記第２のメモリ・コア部と組み合わせて動作する第２のシフトレジスタとからなることを特徴とする。
【００５３】
また、さらに好ましくは本発明の半導体記憶装置は、前記メモリ・コア部が前記シフトレジスタ部の長手方向に沿って両側に隣接するように配置された第１、第２のメモリ・コア部からなり、前記シフトレジスタ部は、前記第１、第２のメモリ・コア部と共通に組み合わされて動作することを特徴とする。
【００５４】
本発明の半導体記憶装置は、複数のＩ／Ｏ回路を含む周辺回路部と、長手方向がこの周辺回路部の長手方向と直交するように配置されたシフトレジスタ部と、このシフトレジスタ部の長手方向に沿って隣接するように配置されたメモリセルアレイを含むメモリ・コア部とを具備し、シフトレジスタ部は、複数のＩ／Ｏ回路ごとにまとめられたシフトレジスタからなる複数のブロックをシフトレジスタ部の長手方向に沿って順に配置することにより構成されることを特徴とする。ここで、複数のＩ／Ｏ回路ごとにまとめられたシフトレジスタについては第１６の実施の形態で詳細に説明する。
【００５５】
また、本発明の半導体記憶装置は、シフトレジスタ部が書きこみ・読み出し用のシリアル・データのビットごとにまとめられたシフトレジスタからなる複数のブロックを前記シフトレジスタ部の長手方向に沿って順に配置することにより構成されることを特徴とする。ここで、シフトレジスタ部が書き込み・読み出し用シリアル・データのビットごとにまとめることについては、第１７の実施の形態で詳細に説明する。
【００５６】
好ましくは、本発明の半導体記憶装置は、前記シフトレジスタ部が前記シリアルデータの偶数ビットごとにまとめられたシフトレジスタからなる複数のブロックを順に配置した偶数側のシフトレジスタ部と、前記シリアルデータの奇数ビットごとにまとめられたシフトレジスタからなる複数のブロックを順に配置した奇数側のシフトレジスタ部とが、互いに独立に構成されることを特徴とする。
【００５７】
さらに好ましくは、本発明の半導体記憶装置は、前記複数のブロックにおける書き込み・読み出し用のデータの転送モードには、書き込み動作時において、前記シフトレジスタ部の前記周辺回路部に近いブロックに入力されたシリアルデータが、前記周辺回路部から遠いブロックに向かう転送モードと、読み出し動作時において、前記メモリコア部から読み出されたパラレルデータが、前記周辺回路部に近いブロックに向かう転送モードと、
書き込み動作時において、前記シフトレジスタ部の前記周辺回路部に近いブロックに入力されたシリアルデータが、前記周辺回路部から遠いブロックに向かった後に、反転して前記周辺回路部に近いブロックに向かう転送モードと、
読み出し動作時において、前記メモリ・コア部から読み出されたパラレルデータが、前記周辺回路部から遠いブロックに向かった後に、反転して前記周辺回路部に近いブロックに向かう転送モードとのいずれか１つが含まれることを特徴とする。
【００５８】
このようにすれば、シフトレジスタ部とメモリ・コア部とを接続するデータ線及び信号線の対称性が確保され、さらにメモリ・コア部の分割配置とシフトレジスタ部におけるデータ転送モードを最適化することにより、前記データ線及び信号線が短縮されるので、書き込み・読み出し動作マージンが確保されると同時に、高周波クロック動作型半導体メモリの高速化と低消費電力化、及びチップサイズの縮小化を図ることができる。
【００５９】
また好ましくは、本発明の半導体記憶装置は、前記シフトレジスタ部の一部をなす書き込み動作用のライトレジスタが、複数のラッチ回路のラッチ制御信号（図３５の信号ＷＲＴＬＡＴ）を内部クロック信号に同期して転送することにより、前記内部クロック信号に同期して前記ライトレジスタに入力されたシリアル・ライトデータが、所定の順序で前記複数のラッチ回路に取り込まれ、パラレル・ライトデータとして出力するように構成され、
前記複数のブロックにおける書き込み用のデータの転送モードは、前記シフトレジスタ部の前記周辺回路部に近いブロックに入力されたラッチ制御信号が、前記周辺回路部から遠いブロックに向かって転送されることにより、前記シフトレジスタ部の前記周辺回路部に近いブロックに入力されたシリアル・ライトデータが、前記周辺回路部に近いブロックのラッチ回路から遠いブロックのラッチ回路に順に取り込まれるようにしたことを特徴とする。
【００６０】
通常シフトレジスタを用いてシリアル・パラレル変換を行う場合に、入力されたシリアル・データは順次先送りされて、入力部から遠いブロックから近いブロックに向けて順に取り込まれるが、前記ライトレジスタに入力されたシリアル・ライトデータは、入力部に近いブロックから遠いブロックのラッチ回路に向けて、通常と逆の順序に取り込まれる。
【００６１】
この機能を利用して、書き込み動作においてライトレジスタへのシリアル・ライトデータの入力を、周辺回路部の最近傍におけるライトレジスタのブロックに対して行い、同時に読み出し動作において、メモリ・コア部から読み出されたパラレル・リードデータを、リードレジスタで転送してシリアル・リードデータとし，周辺回路部の最近傍におけるライトレジスタのブロックから出力することによりデータ線及び信号線を短縮することができる。
また、好ましくは本発明の半導体記憶装置は、シフトレジスタ部の長手方向に沿って、その片側にそれぞれ隣接するようにフューズ回路とＤＱバッファが配置されることを特徴とする。また、周辺回路部の長手方向と平行に、複数のパッドが配置されることを特徴とする。
また、本発明の半導体記憶装置は、複数のＩ／Ｏ回路を含む周辺回路部と、第１のシフトレジスタ部、第２のシフトレジスタ部、第３のシフトレジスタ部及び第４のシフトレジスタ部からなるシフトレジスタ部と、第１乃至第４のシフトレジスタ部の長手方向に沿って、それぞれその両側に隣接するように配置されたメモリセルアレイを含むメモリ・コア部とを具備し、第１乃至第４のシフトレジスタ部の長手方向は、それぞれ周辺回路の長手方向と直交するように配置され、かつ、第１、第２のシフトレジスタ部は、周辺回路部の長手方向に沿ってその片側に配置され、第３、第４のシフトレジスタ部は、周辺回路部の長手方向に沿ってそ他方の片側に配置されることを特徴とする。
好ましくは第１、第３のシフトレジスタ部は、周辺回路部の長手方向に対して互いに対称の位置に配置され、かつ、第２、第４のシフトレジスタ部は、周辺回路部の長手方向に対して互いに対称の位置に配置されることを特徴とする。また第１乃至第４のシフトレジスタ部は、第１乃至第４のシフトレジスタ部の長手方向に沿って、その片側に隣接するようにＤＱバッファが配置されることを特徴とする。
【００６２】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。以下の説明において、ＤＱバッファ及びフューズ回路を含むメモリ・コア部を単にコアと呼び、入出力ピンに接続されるパッド含むＩ／Ｏ回路、ＤＬＬ回路、コントロールロジック回路の３つの回路を周辺回路部と呼ぶことにする。
【００６３】
本発明の第１の実施の形態に係る高周波クロック同期型メモリの主要回路のレイアウトを図１に示す。以下図１のレイアウトにおいて左右方向をＸ方向又は単にＸ、上下方向をＹ方向又は単にＹと呼ぶことにする。
【００６４】
従来のレイアウトでは、図３３（ａ）に示すように、Ｘ方向に長い周辺回路部をＹの中央に配置し、これに隣接してコア及びシフトレジスタがＹ方向に２分割されるように配置されていたが、第１の実施の形態ではこれを４分割することに特徴がある。
【００６５】
図１に示すように、第１の実施の形態のレイアウトでは、長手方向がＸに平行な周辺回路部５がチップのＹ方向の中央部に配置され、前記周辺回路部５の長手方向の中心線がチップ上下の対称軸となる。また、第１の実施の形態のレイアウトでは、このほか、チップのＸ方向の中央に位置しＹに平行な直線からなるチップ左右の対称軸を備える。
【００６６】
第１の実施の形態では、パッド６ａを含むシフトレジスタ部２、ＤＱバッファ３及びフューズ回路４の長手方向がＹに平行で、チップのＸ方向の中央に位置しＹに平行な直線を対称軸として左右対称に配置される。
【００６７】
すなわち、前記シフトレジスタ２とＤＱバッファ３とフューズ回路４、及びこのＤＱバッファ３とフューズ回路４とを含むコア１が、チップの上下左右の対称軸により４分割され、従ってシフトレジスタ２とＤＱバッファ３とフューズ回路４の長手方向が、周辺回路部５の長手方向と直交するように配置される。
【００６８】
このように４分割されたシフトレジスタ２は、ＤＱバッファ３とフューズ回路４とを含めて４分割されたコア１の対応する領域にそれぞれ接続される。従ってコア１とシフトレジスタ２との間の書き込み・読み出しデータの流れは、従来と異なり、図１に矢示するようにＸ方向に行われる。
【００６９】
図３３（ａ）に示す従来のレイアウトでは、長手方向がＸに平行で、チップの左右両端に達する長大なシフトレジスタを、Ｙの中央部に上下対称となるように２段に配置する。このようにすれば、シフトレジスタへの入出力データ線、信号線のＹ方向の配線長が等しくなり、書き込み・読み出し動作マージンが確保されるが、一方、レイアウト上の制約が大きくなり、結果的にチップ面積が増加するという問題があった。
【００７０】
図３４に示すように、シフトレジスタ部１０２をｌ段にして、上下のメモリコア部で共用すれば、２段の場合に比較してチップ面積は削減されるが、シフトレジスタへの入出力データ線、信号線の上下の配線長が異なるため、配線長が長いコアの書き込み・読み出し動作マージンが小さくなるという欠点があった。
【００７１】
また、高周波クロック同期型メモリの書き込み・読み出しの際、シフトレジスタはパラレル・シリアル又はシリアル・パラレル変換回路として用いられるが、ＦＦを直列に接続したシフトレジスタの接続段数が大きくなれば、シリアル・シフトの動作時間が長くなるため、書き込み・読み出し速度が低下するという欠点があった。
【００７２】
図１に示す第１の実施の形態の高周波クロック同期型メモリのレイアウトでは、図３３（ａ）に比べてシフトレジスタ部２の長さが１／２となり、かつ、コア１との間の入出力データ線、信号線の左右の対称性が確保されるので、従来に比べて書き込み・読み出し速度が向上すると同時に、書き込み・読み出し動作マージンを向上することができる。
【００７３】
また、図１に示すように、周辺回路部５の長手方向とシフトレジスタ部２の長手方向とが直交するレイアウトでは、長大なシフトレジスタ部をＹ方向の中央部に上下２段に配置する場合に比べて、レイアウト上の制約が緩和され、チップ面積の削減を図ることができる。
【００７４】
次に図２を用いて、第２の実施の形態の高周波クロック同期型メモリのレイアウトについて説明する。第２の実施の形態では、長手方向がＸに平行な周辺回路部５がチップのＹ方向の中央部に配置され、周辺回路部５の長手方向の中心線がチップ上下の対称軸となり、またチップのＸ方向の中央部に位置し、Ｙに平行な直線がチップの左右の対称軸となることは第１の実施の形態と同様である。
【００７５】
第２の実施の形態では、シフトレジスタ部２、及びコア１に含まれるＤＱバッファ３とフューズ回路４とが、チップのＸ方向の両端部に位置することが第１の実施の形態と異なっている。図２のレイアウトを用いれば、第１の実施の形態と同様な理由で同じ利点が得られることはいうまでもない。
【００７６】
次に図３を用いて、第３の実施の形態の高周波クロック同期型メモリのレイアウトについて説明する。第３の実施の形態では、長手方向がＸに平行な周辺回路部５がチップのＹ方向の中央部に配置され、周辺回路部５の長手方向の中心線がチップ上下の対称軸となり、また、チップのＸ方向の中央部に位置しＹに平行な直線がチップの左右の対称軸となることは、第１の実施の形態と同様である。
【００７７】
第３の実施の形態では、図１において左右の対称軸により縦に２分割されていたシフトレジスタ部２が、左右のコア１に共通な対称軸上の１個のシフトレジスタ部２に変化したことが第１の実施の形態と異なる。第３の実施の形態では、このような共通のシフトレジスタ部２が周辺回路部５の上下に配置される。
【００７８】
図３４に示す従来のレイアウトでは、周辺回路部５の片側のみに１個のシフトレジスタ部２が配置されているので、シフトレジスタ部２と上下のコア１との間でレイアウトの対称性が保たれないが、第３の実施の形態では、周辺回路部５と関係なく左右の対称軸上にシフトレジスタ部２を配置することができる。
【００７９】
このためコア１との間の入出力データ線、信号線の左右の対称性が維持され、書き込み・読み出し動作マージンを確保することができる。このようにすれば、第１の実施の形態に比べて、シフトレジスタ部２の専有面積が１／２に削減されるので、チップサイズの削減に寄与することができる。
【００８０】
次に図４を用いて、第４の実施の形態の高周波クロック同期型メモリのレイアウトについて説明する。第４の実施の形態では、長手方向がＸに平行な周辺回路部５がチップのＹ方向の中央部に配置され、周辺回路部５の長手方向の中心線がチップ上下の対称軸となるが、チップ左右の対称軸が存在しないことが前記第３の実施の形態と異なる。
【００８１】
すなわち、第４の実施の形態では、シフトレジスタ部２が左右のコア１で共用されるばかりでなく、ＤＱバッファ３も左右のコア１で共用される点が第３の実施の形態と異なる。
【００８２】
ＤＱバッファ３はシフトレジスタ２に比べて構成が簡単であり幅も狭いので、チップ左右の対称性が失われても、図４に矢示したコア１との間の入出力データ線、信号線の左右の対称性は略維持されるので、書き込み・読み出し動作マージンを確保することができる。また、第３の実施の形態に比べてＤＱバッファ３が１／２に削減されるので、チップサイズをさらに削減することができる。
【００８３】
次に図５を用いて、第５の実施の形態の高周波クロック同期型メモリのレイアウトについて説明する。第５の実施の形態ではシフトレジスタ２及びＤＱバッファ３が左右のコアで共用されるばかりでなく、フューズ回路４も左右のコアで共用されることが第４の実施の形態と異なる。
【００８４】
フューズ回路４の幅はシフトレジスタ２の幅に比べて小さいので、チップ左右の対称性が失われても、図５に矢示したコア１との間の入出力データ線、信号線の左右の対称性は略維持され、書き込み・読み出し動作マージンを確保することができる。このようにすれば、第４の実施の形態に比べてフューズ回路４が１／２に削減されるのでチップサイズがさらに削減されることはいうまでもない。
【００８５】
次に図６を用いて、第６の実施の形態の高周波クロック同期型メモリのレイアウトについて説明する。第６の実施の形態は第５の実施の形態の変形例であり、図５のコア１をそれぞれ縦に２分割して、図６のように計８個のコア１とすることに特徴がある。
【００８６】
第６の実施の形態のレイアウトにおいて、長手方向がＸに平行な周辺回路部５がチップのＹ方向の中央部に配置され、周辺回路部５の長手方向の中心線がチップ上下の対称軸となる。また、チップのＸ方向の中央部におけるＹに平行な直線がチップ左右の対称軸となることは、前記第１乃至第３の実施の形態と同様である。また、上下左右のコア１をそれぞれ縦に２分割するシフトレジスタ２とＤＱバッファ３とフューズ回路４の構成は、第５の実施の形態と同様である。
【００８７】
このようにすれば、フューズ回路４の幅がシフトレジスタ部２の幅に比べて小さいので、図６に矢示したコア１との間の入出力データ線、信号線の左右の対称性が略維持され、書き込み・読み出し動作マージンを確保することができる。また、入出力データ線、信号線の長さが短くなるので、第５の実施の形態に比べて書き込み・読み出し速度が向上する利点がある。
【００８８】
また、図５の共有化されたシフトレジスタ２、ＤＱバッファ３、フューズ回路４を、図６に示すように、それぞれ２系統に分割すれば、コア１の分割に際してビット容量が増加し、単位の大きさに制限がある場合に、チップサイズの増加を最小限に抑制することができ同時にコア１とシフトレジスタ部２との間の対称性も略確保することができる。
【００８９】
以上、主としてコア１とシフトレジスタ部２との間をつなぐデータ線、信号線の配置に着目し、書き込み・読み出し動作マージンと高速性を中心にレイアウト上の利点を説明したが、次に高周波クロック同期型メモリにおける入出力データの流れと、シフトレジスタ部２から周辺回路部５を通ってＩ／Ｏ回路６に至る入出力データ線、信号線の配線長に着目し、さらに高速動作を実現する手段について説明する。
【００９０】
ここでは、このような高速動作の実現手段についてのべる前に、高周波クロック同期型メモリにおける入出力データの流れについて詳細に説明する。図７、図８に、Ｉ／Ｏ回路とコア１との間で、書き込み・読み出し動作に応じて内部信号のデータ変換を行うシフトレジスタ部２の構成が示されている。ここでデータ変換とは、先にのべたように、書き込み動作におけるシリアル・パラレル変換、読み出し動作におけるパラレル・シリアル変換のことである。
【００９１】
図７（ａ）のシフトレジスタ部２を構成する各シフトレジスタ２ａは、（Ｉ／Ｏ）０、（Ｉ／Ｏ）１、…、（Ｉ／Ｏ）７と表示されているように、Ｉ／Ｏごとのブロックにまとめられ、制御クロックに同期して、ブロック単位で内部信号のデータ変換を行う。図７（ｂ）に各シフトレジスタ２ａの回路構成が示されている。
【００９２】
すなわち、Ｉ／Ｏごとにまとめられた前記シフトレジスタ２ａは、内部シリアル・ライトデータＷｒｉｔｅ０、Ｗｒｉｔｅ１、…、Ｗｒｉｔｅ７を、パラレル・ライトデータＷＤ０＜０：７＞、ＷＤ１＜０：７＞、…、ＷＤ７＜０：７＞に変換するライトレジスタ７と、コア１から読み出された内部パラレル・リードデータＲＤ０＜Ｏ：７＞、ＲＤ１（０：７＞、…、ＲＤ７＜Ｏ：７＞を、シリアル・リードデータＲｅａｄ０、Ｒｅａｄ１、…、Ｒｅａｄ７に変換するリードレジスタ８とで構成される。
【００９３】
図７（ｂ）に示すように、ライトレジスタ７とリードレジスタ８は、各８段のＦＦ（フリップ・フロップ）回路９で構成される。ライトレジスタ７では、内部ライトデータ制御クロックに同期して、８ビット単位のシリアル・ライトデータＷｒｉｔｅがＦＦに送られ、各ＦＦの出力段から８ビットのパラレル・ライトデータＷＤ＜０＞、ＷＤ１＜１＞、…、ＷＤ＜７＞が出力される。また、リードレジスタ８では、８ビットの内部読み出しパラレル・リードデータＲＤ＜０＞、ＲＤ＜１＞、…ＲＤ＜７＞が各ＦＦに入力され、内部リードデータ制御クロックに同期して、リードレジスタ８の出力部から、８ビットのシリアル・リードデータＲｅａｄが出力される。
【００９４】
ここで、シフトレジスタを構成するＦＦ回路の個数は、そのシステムによりシフトレジスタが何ビットのパラレル・データをシリアル・データに変換するか、又はシリアル・データを何ビットのパラレル・データに変化するかにより異なる。
【００９５】
データの転送効率を上げるために、ライトレジスタ７とリードレジスタ８は内部クロックの立ち上がりエッジ（奇数データ用）及び立ち下がりエッジ（偶数データ用）の両エッジを用いるタイプか、クロックの片側エッジのみを用いるタイプかのいずれかを使用する。
【００９６】
奇数データ（ｏｄｄ）に対して内部クロックの立ち上がりエッジを用い、偶数データ（ｅｖｅｎ）に対して内部クロックの立ち下がりエッジを用いるシフトレジスタの１例を図８に示す。
【００９７】
図８（ａ）に、各８ビットのシフトレジスタ２ａからなるシフトレジスタ部２が示されている。８ビットのシリアル・ライトデータは、各４ビットの偶数番、奇数番のシリアル・ライトデータｅＷｒｉｔｅ０、ｏＷｒｉｔｅ０、ｅＷｒｉｔｅ１、ｏＷｒｉｔｅ１、…、ｅＷｒｉｔｅ７、ｏＷｒｉｔｅ７に分けられ、これを８ビットのパラレル・ライトデータＷＤ０＜０：７＞、ＷＤ１＜０：７＞、…、ＷＤ７＜０：７＞に変換して出力する。
【００９８】
また８ビットのパラレル・リードデータＲＤ０＜０：７＞、ＲＤ１＜０：７＞、…、ＲＤ７＜０：７＞は、各４ビットの偶数番、奇数番のシリアル・リードデータｅＲｅａｄ０、ｏＲｅａｄ０、ｅＲｅａｄ１、ｏＲｅａｄ１、…、ｅＲｅａｄ７、ｏＲｅａｄ７に変換して出力される。
【００９９】
図８（ｂ）に示すように、ライトレジスタ７とリードレジスタ８は、それぞれ奇数データ、偶数データに対応して、各４段のＦＦ回路９及び１０からなる２系列のシフトレジスタで構成される。ここでＦＦ回路９は内部制御クロックの立上がりエッジでデータを出力し、ＦＦ回路１０は内部制御クロックの立下がりエッジでデータを出力する。
【０１００】
ライトレジスタ７では、ライトデータ制御クロックに同期して、各４ビットの内部シリアル・ライトデータｅＷｒｉｔｅ、ｏＷｒｉｔｅがそれぞれｅｖｅｎ側、ｏｄｄ側のシフトレジスタに入力され、各ＦＦ回路９の出力段から４ビットの奇数番のパラレル・ライトデータＷＤ＜１＞、ＷＤ＜３＞、ＷＤ＜５＞、ＷＤ＜７＞が出力され、各ＦＦ回路１０の出力段から４ビットの偶数番のパラレル・ライトデータＷＤ＜０＞、ＷＤ＜２＞、ＷＤ＜４＞、ＷＤ＜６＞が出力される。
【０１０１】
また、リードレジスタ８では、４ビットの奇数番の内部パラレル・リードデータＲＤ＜１＞、ＲＤ＜３＞、ＲＤ＜５＞、ＲＤ＜７＞がｏｄｄ側の各ＦＦ回路９に入力され、また４ビットの偶数番の内部パラレル・リードデータＲＤ＜０＞、ＲＤ＜２＞、ＲＤ＜４＞、ＲＤ＜６＞がｅｖｅｎ側の各ＦＦ回路１０に入力され、リードデータ制御クロックに同期して、リードレジスタ８のｏｄｄ側及びｅｖｅｎ側の出力部から８ビットのシリアル・リードデータｏＲｅａｄ、ｅＲｅａｄがそれぞれ出力される。
【０１０２】
次に図９乃至図１２を用いて、ライトレジスタ７及びリードレジスタ８の回路構成と動作について具体的に説明する。図９に４ビットのシリアル・パラレルデータ変換を行うライトレジスタ７の回路構成を示す。
【０１０３】
ライトレジスタ７は、ＦＦ１からＦＦ４までの４個のＦＦ回路１１と、ラッチ１からラッチ４までの４個のラッチ回路１２から構成される。ＦＦ回路１１は、内部ライトデータ制御クロックｒｃｌｋの立ち下がりエッジで入力されたシリアル・ライトデータＷＲＩＴＥを取り込み、立ち上がりでそのデータを出力するＤ型ＦＦ回路である。
【０１０４】
これら４個のＦＦ回路１１は直列接続され、その出力Ｆ１、Ｆ２、Ｆ３、Ｆ４が４個のラッチ回路１２に入力される。ラッチ回路１２は、先に図２６で説明したコントロールロジック１１２から出力される制御信号ＷＲＴＯＰＥＮの立ち下がりで入力データをラッチし、立ち上がりでラッチしたデータを出力する。この４個のラッチ回路１２の出力が、パラレル・ライトデータＷＤ＜０＞、ＷＤ＜１＞、ＷＤ＜２＞、ＷＤ＜３＞となる。
【０１０５】
図９（ｂ）にＦＦ回路１１の回路構成を示す。ライトデータ制御クロックｒｃｌｋは、インバータＩ５、Ｉ６によりクロックＣＬＫとその反転クロックＣＬＫｂに変換される。
【０１０６】
ＦＦ回路１１の入力データＤは、ｐ型トランジスタＱ１、ｎ型トランジスタＱ２からなる転送ゲートとＣＬＫ及びＣＬＫｂにより、ｒｃｌｋが“Ｌ”（以下低レベルを“Ｌ”、高レベルを“Ｈ”とする）の時インバータＩ１、Ｉ２からなる初段のＦＦに取り込まれ、ｒｃｌｋが“Ｈ”に反転した時、入力データＤは、ｐ型トランジスタＱ３、ｎ型トランジスタＱ４からなる転送ゲートとＣＬＫ及びＣＬＫｂにより、インバータＩ３、Ｉ４からなる次段のＦＦに送られ出力Ｑとして取り出される。
【０１０７】
図９（ｃ）にラッチ回路１２の回路構成を示す。制御信号ＷＲＴＯＰＥＮはインバータＩ１０、Ｉ１１により信号ＥＮとその反転信号ＥＮｂに変換される。ラッチ回路１２の入力データＤは、制御信号ＷＲＴＯＰＥＮが“Ｈ”の時ｐ型トランジスタＱ５、ｎ型トランジスタＱ６からなる転送ゲートとＥＮ及びＥＮｂにより、インバータＩ７、Ｉ８からなるラッチに送られ、インバータＩ９を介して出力Ｑが取り出される。
【０１０８】
次に図１０に示すタイミング波形を用いて、４ビットのシリアル・パラレルデータ変換を行うライトレジスタ７の動作を説明する。０から３まで番号を付された４ビットの内部シリアル・データＷＲＩＴＥは、時刻Ｔ０におけるｒｃｌｋの立ち下がりエッジで、１ビット目のデータ０がＦＦ１に取り込まれ、時刻Ｔ１におけるｒｃｌｋの立ち上がりエッジで、データ０がＦｌとしてＦＦ１から出力される。
【０１０９】
次の時刻Ｔ２におけるｒｃｌｋの立ち下がりエッジで、ＦＦ１から出力された信号Ｆ１はＦＦ２に取り込まれ、同時にＦＦ１にはＷＲＩＴＥ信号の２ビット目のデータ１が取り込まれる。時刻Ｔ３におけるｒｃｌｋの立ち上がりエッジで、データ１がＦｌとしてＦＦ１から出力され、データ０がＦ２としてＦＦ２から出力される。
【０１１０】
このようにｒｃｌｋの立ち下がりエッジでデータを取り込み、立ち上がりエッジで次のＦＦへ順にデータを出力すれば、時刻Ｔ０で最初のデータを取り込んでから４サイクル目の時刻Ｔ７のｒｃｌｋの立ち上がりエッジで、４個のＦＦの出力Ｆ１〜Ｆ４に４ビットのデータがそれぞれ出力される。
【０１１１】
このとき、ラッチ１乃至ラッチ４の転送ゲートの信号ＷＲＴＯＰＥＮを立ち上げれば、４ビットの内部シリアル・データＷＲＩＴＥは、ＷＤ＜０：３＞のパラレル・データに変換される。
【０１１２】
ライトレジスタ７の構成が、内部クロックｒｃｌｋの立ち上がり、立ち下がりの両エッジを用いるタイプの場合には、ＦＦがｒｃｌｋの立ち上がりでデータを取り込み、立ち下がりでデータを出力する構成になったシフトレジスタを追加すればよい。
【０１１３】
図９に示すライトレジスタの変形例として、図３５の回路構成を備えるライトレジスタについて説明する。図３５に示すライトレジスタは、ＦＦ１からＦＦ３までの３個のＦＦ回路１１と、ラッチ１からラッチ７までの７個のラッチ回路１２から構成される。
【０１１４】
図９に示すライトレジスタでは、ＦＦ回路１１は内部ライトデータ制御クロックｒｃｌｋによりライトデータを転送したが、図３５に示す回路では、ライトデータではなくＦＦ２、ＦＦ３を用いてラッチ制御信号ＷＲＴＬＡＴを、内部ライトデータ制御クロックｒｃｌｋで転送することにより、ライトデータのシリアル・パラレル変換を実現する。
【０１１５】
図３６に示すタイミング波形を用いて、図３５のライトレジスタの動作を説明する。０〜３と番号付けしたシリアル・ライトデータＷＲＩＴＥを、ｒｃｌｋに同期してＦＦ１（図３５）に入力し、１サイクル遅れで０〜３と番号付けした出力信号Ｆ４を発生させ、順次ラッチ４乃至ラッチ７に入力する。
【０１１６】
一方、ラッチ制御信号ＷＲＴＬＡＴがｒｃｌｋに同期してＦＦ２、ＦＦ３に転送され、それぞれラッチ５乃至ラッチ７のラッチの制御信号端子にＷＲＴＬＡＴ、Ｌ１、Ｌ２として入力される。これらのラッチ制御信号を受けてラッチ５乃至ラッチ７の出力部Ｆ１、Ｆ２、Ｆ３には、０〜２と番号付けしたライトデータＷＲＩＴＥが出力し、またラッチ４の入力部には、先にＦＦ１から入力したシリアル・ライトデータＷＲＩＴＥの最後のデータ３がＦ４として出力している。
【０１１７】
この状態で制御信号ＷＲＴＯＰＥＮを加えれば、ラッチ１乃至ラッチ４からパラレル・ライトデータＷＤ＜０＞乃至ＷＤ＜３＞が出力され、ライトデータのシリアル・パラレル変換を実現することができる。
【０１１８】
先に図９を用いて説明したライトレジスタの回路構成では、シリアル・ライトデータを内部ライトデータ制御クロックｒｃｌｋにより順次先送りするようにシフトレジスタを構成したが、図３５に示すライトレジスタでは、シリアル・ライトデータをラッチに取り込むタイミングを定めるラッチ制御信号ＷＲＴＬＡＴを、ｒｃｌｋに同期してＦＦ回路で転送することにより、必要なサイクル時に必要な順序でシリアル・ライトデータをラッチ回路に取り込むことができる。
【０１１９】
すなわち、図９と図３５において、ラッチ１乃至ラッチ４から出力されるパラレル・ライトデータＷＤ＜０＞乃至ＷＤ＜３＞の出力の順序を比較すれば、同一順序のシリアル・ライトデータの入力に対して、図９においてラッチ１乃至ラッチ４から出力されるパラレル・ライトデータは、ＷＤ＜３＞、ＷＤ＜２＞、ＷＤ＜１＞、ＷＤ＜０＞と逆順であるのに対し、図３５においてラッチ１乃至ラッチ４から出力されるパラレル・ライトデータは、ＷＤ＜０＞、ＷＤ＜１＞、Ｄ＜２＞、ＷＤ＜３＞と順方向に並び替えられることに特徴がある。図９及び図３５のライトレジスタの応用については、後に第１２の実施の形態で説明する。
【０１２０】
次に、４ビットのパラレル・シリアルデータ変換を行うリードレジスタ８の回路構成の概要を図１１（ａ）に示す。リードレジスタ８はライトレジスタ７と異なり、直列接続された４個のＦＦ回路１３から構成される。ただし、リードレジスタ８のＦＦ回路１３は、ライトレジスタ７のＦＦ回路１１と回路構成が異なる。
【０１２１】
ＦＦ回路１３は、内部リードデータ制御クロックｔｃｌｋの立ち下がりエッジで入力データを取り込み、立ち上がりエッジでデータを出力するＤ型ＦＦであるが、図２６のコントロールロジック１１２から出力されるＲＤｉｎ信号の立ち上がりエッジによって、ＦＦ回路１３の内部に４ビットの内部パラレル・データＲＤ＜０＞からＲＤ＜３＞までを取り込むことができるようになっている。直列接続された４個のＦＦ回路１３の終段から、４ビットの内部シリアル・リードデータＲｅａｄが出力される。
【０１２２】
リードレジスタ８の回路構成の詳細を図１１（ｂ）に示す。ｔｃｌｋとＲＤｉｎが共に“Ｌ”ならば、ｔｃｌｋはインバータＩ１７を介して転送ゲートＱ９、Ｑ１０をオフ、Ｑ１３、Ｑ１４をオン、またＲＤｉｎはインバータＩ１２を介して転送ゲートＱ７、Ｑ８をオフ、転送ゲートＱ１１、Ｑ１２をオンとする。
【０１２３】
従って初段の状態Ａ（図１１（ａ）に示すように接地される）は転送ゲートＱ１１、Ｑ１２及びＱ１３、Ｑ１４を介してインバータＩ１３、Ｉ１４からなるＦＦの入力側のＡに転送されこれを“Ｌ”とする。
【０１２４】
ＲＤｉｎの“Ｌ”を維持して、ｔｃｌｋを“Ｈ”とすれば、転送ゲートＱ９、Ｑ１０がオン、転送ゲートＱ１３、Ｑ１４をオフとなるので、ＦＦの入力側の状態Ａは転送ゲートＱ９、Ｑ１０を介してインバータＩ１５、Ｉ１６からなるＦＦの出力側のＢに転送されこれを“Ｌ”とする。このようにして、ｔｃｌｋを用いてデータＲＤが入力されない場合の、リードレジスタ８を構成するＦＦ１３の初段のから終段までの状態を定める。
【０１２５】
その時点でＲＤｉｎを“Ｈ”とすれば、ＲＤｉｎはインバータＩ１２を介して転送ゲートＱ７、Ｑ８をオン、転送ゲートＱ１１、Ｑ１２をオフとし、図１１（ａ）に示すＲＤ＜０＞からＲＤ＜３＞までの内部パラレル・リードデータが、図１１（ｂ）のＲＤからそれぞれインバータＩ１３、Ｉ１４からなるＦＦに取り込まれる。
【０１２６】
次にＲＤｉｎを“Ｌ”とし、ｔｃｌｋを用いてリードレジスタ８に取り込まれたパラレル・リードデータをシリアル・リードデータＲＥＡＤとして転送し、出力することができる。
【０１２７】
図１２に示すタイミング波形を用いて、４ビットのリードレジスタ８の動作をさらに具体的に説明する。時刻Ｔ０においてコア１から内部パラレル・リードデータＲＤ＜０：３＞が読み出される。コア１からパラレル・リードデータが読み出された時、図２６のコントロールロジック１１２からＲＤｉｎ信号が出力される。このＲＤｉｎ信号の立ち上がりエッジで、パラレル・リードデータＲＤ＜０：３＞は、それぞれＦＦ回路１３の内部ノ一ドＡに取り込まれ、ＲＤｉｎ信号の立ち下がりエッジで取り込まれデータはノ一ドＡにラッチされる。
【０１２８】
時間Ｔ４におけるｔｃｌｋの立ち下がりエッジで４段目のＦＦに取り込まれたパラレル・リードデータＲＤ＜０＞が、まず内部シリアル・データＲｅａｄとして出力される。この時、初段のＦＦに取り込まれたＲＤ＜３＞はＦＦ１として、２段目のＦＦに取り込まれたＲＤ＜２＞はＦＦ２として、３段目のＦＦに取り込まれたＲＤ＜２＞はＦＦ３として、各ＦＦ回路１３の出力部に出力される。
【０１２９】
時刻Ｔ５におけるｔｃｌｋの立ち上がりエッジで、出力ＦＦ１、ＦＦ２、ＦＦ３はそれぞれ次段のＦＦ回路１３に取り込まれ、時間Ｔ６におけるｔｃｌｋの立ち下がりエッジで順に次のＦＦ回路１３へと転送される。つまり、時間Ｔ４における立ち下がりエッジでパラレル・リードデータＲＤ＜０＞が最初の内部シリアル・リードデータＲｅａｄとして出力されてから、４サイクル目の時刻Ｔ１０の立ち下がりエッジでパラレル・リードデータＲＤ＜３＞が最後の内部シリアル・リードデータＲｅａｄとして出力され、パラレル・シリアル変換が終了する。
【０１３０】
リードレジスタ８の構成が、内部クロックｔｃｌｋの立上がり、立下がりの両エッジを用いるタイプの場合には、ＦＦがｔｃｌｋの立ち上がりでデータを取り込み、立ち下がりでデータを出力する構成になったシフトレジスタを追加すればよい。
【０１３１】
以上、高周波クロック同期型メモリの書き込み・読み出し動作におけるメモリデータの流れを説明したが、次の第７乃至第２２の実施の形態では、このメモリデータの流れに基づき、例えば図１のシフトレジスタ部２から周辺回路部５を通ってＩ／Ｏ回路６に含まれるパッド６ａに至るシリアル・リード及びシリアル・ライトデータ線の配線長、及び配線に含まれる直列抵抗に着目して、さらに高速動作を実現する手段について説明する。
【０１３２】
図１３を用いて本発明の第７の実施の形態について説明する。第７の実施の形態におけるシフトレジスタ部２の構成とコア１及び周辺回路５に対する配置を図１３に示す。
【０１３３】
図１３（ａ）に示すように、第７の実施の形態のライトレジスタ７は、４ビットの奇数のシリアル・ライトデータｏＷｒｉｔｅを入力し、４ビットの奇数のパラレル・ライトデータＷＤ＜１，３，５，７＞を出力する奇数側のライトレジスタ１４と、４ビットの偶数のシリアル・ライトデータｅＷｒｉｔｅを入力し、４ビットの偶数のパラレル・ライトデータＷＤ＜０，２，４，６＞を出力する偶数側のライトレジスタ１５から構成される。
【０１３４】
また、第７の実施の形態のリードレジスタ８は、４ビットの奇数のパラレル・リードデータＲＤ＜１，３，５，７＞を取り込み、４ビットの奇数のシリアル・リードデータｏＲｅａｄを出力する奇数側のリードレジスタ１６と、４ビットの偶数のパラレル・リードデータＲＤ＜０，２，４，６＞を取り込み、４ビットの偶数のシリアル・リードデータｅＲｅａｄを出力する偶数側のリードレジスタ１７から構成される。
【０１３５】
前記ライトレジスタ７とリードレジスタ８は、書き込み及び読み出し制御クロック、ｒｃｌｋ、ｔｃｌｋの両エッジを用いて４サイクルのクロックで８ビットのデータ転送を行う。
【０１３６】
図１３（ｂ）に示すように、ライトレジスタ７とリードレジスタ８からなるシフトレジスタ部２は（Ｉ／Ｏ）０から（Ｉ／Ｏ）７までの８個のＩ／Ｏ回路６に対応してＩ／Ｏ単位にまとめられ、８個のＩ／Ｏ単位のブロックがＹ方向に積み重なる形で１組のシフトレジスタ部２が構成される。
【０１３７】
図１３（ｃ）のパターン・レイアウトに示すように、このような８個のＩ／０回路５に対応する２組のシフトレジスタ部２が、チップのＹ方向中央部の周辺回路部５と直交するようにチップのＸ方向中央部に配置される。すなわち、Ｘ方向の中央部に１６個のＩ／Ｏ回路６に対応する２組のシフトレジスタ部２が配置される。
【０１３８】
Ｉ／Ｏ回路６からは、偶数データｅＷｒｉｔｅ及び奇数データｏＷｒｉｔｅ用の２本の内部シリアル・ライトデータ線が、Ｉ／Ｏごとに対応する８個のライトレジスタ７にそれぞれ接続されるので、計１６本の内部シリアル・ライトデータ線が周辺回路５を通り、Ｉ／Ｏごとに異なる配線長で８個のライトレジスタ７に接続される。
【０１３９】
また、Ｉ／Ｏごとに対応する８個のリードレジスタ８には、それぞれ偶数データｅＲｅａｄ及び奇数データｏＲｅａｄ用の２本の内部シリアル・リードデータ線が接続されるので、計１６本の内部シリアル・リードデータ線がＩ／Ｏごとに異なる配線長で周辺回路部５まで延び、周辺回路部５を通過してＩ／Ｏ回路６に接続される。
【０１４０】
Ｉ／Ｏごとに対応するライトレジスタ７及びリードレジスタ８から周辺回路
部５までの配線抵抗をＲｓとすれば、周辺回路部５からもっとも離れたＩ／Ｏ
対応レジスタからの配線抵抗Ｒｓが最大となる。
【０１４１】しかし、この配線抵抗Ｒｓは、コア１とシフトレジスタ部２との間のライト／リード動作における伝搬時間の対称性を損なわないので、動作マージンを維持することができる。ただし、この場合は周辺回路５を通過する時の配線長抵抗Ｒｐの他にＩ／Ｏ間で異なるＲｓが加わることを考慮しなければならない。
【０１４２】
次に図１４に基づき本発明の第８の実施の形態について説明する。第７の実施の形態では、ライトレジスタ７及びリードレジスタ８をＩ／Ｏごとに対応させて構成したが、第８の実施の形態では図１４（ａ）に示すように、内部制御クロックｒｃｌｋ又はｔｃｌｋの両エッジで入力又は出力される＜０＞から＜７＞までの各８ビットのシリアルデータを単位として、ライトレジスタ７及びリードレジスタ８をとりまとめる。
【０１４３】
各８ビットのシリアル・データを単位としてまとめられたデータブロックが、周辺回路５に対してデータの小さい順に＜０＞、＜１＞、＜２＞、…、＜７＞のように縦に積み重ねられ、一続きのライトレジスタ７及びリードレジスタ８が構成される。
【０１４４】
このように構成すれば、全Ｉ／Ｏの内部シリアル・ライトデータは、周辺回路部５からもっとも離れたライトデータブロック＜６＞にｅＷｒｉｔｅ＜０：７＞が、ライトデータブロック＜７＞にｏＷｒｉｔｅ＜０：７＞が入力され、全Ｉ／Ｏの内部シリアル・リードデータが周辺回路部５にもっとも近いリードデータブロック＜０＞からｅＲｅａｄ＜０：７＞が、リードデータブロック＜１＞からｏＲｅａｄ＜０：７＞が出力される。
【０１４５】
すなわち、図１４に矢示したように、ライトレジスタ７及びリードレジスタ８のデータ転送は、周辺回路部５の方向に直線的に向かうように行われる。なお、図１４の太い矢印は偶数データの転送状況を、細い矢印は奇数データの転送状況を示している。（以下図１７まで同様）。
【０１４６】
リードレジスタ８をこのように構成すれば、全Ｉ／Ｏに対する内部シリアル・リードデータは、周辺回路部５に近いリードデータブロック＜０＞及び＜１＞から出力されるので、第７の実施の形態に比べて、周辺回路部５までの内部シリアル・リード線の配線長の違いをなくすことができる。
【０１４７】
従って、内部シリアル・リード線の配線長に関しては、周辺回路部５を通ってＩ／Ｏ回路６に接続される配線長と、その配線抵抗Ｒｐのみを考慮すれば良いので、読み出し速度を向上することができる。
【０１４８】
次に図１５に基づき、本発明の第９の実施の形態について説明する。第９の実施の形態では、各８ビットのシリアル・データを単位としてまとめられたデータブロックが、周辺回路部５に対してデータの大きい順に＜７＞、＜６＞、＜５＞、…、＜０＞のように縦に積み重ねられ、一続きのライトレジスタ７及びリードレジスタ８が構成される。
【０１４９】
ライトレジスタ７をこのように構成すれば、全Ｉ／Ｏの内部シリアル・ライトデータは、周辺回路部５に最も近いライトデータブロック＜７＞にｏＷｒｉｔｅ＜０：７＞が、ライトデータブロック＜６＞にｅＷｒｉｔｅ＜０：７＞が入力され、全Ｉ／Ｏの内部シリアル・リードデータは、周辺回路部５から最も遠いリードデータブロック＜０＞からｅＲｅａｄ＜０：７＞が、リードデータブロック＜１＞からｏＲｅａｄ＜０：７＞が出力される。すなわち、図１５に矢示したように、シフトレジスタ２におけるデータ転送は、周辺回路部５から直線的に離れる方向に行われる。
【０１５０】
このようにライトレジスタ７を構成すれば、全Ｉ／Ｏに対する内部シリアル・ライトデータが周辺回路部５にもっとも近いライトデータブロック＜６＞、＜７＞に入力されるので、第７の実施の形態に比べて、周辺回路部５までの内部シリアル・ライト線の配線長の違いをなくすことができる。
【０１５１】
従って、内部シリアル・ライト線の配線長に関しては、Ｉ／Ｏ回路６から周辺回路部５を通って周辺回路部５に最も近いライトデータブロック＜６＞、＜７＞に接続されるまでの配線長と、その配線抵抗Ｒｐのみを考慮すれば良いので、書き込み速度を向上することができる。
【０１５２】
次に図１６に基づき、本発明の第１０の実施の形態について説明する。第１０の実施の形態では、各８ビットのシリアルデータを単位としてまとめられたデータブロックは、図１６（ａ）に示すように、データ転送の流れが周辺回路部５に対してループを描くように縦方向に積み重ねられ、一続きのライトレジスタ７及びリードレジスタ８が構成される。
【０１５３】
図１６（ａ）の上部にデータ転送の流れが、周辺回路部５の方向に直線的に向かうように、データブロックを＜０＞、＜１＞、＜２＞、…、＜７＞とデータの小さい順に積み重ねたレジスタと、“ループ形式で構成”として矢示されるように、レジスタを馬蹄形に曲げることにより、周辺回路部５から離れる方向のデータの流れを周辺回路部５に向かう方向に引き戻す方法が示されている。
【０１５４】
このように、データの流れを引き戻す方法は、レジスタを曲げなくても、図１６（ａ）のライトレジスタ７及びリードレジスタ８に矢示したように、データブロックの積み重ね方を変更すれば等価的に実現することができる。
【０１５５】
ライトレジスタ７及びリードレジスタ８をこのように構成すれば、全Ｉ／Ｏの内部シリアル・ライトデータｅＷｒｉｔｅ＜０：７＞とｏＷｒｉｔｅ＜０：７＞を比較的周辺回路部５に近いライトデータブロック＜６＞、＜７＞に入力し、全Ｉ／ＯのシリアルリードデータｅＲｅａｄ＜０：７＞とｏＲｅａｄ＜０：７＞を周辺回路部５にもっとも近いリードデータブロック＜０＞、＜１＞から出力することができる。
【０１５６】
すなわち、第１０の実施の形態では、全Ｉ／Ｏの内部シリアル・リードデータ線の周辺回路部５に対する配線長を、その配線抵抗Ｒｓが無視できる程度に最短にし、同時に全Ｉ／Ｏの内部シリアル・ライトデータ線の周辺回路部５に対する配線長を短くし、その配線抵抗Ｒｓを大幅に小さくすることが可能になる。
【０１５７】
次に図１７に基づき、本発明の第１１の実施の形態について説明する。第１１の実施の形態は第１０の実施の形態の変形例である。各８ビットのシリアルデータを単位としてまとめられたデータブロックは、図１７（ａ）に示すように、データ転送の流れが周辺回路部５に対して等価的にループを描くように縦方向に積み重ねられ、一続きのライトレジスタ７及びリードレジスタ８が構成される。
【０１５８】
第１１の実施の形態では、全Ｉ／Ｏの内部シリアル・ライトデータｅＷｒｉｔｅ＜０：７＞とｏＷｒｉｔｅ＜０：７＞を周辺回路５にもっとも近いライトデータブロック＜６＞、＜７＞に入力し、全Ｉ／ＯのシリアルリードデータｅＲｅａｄ＜０：７＞とｏＲｅａｄ＜０：７＞を周辺回路５に比較的近いリードデータブロック＜０＞、＜１＞から出力することが第１０の実施の形態と異なる。
【０１５９】
第１１の実施の形態では、全Ｉ／Ｏの内部シリアル・ライトデータ線の周辺回路５に対する配線長を、その配線抵抗Ｒｓが無視できる程度に最短にし、同時に全Ｉ／Ｏの内部シリアル・リードデータ線の周辺回路部５に対する配線長を短くし、その配線抵抗Ｒｓを大幅に小さくすることが可能になる。
【０１６０】
次に図１８に基づき、本発明の第１２の実施の形態について説明する。第１２の実施の形態では、第８の実施の形態と同様、シフトレジスタ部２をシリアル・データを単位としてまとめられたデータブロックで構成するのであるが、このとき、図１８（ａ）に示すように、偶数データブロック＜０＞、＜２＞、＜４＞、＜６＞のみを周辺回路部に対してデータの小さい順に縦方向に４つ積み重ねた偶数側のシフトレジスタと、奇数データブロック＜１＞、＜３＞、＜５＞、＜７＞のみ（図示せず）を周辺回路５に対してデータの小さい順に縦方向に４つ積み重ねた奇数側のシフトレジスタとを、互いに独立なものとして分離することに特徴がある。
【０１６１】
このように偶数側と奇数側とが完全に分離されたシフトレジスタ部２を、図１８（ｂ）に示すように周辺回路部５の上下に配置すれば、偶数用の内部シリアルデータ線及び信号線と、奇数用の内部シリアルデータ線及び信号線とが完全に分離されるので、その間のデータや信号の相互干渉を回避すると同時に、シフトレジスタ部２の全Ｉ／Ｏに対するデータ線、信号線の伝播時間の対称性を確保することができる。
【０１６２】
また、内部シリアル・リードデータに関しては、全Ｉ／ＯのｅＲｅａｄＡ及びｅＲｅａｄＢ共に周辺回路部２に対しての偶数データの場合には最近傍のブロック＜０＞から、奇数データの場合には最近傍のブロック＜１＞から、出力されるので周辺回路部５までの配線抵抗Ｒｓが問題なることはない。
【０１６３】
次に図３７を用いて第１２の実施の形態の変形例について説明する。図３７において偶数データブロック＜０＞、＜２＞、＜４＞、＜６＞のみを周辺回路部に対してデータの小さい順に縦方向に４つ積み重ねた偶数側のシフトレジスタと、奇数データブロック＜１＞、＜３＞、＜５＞、＜７＞のみ（図示せず）を周辺回路５に対してデータの小さい順に縦方向に４つ積み重ねた奇数側のシフトレジスタとを、互いに独立なものとして分離することは、図１８に示す第１２の実施の形態と同様である。
【０１６４】
しかし、図１８に示す第１２の実施の形態では図９で説明したライトレジスタを用いるのに対して、図３７に示す第１２の実施の形態の変形例ではライトレジスタ７として図３５で説明したライトレジスタを用いることに特徴がある。
【０１６５】
先に説明したように、同一順序のシリアル・ライトデータの入力に対して、図９のライトレジスタのラッチからのパラレルライト出力と、図３５のライトレジスタのラッチからのパラレルライト出力とは逆順に配列されるので、図３７に示すように、ライトデータを周辺回路部５の最近傍のブロック＜０＞から入力し、さらにラッチ制御信号ＷＲＴＬＡＴをＦＦ回路で矢示したように転送すれば、図１８と同様にブロック＜６＞からブロック＜０＞に向かうライトデータの流れ（図示せず）が得られる。
【０１６６】
奇数ブロックについても同様であるから、このようにすれば、内部シリアル・リードデータのみならず、全Ｉ／ＯのｅＷｒｉｔｅ、ｏＷｒｉｔｅ及びｅＲｅａｄ、ｏＲｅａｄを、共に周辺回路５にもっとも近いライトデータブロック＜０＞、＜１＞に入出力することができるので、内部シリアル・リード線及び内部シリアル・ライト線の配線抵抗Ｒｓを全て除去することができる。
【０１６７】
次に図１９に基づき、本発明の第１３の実施の形態について説明する。第１３の実施の形態では、第１２の実施の形態と同様、シフトレジスタ部２をシリアル・データ単位のデータブロックでまとめるのであるが、このとき、図１９（ａ）に示すように、偶数データブロック＜６＞、＜４＞、＜２＞、＜０＞のみを周辺回路部に対してデータの大きい順に縦方向に４つ積み重ねた偶数側のシフトレジスタと、また奇数データブロック＜７＞、＜５＞、＜３＞、＜１＞のみ（図示せず）を周辺回路５に対してデータの大きい順に縦方向に４つ積み重ねた奇数側のシフトレジスタとを、互いに独立なものとすることに特徴がある。
【０１６８】
このように偶数側と奇数側とが完全に分離されたシフトレジスタ２を、図１９（ｂ）に示すように周辺回路５の上下に配置すれば、偶数用の内部シリアルデータ線及び信号線と、奇数用の内部シリアルデータ線及び信号線とが完全に分離されるので、第１２の実施の形態と同様、データ及び信号の相互干渉を防止し、かつシフトレジスタ２の全Ｉ／Ｏに対するデータ線、信号線の伝播時間の対称性を確保することができる。
【０１６９】
また、内部シリアル・ライト信号に関しては、全Ｉ／ＯのｅＷｒｉｔｅＡ及びｅＷｒｉｔｅＢデータ共に、周辺回路部５に対して偶数データの場合には最近傍のブロック＜６＞に、奇数データの場合（図示せず）にはブロック＜７＞に入力されるので、周辺回路部５からの配線抵抗Ｒｓが問題となることはない。
【０１７０】
次に図２０に基づき、本発明の第１４の実施の形態について説明する。第１４の実施の形態では、図２０（ａ）に示すように、周辺回路部５に対する偶数ブロックの積み重ね方をデータ転送がループ状になるようにして、偶数側と奇数側（図示せず）のシフトレジスタを互いに独立に形成する。
【０１７１】
偶数データブロックを周辺回路部５に対して＜０＞、＜６＞、＜２＞、＜４＞の順に、また奇数データブロック（図示せず）を周辺回路部５に対して＜１＞、＜７＞、＜３＞、＜５＞の順に積み重ねれば、ライトレジスタ７及びリードレジスタ８において、図２０に矢示したようなループ状のデータ転送を実現することができる。
【０１７２】
このようにすれば、偶数用と奇数用のシリアル線を完全に分離したことで、データ及び信号の相互干渉を防止し、シフトレジスタ部の全Ｉ／Ｏに対するデータ線、信号線の伝播時間の対称性が確保できると同時に、内部シリアルリード信号に関しては、全Ｉ／ＯのｅＲｅａｄＡ及びｅＲｅａｄＢ共に、周辺回路部２に対しての偶数データの場合には最近傍のブロック＜０＞から、奇数データの場合には最近傍のブロック＜１＞から、出力されるので周辺回路部５までの配線抵抗Ｒｓが問題なることはない。
【０１７３】
また、内部シリアルライト信号に関しても、データがループ状に転送されるため、ｅＷｒｉｔｅＡ及びｅＷｒｉｔｅＢ共に、周辺回路部５からの配線長を大幅に縮小することが可能になる。
【０１７４】
なお、先に第１２の実施の形態の変形例として、図３７で説明したライトレジスタの形成がレイアウト上可能な場合には、前記ループ状の転送を行わなくても、周辺回路部５からの配線長がさらに短縮されることはいうまでもない。
【０１７５】
次に図２１に基づき本発明の第１５の実施の形態について説明する。第１５の実施の形態は、第１４の実施の形態の変形例である。図２１（ａ）に示すように、データ転送がループ状になるように、周辺回路部５に対して偶数ブロックを積み重ね、偶数側と奇数側のシフトレジスタを互いに独立に形成する。
【０１７６】
偶数データブロックを周辺回路部５に対して＜６＞、＜０＞、＜４＞、＜２＞の順に、また奇数データブロック（図示せず）を周辺回路部５に対して＜７＞、＜１＞、＜５＞、＜３＞の順に積み重ねれば、ライトレジスタ７及びリードレジスタ８において、図２１（ａ）に矢示したようなループ状のデータ転送を実現することができる。
【０１７７】
このようにすれば、偶数用と奇数用のシリアル線を完全に分離したことで、データ及び信号の相互干渉を防止し、シフトレジスタ部の全Ｉ／Ｏに対するデータ線、信号線の伝播時間の対称性が確保できると同時に、内部シリアル・ライト信号に関しては、全Ｉ／ＯのｅＷｒｉｔｅＡ及びｅＷｒｉｔｅＢ共に、周辺回路部２に対して偶数データの場合には最近傍のブロック＜６＞から、奇数データの場合には（図示せず）最近傍のブロック＜７＞から入力されるので、周辺回路部５までの配線抵抗Ｒｓが問題なることはない。
【０１７８】
また、内部シリアルリード信号に関しても、データがループ状に転送されるため、ｅＲｅａｄＡ及びｅＲｅａｄＢ共にブロック＜０＞から出力されるので、周辺回路部５からの配線長を大幅に縮小することができる。
【０１７９】
次に図２２に基づき本発明の第１６の実施の形態について説明する。第１６の実施の形態では、先に図１３を用いて説明した第７の実施の形態におけるシフトレジスタ部２の構成と、高周波クロック同期型メモリのメモリコア部１のセル構成との関係についてのべる。
【０１８０】
図２２において、Ｉ／Ｏ回路６を含む周辺回路部５に直交するように上下に配置されたシフトレジスタ部２は、Ｉ／Ｏごとに８分割されている。周辺回路部５の上下に配置されたメモリコア部１には、０から７まで一連番号を付した各８ビットのＩ／Ｏ回路６に対応して、上側左右のメモリ・コア部１に８ビット分の領域がそれぞれ割り付けられ、同様に８から１５まで一連番号を付した各８ビットのＩ／Ｏ回路６に対応して、下側左右のメモリ・コア部１に８ビット分の領域がそれぞれ割り付けられ、全体で１６ビット構成の高周波クロック同期型メモリ回路を構成している。
【０１８１】
このように、シフトレジスタ部２がＩ／Ｏごとに８分割されると共に、メモリ・コア部１のセルアレイには（Ｉ／Ｏ）０〜（Ｉ／Ｏ）７、及び（Ｉ／Ｏ）８〜（Ｉ／Ｏ）１５までの各８ビット分の領域が割り付けられる。
【０１８２】
例えば、左上のメモリコア部１のセル（Ｉ／Ｏ）０の領域から読み出されたＲＤ０＜０＞からＲＤ０＜７＞までのパラレル・リードデータがシフトレジスタ（Ｉ／Ｏ）０に取り込まれ、シフトレジスタ（Ｉ／Ｏ）０でシリアル・リードデータｅＲｅａｄ０、ｏＲｅａｄ０に変換され、０番のＩ／Ｏ回路６から外部に読みだされる。
【０１８３】
このように、各Ｉ/Ｏ回路６に対応してそれぞれメモリ・コア部１に割り付けられた各８ビット分の領域から、Ｉ/Ｏごとにとりまとめたシフトレジスタを介してデータが外部に読み出される。なお、書き込み動作におけるデータの流れは、読み出し動作におけるデータの流れを逆にすればよいので説明を省略する。
【０１８４】
次に図２３に基づき、本発明の第１７の実施の形態について説明する。第１７の実施の形態では、先に図１４を用いて説明した第８の実施の形態におけるシフトレジスタ部２の構成と、高周波クロック同期型メモリのメモリ・コア部１のセル構成との関係についてのべる。
【０１８５】
先にのべたように、第８の実施の形態では図１４（ａ）に矢示したように、周辺回路部５に対して直交するように配置されたシフトレジスタ部２におけるデータの流れが、周辺回路部５の方向に向かうようにすることに特徴があった。
【０１８６】
これに対応して図２３に示す第１７の実施の形態では、メモリ・コア部１には、＜０＞から＜７＞までのデータを構成する各ビットに対応して、８ビット分の領域がそれぞれ割り付けられている。
【０１８７】
シフトレジスタ部２は図２２と異なり、メモリ・コア部１の各８ビット分の領域からそれぞれ読み出されたパラレル・リードデータが周辺回路部５に向かって、周辺回路部５の近くまで転送されるように、Ｉ／Ｏに対応して縦に８分割されている。
【０１８８】
例えば、左上のメモリ・コア部１の各８ビット分の領域から読み出されたパラレル・リードデータＲＤ０＜０＞からＲＤ０＜７＞までを、シフトレジスタ（Ｉ／Ｏ）０に入力し、周辺回路部５に直交するように配置されたシフトレジスタ（Ｉ／Ｏ）０を用いて周辺回路部５の近傍まで転送され、シリアル・リードデータｅＲｅａｄ０、ｏＲｅａｄ０が周辺回路部５に含まれる０番のＩ／Ｏ回路６から外部に読み出される。同様にして、パラレル・リードデータＲＤ１＜０＞からＲＤ１＜７＞以降のデータが読み出される。
【０１８９】
このように、各データに対応してそれぞれメモリ・コア部１に割り付けられた各８ビット分の領域から、データごとにとりまとめたシフトレジスタを介してデータが外部に読みだされる。
【０１９０】
次に図２４に基づき本発明の第１８の実施の形態について説明する。第１８の実施の形態では、先に図１６を用いて説明した第１０の実施の形態におけるシフトレジスタ部２の構成と、高周波クロック同期型メモリのメモリコア部１のセル構成との関係についてのべる。
【０１９１】
先にのべたように第１０の実施の形態では、図１６（ａ）に矢示したように、周辺回路部５に対して直交するように配置されたシフトレジスタ部２におけるデータの流れが周辺回路部５に対して実効的にループを描くように行われることに特徴があった。
【０１９２】
これに対応して図２４に示す第１８の実施の形態では、例えば、左上のメモリ・コア部１の各８ビット分の領域から読み出されたパラレル・リードデータＲＤ０＜０＞からＲＤ０＜５＞（途中のデータの配列は図１６のシフトレジスタ部２に記載の通り）までを、シフトレジスタ（Ｉ／Ｏ）０に入力し、周辺回路部５に直交するように配置されたシフトレジスタ（Ｉ／Ｏ）０を用いて周辺回路部５の近傍まで転送し、シリアル・リードデータｅＲｅａｄ０、ｏＲｅａｄ０が、周辺回路部５に含まれる０番のＩ／Ｏ回路６から外部に読み出される。
【０１９３】
このように、メモリ・コア部１から読み出されたパラレル・リードデータは、縦に８分割されたシフトレジスタで実効的にループを描くように転送され、シリアル・リードデータとなって周辺回路部部５の近傍まで送られ、Ｉ／Ｏ回路６から外部に読み出される。
【０１９４】
次に図２５に基づき本発明の第１９の実施の形態について説明する。第１９の実施の形態では、先に図１８を用いて説明した第１２の実施の形態におけるシフトレジスタ部２の構成と、高周波クロック同期型メモリのメモリ・コア部１のセル構成との関係についてのべる。
【０１９５】
第１２の実施の形態では、図１８（ａ）に示すように、周辺回路部５に対して直交するように配置されたシフトレジスタ部２が、独立の偶数データブロックと奇数データブロック（図示せず）とをそれぞれデータの小さい順に積み重ねた構造とすることに特徴があった。
【０１９６】
これに対応して、図２５に示す第１９の実施の形態のシフトレジスタ部２は、偶数データ用と奇数データ用とに完全に分離され、Ｉ／Ｏ回路６を含む周辺回路部５の上側に偶数データ用、下側に奇数データ用の（Ｉ／Ｏ）０から（Ｉ／Ｏ）１５までのシフトレジスタが周辺回路５の上下に配置される。データの流れについては、第１７の実施の形態と同様であるから説明を省略する。
【０１９７】
また、第１９の実施の形態の変形例として、先に図３７を用いて説明したシフトレジスタ部２の構成と、高周波クロック同期型メモリのメモリ・コア部１のセル構成との関係を図３８に示す。なお、本発明は上記の実施の形態に限定されることはない。その他本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
【０１９８】
【発明の効果】
上述したように本発明の半導体記憶装置によれば、チップの縦方向の中央部に、長手方向がチップの横方向と平行な周辺回路部を配置し、その上下に横に長い前記周辺回路部と直交するように縦に長いシフトレジスタ部を配置し、メモリコア部とシフトレジスタ部をセットとして左右対称となるように分割配置することにより、チップ面積を増加することなく、メモリコア部とシフトレジスタ部とを接続するデータ線、信号線の対称性を維持し、書き込み、読み出し動作マージンの大きい高周波クロック同期型メモリ回路からなる半導体記憶装置を提供することができる。
【０１９９】
また、シフトレジスタ部をデータごとにまとめた複数のブロックに分割し、この複数のブロックを、Ｉ／Ｏを含み横に長い周辺回路部に対して縦に積み重ねることにより縦に長い一連のシフトレジスタ部を構成し、この複数のブロックの積み重ね方をＩ／Ｏを含む周辺回路部から前記シフトレジスタ部のシリアルデータ入出力部までの配線長が最小となるように選択すれば、書き込み、読み出し動作速度の高い高周波クロック同期型メモリ回路からなる半導体記憶装置を提供することが可能になる。
【図面の簡単な説明】
【図１】第１の実施の形態に係る半導体記憶装置のレイアウトを示す図。
【図２】第２の実施の形態に係る半導体記憶装置のレイアウトを示す図。
【図３】第３の実施の形態に係る半導体記憶装置のレイアウトを示す図。
【図４】第４の実施の形態に係る半導体記憶装置のレイアウトを示す図。
【図５】第５の実施の形態に係る半導体記憶装置のレイアウトを示す図。
【図６】第６の実施の形態に係る半導体記憶装置のレイアウトを示す図。
【図７】シフトレジスタの構成を示す図。
【図８】他のシフトレジスタの構成を示す図。
【図９】ライトレジスタの回路構成を示す図。
【図１０】書き込み動作を示すタイミング波形図。
【図１１】リードレジスタの回路構成を示す図。
【図１２】読み出し動作を示すタイミング波形図。
【図１３】第７の実施の形態に係るシフトレジスタの構成を示す図。
【図１４】第８の実施の形態に係るシフトレジスタの構成を示す図。
【図１５】第９の実施の形態に係るシフトレジスタの構成を示す図。
【図１６】第１０の実施の形態に係るシフトレジスタの構成を示す図。
【図１７】第１１の実施の形態に係るシフトレジスタの構成を示す図。
【図１８】第１２の実施の形態に係るシフトレジスタの構成を示す図。
【図１９】第１３の実施の形態に係るシフトレジスタの構成を示す図。
【図２０】第１４の実施の形態に係るシフトレジスタの構成を示す図。
【図２１】第１５の実施の形態に係るシフトレジスタの構成を示す図。
【図２２】第１６の実施の形態のメモリコアとＩ／Ｏの関係を示す図。
【図２３】第１７の実施の形態のメモリコアとＩ／Ｏの関係を示す図。
【図２４】第１８の実施の形態のメモリコアとＩ／Ｏの関係を示す図。
【図２５】第１９の実施の形態のメモリコアとＩ／Ｏの関係を示す図。
【図２６】従来の高周波クロック同期型メモリの回路構成を示す図。
【図２７】従来の高周波クロック同期型メモリのシフトレジスタの構成を示す図。
【図２８】従来のシフトレジスタの構成を示す図。
【図２９】従来の読み出し動作を示すタイミング波形図。
【図３０】従来の他の読み出し動作を示すタイミング波形図。
【図３１】従来の書き込み動作を示すタイミング波形図。
【図３２】従来の他の書き込み動作を示すタイミング波形図。
【図３３】従来の高周波クロック同期型メモリのレイアウトを示す図。
【図３４】従来の高周波クロック同期型メモリの他のレイアウトを示す図。
【図３５】本発明の他のライトレジスタの回路構成を示す図。
【図３６】本発明の他のライトレジスタの書き込み動作を示すタイミング波形図
【図３７】第１２の実施の形態の変形例に係るシフトレジスタの構成を示す図。
【図３８】第１９の実施の形態の変形例に係るメモリコアとＩ／Ｏの関係を示す図。
【符号の説明】
１…コア
２…シフトレジスタ部
２ａ…シフトレジスタ
３…ＤＱバッファ
４…フューズ回路
５…周辺回路部
６…Ｉ／Ｏ回路
６ａ…パッド
７…ライトレジスタ
８…リードレジスタ
９、１０、１１、１３…ＦＦ
１２…ラッチ
１４…奇数側ライトレジスタ
１５…偶数側ライトレジスタ
１６…奇数側リードレジスタ
１７…偶数側リードレジスタ
１００…メモリ回路
１０１…メモリコア部
１０２…シフトレジスタ部
１０２ａ…シフトレジスタ
１０３…ＤＱバッファ
１０４…フューズ回路
１０５…周辺回路部
１０６…Ｉ／Ｏ
１０７…リードレジスタ
１０８…ラトレジスタ
１０９、１１０…ＦＦ
１１１…ＤＬＬ
１１２…コントロールロジック
１１３…メモリセルアレイ
１１４…センスアンプ
１１５…カラムデコーダ
１１６…ローデコーダ
【発明の属する技術分野】
本発明は半導体記憶装置に係り、特に高周波クロック同期型メモリの回路構成に関するものである。
【０００２】
【従来の技術】
従来の高周波クロック同期型メモリの回路構成を図２６に示す。メモリ回路１００は大別してメモリ・コア部１０１とその他のＩ／Ｆ回路から構成される。
【０００３】
Ｉ／Ｆ回路はメモリ・コア部１０１に隣り合う左右のシフトレジスタ部１０２と、これに対応して外部信号線との間に配置された左右のＩ／Ｏ回路（入出力回路）１０６と、ＤＬＬ（Ｄｅｌａｙｅｄ Ｌｏｃｋｅｄ Ｌｏｏｐ ）回路１１１と、コントロールロジック１１２とを備えている。
【０００４】
ここで、ＤＬＬ回路１１１は、外部から入力する書き込み用クロックＲＸＣＬＫに同期して、内部ライトデータを制御するクロックｒｃｌｋを生成し、また、外部から入力する読み出し用クロックＴＸＣＬＫに同期して、内部リードデータを制御するクロックｔｃｌｋを生成する回路である。
【０００５】
また、コントロールロジック１１２は、外部コマンド信号ＣＯＭＭＡＮＤにより入力されたプロトコルを論理演算して、メモリ回路のコントロール信号を生成する回路である。
【０００６】
左右のＩ／Ｏ回路１０６は、内部ライトデータ制御クロックｒｃｌｋを用いて、外部入出力データ線からシリアル・ライトデータＤＱ＜０：７＞、ＤＱ＜８：１５＞をそれぞれ取り込み、複数のシフトレジスタからなる左右のシフトレジスタ部１０２に入力する内部シリアル・ライトデータｅＷｒｉｔｅ、ｏＷｒｉｔｅを出力する。
【０００７】
また、内部リードデータ制御クロックｔｃｌｋを用いて、左右のシフトレジスタ部１０２から内部シリアル・リードデータｅＲｅａｄ、ｏＲｅａｄをそれぞれ取り込み、外部入出力データ線にシリアル・リードデータＤＱ＜０：７＞、ＤＱ＜８：１５＞をそれぞれ出力する。
【０００８】
ここで＜０：７＞、＜８：１５＞は、全部で１６ビットのデータの内、前半の８ビットのデータと後半の８ビットのデータを示している。なお、Ｒｅａｄ、Ｗｒｉｔｅに付記したｅ、ｏの文字は、それぞれ偶数番（ｅｖｅｎ）及び奇数番（ｏｄｄ）のデータを示している。
【０００９】
左右のシフトレジスタ部１０２は、読み出し動作時にコントロール信号によりメモリ・コア部１０１から読み出された内部パラレル・リードデータＲＤ＜０：７＞をそれぞれ取り込み、書き込み動作時にコントロール信号により内部パラレル・ライトデ−タＷＤ＜０：７＞をそれぞれ出力して、メモリ・コア部１０１に書き込む。
【００１０】
このように、左右のシフトレジスタ部１０２は、左右のＩ／Ｏ回路１０６とメモリ・コア部１０１との間で、読み出し動作時に内部パラレル・リードデータＲＤ＜０：７＞を内部シリアル・リードデータｅＲｅａｄ、ｏＲｅａｄに変換し、また書き込み動作時に内部シリアル・ライトデータｅＷｒｉｔｅ、ｏＷｒｉｔｅを内部パラレル・ライトデータＷＤ＜０：７＞に変換する。
メモリ・コア部１０１は、ローデコーダ、カラムデコーダ、メモリセルアレイ、センスアンプ、リダンダンシ・フューズ、ＤＱバッファからなる通常のＤＲＡＭ回路で構成される。
【００１１】
上記したように、従来の高周波クロック同期型メモリのレイアウト構成において、メモリ・コア部１０１から読み出されたパラレル・リードデータが、シフトレジスタ１０２によりシリアル・リードデータに変換され、Ｉ／Ｏ回路１０６に到達するまでの経路を図２７に示す。ここで、点線で囲まれた周辺回路部１０５の内部に含まれる左右のＩ／Ｏ回路１０６には、一連番号０〜７及び８〜１５が付されている。
【００１２】
メモリ・コア部１０１にデータを書き込む場合には、Ｉ／Ｏ回路１０６から入力したシリアル・ライトデータがシフトレジスタ部１０２に入力され、シフトレジスタ部１０２でパラレル・ライトデータに変換された後、メモリコア部１０１に書き込まれる。
【００１３】
このように、書き込み動作におけるデータの流れは、読み出し動作におけるデータの流れを逆にすれば求められるので、図２７では読み出し動作の場合を例としてリードデータの経路を示している。
【００１４】
図２７において、周辺回路部１０５の上下に配置されたメモリ・コア部１０１は、一連番号０〜７が付された左側の各８ビットのＩ／Ｏ回路１０６に対応して、左側のメモリ・コア部１０１に前記各８ビット分の領域がそれぞれ割り付けられ、同様に、一連番号８〜１５が付された右側の各８ビットのＩ／Ｏ回路１０６に対応して、右側のメモリコア部１０１に前記各８ビット分の領域がそれぞれ割り付けられ、全体で１６ビット構成の高周波クロック同期型メモリを構成している。
【００１５】
このようにして、図２７のメモリ・コア部１０１に示されるように、セルアレイには（Ｉ／Ｏ）０＜０：７＞から（Ｉ／Ｏ）１５＜０：７＞までの各８ビットの領域がそれぞれ割り付けられる。高周波クロック同期型メモリのアクティブ動作時には、アドレス信号により左上、右下、又は左下、右上のどちらかの組み合わせで、上記４つのメモリ・コア部１０１が選択される。
【００１６】
メモリ・コア部１０１から８ビットごとに、パラレルに読み出されたリードデータは、シフトレジスタ部１０２で各８ビットのシリアル・リードデータに変換される。シフトレジスタ部１０２の詳細を図２８に示す。
【００１７】
図２８（ａ）はシフトレジスタ部１０２の拡大図である。シフトレジスタ部１０２には（Ｉ／Ｏ）０〜（Ｉ／Ｏ）７までの各Ｉ／Ｏ回路に対応してシフトレジスタ１０２ａが配置され、内部リードデータ制御クロックｔｃｌｋの立ち上がり、立ち下がりエッジに同期して、それぞれ奇数データ、偶数データのシフト動作が行われる。
【００１８】
すなわち、各シフトレジスタ１０２ａにはメモリ・コア部から読み出されたＲＤ０＜０：７＞からＲＤ７＜０：７＞までの各８ビットのパラレル・リードデータが入力され、前記各シフトレジスタ１０２ａから、ｏＲｅａｄ０〜ｏＲｅａｄ７の奇数番、及びｅＲｅａｄ０〜ｅＲｅａｄ７の偶数番のシリアル・リードデータが読み出される。
【００１９】
また、ｏＷｒｉｔｅ０〜ｏＷｒｉｔｅ７の奇数番、及びｅＷｒｉｔｅ０〜ｅＷｒｉｔｅ７の偶数番のシリアル・ライトデータが、前記各シフトレジスタ１０２ａに入力され、ＷＤ０＜０：７＞からＷＤ７＜０：７＞までの、各８ビットのパラレル・ライトデータが出力される。
【００２０】
図２８（ｂ）に各シフトレジスタ１０２ａの回路構成を示す。シフトレジスタ１０２ａは読み出し用のリードレジスタ１０７と、書き込み用のライトレジスタ１０８から構成される。
【００２１】
リードレジスタ１０７は、奇数番のパラレル・リードデータＲＤ＜１＞、ＲＤ＜３＞、ＲＤ＜５＞、ＲＤ＜７＞を入力し、シリアル・リードデータｏＲｅａｄを出力する直列接続の４段のフリップ・フロップ（以下ＦＦと呼ぶ）１０９からなるシフトレジスタと、偶数番のパラレル・リードデータＲＤ＜０＞、ＲＤ＜２＞、ＲＤ＜４＞、ＲＤ＜６＞を入力し、シリアル・リードデータｅＲｅａｄを出力する直列接続の４段のＦＦ１１０からなるシフトレジスタで構成される。
【００２２】
ライトレジスタ１０８は、奇数番のシリアル・ライトデータｏＷｒｉｔｅを入力し、奇数番のパラレル・ライトデータＷＤ＜１＞、ＷＤ＜３＞、ＷＤ＜５＞、ＷＤ＜７＞を出力する直列接続の４段のＦＦからなるシフトレジスタ１０９と、偶数番のシリアル・ライトデータｅＷｒｉｔｅを入力し、偶数番のパラレル・ライトデータＷＤ＜０＞、ＷＤ＜２＞、ＷＤ＜４＞、ＷＤ＜８＞を出力する直列接続の４段のＦＦ１１０からなるシフトレジスタで構成される。
【００２３】
このように、シフトレジスタの両端からシリアルデータを入出力し、シフトレジスタを構成するＦＦ１０９、１１０の各出力段からパラレルデータを入出力することによりパラレル・シリアル変換を実現している。
【００２４】
以下、図２７のメモリ・コア部１０１のひとつと、対応するシフトレジスタ１０２及びＩ／Ｏ回路１０６のひとつに着目し、図２９乃至図３２に示すタイミング波形図を用いて高周波クロック同期型メモリの書き込み・読み出し動作の１例を説明する。
【００２５】
はじめに、図２９を用いて読み出し動作について説明する。リードコマンド信号ＣＯＭＭＡＮＤが入力されると、一定時間後にメモリ、コア部１０１のひとつからパラレルに８ビットのリードデータＲＤ＜０：７＞が出力される。
【００２６】
８ビットのパラレル・リードデータＲＤ＜０：７＞は、内部リードデータを制御するｔｃｌｋの立ち上がりに同期して、図２８に示す対応するシフトレジスタ１０２ａに含まれるリードレジスタ１０７のｏｄｄ側で、奇数番の１、３、５、７からなる４ビットのシリアルリードデータｏＲｅａｄに変換される。
【００２７】
また、前記ＲＤ＜０：７＞は、クロックｔｃｌｋの立ち下がりに同期して、対応するシフトレジスタ１０２ａに含まれるリードレジスタ１０７のｅｖｅｎ側で、偶数番の０、２、４、６からなる４ビットのシリアルリードデータｅＲｅａｄに変換される。
【００２８】
これらを合成して、０〜７と番号付けされた計８ビットのシリアル・リードデータが対応するＩ／Ｏ回路１０６を介して外部に出力される。このようにして、４サイクルのｔｃｌｋで８ビットのシリアル・リードデータが出力される。すなわち、ｔｃｌｋの立ち上がり、立ち下がりエッジを用いることにより、各４ビットのｏＲｅａｄ、ｅＲｅａｄを交互に出力することができる。
【００２９】
次に、図３０を用いて読み出し動作の他の例について説明する。図３０は、内部リードデータを制御するクロックｔｃｌｋの立ち上がりエッジのみを用いて、パラレル・シリアル変換を行う場合のタイミング波形図である。図２９で説明したｔｃｌｋの立上がり、立下がりエッジを使用する場合に比べて、８ビットのパラレル・シリアル変換を行うのに８サイクルのｔｃｌｋが必要となる。
【００３０】
次に、図３１を用いて書き込み動作の１例について説明する。ライトコマンド信号ＣＯＭＭＡＮＤが入力されると、一定時間後にＩ／Ｏ回路のひとつから８ビットのシリアル・ライトデータが出力される。
【００３１】
Ｉ／Ｏ回路から出力された８ビットのシリアル・ライトデータは、内部ライトデータを制御するｒｃｌｋの立ち上がりに同期して、対応する図２８（ｂ）のシフトレジスタ１０２ａに含まれるライトレジスタ１０８のｅｖｅｎ側で偶数番の０、２、４、６からなる４ビットのシリアル・リードデータｅＲｅａｄに変換され保持される。
【００３２】
また、前記ＲＤ＜０：７＞は、クロックｒｃｌｋの立ち下がりに同期して、同じく対応する図２８（ｂ）のシフトレジスタ１０２ａに含まれるライトレジスタ１０８のｏｄｄ側で奇数番の１、３、５、７からなる４ビットのシリアル・リードデータｏＲｅａｄに変換され保持される。
【００３３】
これら偶数番及び奇数番のシリアル・ライトデータが保持された図２８（ｂ）のライトレジスタ１０８ａに含まれるｅｖｅｎ側及びｏｄｄ側の各ＦＦ１０９、１１０の出力を合成することにより、シリアル・パラレル変換され０〜７と番号付けられたパラレル・ライトデータＷＤ＜０：７＞が出力される。
【００３４】
次に、図３２を用いて書き込み動作の他の例について説明する。図３２は、内部ライトデータを制御するクロックｒｃｌｋの立ち上がりエッジのみを用いて、シリアル・パラレル変換を行う場合のタイミング波形図である。図３１で説明したｒｃｌｋの立上がり、立下がりエッジを使用する場合に比べて、８ビットのシリアル・パラレル変換を行うのに８サイクルのｒｃｌｋが必要となる。
【００３５】
次に、図３３を用いて従来の高周波クロック同期型メモリの構成について説明する。図３３（ａ）にその主要回路のパターンレイアウトを示す。入出力ピンに接続されるパッド（図示せず）はチップの中央部に配置される。
【００３６】
ＤＬＬ回路１１１の左右に１列のＩ／０回路１０６が配置され、その上部に隣接してコントロール・ロジック１１２を設け、コントロールロジック１１２と、ＤＬＬ回路１１１及び１列のＩ／Ｏ回路１０６の上下に、シフトレジスタ部１０２が配置され、上下のメモリ・コア部１０１との間で矢示したようにデータ転送が行われる。
【００３７】
メモリ・コア部１０１内のＤＱバッファ１０３と、メモリ・コア部１０１に冗長性を付与し不良ビットを切り離すことにより製造歩留まりの向上を図るリダンダンシ・フューズ回路１０４とが、シフトレジスタ１０２に隣接するように配置される。
【００３８】
メモリ・コア部１０１と、シフトレジスタ部１０２とをセットにして上下対称に配置することにより、メモリ・コア部１０１とシフトレジスタ１０２との間をつなぐデータ線や信号線の配置を上下対称にし、伝播時間を等しくして書き込み・読み出し動作マージンを向上することができる。しかし、この配置では上下２段のシフトレジスタ部１０２が必要となりチップ面積が増加する。
【００３９】
図３３（ｂ）はメモリ・コア部１０１の構成を示すブロック図である。メモリ・コア部１０１は、通常の半導体記憶装置と同様にＤＱバッファ１０３と、フューズ回路１０４と、メモリセルアレイ１１３と、センスアンプ１１４と、カラムデコーダ１１５と、ローデコーダ１１６とから構成される。ＡＤＤはアドレス信号、ＲＤ、ＷＤはそれぞれリードデータ、ライトデータを示す。
【００４０】
前記のパターンレイアウトにおいて、シフトレジスタ部１０２をｌ段にして上下のメモリ・コア部１０１で共用するようにした従来例を図３４に示す。前記レイアウトと比較してチップ面積の削減は期待できるが、シフトレジスタ部１０２の入出力データ線や信号線の上下の配線長が異なるため、上下のメモリコア部へのデータや信号の伝播時間の対称性が崩れて、配線長が長いメモリ・コア部の書き込み・読み出し動作のマージンが小さくなる欠点がある。
【００４１】
【発明が解決しようとする課題】
上記したように従来の高周波クロック同期型メモリは、メモリ・コア部とシフトレジスタ部との間でデータや信号の授受を行うデータ線、信号線の伝播時間を上下対称にするため、メモリ・コア部とシフトレジスタ部とをセットにして上下対称となるように配置すれば、上下２段のシフトレジスタ部が必要になり、チップ面積が増加するという問題があった。
【００４２】
また、シフトレジスタ部をｌ段にして、上下のメモリ・コア部１０１で共用すればチップ面積の削減は期待できるが、シフトレジスタ部の入出力データ線、信号線の上下の配線長が異なるため、データや信号の伝播時間の対称性が崩れ、配線長が長いメモリ・コア部の書き込み・読み出し動作マージンが小さくなるという問題があった。
【００４３】
本発明は上記の問題点を解決すべくなされたもので、メモリ・コア部とシフトレジスタ部をセットとして上下対称に配置するばかりでなく、さらに左右対称になるように分割配置し、チップ面積の増大を生じることなくメモリ・コア部とシフトレジスタとの間でデータ線、信号線の伝播時間の対称性を確保することにより、書き込み・読み出し動作マージンの大きい高周波クロック同期型メモリの回路を提供することを目的とする。
【００４４】
【課題を解決するための手段】
本発明の半導体記憶装置は、方形の半導体チップ上に形成された高周波クロック同期型メモリ回路からなり、Ｉ／Ｏ回路を含む左右に長い周辺回路部を前記半導体チップの中央部に置き、この周辺回路部に対して上下対称となるように、メモリ・コア部とシフトレジスタ部とをセットにして配置し、さらにこのシフトレジスタ部の長さ方向と前記周辺回路部の長さ方向とが互いに直交するように配置することを特徴とする。
【００４５】
このように上下の対称性を備えたパターン・レイアウトを有する本発明の高周波クロック同期型メモリ回路は、前記方形の半導体チップ上で、さらに左右の対称性を具備することを特徴とする。
【００４６】
また、Ｉ／Ｏ回路を含む左右に長い周辺回路部と、これに直交する上下に長いシフトレジスタ部との間を接続するデータ線、信号線の長さを短縮するために、前記シフトレジスタ部で転送される書き込み・読み出しデータの流れの方向を最適化することを特徴とする。
【００４７】
以下の請求項の説明において、方形の半導体チップの任意の１辺に沿う前記左右の方向を横方向と呼び、前記方形の半導体チップの他の１辺に沿う前記上下の方向を縦方向と呼ぶことにする。なお、前記方形の半導体チップは正方形でも矩形でもよい。
【００４８】
具体的には本発明の半導体記憶装置は、複数のＩ／Ｏ回路を含む周辺回路部と、長手方向がこの周辺回路部の長手方向と直交するように配置されたシフトレジスタ部と、このシフトレジスタ部の長手方向に沿って隣接するように配置されたメモリセルアレイを含むメモリ・コア部とを具備することを特徴とする。
【００４９】
好ましくは本発明の半導体記憶装置は、メモリ・コア部とシフトレジスタ部とが半導体チップの一方の中心線に対して対称となるように配置されることを特徴とする。
【００５０】
また、好ましくは本発明の半導体記憶装置は、前記メモリ・コア部が前記シフトレジスタ部の長手方向に沿って片側に隣接するように配置されることを特徴とする。
【００５１】
また、さらに好ましくは本発明の半導体記憶装置は、前記メモリ・コア部が前記シフトレジスタ部の長手方向に沿って両側に隣接するように配置されることを特徴とする。
【００５２】
また、好ましくは本発明の半導体記憶装置は、前記メモリ・コア部が前記シフトレジスタ部の長手方向に沿って両側に隣接するように配置された第１、第２のメモリ・コア部からなり、前記シフトレジスタ部は、前記第１のメモリ・コア部と組み合わせて動作する第１のシフトレジスタと、前記第２のメモリ・コア部と組み合わせて動作する第２のシフトレジスタとからなることを特徴とする。
【００５３】
また、さらに好ましくは本発明の半導体記憶装置は、前記メモリ・コア部が前記シフトレジスタ部の長手方向に沿って両側に隣接するように配置された第１、第２のメモリ・コア部からなり、前記シフトレジスタ部は、前記第１、第２のメモリ・コア部と共通に組み合わされて動作することを特徴とする。
【００５４】
本発明の半導体記憶装置は、複数のＩ／Ｏ回路を含む周辺回路部と、長手方向がこの周辺回路部の長手方向と直交するように配置されたシフトレジスタ部と、このシフトレジスタ部の長手方向に沿って隣接するように配置されたメモリセルアレイを含むメモリ・コア部とを具備し、シフトレジスタ部は、複数のＩ／Ｏ回路ごとにまとめられたシフトレジスタからなる複数のブロックをシフトレジスタ部の長手方向に沿って順に配置することにより構成されることを特徴とする。ここで、複数のＩ／Ｏ回路ごとにまとめられたシフトレジスタについては第１６の実施の形態で詳細に説明する。
【００５５】
また、本発明の半導体記憶装置は、シフトレジスタ部が書きこみ・読み出し用のシリアル・データのビットごとにまとめられたシフトレジスタからなる複数のブロックを前記シフトレジスタ部の長手方向に沿って順に配置することにより構成されることを特徴とする。ここで、シフトレジスタ部が書き込み・読み出し用シリアル・データのビットごとにまとめることについては、第１７の実施の形態で詳細に説明する。
【００５６】
好ましくは、本発明の半導体記憶装置は、前記シフトレジスタ部が前記シリアルデータの偶数ビットごとにまとめられたシフトレジスタからなる複数のブロックを順に配置した偶数側のシフトレジスタ部と、前記シリアルデータの奇数ビットごとにまとめられたシフトレジスタからなる複数のブロックを順に配置した奇数側のシフトレジスタ部とが、互いに独立に構成されることを特徴とする。
【００５７】
さらに好ましくは、本発明の半導体記憶装置は、前記複数のブロックにおける書き込み・読み出し用のデータの転送モードには、書き込み動作時において、前記シフトレジスタ部の前記周辺回路部に近いブロックに入力されたシリアルデータが、前記周辺回路部から遠いブロックに向かう転送モードと、読み出し動作時において、前記メモリコア部から読み出されたパラレルデータが、前記周辺回路部に近いブロックに向かう転送モードと、
書き込み動作時において、前記シフトレジスタ部の前記周辺回路部に近いブロックに入力されたシリアルデータが、前記周辺回路部から遠いブロックに向かった後に、反転して前記周辺回路部に近いブロックに向かう転送モードと、
読み出し動作時において、前記メモリ・コア部から読み出されたパラレルデータが、前記周辺回路部から遠いブロックに向かった後に、反転して前記周辺回路部に近いブロックに向かう転送モードとのいずれか１つが含まれることを特徴とする。
【００５８】
このようにすれば、シフトレジスタ部とメモリ・コア部とを接続するデータ線及び信号線の対称性が確保され、さらにメモリ・コア部の分割配置とシフトレジスタ部におけるデータ転送モードを最適化することにより、前記データ線及び信号線が短縮されるので、書き込み・読み出し動作マージンが確保されると同時に、高周波クロック動作型半導体メモリの高速化と低消費電力化、及びチップサイズの縮小化を図ることができる。
【００５９】
また好ましくは、本発明の半導体記憶装置は、前記シフトレジスタ部の一部をなす書き込み動作用のライトレジスタが、複数のラッチ回路のラッチ制御信号（図３５の信号ＷＲＴＬＡＴ）を内部クロック信号に同期して転送することにより、前記内部クロック信号に同期して前記ライトレジスタに入力されたシリアル・ライトデータが、所定の順序で前記複数のラッチ回路に取り込まれ、パラレル・ライトデータとして出力するように構成され、
前記複数のブロックにおける書き込み用のデータの転送モードは、前記シフトレジスタ部の前記周辺回路部に近いブロックに入力されたラッチ制御信号が、前記周辺回路部から遠いブロックに向かって転送されることにより、前記シフトレジスタ部の前記周辺回路部に近いブロックに入力されたシリアル・ライトデータが、前記周辺回路部に近いブロックのラッチ回路から遠いブロックのラッチ回路に順に取り込まれるようにしたことを特徴とする。
【００６０】
通常シフトレジスタを用いてシリアル・パラレル変換を行う場合に、入力されたシリアル・データは順次先送りされて、入力部から遠いブロックから近いブロックに向けて順に取り込まれるが、前記ライトレジスタに入力されたシリアル・ライトデータは、入力部に近いブロックから遠いブロックのラッチ回路に向けて、通常と逆の順序に取り込まれる。
【００６１】
この機能を利用して、書き込み動作においてライトレジスタへのシリアル・ライトデータの入力を、周辺回路部の最近傍におけるライトレジスタのブロックに対して行い、同時に読み出し動作において、メモリ・コア部から読み出されたパラレル・リードデータを、リードレジスタで転送してシリアル・リードデータとし，周辺回路部の最近傍におけるライトレジスタのブロックから出力することによりデータ線及び信号線を短縮することができる。
また、好ましくは本発明の半導体記憶装置は、シフトレジスタ部の長手方向に沿って、その片側にそれぞれ隣接するようにフューズ回路とＤＱバッファが配置されることを特徴とする。また、周辺回路部の長手方向と平行に、複数のパッドが配置されることを特徴とする。
また、本発明の半導体記憶装置は、複数のＩ／Ｏ回路を含む周辺回路部と、第１のシフトレジスタ部、第２のシフトレジスタ部、第３のシフトレジスタ部及び第４のシフトレジスタ部からなるシフトレジスタ部と、第１乃至第４のシフトレジスタ部の長手方向に沿って、それぞれその両側に隣接するように配置されたメモリセルアレイを含むメモリ・コア部とを具備し、第１乃至第４のシフトレジスタ部の長手方向は、それぞれ周辺回路の長手方向と直交するように配置され、かつ、第１、第２のシフトレジスタ部は、周辺回路部の長手方向に沿ってその片側に配置され、第３、第４のシフトレジスタ部は、周辺回路部の長手方向に沿ってそ他方の片側に配置されることを特徴とする。
好ましくは第１、第３のシフトレジスタ部は、周辺回路部の長手方向に対して互いに対称の位置に配置され、かつ、第２、第４のシフトレジスタ部は、周辺回路部の長手方向に対して互いに対称の位置に配置されることを特徴とする。また第１乃至第４のシフトレジスタ部は、第１乃至第４のシフトレジスタ部の長手方向に沿って、その片側に隣接するようにＤＱバッファが配置されることを特徴とする。
【００６２】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。以下の説明において、ＤＱバッファ及びフューズ回路を含むメモリ・コア部を単にコアと呼び、入出力ピンに接続されるパッド含むＩ／Ｏ回路、ＤＬＬ回路、コントロールロジック回路の３つの回路を周辺回路部と呼ぶことにする。
【００６３】
本発明の第１の実施の形態に係る高周波クロック同期型メモリの主要回路のレイアウトを図１に示す。以下図１のレイアウトにおいて左右方向をＸ方向又は単にＸ、上下方向をＹ方向又は単にＹと呼ぶことにする。
【００６４】
従来のレイアウトでは、図３３（ａ）に示すように、Ｘ方向に長い周辺回路部をＹの中央に配置し、これに隣接してコア及びシフトレジスタがＹ方向に２分割されるように配置されていたが、第１の実施の形態ではこれを４分割することに特徴がある。
【００６５】
図１に示すように、第１の実施の形態のレイアウトでは、長手方向がＸに平行な周辺回路部５がチップのＹ方向の中央部に配置され、前記周辺回路部５の長手方向の中心線がチップ上下の対称軸となる。また、第１の実施の形態のレイアウトでは、このほか、チップのＸ方向の中央に位置しＹに平行な直線からなるチップ左右の対称軸を備える。
【００６６】
第１の実施の形態では、パッド６ａを含むシフトレジスタ部２、ＤＱバッファ３及びフューズ回路４の長手方向がＹに平行で、チップのＸ方向の中央に位置しＹに平行な直線を対称軸として左右対称に配置される。
【００６７】
すなわち、前記シフトレジスタ２とＤＱバッファ３とフューズ回路４、及びこのＤＱバッファ３とフューズ回路４とを含むコア１が、チップの上下左右の対称軸により４分割され、従ってシフトレジスタ２とＤＱバッファ３とフューズ回路４の長手方向が、周辺回路部５の長手方向と直交するように配置される。
【００６８】
このように４分割されたシフトレジスタ２は、ＤＱバッファ３とフューズ回路４とを含めて４分割されたコア１の対応する領域にそれぞれ接続される。従ってコア１とシフトレジスタ２との間の書き込み・読み出しデータの流れは、従来と異なり、図１に矢示するようにＸ方向に行われる。
【００６９】
図３３（ａ）に示す従来のレイアウトでは、長手方向がＸに平行で、チップの左右両端に達する長大なシフトレジスタを、Ｙの中央部に上下対称となるように２段に配置する。このようにすれば、シフトレジスタへの入出力データ線、信号線のＹ方向の配線長が等しくなり、書き込み・読み出し動作マージンが確保されるが、一方、レイアウト上の制約が大きくなり、結果的にチップ面積が増加するという問題があった。
【００７０】
図３４に示すように、シフトレジスタ部１０２をｌ段にして、上下のメモリコア部で共用すれば、２段の場合に比較してチップ面積は削減されるが、シフトレジスタへの入出力データ線、信号線の上下の配線長が異なるため、配線長が長いコアの書き込み・読み出し動作マージンが小さくなるという欠点があった。
【００７１】
また、高周波クロック同期型メモリの書き込み・読み出しの際、シフトレジスタはパラレル・シリアル又はシリアル・パラレル変換回路として用いられるが、ＦＦを直列に接続したシフトレジスタの接続段数が大きくなれば、シリアル・シフトの動作時間が長くなるため、書き込み・読み出し速度が低下するという欠点があった。
【００７２】
図１に示す第１の実施の形態の高周波クロック同期型メモリのレイアウトでは、図３３（ａ）に比べてシフトレジスタ部２の長さが１／２となり、かつ、コア１との間の入出力データ線、信号線の左右の対称性が確保されるので、従来に比べて書き込み・読み出し速度が向上すると同時に、書き込み・読み出し動作マージンを向上することができる。
【００７３】
また、図１に示すように、周辺回路部５の長手方向とシフトレジスタ部２の長手方向とが直交するレイアウトでは、長大なシフトレジスタ部をＹ方向の中央部に上下２段に配置する場合に比べて、レイアウト上の制約が緩和され、チップ面積の削減を図ることができる。
【００７４】
次に図２を用いて、第２の実施の形態の高周波クロック同期型メモリのレイアウトについて説明する。第２の実施の形態では、長手方向がＸに平行な周辺回路部５がチップのＹ方向の中央部に配置され、周辺回路部５の長手方向の中心線がチップ上下の対称軸となり、またチップのＸ方向の中央部に位置し、Ｙに平行な直線がチップの左右の対称軸となることは第１の実施の形態と同様である。
【００７５】
第２の実施の形態では、シフトレジスタ部２、及びコア１に含まれるＤＱバッファ３とフューズ回路４とが、チップのＸ方向の両端部に位置することが第１の実施の形態と異なっている。図２のレイアウトを用いれば、第１の実施の形態と同様な理由で同じ利点が得られることはいうまでもない。
【００７６】
次に図３を用いて、第３の実施の形態の高周波クロック同期型メモリのレイアウトについて説明する。第３の実施の形態では、長手方向がＸに平行な周辺回路部５がチップのＹ方向の中央部に配置され、周辺回路部５の長手方向の中心線がチップ上下の対称軸となり、また、チップのＸ方向の中央部に位置しＹに平行な直線がチップの左右の対称軸となることは、第１の実施の形態と同様である。
【００７７】
第３の実施の形態では、図１において左右の対称軸により縦に２分割されていたシフトレジスタ部２が、左右のコア１に共通な対称軸上の１個のシフトレジスタ部２に変化したことが第１の実施の形態と異なる。第３の実施の形態では、このような共通のシフトレジスタ部２が周辺回路部５の上下に配置される。
【００７８】
図３４に示す従来のレイアウトでは、周辺回路部５の片側のみに１個のシフトレジスタ部２が配置されているので、シフトレジスタ部２と上下のコア１との間でレイアウトの対称性が保たれないが、第３の実施の形態では、周辺回路部５と関係なく左右の対称軸上にシフトレジスタ部２を配置することができる。
【００７９】
このためコア１との間の入出力データ線、信号線の左右の対称性が維持され、書き込み・読み出し動作マージンを確保することができる。このようにすれば、第１の実施の形態に比べて、シフトレジスタ部２の専有面積が１／２に削減されるので、チップサイズの削減に寄与することができる。
【００８０】
次に図４を用いて、第４の実施の形態の高周波クロック同期型メモリのレイアウトについて説明する。第４の実施の形態では、長手方向がＸに平行な周辺回路部５がチップのＹ方向の中央部に配置され、周辺回路部５の長手方向の中心線がチップ上下の対称軸となるが、チップ左右の対称軸が存在しないことが前記第３の実施の形態と異なる。
【００８１】
すなわち、第４の実施の形態では、シフトレジスタ部２が左右のコア１で共用されるばかりでなく、ＤＱバッファ３も左右のコア１で共用される点が第３の実施の形態と異なる。
【００８２】
ＤＱバッファ３はシフトレジスタ２に比べて構成が簡単であり幅も狭いので、チップ左右の対称性が失われても、図４に矢示したコア１との間の入出力データ線、信号線の左右の対称性は略維持されるので、書き込み・読み出し動作マージンを確保することができる。また、第３の実施の形態に比べてＤＱバッファ３が１／２に削減されるので、チップサイズをさらに削減することができる。
【００８３】
次に図５を用いて、第５の実施の形態の高周波クロック同期型メモリのレイアウトについて説明する。第５の実施の形態ではシフトレジスタ２及びＤＱバッファ３が左右のコアで共用されるばかりでなく、フューズ回路４も左右のコアで共用されることが第４の実施の形態と異なる。
【００８４】
フューズ回路４の幅はシフトレジスタ２の幅に比べて小さいので、チップ左右の対称性が失われても、図５に矢示したコア１との間の入出力データ線、信号線の左右の対称性は略維持され、書き込み・読み出し動作マージンを確保することができる。このようにすれば、第４の実施の形態に比べてフューズ回路４が１／２に削減されるのでチップサイズがさらに削減されることはいうまでもない。
【００８５】
次に図６を用いて、第６の実施の形態の高周波クロック同期型メモリのレイアウトについて説明する。第６の実施の形態は第５の実施の形態の変形例であり、図５のコア１をそれぞれ縦に２分割して、図６のように計８個のコア１とすることに特徴がある。
【００８６】
第６の実施の形態のレイアウトにおいて、長手方向がＸに平行な周辺回路部５がチップのＹ方向の中央部に配置され、周辺回路部５の長手方向の中心線がチップ上下の対称軸となる。また、チップのＸ方向の中央部におけるＹに平行な直線がチップ左右の対称軸となることは、前記第１乃至第３の実施の形態と同様である。また、上下左右のコア１をそれぞれ縦に２分割するシフトレジスタ２とＤＱバッファ３とフューズ回路４の構成は、第５の実施の形態と同様である。
【００８７】
このようにすれば、フューズ回路４の幅がシフトレジスタ部２の幅に比べて小さいので、図６に矢示したコア１との間の入出力データ線、信号線の左右の対称性が略維持され、書き込み・読み出し動作マージンを確保することができる。また、入出力データ線、信号線の長さが短くなるので、第５の実施の形態に比べて書き込み・読み出し速度が向上する利点がある。
【００８８】
また、図５の共有化されたシフトレジスタ２、ＤＱバッファ３、フューズ回路４を、図６に示すように、それぞれ２系統に分割すれば、コア１の分割に際してビット容量が増加し、単位の大きさに制限がある場合に、チップサイズの増加を最小限に抑制することができ同時にコア１とシフトレジスタ部２との間の対称性も略確保することができる。
【００８９】
以上、主としてコア１とシフトレジスタ部２との間をつなぐデータ線、信号線の配置に着目し、書き込み・読み出し動作マージンと高速性を中心にレイアウト上の利点を説明したが、次に高周波クロック同期型メモリにおける入出力データの流れと、シフトレジスタ部２から周辺回路部５を通ってＩ／Ｏ回路６に至る入出力データ線、信号線の配線長に着目し、さらに高速動作を実現する手段について説明する。
【００９０】
ここでは、このような高速動作の実現手段についてのべる前に、高周波クロック同期型メモリにおける入出力データの流れについて詳細に説明する。図７、図８に、Ｉ／Ｏ回路とコア１との間で、書き込み・読み出し動作に応じて内部信号のデータ変換を行うシフトレジスタ部２の構成が示されている。ここでデータ変換とは、先にのべたように、書き込み動作におけるシリアル・パラレル変換、読み出し動作におけるパラレル・シリアル変換のことである。
【００９１】
図７（ａ）のシフトレジスタ部２を構成する各シフトレジスタ２ａは、（Ｉ／Ｏ）０、（Ｉ／Ｏ）１、…、（Ｉ／Ｏ）７と表示されているように、Ｉ／Ｏごとのブロックにまとめられ、制御クロックに同期して、ブロック単位で内部信号のデータ変換を行う。図７（ｂ）に各シフトレジスタ２ａの回路構成が示されている。
【００９２】
すなわち、Ｉ／Ｏごとにまとめられた前記シフトレジスタ２ａは、内部シリアル・ライトデータＷｒｉｔｅ０、Ｗｒｉｔｅ１、…、Ｗｒｉｔｅ７を、パラレル・ライトデータＷＤ０＜０：７＞、ＷＤ１＜０：７＞、…、ＷＤ７＜０：７＞に変換するライトレジスタ７と、コア１から読み出された内部パラレル・リードデータＲＤ０＜Ｏ：７＞、ＲＤ１（０：７＞、…、ＲＤ７＜Ｏ：７＞を、シリアル・リードデータＲｅａｄ０、Ｒｅａｄ１、…、Ｒｅａｄ７に変換するリードレジスタ８とで構成される。
【００９３】
図７（ｂ）に示すように、ライトレジスタ７とリードレジスタ８は、各８段のＦＦ（フリップ・フロップ）回路９で構成される。ライトレジスタ７では、内部ライトデータ制御クロックに同期して、８ビット単位のシリアル・ライトデータＷｒｉｔｅがＦＦに送られ、各ＦＦの出力段から８ビットのパラレル・ライトデータＷＤ＜０＞、ＷＤ１＜１＞、…、ＷＤ＜７＞が出力される。また、リードレジスタ８では、８ビットの内部読み出しパラレル・リードデータＲＤ＜０＞、ＲＤ＜１＞、…ＲＤ＜７＞が各ＦＦに入力され、内部リードデータ制御クロックに同期して、リードレジスタ８の出力部から、８ビットのシリアル・リードデータＲｅａｄが出力される。
【００９４】
ここで、シフトレジスタを構成するＦＦ回路の個数は、そのシステムによりシフトレジスタが何ビットのパラレル・データをシリアル・データに変換するか、又はシリアル・データを何ビットのパラレル・データに変化するかにより異なる。
【００９５】
データの転送効率を上げるために、ライトレジスタ７とリードレジスタ８は内部クロックの立ち上がりエッジ（奇数データ用）及び立ち下がりエッジ（偶数データ用）の両エッジを用いるタイプか、クロックの片側エッジのみを用いるタイプかのいずれかを使用する。
【００９６】
奇数データ（ｏｄｄ）に対して内部クロックの立ち上がりエッジを用い、偶数データ（ｅｖｅｎ）に対して内部クロックの立ち下がりエッジを用いるシフトレジスタの１例を図８に示す。
【００９７】
図８（ａ）に、各８ビットのシフトレジスタ２ａからなるシフトレジスタ部２が示されている。８ビットのシリアル・ライトデータは、各４ビットの偶数番、奇数番のシリアル・ライトデータｅＷｒｉｔｅ０、ｏＷｒｉｔｅ０、ｅＷｒｉｔｅ１、ｏＷｒｉｔｅ１、…、ｅＷｒｉｔｅ７、ｏＷｒｉｔｅ７に分けられ、これを８ビットのパラレル・ライトデータＷＤ０＜０：７＞、ＷＤ１＜０：７＞、…、ＷＤ７＜０：７＞に変換して出力する。
【００９８】
また８ビットのパラレル・リードデータＲＤ０＜０：７＞、ＲＤ１＜０：７＞、…、ＲＤ７＜０：７＞は、各４ビットの偶数番、奇数番のシリアル・リードデータｅＲｅａｄ０、ｏＲｅａｄ０、ｅＲｅａｄ１、ｏＲｅａｄ１、…、ｅＲｅａｄ７、ｏＲｅａｄ７に変換して出力される。
【００９９】
図８（ｂ）に示すように、ライトレジスタ７とリードレジスタ８は、それぞれ奇数データ、偶数データに対応して、各４段のＦＦ回路９及び１０からなる２系列のシフトレジスタで構成される。ここでＦＦ回路９は内部制御クロックの立上がりエッジでデータを出力し、ＦＦ回路１０は内部制御クロックの立下がりエッジでデータを出力する。
【０１００】
ライトレジスタ７では、ライトデータ制御クロックに同期して、各４ビットの内部シリアル・ライトデータｅＷｒｉｔｅ、ｏＷｒｉｔｅがそれぞれｅｖｅｎ側、ｏｄｄ側のシフトレジスタに入力され、各ＦＦ回路９の出力段から４ビットの奇数番のパラレル・ライトデータＷＤ＜１＞、ＷＤ＜３＞、ＷＤ＜５＞、ＷＤ＜７＞が出力され、各ＦＦ回路１０の出力段から４ビットの偶数番のパラレル・ライトデータＷＤ＜０＞、ＷＤ＜２＞、ＷＤ＜４＞、ＷＤ＜６＞が出力される。
【０１０１】
また、リードレジスタ８では、４ビットの奇数番の内部パラレル・リードデータＲＤ＜１＞、ＲＤ＜３＞、ＲＤ＜５＞、ＲＤ＜７＞がｏｄｄ側の各ＦＦ回路９に入力され、また４ビットの偶数番の内部パラレル・リードデータＲＤ＜０＞、ＲＤ＜２＞、ＲＤ＜４＞、ＲＤ＜６＞がｅｖｅｎ側の各ＦＦ回路１０に入力され、リードデータ制御クロックに同期して、リードレジスタ８のｏｄｄ側及びｅｖｅｎ側の出力部から８ビットのシリアル・リードデータｏＲｅａｄ、ｅＲｅａｄがそれぞれ出力される。
【０１０２】
次に図９乃至図１２を用いて、ライトレジスタ７及びリードレジスタ８の回路構成と動作について具体的に説明する。図９に４ビットのシリアル・パラレルデータ変換を行うライトレジスタ７の回路構成を示す。
【０１０３】
ライトレジスタ７は、ＦＦ１からＦＦ４までの４個のＦＦ回路１１と、ラッチ１からラッチ４までの４個のラッチ回路１２から構成される。ＦＦ回路１１は、内部ライトデータ制御クロックｒｃｌｋの立ち下がりエッジで入力されたシリアル・ライトデータＷＲＩＴＥを取り込み、立ち上がりでそのデータを出力するＤ型ＦＦ回路である。
【０１０４】
これら４個のＦＦ回路１１は直列接続され、その出力Ｆ１、Ｆ２、Ｆ３、Ｆ４が４個のラッチ回路１２に入力される。ラッチ回路１２は、先に図２６で説明したコントロールロジック１１２から出力される制御信号ＷＲＴＯＰＥＮの立ち下がりで入力データをラッチし、立ち上がりでラッチしたデータを出力する。この４個のラッチ回路１２の出力が、パラレル・ライトデータＷＤ＜０＞、ＷＤ＜１＞、ＷＤ＜２＞、ＷＤ＜３＞となる。
【０１０５】
図９（ｂ）にＦＦ回路１１の回路構成を示す。ライトデータ制御クロックｒｃｌｋは、インバータＩ５、Ｉ６によりクロックＣＬＫとその反転クロックＣＬＫｂに変換される。
【０１０６】
ＦＦ回路１１の入力データＤは、ｐ型トランジスタＱ１、ｎ型トランジスタＱ２からなる転送ゲートとＣＬＫ及びＣＬＫｂにより、ｒｃｌｋが“Ｌ”（以下低レベルを“Ｌ”、高レベルを“Ｈ”とする）の時インバータＩ１、Ｉ２からなる初段のＦＦに取り込まれ、ｒｃｌｋが“Ｈ”に反転した時、入力データＤは、ｐ型トランジスタＱ３、ｎ型トランジスタＱ４からなる転送ゲートとＣＬＫ及びＣＬＫｂにより、インバータＩ３、Ｉ４からなる次段のＦＦに送られ出力Ｑとして取り出される。
【０１０７】
図９（ｃ）にラッチ回路１２の回路構成を示す。制御信号ＷＲＴＯＰＥＮはインバータＩ１０、Ｉ１１により信号ＥＮとその反転信号ＥＮｂに変換される。ラッチ回路１２の入力データＤは、制御信号ＷＲＴＯＰＥＮが“Ｈ”の時ｐ型トランジスタＱ５、ｎ型トランジスタＱ６からなる転送ゲートとＥＮ及びＥＮｂにより、インバータＩ７、Ｉ８からなるラッチに送られ、インバータＩ９を介して出力Ｑが取り出される。
【０１０８】
次に図１０に示すタイミング波形を用いて、４ビットのシリアル・パラレルデータ変換を行うライトレジスタ７の動作を説明する。０から３まで番号を付された４ビットの内部シリアル・データＷＲＩＴＥは、時刻Ｔ０におけるｒｃｌｋの立ち下がりエッジで、１ビット目のデータ０がＦＦ１に取り込まれ、時刻Ｔ１におけるｒｃｌｋの立ち上がりエッジで、データ０がＦｌとしてＦＦ１から出力される。
【０１０９】
次の時刻Ｔ２におけるｒｃｌｋの立ち下がりエッジで、ＦＦ１から出力された信号Ｆ１はＦＦ２に取り込まれ、同時にＦＦ１にはＷＲＩＴＥ信号の２ビット目のデータ１が取り込まれる。時刻Ｔ３におけるｒｃｌｋの立ち上がりエッジで、データ１がＦｌとしてＦＦ１から出力され、データ０がＦ２としてＦＦ２から出力される。
【０１１０】
このようにｒｃｌｋの立ち下がりエッジでデータを取り込み、立ち上がりエッジで次のＦＦへ順にデータを出力すれば、時刻Ｔ０で最初のデータを取り込んでから４サイクル目の時刻Ｔ７のｒｃｌｋの立ち上がりエッジで、４個のＦＦの出力Ｆ１〜Ｆ４に４ビットのデータがそれぞれ出力される。
【０１１１】
このとき、ラッチ１乃至ラッチ４の転送ゲートの信号ＷＲＴＯＰＥＮを立ち上げれば、４ビットの内部シリアル・データＷＲＩＴＥは、ＷＤ＜０：３＞のパラレル・データに変換される。
【０１１２】
ライトレジスタ７の構成が、内部クロックｒｃｌｋの立ち上がり、立ち下がりの両エッジを用いるタイプの場合には、ＦＦがｒｃｌｋの立ち上がりでデータを取り込み、立ち下がりでデータを出力する構成になったシフトレジスタを追加すればよい。
【０１１３】
図９に示すライトレジスタの変形例として、図３５の回路構成を備えるライトレジスタについて説明する。図３５に示すライトレジスタは、ＦＦ１からＦＦ３までの３個のＦＦ回路１１と、ラッチ１からラッチ７までの７個のラッチ回路１２から構成される。
【０１１４】
図９に示すライトレジスタでは、ＦＦ回路１１は内部ライトデータ制御クロックｒｃｌｋによりライトデータを転送したが、図３５に示す回路では、ライトデータではなくＦＦ２、ＦＦ３を用いてラッチ制御信号ＷＲＴＬＡＴを、内部ライトデータ制御クロックｒｃｌｋで転送することにより、ライトデータのシリアル・パラレル変換を実現する。
【０１１５】
図３６に示すタイミング波形を用いて、図３５のライトレジスタの動作を説明する。０〜３と番号付けしたシリアル・ライトデータＷＲＩＴＥを、ｒｃｌｋに同期してＦＦ１（図３５）に入力し、１サイクル遅れで０〜３と番号付けした出力信号Ｆ４を発生させ、順次ラッチ４乃至ラッチ７に入力する。
【０１１６】
一方、ラッチ制御信号ＷＲＴＬＡＴがｒｃｌｋに同期してＦＦ２、ＦＦ３に転送され、それぞれラッチ５乃至ラッチ７のラッチの制御信号端子にＷＲＴＬＡＴ、Ｌ１、Ｌ２として入力される。これらのラッチ制御信号を受けてラッチ５乃至ラッチ７の出力部Ｆ１、Ｆ２、Ｆ３には、０〜２と番号付けしたライトデータＷＲＩＴＥが出力し、またラッチ４の入力部には、先にＦＦ１から入力したシリアル・ライトデータＷＲＩＴＥの最後のデータ３がＦ４として出力している。
【０１１７】
この状態で制御信号ＷＲＴＯＰＥＮを加えれば、ラッチ１乃至ラッチ４からパラレル・ライトデータＷＤ＜０＞乃至ＷＤ＜３＞が出力され、ライトデータのシリアル・パラレル変換を実現することができる。
【０１１８】
先に図９を用いて説明したライトレジスタの回路構成では、シリアル・ライトデータを内部ライトデータ制御クロックｒｃｌｋにより順次先送りするようにシフトレジスタを構成したが、図３５に示すライトレジスタでは、シリアル・ライトデータをラッチに取り込むタイミングを定めるラッチ制御信号ＷＲＴＬＡＴを、ｒｃｌｋに同期してＦＦ回路で転送することにより、必要なサイクル時に必要な順序でシリアル・ライトデータをラッチ回路に取り込むことができる。
【０１１９】
すなわち、図９と図３５において、ラッチ１乃至ラッチ４から出力されるパラレル・ライトデータＷＤ＜０＞乃至ＷＤ＜３＞の出力の順序を比較すれば、同一順序のシリアル・ライトデータの入力に対して、図９においてラッチ１乃至ラッチ４から出力されるパラレル・ライトデータは、ＷＤ＜３＞、ＷＤ＜２＞、ＷＤ＜１＞、ＷＤ＜０＞と逆順であるのに対し、図３５においてラッチ１乃至ラッチ４から出力されるパラレル・ライトデータは、ＷＤ＜０＞、ＷＤ＜１＞、Ｄ＜２＞、ＷＤ＜３＞と順方向に並び替えられることに特徴がある。図９及び図３５のライトレジスタの応用については、後に第１２の実施の形態で説明する。
【０１２０】
次に、４ビットのパラレル・シリアルデータ変換を行うリードレジスタ８の回路構成の概要を図１１（ａ）に示す。リードレジスタ８はライトレジスタ７と異なり、直列接続された４個のＦＦ回路１３から構成される。ただし、リードレジスタ８のＦＦ回路１３は、ライトレジスタ７のＦＦ回路１１と回路構成が異なる。
【０１２１】
ＦＦ回路１３は、内部リードデータ制御クロックｔｃｌｋの立ち下がりエッジで入力データを取り込み、立ち上がりエッジでデータを出力するＤ型ＦＦであるが、図２６のコントロールロジック１１２から出力されるＲＤｉｎ信号の立ち上がりエッジによって、ＦＦ回路１３の内部に４ビットの内部パラレル・データＲＤ＜０＞からＲＤ＜３＞までを取り込むことができるようになっている。直列接続された４個のＦＦ回路１３の終段から、４ビットの内部シリアル・リードデータＲｅａｄが出力される。
【０１２２】
リードレジスタ８の回路構成の詳細を図１１（ｂ）に示す。ｔｃｌｋとＲＤｉｎが共に“Ｌ”ならば、ｔｃｌｋはインバータＩ１７を介して転送ゲートＱ９、Ｑ１０をオフ、Ｑ１３、Ｑ１４をオン、またＲＤｉｎはインバータＩ１２を介して転送ゲートＱ７、Ｑ８をオフ、転送ゲートＱ１１、Ｑ１２をオンとする。
【０１２３】
従って初段の状態Ａ（図１１（ａ）に示すように接地される）は転送ゲートＱ１１、Ｑ１２及びＱ１３、Ｑ１４を介してインバータＩ１３、Ｉ１４からなるＦＦの入力側のＡに転送されこれを“Ｌ”とする。
【０１２４】
ＲＤｉｎの“Ｌ”を維持して、ｔｃｌｋを“Ｈ”とすれば、転送ゲートＱ９、Ｑ１０がオン、転送ゲートＱ１３、Ｑ１４をオフとなるので、ＦＦの入力側の状態Ａは転送ゲートＱ９、Ｑ１０を介してインバータＩ１５、Ｉ１６からなるＦＦの出力側のＢに転送されこれを“Ｌ”とする。このようにして、ｔｃｌｋを用いてデータＲＤが入力されない場合の、リードレジスタ８を構成するＦＦ１３の初段のから終段までの状態を定める。
【０１２５】
その時点でＲＤｉｎを“Ｈ”とすれば、ＲＤｉｎはインバータＩ１２を介して転送ゲートＱ７、Ｑ８をオン、転送ゲートＱ１１、Ｑ１２をオフとし、図１１（ａ）に示すＲＤ＜０＞からＲＤ＜３＞までの内部パラレル・リードデータが、図１１（ｂ）のＲＤからそれぞれインバータＩ１３、Ｉ１４からなるＦＦに取り込まれる。
【０１２６】
次にＲＤｉｎを“Ｌ”とし、ｔｃｌｋを用いてリードレジスタ８に取り込まれたパラレル・リードデータをシリアル・リードデータＲＥＡＤとして転送し、出力することができる。
【０１２７】
図１２に示すタイミング波形を用いて、４ビットのリードレジスタ８の動作をさらに具体的に説明する。時刻Ｔ０においてコア１から内部パラレル・リードデータＲＤ＜０：３＞が読み出される。コア１からパラレル・リードデータが読み出された時、図２６のコントロールロジック１１２からＲＤｉｎ信号が出力される。このＲＤｉｎ信号の立ち上がりエッジで、パラレル・リードデータＲＤ＜０：３＞は、それぞれＦＦ回路１３の内部ノ一ドＡに取り込まれ、ＲＤｉｎ信号の立ち下がりエッジで取り込まれデータはノ一ドＡにラッチされる。
【０１２８】
時間Ｔ４におけるｔｃｌｋの立ち下がりエッジで４段目のＦＦに取り込まれたパラレル・リードデータＲＤ＜０＞が、まず内部シリアル・データＲｅａｄとして出力される。この時、初段のＦＦに取り込まれたＲＤ＜３＞はＦＦ１として、２段目のＦＦに取り込まれたＲＤ＜２＞はＦＦ２として、３段目のＦＦに取り込まれたＲＤ＜２＞はＦＦ３として、各ＦＦ回路１３の出力部に出力される。
【０１２９】
時刻Ｔ５におけるｔｃｌｋの立ち上がりエッジで、出力ＦＦ１、ＦＦ２、ＦＦ３はそれぞれ次段のＦＦ回路１３に取り込まれ、時間Ｔ６におけるｔｃｌｋの立ち下がりエッジで順に次のＦＦ回路１３へと転送される。つまり、時間Ｔ４における立ち下がりエッジでパラレル・リードデータＲＤ＜０＞が最初の内部シリアル・リードデータＲｅａｄとして出力されてから、４サイクル目の時刻Ｔ１０の立ち下がりエッジでパラレル・リードデータＲＤ＜３＞が最後の内部シリアル・リードデータＲｅａｄとして出力され、パラレル・シリアル変換が終了する。
【０１３０】
リードレジスタ８の構成が、内部クロックｔｃｌｋの立上がり、立下がりの両エッジを用いるタイプの場合には、ＦＦがｔｃｌｋの立ち上がりでデータを取り込み、立ち下がりでデータを出力する構成になったシフトレジスタを追加すればよい。
【０１３１】
以上、高周波クロック同期型メモリの書き込み・読み出し動作におけるメモリデータの流れを説明したが、次の第７乃至第２２の実施の形態では、このメモリデータの流れに基づき、例えば図１のシフトレジスタ部２から周辺回路部５を通ってＩ／Ｏ回路６に含まれるパッド６ａに至るシリアル・リード及びシリアル・ライトデータ線の配線長、及び配線に含まれる直列抵抗に着目して、さらに高速動作を実現する手段について説明する。
【０１３２】
図１３を用いて本発明の第７の実施の形態について説明する。第７の実施の形態におけるシフトレジスタ部２の構成とコア１及び周辺回路５に対する配置を図１３に示す。
【０１３３】
図１３（ａ）に示すように、第７の実施の形態のライトレジスタ７は、４ビットの奇数のシリアル・ライトデータｏＷｒｉｔｅを入力し、４ビットの奇数のパラレル・ライトデータＷＤ＜１，３，５，７＞を出力する奇数側のライトレジスタ１４と、４ビットの偶数のシリアル・ライトデータｅＷｒｉｔｅを入力し、４ビットの偶数のパラレル・ライトデータＷＤ＜０，２，４，６＞を出力する偶数側のライトレジスタ１５から構成される。
【０１３４】
また、第７の実施の形態のリードレジスタ８は、４ビットの奇数のパラレル・リードデータＲＤ＜１，３，５，７＞を取り込み、４ビットの奇数のシリアル・リードデータｏＲｅａｄを出力する奇数側のリードレジスタ１６と、４ビットの偶数のパラレル・リードデータＲＤ＜０，２，４，６＞を取り込み、４ビットの偶数のシリアル・リードデータｅＲｅａｄを出力する偶数側のリードレジスタ１７から構成される。
【０１３５】
前記ライトレジスタ７とリードレジスタ８は、書き込み及び読み出し制御クロック、ｒｃｌｋ、ｔｃｌｋの両エッジを用いて４サイクルのクロックで８ビットのデータ転送を行う。
【０１３６】
図１３（ｂ）に示すように、ライトレジスタ７とリードレジスタ８からなるシフトレジスタ部２は（Ｉ／Ｏ）０から（Ｉ／Ｏ）７までの８個のＩ／Ｏ回路６に対応してＩ／Ｏ単位にまとめられ、８個のＩ／Ｏ単位のブロックがＹ方向に積み重なる形で１組のシフトレジスタ部２が構成される。
【０１３７】
図１３（ｃ）のパターン・レイアウトに示すように、このような８個のＩ／０回路５に対応する２組のシフトレジスタ部２が、チップのＹ方向中央部の周辺回路部５と直交するようにチップのＸ方向中央部に配置される。すなわち、Ｘ方向の中央部に１６個のＩ／Ｏ回路６に対応する２組のシフトレジスタ部２が配置される。
【０１３８】
Ｉ／Ｏ回路６からは、偶数データｅＷｒｉｔｅ及び奇数データｏＷｒｉｔｅ用の２本の内部シリアル・ライトデータ線が、Ｉ／Ｏごとに対応する８個のライトレジスタ７にそれぞれ接続されるので、計１６本の内部シリアル・ライトデータ線が周辺回路５を通り、Ｉ／Ｏごとに異なる配線長で８個のライトレジスタ７に接続される。
【０１３９】
また、Ｉ／Ｏごとに対応する８個のリードレジスタ８には、それぞれ偶数データｅＲｅａｄ及び奇数データｏＲｅａｄ用の２本の内部シリアル・リードデータ線が接続されるので、計１６本の内部シリアル・リードデータ線がＩ／Ｏごとに異なる配線長で周辺回路部５まで延び、周辺回路部５を通過してＩ／Ｏ回路６に接続される。
【０１４０】
Ｉ／Ｏごとに対応するライトレジスタ７及びリードレジスタ８から周辺回路
部５までの配線抵抗をＲｓとすれば、周辺回路部５からもっとも離れたＩ／Ｏ
対応レジスタからの配線抵抗Ｒｓが最大となる。
【０１４１】しかし、この配線抵抗Ｒｓは、コア１とシフトレジスタ部２との間のライト／リード動作における伝搬時間の対称性を損なわないので、動作マージンを維持することができる。ただし、この場合は周辺回路５を通過する時の配線長抵抗Ｒｐの他にＩ／Ｏ間で異なるＲｓが加わることを考慮しなければならない。
【０１４２】
次に図１４に基づき本発明の第８の実施の形態について説明する。第７の実施の形態では、ライトレジスタ７及びリードレジスタ８をＩ／Ｏごとに対応させて構成したが、第８の実施の形態では図１４（ａ）に示すように、内部制御クロックｒｃｌｋ又はｔｃｌｋの両エッジで入力又は出力される＜０＞から＜７＞までの各８ビットのシリアルデータを単位として、ライトレジスタ７及びリードレジスタ８をとりまとめる。
【０１４３】
各８ビットのシリアル・データを単位としてまとめられたデータブロックが、周辺回路５に対してデータの小さい順に＜０＞、＜１＞、＜２＞、…、＜７＞のように縦に積み重ねられ、一続きのライトレジスタ７及びリードレジスタ８が構成される。
【０１４４】
このように構成すれば、全Ｉ／Ｏの内部シリアル・ライトデータは、周辺回路部５からもっとも離れたライトデータブロック＜６＞にｅＷｒｉｔｅ＜０：７＞が、ライトデータブロック＜７＞にｏＷｒｉｔｅ＜０：７＞が入力され、全Ｉ／Ｏの内部シリアル・リードデータが周辺回路部５にもっとも近いリードデータブロック＜０＞からｅＲｅａｄ＜０：７＞が、リードデータブロック＜１＞からｏＲｅａｄ＜０：７＞が出力される。
【０１４５】
すなわち、図１４に矢示したように、ライトレジスタ７及びリードレジスタ８のデータ転送は、周辺回路部５の方向に直線的に向かうように行われる。なお、図１４の太い矢印は偶数データの転送状況を、細い矢印は奇数データの転送状況を示している。（以下図１７まで同様）。
【０１４６】
リードレジスタ８をこのように構成すれば、全Ｉ／Ｏに対する内部シリアル・リードデータは、周辺回路部５に近いリードデータブロック＜０＞及び＜１＞から出力されるので、第７の実施の形態に比べて、周辺回路部５までの内部シリアル・リード線の配線長の違いをなくすことができる。
【０１４７】
従って、内部シリアル・リード線の配線長に関しては、周辺回路部５を通ってＩ／Ｏ回路６に接続される配線長と、その配線抵抗Ｒｐのみを考慮すれば良いので、読み出し速度を向上することができる。
【０１４８】
次に図１５に基づき、本発明の第９の実施の形態について説明する。第９の実施の形態では、各８ビットのシリアル・データを単位としてまとめられたデータブロックが、周辺回路部５に対してデータの大きい順に＜７＞、＜６＞、＜５＞、…、＜０＞のように縦に積み重ねられ、一続きのライトレジスタ７及びリードレジスタ８が構成される。
【０１４９】
ライトレジスタ７をこのように構成すれば、全Ｉ／Ｏの内部シリアル・ライトデータは、周辺回路部５に最も近いライトデータブロック＜７＞にｏＷｒｉｔｅ＜０：７＞が、ライトデータブロック＜６＞にｅＷｒｉｔｅ＜０：７＞が入力され、全Ｉ／Ｏの内部シリアル・リードデータは、周辺回路部５から最も遠いリードデータブロック＜０＞からｅＲｅａｄ＜０：７＞が、リードデータブロック＜１＞からｏＲｅａｄ＜０：７＞が出力される。すなわち、図１５に矢示したように、シフトレジスタ２におけるデータ転送は、周辺回路部５から直線的に離れる方向に行われる。
【０１５０】
このようにライトレジスタ７を構成すれば、全Ｉ／Ｏに対する内部シリアル・ライトデータが周辺回路部５にもっとも近いライトデータブロック＜６＞、＜７＞に入力されるので、第７の実施の形態に比べて、周辺回路部５までの内部シリアル・ライト線の配線長の違いをなくすことができる。
【０１５１】
従って、内部シリアル・ライト線の配線長に関しては、Ｉ／Ｏ回路６から周辺回路部５を通って周辺回路部５に最も近いライトデータブロック＜６＞、＜７＞に接続されるまでの配線長と、その配線抵抗Ｒｐのみを考慮すれば良いので、書き込み速度を向上することができる。
【０１５２】
次に図１６に基づき、本発明の第１０の実施の形態について説明する。第１０の実施の形態では、各８ビットのシリアルデータを単位としてまとめられたデータブロックは、図１６（ａ）に示すように、データ転送の流れが周辺回路部５に対してループを描くように縦方向に積み重ねられ、一続きのライトレジスタ７及びリードレジスタ８が構成される。
【０１５３】
図１６（ａ）の上部にデータ転送の流れが、周辺回路部５の方向に直線的に向かうように、データブロックを＜０＞、＜１＞、＜２＞、…、＜７＞とデータの小さい順に積み重ねたレジスタと、“ループ形式で構成”として矢示されるように、レジスタを馬蹄形に曲げることにより、周辺回路部５から離れる方向のデータの流れを周辺回路部５に向かう方向に引き戻す方法が示されている。
【０１５４】
このように、データの流れを引き戻す方法は、レジスタを曲げなくても、図１６（ａ）のライトレジスタ７及びリードレジスタ８に矢示したように、データブロックの積み重ね方を変更すれば等価的に実現することができる。
【０１５５】
ライトレジスタ７及びリードレジスタ８をこのように構成すれば、全Ｉ／Ｏの内部シリアル・ライトデータｅＷｒｉｔｅ＜０：７＞とｏＷｒｉｔｅ＜０：７＞を比較的周辺回路部５に近いライトデータブロック＜６＞、＜７＞に入力し、全Ｉ／ＯのシリアルリードデータｅＲｅａｄ＜０：７＞とｏＲｅａｄ＜０：７＞を周辺回路部５にもっとも近いリードデータブロック＜０＞、＜１＞から出力することができる。
【０１５６】
すなわち、第１０の実施の形態では、全Ｉ／Ｏの内部シリアル・リードデータ線の周辺回路部５に対する配線長を、その配線抵抗Ｒｓが無視できる程度に最短にし、同時に全Ｉ／Ｏの内部シリアル・ライトデータ線の周辺回路部５に対する配線長を短くし、その配線抵抗Ｒｓを大幅に小さくすることが可能になる。
【０１５７】
次に図１７に基づき、本発明の第１１の実施の形態について説明する。第１１の実施の形態は第１０の実施の形態の変形例である。各８ビットのシリアルデータを単位としてまとめられたデータブロックは、図１７（ａ）に示すように、データ転送の流れが周辺回路部５に対して等価的にループを描くように縦方向に積み重ねられ、一続きのライトレジスタ７及びリードレジスタ８が構成される。
【０１５８】
第１１の実施の形態では、全Ｉ／Ｏの内部シリアル・ライトデータｅＷｒｉｔｅ＜０：７＞とｏＷｒｉｔｅ＜０：７＞を周辺回路５にもっとも近いライトデータブロック＜６＞、＜７＞に入力し、全Ｉ／ＯのシリアルリードデータｅＲｅａｄ＜０：７＞とｏＲｅａｄ＜０：７＞を周辺回路５に比較的近いリードデータブロック＜０＞、＜１＞から出力することが第１０の実施の形態と異なる。
【０１５９】
第１１の実施の形態では、全Ｉ／Ｏの内部シリアル・ライトデータ線の周辺回路５に対する配線長を、その配線抵抗Ｒｓが無視できる程度に最短にし、同時に全Ｉ／Ｏの内部シリアル・リードデータ線の周辺回路部５に対する配線長を短くし、その配線抵抗Ｒｓを大幅に小さくすることが可能になる。
【０１６０】
次に図１８に基づき、本発明の第１２の実施の形態について説明する。第１２の実施の形態では、第８の実施の形態と同様、シフトレジスタ部２をシリアル・データを単位としてまとめられたデータブロックで構成するのであるが、このとき、図１８（ａ）に示すように、偶数データブロック＜０＞、＜２＞、＜４＞、＜６＞のみを周辺回路部に対してデータの小さい順に縦方向に４つ積み重ねた偶数側のシフトレジスタと、奇数データブロック＜１＞、＜３＞、＜５＞、＜７＞のみ（図示せず）を周辺回路５に対してデータの小さい順に縦方向に４つ積み重ねた奇数側のシフトレジスタとを、互いに独立なものとして分離することに特徴がある。
【０１６１】
このように偶数側と奇数側とが完全に分離されたシフトレジスタ部２を、図１８（ｂ）に示すように周辺回路部５の上下に配置すれば、偶数用の内部シリアルデータ線及び信号線と、奇数用の内部シリアルデータ線及び信号線とが完全に分離されるので、その間のデータや信号の相互干渉を回避すると同時に、シフトレジスタ部２の全Ｉ／Ｏに対するデータ線、信号線の伝播時間の対称性を確保することができる。
【０１６２】
また、内部シリアル・リードデータに関しては、全Ｉ／ＯのｅＲｅａｄＡ及びｅＲｅａｄＢ共に周辺回路部２に対しての偶数データの場合には最近傍のブロック＜０＞から、奇数データの場合には最近傍のブロック＜１＞から、出力されるので周辺回路部５までの配線抵抗Ｒｓが問題なることはない。
【０１６３】
次に図３７を用いて第１２の実施の形態の変形例について説明する。図３７において偶数データブロック＜０＞、＜２＞、＜４＞、＜６＞のみを周辺回路部に対してデータの小さい順に縦方向に４つ積み重ねた偶数側のシフトレジスタと、奇数データブロック＜１＞、＜３＞、＜５＞、＜７＞のみ（図示せず）を周辺回路５に対してデータの小さい順に縦方向に４つ積み重ねた奇数側のシフトレジスタとを、互いに独立なものとして分離することは、図１８に示す第１２の実施の形態と同様である。
【０１６４】
しかし、図１８に示す第１２の実施の形態では図９で説明したライトレジスタを用いるのに対して、図３７に示す第１２の実施の形態の変形例ではライトレジスタ７として図３５で説明したライトレジスタを用いることに特徴がある。
【０１６５】
先に説明したように、同一順序のシリアル・ライトデータの入力に対して、図９のライトレジスタのラッチからのパラレルライト出力と、図３５のライトレジスタのラッチからのパラレルライト出力とは逆順に配列されるので、図３７に示すように、ライトデータを周辺回路部５の最近傍のブロック＜０＞から入力し、さらにラッチ制御信号ＷＲＴＬＡＴをＦＦ回路で矢示したように転送すれば、図１８と同様にブロック＜６＞からブロック＜０＞に向かうライトデータの流れ（図示せず）が得られる。
【０１６６】
奇数ブロックについても同様であるから、このようにすれば、内部シリアル・リードデータのみならず、全Ｉ／ＯのｅＷｒｉｔｅ、ｏＷｒｉｔｅ及びｅＲｅａｄ、ｏＲｅａｄを、共に周辺回路５にもっとも近いライトデータブロック＜０＞、＜１＞に入出力することができるので、内部シリアル・リード線及び内部シリアル・ライト線の配線抵抗Ｒｓを全て除去することができる。
【０１６７】
次に図１９に基づき、本発明の第１３の実施の形態について説明する。第１３の実施の形態では、第１２の実施の形態と同様、シフトレジスタ部２をシリアル・データ単位のデータブロックでまとめるのであるが、このとき、図１９（ａ）に示すように、偶数データブロック＜６＞、＜４＞、＜２＞、＜０＞のみを周辺回路部に対してデータの大きい順に縦方向に４つ積み重ねた偶数側のシフトレジスタと、また奇数データブロック＜７＞、＜５＞、＜３＞、＜１＞のみ（図示せず）を周辺回路５に対してデータの大きい順に縦方向に４つ積み重ねた奇数側のシフトレジスタとを、互いに独立なものとすることに特徴がある。
【０１６８】
このように偶数側と奇数側とが完全に分離されたシフトレジスタ２を、図１９（ｂ）に示すように周辺回路５の上下に配置すれば、偶数用の内部シリアルデータ線及び信号線と、奇数用の内部シリアルデータ線及び信号線とが完全に分離されるので、第１２の実施の形態と同様、データ及び信号の相互干渉を防止し、かつシフトレジスタ２の全Ｉ／Ｏに対するデータ線、信号線の伝播時間の対称性を確保することができる。
【０１６９】
また、内部シリアル・ライト信号に関しては、全Ｉ／ＯのｅＷｒｉｔｅＡ及びｅＷｒｉｔｅＢデータ共に、周辺回路部５に対して偶数データの場合には最近傍のブロック＜６＞に、奇数データの場合（図示せず）にはブロック＜７＞に入力されるので、周辺回路部５からの配線抵抗Ｒｓが問題となることはない。
【０１７０】
次に図２０に基づき、本発明の第１４の実施の形態について説明する。第１４の実施の形態では、図２０（ａ）に示すように、周辺回路部５に対する偶数ブロックの積み重ね方をデータ転送がループ状になるようにして、偶数側と奇数側（図示せず）のシフトレジスタを互いに独立に形成する。
【０１７１】
偶数データブロックを周辺回路部５に対して＜０＞、＜６＞、＜２＞、＜４＞の順に、また奇数データブロック（図示せず）を周辺回路部５に対して＜１＞、＜７＞、＜３＞、＜５＞の順に積み重ねれば、ライトレジスタ７及びリードレジスタ８において、図２０に矢示したようなループ状のデータ転送を実現することができる。
【０１７２】
このようにすれば、偶数用と奇数用のシリアル線を完全に分離したことで、データ及び信号の相互干渉を防止し、シフトレジスタ部の全Ｉ／Ｏに対するデータ線、信号線の伝播時間の対称性が確保できると同時に、内部シリアルリード信号に関しては、全Ｉ／ＯのｅＲｅａｄＡ及びｅＲｅａｄＢ共に、周辺回路部２に対しての偶数データの場合には最近傍のブロック＜０＞から、奇数データの場合には最近傍のブロック＜１＞から、出力されるので周辺回路部５までの配線抵抗Ｒｓが問題なることはない。
【０１７３】
また、内部シリアルライト信号に関しても、データがループ状に転送されるため、ｅＷｒｉｔｅＡ及びｅＷｒｉｔｅＢ共に、周辺回路部５からの配線長を大幅に縮小することが可能になる。
【０１７４】
なお、先に第１２の実施の形態の変形例として、図３７で説明したライトレジスタの形成がレイアウト上可能な場合には、前記ループ状の転送を行わなくても、周辺回路部５からの配線長がさらに短縮されることはいうまでもない。
【０１７５】
次に図２１に基づき本発明の第１５の実施の形態について説明する。第１５の実施の形態は、第１４の実施の形態の変形例である。図２１（ａ）に示すように、データ転送がループ状になるように、周辺回路部５に対して偶数ブロックを積み重ね、偶数側と奇数側のシフトレジスタを互いに独立に形成する。
【０１７６】
偶数データブロックを周辺回路部５に対して＜６＞、＜０＞、＜４＞、＜２＞の順に、また奇数データブロック（図示せず）を周辺回路部５に対して＜７＞、＜１＞、＜５＞、＜３＞の順に積み重ねれば、ライトレジスタ７及びリードレジスタ８において、図２１（ａ）に矢示したようなループ状のデータ転送を実現することができる。
【０１７７】
このようにすれば、偶数用と奇数用のシリアル線を完全に分離したことで、データ及び信号の相互干渉を防止し、シフトレジスタ部の全Ｉ／Ｏに対するデータ線、信号線の伝播時間の対称性が確保できると同時に、内部シリアル・ライト信号に関しては、全Ｉ／ＯのｅＷｒｉｔｅＡ及びｅＷｒｉｔｅＢ共に、周辺回路部２に対して偶数データの場合には最近傍のブロック＜６＞から、奇数データの場合には（図示せず）最近傍のブロック＜７＞から入力されるので、周辺回路部５までの配線抵抗Ｒｓが問題なることはない。
【０１７８】
また、内部シリアルリード信号に関しても、データがループ状に転送されるため、ｅＲｅａｄＡ及びｅＲｅａｄＢ共にブロック＜０＞から出力されるので、周辺回路部５からの配線長を大幅に縮小することができる。
【０１７９】
次に図２２に基づき本発明の第１６の実施の形態について説明する。第１６の実施の形態では、先に図１３を用いて説明した第７の実施の形態におけるシフトレジスタ部２の構成と、高周波クロック同期型メモリのメモリコア部１のセル構成との関係についてのべる。
【０１８０】
図２２において、Ｉ／Ｏ回路６を含む周辺回路部５に直交するように上下に配置されたシフトレジスタ部２は、Ｉ／Ｏごとに８分割されている。周辺回路部５の上下に配置されたメモリコア部１には、０から７まで一連番号を付した各８ビットのＩ／Ｏ回路６に対応して、上側左右のメモリ・コア部１に８ビット分の領域がそれぞれ割り付けられ、同様に８から１５まで一連番号を付した各８ビットのＩ／Ｏ回路６に対応して、下側左右のメモリ・コア部１に８ビット分の領域がそれぞれ割り付けられ、全体で１６ビット構成の高周波クロック同期型メモリ回路を構成している。
【０１８１】
このように、シフトレジスタ部２がＩ／Ｏごとに８分割されると共に、メモリ・コア部１のセルアレイには（Ｉ／Ｏ）０〜（Ｉ／Ｏ）７、及び（Ｉ／Ｏ）８〜（Ｉ／Ｏ）１５までの各８ビット分の領域が割り付けられる。
【０１８２】
例えば、左上のメモリコア部１のセル（Ｉ／Ｏ）０の領域から読み出されたＲＤ０＜０＞からＲＤ０＜７＞までのパラレル・リードデータがシフトレジスタ（Ｉ／Ｏ）０に取り込まれ、シフトレジスタ（Ｉ／Ｏ）０でシリアル・リードデータｅＲｅａｄ０、ｏＲｅａｄ０に変換され、０番のＩ／Ｏ回路６から外部に読みだされる。
【０１８３】
このように、各Ｉ/Ｏ回路６に対応してそれぞれメモリ・コア部１に割り付けられた各８ビット分の領域から、Ｉ/Ｏごとにとりまとめたシフトレジスタを介してデータが外部に読み出される。なお、書き込み動作におけるデータの流れは、読み出し動作におけるデータの流れを逆にすればよいので説明を省略する。
【０１８４】
次に図２３に基づき、本発明の第１７の実施の形態について説明する。第１７の実施の形態では、先に図１４を用いて説明した第８の実施の形態におけるシフトレジスタ部２の構成と、高周波クロック同期型メモリのメモリ・コア部１のセル構成との関係についてのべる。
【０１８５】
先にのべたように、第８の実施の形態では図１４（ａ）に矢示したように、周辺回路部５に対して直交するように配置されたシフトレジスタ部２におけるデータの流れが、周辺回路部５の方向に向かうようにすることに特徴があった。
【０１８６】
これに対応して図２３に示す第１７の実施の形態では、メモリ・コア部１には、＜０＞から＜７＞までのデータを構成する各ビットに対応して、８ビット分の領域がそれぞれ割り付けられている。
【０１８７】
シフトレジスタ部２は図２２と異なり、メモリ・コア部１の各８ビット分の領域からそれぞれ読み出されたパラレル・リードデータが周辺回路部５に向かって、周辺回路部５の近くまで転送されるように、Ｉ／Ｏに対応して縦に８分割されている。
【０１８８】
例えば、左上のメモリ・コア部１の各８ビット分の領域から読み出されたパラレル・リードデータＲＤ０＜０＞からＲＤ０＜７＞までを、シフトレジスタ（Ｉ／Ｏ）０に入力し、周辺回路部５に直交するように配置されたシフトレジスタ（Ｉ／Ｏ）０を用いて周辺回路部５の近傍まで転送され、シリアル・リードデータｅＲｅａｄ０、ｏＲｅａｄ０が周辺回路部５に含まれる０番のＩ／Ｏ回路６から外部に読み出される。同様にして、パラレル・リードデータＲＤ１＜０＞からＲＤ１＜７＞以降のデータが読み出される。
【０１８９】
このように、各データに対応してそれぞれメモリ・コア部１に割り付けられた各８ビット分の領域から、データごとにとりまとめたシフトレジスタを介してデータが外部に読みだされる。
【０１９０】
次に図２４に基づき本発明の第１８の実施の形態について説明する。第１８の実施の形態では、先に図１６を用いて説明した第１０の実施の形態におけるシフトレジスタ部２の構成と、高周波クロック同期型メモリのメモリコア部１のセル構成との関係についてのべる。
【０１９１】
先にのべたように第１０の実施の形態では、図１６（ａ）に矢示したように、周辺回路部５に対して直交するように配置されたシフトレジスタ部２におけるデータの流れが周辺回路部５に対して実効的にループを描くように行われることに特徴があった。
【０１９２】
これに対応して図２４に示す第１８の実施の形態では、例えば、左上のメモリ・コア部１の各８ビット分の領域から読み出されたパラレル・リードデータＲＤ０＜０＞からＲＤ０＜５＞（途中のデータの配列は図１６のシフトレジスタ部２に記載の通り）までを、シフトレジスタ（Ｉ／Ｏ）０に入力し、周辺回路部５に直交するように配置されたシフトレジスタ（Ｉ／Ｏ）０を用いて周辺回路部５の近傍まで転送し、シリアル・リードデータｅＲｅａｄ０、ｏＲｅａｄ０が、周辺回路部５に含まれる０番のＩ／Ｏ回路６から外部に読み出される。
【０１９３】
このように、メモリ・コア部１から読み出されたパラレル・リードデータは、縦に８分割されたシフトレジスタで実効的にループを描くように転送され、シリアル・リードデータとなって周辺回路部部５の近傍まで送られ、Ｉ／Ｏ回路６から外部に読み出される。
【０１９４】
次に図２５に基づき本発明の第１９の実施の形態について説明する。第１９の実施の形態では、先に図１８を用いて説明した第１２の実施の形態におけるシフトレジスタ部２の構成と、高周波クロック同期型メモリのメモリ・コア部１のセル構成との関係についてのべる。
【０１９５】
第１２の実施の形態では、図１８（ａ）に示すように、周辺回路部５に対して直交するように配置されたシフトレジスタ部２が、独立の偶数データブロックと奇数データブロック（図示せず）とをそれぞれデータの小さい順に積み重ねた構造とすることに特徴があった。
【０１９６】
これに対応して、図２５に示す第１９の実施の形態のシフトレジスタ部２は、偶数データ用と奇数データ用とに完全に分離され、Ｉ／Ｏ回路６を含む周辺回路部５の上側に偶数データ用、下側に奇数データ用の（Ｉ／Ｏ）０から（Ｉ／Ｏ）１５までのシフトレジスタが周辺回路５の上下に配置される。データの流れについては、第１７の実施の形態と同様であるから説明を省略する。
【０１９７】
また、第１９の実施の形態の変形例として、先に図３７を用いて説明したシフトレジスタ部２の構成と、高周波クロック同期型メモリのメモリ・コア部１のセル構成との関係を図３８に示す。なお、本発明は上記の実施の形態に限定されることはない。その他本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
【０１９８】
【発明の効果】
上述したように本発明の半導体記憶装置によれば、チップの縦方向の中央部に、長手方向がチップの横方向と平行な周辺回路部を配置し、その上下に横に長い前記周辺回路部と直交するように縦に長いシフトレジスタ部を配置し、メモリコア部とシフトレジスタ部をセットとして左右対称となるように分割配置することにより、チップ面積を増加することなく、メモリコア部とシフトレジスタ部とを接続するデータ線、信号線の対称性を維持し、書き込み、読み出し動作マージンの大きい高周波クロック同期型メモリ回路からなる半導体記憶装置を提供することができる。
【０１９９】
また、シフトレジスタ部をデータごとにまとめた複数のブロックに分割し、この複数のブロックを、Ｉ／Ｏを含み横に長い周辺回路部に対して縦に積み重ねることにより縦に長い一連のシフトレジスタ部を構成し、この複数のブロックの積み重ね方をＩ／Ｏを含む周辺回路部から前記シフトレジスタ部のシリアルデータ入出力部までの配線長が最小となるように選択すれば、書き込み、読み出し動作速度の高い高周波クロック同期型メモリ回路からなる半導体記憶装置を提供することが可能になる。
【図面の簡単な説明】
【図１】第１の実施の形態に係る半導体記憶装置のレイアウトを示す図。
【図２】第２の実施の形態に係る半導体記憶装置のレイアウトを示す図。
【図３】第３の実施の形態に係る半導体記憶装置のレイアウトを示す図。
【図４】第４の実施の形態に係る半導体記憶装置のレイアウトを示す図。
【図５】第５の実施の形態に係る半導体記憶装置のレイアウトを示す図。
【図６】第６の実施の形態に係る半導体記憶装置のレイアウトを示す図。
【図７】シフトレジスタの構成を示す図。
【図８】他のシフトレジスタの構成を示す図。
【図９】ライトレジスタの回路構成を示す図。
【図１０】書き込み動作を示すタイミング波形図。
【図１１】リードレジスタの回路構成を示す図。
【図１２】読み出し動作を示すタイミング波形図。
【図１３】第７の実施の形態に係るシフトレジスタの構成を示す図。
【図１４】第８の実施の形態に係るシフトレジスタの構成を示す図。
【図１５】第９の実施の形態に係るシフトレジスタの構成を示す図。
【図１６】第１０の実施の形態に係るシフトレジスタの構成を示す図。
【図１７】第１１の実施の形態に係るシフトレジスタの構成を示す図。
【図１８】第１２の実施の形態に係るシフトレジスタの構成を示す図。
【図１９】第１３の実施の形態に係るシフトレジスタの構成を示す図。
【図２０】第１４の実施の形態に係るシフトレジスタの構成を示す図。
【図２１】第１５の実施の形態に係るシフトレジスタの構成を示す図。
【図２２】第１６の実施の形態のメモリコアとＩ／Ｏの関係を示す図。
【図２３】第１７の実施の形態のメモリコアとＩ／Ｏの関係を示す図。
【図２４】第１８の実施の形態のメモリコアとＩ／Ｏの関係を示す図。
【図２５】第１９の実施の形態のメモリコアとＩ／Ｏの関係を示す図。
【図２６】従来の高周波クロック同期型メモリの回路構成を示す図。
【図２７】従来の高周波クロック同期型メモリのシフトレジスタの構成を示す図。
【図２８】従来のシフトレジスタの構成を示す図。
【図２９】従来の読み出し動作を示すタイミング波形図。
【図３０】従来の他の読み出し動作を示すタイミング波形図。
【図３１】従来の書き込み動作を示すタイミング波形図。
【図３２】従来の他の書き込み動作を示すタイミング波形図。
【図３３】従来の高周波クロック同期型メモリのレイアウトを示す図。
【図３４】従来の高周波クロック同期型メモリの他のレイアウトを示す図。
【図３５】本発明の他のライトレジスタの回路構成を示す図。
【図３６】本発明の他のライトレジスタの書き込み動作を示すタイミング波形図
【図３７】第１２の実施の形態の変形例に係るシフトレジスタの構成を示す図。
【図３８】第１９の実施の形態の変形例に係るメモリコアとＩ／Ｏの関係を示す図。
【符号の説明】
１…コア
２…シフトレジスタ部
２ａ…シフトレジスタ
３…ＤＱバッファ
４…フューズ回路
５…周辺回路部
６…Ｉ／Ｏ回路
６ａ…パッド
７…ライトレジスタ
８…リードレジスタ
９、１０、１１、１３…ＦＦ
１２…ラッチ
１４…奇数側ライトレジスタ
１５…偶数側ライトレジスタ
１６…奇数側リードレジスタ
１７…偶数側リードレジスタ
１００…メモリ回路
１０１…メモリコア部
１０２…シフトレジスタ部
１０２ａ…シフトレジスタ
１０３…ＤＱバッファ
１０４…フューズ回路
１０５…周辺回路部
１０６…Ｉ／Ｏ
１０７…リードレジスタ
１０８…ラトレジスタ
１０９、１１０…ＦＦ
１１１…ＤＬＬ
１１２…コントロールロジック
１１３…メモリセルアレイ
１１４…センスアンプ
１１５…カラムデコーダ
１１６…ローデコーダ
Claims (7)
- 複数のＩ／Ｏ回路を含む周辺回路部と、
長手方向がこの周辺回路部の長手方向と直交するように配置されたシフトレジスタ部と、
このシフトレジスタ部の長手方向に沿って隣接するように配置されたメモリセルアレイを含むメモリ・コア部とを具備し、
前記シフトレジスタ部は、書き込み・読み出し用のシリアル・データのビットごとにまとめられたシフトレジスタからなる複数のブロックを前記シフトレジスタ部の長手方向に沿って順に配置することにより構成され、
前記複数のブロックにおける書き込み・読み出し用のデータの転送モードには、
書き込み動作時において、前記シフトレジスタ部の前記周辺回路部に近いブロックに入力されたシリアル・データが、前記周辺回路部から遠いブロックに向かう転送モードと、
読み出し動作時において、前記メモリ・コア部から読み出されたパラレル・データが、前記周辺回路部に近いブロックに向かう転送モードと、
が含まれることを特徴とする半導体記憶装置。 - 複数のＩ／Ｏ回路を含む周辺回路部と、
長手方向がこの周辺回路部の長手方向と直交するように配置されたシフトレジスタ部と、
このシフトレジスタ部の長手方向に沿って隣接するように配置されたメモリセルアレイを含むメモリ・コア部とを具備し、
前記シフトレジスタ部は、書き込み・読み出し用のシリアル・データのビットごとにまとめられたシフトレジスタからなる複数のブロックを前記シフトレジスタ部の長手方向に沿って順に配置することにより構成され、
前記複数のブロックにおける書き込み・読み出し用のデータの転送モードには、
書き込み動作時において、前記シフトレジスタ部の前記周辺回路部に近いブロックに入力されたシリアル・データが、前記周辺回路部から遠いブロックに向かった後に、反転して前記周辺回路部に近いブロックに向かう転送モードと、
読み出し動作時において、前記メモリ・コア部から読み出されたパラレル・データが、前記周辺回路部に遠いブロックに向かった後に、反転して前記周辺回路部に近いブロックに向かう転送モードと、
が含まれることを特徴とする半導体記憶装置。 - 複数のＩ／Ｏ回路を含む周辺回路部と、
長手方向がこの周辺回路部の長手方向と直交するように配置されたシフトレジスタ部と、
このシフトレジスタ部の長手方向に沿って隣接するように配置されたメモリセルアレイを含むメモリ・コア部とを具備し、
前記シフトレジスタ部は、書き込み・読み出し用のシリアル・データのビットごとにまとめられたシフトレジスタからなる複数のブロックを前記シフトレジスタ部の長手方向に沿って順に配置することにより構成され、
前記シフトレジスタ部の一部をなすライトレジスタは、複数のラッチ回路のラッチ制御信号を内部クロック信号に同期して転送することにより、前記内部クロック信号に同期して前記ライトレジスタに入力されたシリアル・ライトデータが、所定の順序で前記複数のラッチ回路に取り込まれ、パラレル・ライトデータとして出力されるように構成され、
前記複数のブロックにおける書き込み用データの転送モードは、前記シフトレジスタ部の前記周辺回路部に近いブロックに入力されたラッチ制御信号が、前記周辺回路部に遠いブロックに向かって転送されることにより、前記シフトレジスタ部の前記周辺回路部に近いブロックに入力されたシリアル・ライトデータが、前記周辺回路部に近いブロックのラッチ回路から遠いブロックのラッチ回路に順に取り込まれるようにしたことを特徴とする半導体記憶装置。 - 前記シフトレジスタ部は、前記シリアル・データの偶数ビットごとにまとめられたシフトレジスタからなる複数のブロックを順に配置した偶数側のシフトレジスタ部と、前記シリアル・データの奇数ビットごとにまとめられたシフトレジスタからなる複数のブロックを順に配置した奇数側のシフトレジスタ部とが、互いに独立に構成されることを特徴とする請求項１ないし３のいずれか１項記載の半導体記憶装置。
- 前記シフトレジスタ部は、第１のシフトレジスタ部、第２のシフトレジスタ部、第３のシフトレジスタ部及び第４のシフトレジスタ部からなり、
前記メモリ・コア部は、前記第１乃至第４のシフトレジスタ部の長手方向に沿って、それぞれ前記第１乃至第４のシフトレジスタ部の両側に隣接するように配置されたメモリセルアレイを含み、
前記第１乃至第４のシフトレジスタ部の長手方向は、それぞれ前記周辺回路部の長手方向と直交するように配置され、かつ、前記第１、第２のシフトレジスタ部は、前記周辺回路部の長手方向に沿って前記周辺回路部の片側に配置され、前記第３、第４のシフトレジスタ部は、前記周辺回路部の長手方向に沿って前記周辺回路部の他方の片側に配置されることを特徴とする請求項１ないし３のいずれか１項記載の半導体記憶装置。 - 前記第１、第３のシフトレジスタ部は、前記周辺回路部の長手方向に対して互いに対称の位置に配置され、前記第２、第４のシフトレジスタ部は、前記周辺回路部の長手方向に対して互いに対称の位置に配置されることを特徴とする請求項５記載の半導体記憶装置。
- 前記第１乃至第４のシフトレジスタ部は、前記第１乃至第４のシフトレジスタ部の長手方向に沿って、前記第１乃至第４のシフトレジスタ部の片側に隣接するようにＤＱバッファが配置されることを特徴とする請求項５記載の半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36461398A JP3557114B2 (ja) | 1998-12-22 | 1998-12-22 | 半導体記憶装置 |
| US09/460,641 US6198649B1 (en) | 1998-12-22 | 1999-12-15 | Semiconductor memory device |
| KR1019990060110A KR100357676B1 (ko) | 1998-12-22 | 1999-12-22 | 반도체 기억 장치 |
| US09/746,890 US6498741B2 (en) | 1998-12-22 | 2000-12-21 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36461398A JP3557114B2 (ja) | 1998-12-22 | 1998-12-22 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000188381A JP2000188381A (ja) | 2000-07-04 |
| JP3557114B2 true JP3557114B2 (ja) | 2004-08-25 |
Family
ID=18482246
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP36461398A Expired - Fee Related JP3557114B2 (ja) | 1998-12-22 | 1998-12-22 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US6198649B1 (ja) |
| JP (1) | JP3557114B2 (ja) |
| KR (1) | KR100357676B1 (ja) |
Families Citing this family (37)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3557114B2 (ja) * | 1998-12-22 | 2004-08-25 | 株式会社東芝 | 半導体記憶装置 |
| DE60036280T2 (de) * | 1999-12-16 | 2008-11-06 | Seiko Epson Corp. | Nichtzyklischer digitaler filter, und funkempfangsgerät mit dem filter |
| US6469555B1 (en) * | 2000-08-18 | 2002-10-22 | Rambus, Inc | Apparatus and method for generating multiple clock signals from a single loop circuit |
| JP4641338B2 (ja) * | 2000-08-29 | 2011-03-02 | ルネサスエレクトロニクス株式会社 | 不揮発性半導体記憶装置及びシステム |
| JP2002093162A (ja) | 2000-09-20 | 2002-03-29 | Toshiba Corp | 半導体メモリ集積回路 |
| JP2002109886A (ja) | 2000-09-28 | 2002-04-12 | Toshiba Corp | 半導体記憶装置 |
| US6515914B2 (en) * | 2001-03-21 | 2003-02-04 | Micron Technology, Inc. | Memory device and method having data path with multiple prefetch I/O configurations |
| KR100429881B1 (ko) * | 2001-11-02 | 2004-05-03 | 삼성전자주식회사 | 셀 영역 위에 퓨즈 회로부가 있는 반도체 소자 및 그제조방법 |
| KR100463202B1 (ko) * | 2002-07-02 | 2004-12-23 | 삼성전자주식회사 | 반도체 메모리 장치의 패드 및 주변 회로 레이아웃 |
| JP2004127449A (ja) | 2002-10-04 | 2004-04-22 | Toshiba Corp | 半導体記憶装置 |
| US7415565B2 (en) | 2002-10-31 | 2008-08-19 | Ring Technology Enterprises, Llc | Methods and systems for a storage system with a program-controlled switch for routing data |
| US7707351B2 (en) * | 2002-10-31 | 2010-04-27 | Ring Technology Enterprises Of Texas, Llc | Methods and systems for an identifier-based memory section |
| US6879526B2 (en) * | 2002-10-31 | 2005-04-12 | Ring Technology Enterprises Llc | Methods and apparatus for improved memory access |
| US7197662B2 (en) * | 2002-10-31 | 2007-03-27 | Ring Technology Enterprises, Llc | Methods and systems for a storage system |
| JP2005182939A (ja) | 2003-12-22 | 2005-07-07 | Toshiba Corp | 半導体記憶装置 |
| KR100550643B1 (ko) * | 2004-09-06 | 2006-02-09 | 주식회사 하이닉스반도체 | 반도체메모리소자 |
| JP4297970B2 (ja) | 2006-02-24 | 2009-07-15 | 富士通株式会社 | バッファ装置、バッファ配置方法および情報処理装置 |
| KR100734323B1 (ko) | 2006-06-28 | 2007-07-02 | 삼성전자주식회사 | 분산 배치된 데이터 입출력 라인들을 가지는 반도체 메모리장치 |
| US8037379B1 (en) * | 2006-08-31 | 2011-10-11 | Pdf Solutions, Inc. | Prediction of impact on post-repair yield resulting from manufacturing process modification |
| JP2008077763A (ja) * | 2006-09-21 | 2008-04-03 | Toshiba Corp | 半導体記憶装置 |
| KR100837811B1 (ko) * | 2006-11-15 | 2008-06-13 | 주식회사 하이닉스반도체 | 데이터 변환 회로 및 이를 이용한 반도체 메모리 장치 |
| KR100855587B1 (ko) | 2007-01-17 | 2008-09-01 | 삼성전자주식회사 | 메일박스 영역을 가지는 멀티 패스 액세스블 반도체 메모리장치 및 그에 따른 메일박스 액세스 제어방법 |
| JP4618275B2 (ja) * | 2007-06-27 | 2011-01-26 | ソニー株式会社 | 半導体装置 |
| JP4703620B2 (ja) * | 2007-09-14 | 2011-06-15 | 株式会社東芝 | 半導体記憶装置 |
| JP2009200101A (ja) | 2008-02-19 | 2009-09-03 | Liquid Design Systems:Kk | 半導体チップ及び半導体装置 |
| KR101552209B1 (ko) * | 2008-10-17 | 2015-09-11 | 삼성전자주식회사 | 멀티 비트를 프로그램하는 가변 저항 메모리 장치 |
| JP2010182377A (ja) * | 2009-02-05 | 2010-08-19 | Toshiba Corp | 半導体記憶装置 |
| US7894230B2 (en) * | 2009-02-24 | 2011-02-22 | Mosaid Technologies Incorporated | Stacked semiconductor devices including a master device |
| US9001607B2 (en) * | 2009-08-19 | 2015-04-07 | Samsung Electronics Co., Ltd. | Method and design for high performance non-volatile memory |
| KR101046273B1 (ko) * | 2010-01-29 | 2011-07-04 | 주식회사 하이닉스반도체 | 반도체 장치 |
| US8957763B2 (en) | 2010-07-09 | 2015-02-17 | Cypress Semiconductor Corporation | RFID access method using an indirect memory pointer |
| US9846664B2 (en) | 2010-07-09 | 2017-12-19 | Cypress Semiconductor Corporation | RFID interface and interrupt |
| US8686836B2 (en) | 2010-07-09 | 2014-04-01 | Cypress Semiconductor Corporation | Fast block write using an indirect memory pointer |
| US8723654B2 (en) | 2010-07-09 | 2014-05-13 | Cypress Semiconductor Corporation | Interrupt generation and acknowledgment for RFID |
| US9092582B2 (en) | 2010-07-09 | 2015-07-28 | Cypress Semiconductor Corporation | Low power, low pin count interface for an RFID transponder |
| KR20190105337A (ko) * | 2018-03-05 | 2019-09-17 | 삼성전자주식회사 | 반도체 메모리 장치 |
| CN114528019A (zh) * | 2020-11-23 | 2022-05-24 | 深圳比特微电子科技有限公司 | 多比特寄存器、芯片和计算装置 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5198999A (en) | 1988-09-12 | 1993-03-30 | Kabushiki Kaisha Toshiba | Serial input/output semiconductor memory including an output data latch circuit |
| US5579256A (en) * | 1988-11-01 | 1996-11-26 | Hitachi, Ltd. | Semiconductor memory device and defect remedying method thereof |
| JP3421441B2 (ja) * | 1994-09-22 | 2003-06-30 | 東芝マイクロエレクトロニクス株式会社 | ダイナミック型メモリ |
| JPH09161476A (ja) * | 1995-10-04 | 1997-06-20 | Toshiba Corp | 半導体メモリ及びそのテスト回路、並びにデ−タ転送システム |
| KR0172426B1 (ko) * | 1995-12-21 | 1999-03-30 | 김광호 | 반도체 메모리장치 |
| KR100499844B1 (ko) * | 1996-07-11 | 2006-04-21 | 텍사스 인스트루먼츠 인코포레이티드 | 정렬데이타저장장치및본딩패드를구비한ｄｒａｍ구조 |
| JP3825862B2 (ja) * | 1997-02-27 | 2006-09-27 | 株式会社ルネサステクノロジ | 同期型ダイナミック型半導体記憶装置 |
| JP3507674B2 (ja) * | 1997-10-30 | 2004-03-15 | 株式会社東芝 | 半導体記憶装置 |
| JP3557114B2 (ja) * | 1998-12-22 | 2004-08-25 | 株式会社東芝 | 半導体記憶装置 |
-
1998
- 1998-12-22 JP JP36461398A patent/JP3557114B2/ja not_active Expired - Fee Related
-
1999
- 1999-12-15 US US09/460,641 patent/US6198649B1/en not_active Expired - Lifetime
- 1999-12-22 KR KR1019990060110A patent/KR100357676B1/ko not_active IP Right Cessation
-
2000
- 2000-12-21 US US09/746,890 patent/US6498741B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR100357676B1 (ko) | 2002-10-18 |
| US6198649B1 (en) | 2001-03-06 |
| JP2000188381A (ja) | 2000-07-04 |
| US20010000990A1 (en) | 2001-05-10 |
| KR20000048310A (ko) | 2000-07-25 |
| US6498741B2 (en) | 2002-12-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3557114B2 (ja) | 半導体記憶装置 | |
| KR100753698B1 (ko) | 메모리 디바이스 및 데이터 교환 방법 | |
| JP3386705B2 (ja) | 半導体記憶装置およびそのバーストアドレスカウンタ | |
| US6205082B1 (en) | LSI device with memory and logics mounted thereon | |
| JP3376976B2 (ja) | 半導体記憶装置 | |
| JP2013077358A (ja) | 半導体装置 | |
| JP2001067863A (ja) | 半導体記憶装置 | |
| US9152594B2 (en) | Semiconductor memory device for high speed reading and writing | |
| US6801144B2 (en) | Semiconductor memory device inputting/outputting data synchronously with clock signal | |
| DE112006000217B4 (de) | Speichervorrichtung mit einer anschlussflächennahen Ordnungslogik | |
| JP3028949B1 (ja) | 半導体記憶装置とその形成方法及びその方法を記録した記録媒体 | |
| US6510087B2 (en) | Semiconductor memory device | |
| JPH1145568A (ja) | 半導体記憶装置 | |
| US6147924A (en) | Arrangement of data input/output circuits for use in a semiconductor memory device | |
| JP2007149206A (ja) | 半導体記憶装置 | |
| JP5365637B2 (ja) | 半導体プログラマブルデバイスおよびその制御方法 | |
| WO2021012767A1 (zh) | 用于存储器控制器与存储器设备互连的总线 | |
| US8289789B2 (en) | Semiconductor device and semiconductor module | |
| JP3312594B2 (ja) | シリアル−パラレル変換機能付き半導体記憶装置 | |
| JPH06290589A (ja) | 半導体記憶装置 | |
| JP2001143464A (ja) | 半導体記憶装置 | |
| CN116455401A (zh) | 并串转换电路、并串转换电路版图及存储器 | |
| CN116455402A (zh) | 并串转换电路、并串转换电路版图及存储器 | |
| JPH0283894A (ja) | 半導体メモリ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040210 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040412 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040511 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040514 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090521 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090521 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100521 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110521 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110521 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120521 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120521 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130521 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |