JP4703620B2 - 半導体記憶装置 - Google Patents
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Description
これらサブマクロ1,2の内部では複数のグローバルデータ線GLDAがダイナミックデータシフトリダンダンシ回路ブロック8に接続され、ダイナミックデータシフトリダンダンシ回路ブロック8とDQバッファブロック7が複数のローカルデータ線LODAで接続され、DQバッファブロック7とメモリブロック11が、複数の相補データ線DQt/c<0>を介して接続され、DQバッファブロック7とメモリブロック12が、複数の相補データ線DQt/c<1>を介して接続されている。
リードデータラッチ、11,12…メモリブロック、13…アドレスラッチ、14…リード用救済エリア選択ラッチ、15…DQコントロール。
Claims (3)
- グローバルデータ線を介して相互に接続された複数のサブマクロを有し、
前記各サブマクロは、
第1及び第2のメモリブロックと、
これら第1及び第2のメモリブロック間に配置されたメモリブロック制御回路とを有し、
前記メモリブロック制御回路は、
前記第1のメモリブロックと複数の第1の相補データ線を介して接続されると共に前記第2のメモリブロックと複数の第2の相補データ線を介して接続されたDQバッファブロックと、
前記DQバッファブロックに複数のローカルデータ線を介して接続されて前記第1及び第2のメモリブロックをそれぞれ第1及び第2の救済エリアとして前記第1又は第2のメモリブロックを救済するダイナミックデータシフトリダンダンシ回路ブロックとを有し、
前記DQバッファブロックは、前記複数の第1及び第2の相補データ線の対に対応して設けられた複数のDQバッファを備え、前記各DQバッファは、前記各第1及び第2の相補データ線の対と前記各ローカルデータ線とに接続されて、前記第1及び第2のメモリブロックで前記第1及び第2の相補データ線と前記ローカルデータ線との間のデータ授受に共有されるものであり、
前記ダイナミックデータシフトリダンダンシ回路ブロックは、前記第1のメモリブロックの不良箇所を示す第1の不良アドレス及び前記第2のメモリブロックの不良箇所を示す第2の不良アドレスを保持する複数の不良アドレス保持回路と、前記第1又は第2の救済エリアのいずれかを選択する救済エリア選択信号に基づいて前記第1の不良アドレス又は第2の不良アドレスを選択する前記複数の不良アドレス保持回路の各々に対応して設けられた複数の選択回路と、前記グローバルデータ線と複数のローカルデータ線とに接続されて前記選択された第1の不良アドレス又は第2の不良アドレスに基づいて前記グローバルデータ線を接続するローカルデータ線を切り替える前記複数の不良アドレス保持回路の各々に対応して設けられた複数のスイッチ部とを有する
ことを特徴とする半導体記憶装置。 - 前記ダイナミックデータシフトリダンダンシ回路ブロックは、外部から入力される任意のアドレスの1ビットの情報によって前記救済エリアを前記第1の救済エリアである第1のメモリブロックと前記第2の救済エリアである第2のメモリブロックのいずれか一方に切り換え、
前記第1の救済エリアが選択された場合には、前記第1の不良アドレスに基づいて前記第1の救済エリアを救済し、前記1ビット情報によって前記選択回路は前記第1の不良アドレスを前記スイッチ部に伝達し、
前記第2の救済エリアが選択された場合には、前記第2の不良アドレスに基づいて前記第2の救済エリアを救済し、前記1ビット情報によって前記選択回路は前記第2の不良アドレスを前記スイッチ部に伝達し、
前記スイッチ部は前記第1又は第2の不良アドレスに基づいて前記第1又は第2のメモリブロックの不良箇所を回避するように前記複数のローカルデータ線の1つを選択して1つの前記DQバッファとの間で書き込み情報または読み出し情報を伝達する
ことを特徴とする請求項1記載の半導体記憶装置。 - 外部から入力されるアドレスをラッチするアドレスラッチと、
このアドレスラッチでラッチされたアドレスを入力しDQバッファコントロール信号を生成して前記DQバッファブロックを制御するDQバッファコントロール回路とを備え、
前記DQバッファは、読み出し動作時は前記DQバッファコントロール信号によって読み出し動作のタイミングが制御され、
前記ダイナミックデータシフトリダンダンシ回路ブロックは、読み出し動作時に前記DQバッファコントロール回路で生成されたDQバッファコントロール信号を利用して第1の救済エリアである前記第1のメモリブロック又は第2の救済エリアである前記第2のメモリブロックを選択する
ことを特徴とする請求項1記載の半導体記憶装置。
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