JP2004118920A - 半導体記憶装置 - Google Patents
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Abstract
【解決手段】半導体記憶装置は複数のメモリセルアレイブロック31を含むと共に、k本(kは自然数)のデータ入出力線41に接続されたアレイ領域30を含む。メモリセルアレイブロック31に共通にk+m本(mは自然数)の共通内部データ線43が配設される。メモリセルアレイブロック31毎にk+m+n本(nは自然数)の個別内部データ線45が配設される。第1の不良情報信号に従って、k+m+n本の個別内部データ線45のうちのk+m本をk+m本の共通内部データ線43に夫々接続するため、個別線接続回路32が配設される。第2の不良情報信号に従って、k+m本の共通内部データ線43うちのk本をk本のデータ入出力線41に夫々接続するため、共通線接続回路34が配設される。
【選択図】 図1
Description
【発明の属する技術分野】
本発明は半導体記憶装置に関し、より具体的には、不良データ線を補償するための改良されたリダンダンシ構造を有する半導体記憶装置に関する。
【0002】
【従来の技術】
近年の高集積の半導体記憶装置においては、不良セルをリダンダンシセルで置き換えるリダンダンシ技術を使用することが普通となっている。特に、混載DRAMにおいては、データ入出力線に対して動的にデータ線の接続を切替える技術が使用される(非特許文献1参照)。
【0003】
図13は、上記の文献に開示された混載DRAMを概略的に示す図である。図13に示すように、このDRAMのアレイ領域10は、夫々に複数のメモリセルが配列された複数のメモリセルアレイブロック11を含む。各メモリセルアレイブロック11は、シフトスイッチブロック12及び接続ブロック13と組み合わされてブロックユニット15を形成する。
【0004】
アレイ領域10には、k本(kは自然数)のデータ入出力線(IO線)21が接続される。アレイ領域10内には、複数のメモリセルアレイブロック11に共通に配設されたk本の共通内部データ線(RWD線)23が配設される。RWD線23はIO線21と一体的に形成される。
【0005】
一方、複数のメモリセルアレイブロック11の夫々には、k+2本の個別内部データ線(DQ線)25が配設される。このうち、k本のDQ線25が、シフトスイッチブロック12及び接続ブロック13を介してk本のRWD線23に接続される。
【0006】
メモリセルのデータを読み出す際、データは、DQ線25からシフトスイッチブロック12及び接続ブロック13を介してRWD線23に伝送され、IO線21に読み出される。
【0007】
このようなデータ線の階層構造は、次のような理由から採用される。(1)混載DRAMに要求される動作周波数が上昇するにつれ、小さなブロック内で動作させることが必要となっている。(2)多層配線が利用可能になり、階層構造を取りやすくなっている。(3)リダンダンシをブロックユニット毎に行うことができるので、同数のスペアアレイ部分により歩留まりをあげることができる。(救済効率向上)。
【0008】
図13図示のDRAMでは、動作時に多数あるブロックユニット15のうちのどれかが選択される。ブロックユニット15内のDQ線25はリダンダンシ性を有し、ブロックユニット15外のRWD線23に対して選択的に接続される。このリダンダンシ機能を司る選択的な接続は、接続ブロック13及びシフトスイッチブロック12により達成される。シフトスイッチブロック12は、内部ROMに蓄えられた不良情報に基づいて、不良DQ線25を避けるように、RWD線23とDQ線25とを接続する。
【0009】
必要とされるIO線21はk本であり、RWD線23もk本配設される。DQ線25はIO線21及びRWD線23に対して2本のリダンダンシDQ線を有するためにk+2本配設される。
【0010】
シフトスイッチブロック12は、リダンダンシ機能を使用しない場合、全てのRWD線23をメモリセルアレイブロック11内の左側のDQ線25に接続する(図13の下側のブロックユニット15参照)ように設定される。このため、メモリセルアレイブロック11内で、符号16で示すように右側の2つのDQ線に対応する部分がリダンダンシ用のスペア部分となる。
【0011】
【非特許文献1】
Namekawa T., et al, “Dynamically shift−switched data line redundancy suitable for DRAM macro with wide data bus”, 1999 Symposium on VLSI Circuits. Digest of Papers, P.P. 149−52.
【0012】
【発明が解決しようとする課題】
本発明は、不良データ線を補償するための改良されたリダンダンシ構造を有する半導体記憶装置を提供することを目的とする。
【0013】
【課題を解決するための手段】
本発明の第1の視点は、半導体記憶装置であって、
夫々に複数のメモリセルが配列された複数のメモリセルアレイブロックを含むと共に、k本(kは自然数)のデータ入出力線に接続されたアレイ領域と、
前記複数のメモリセルアレイブロックに共通に配設されたk+m本(mは自然数)の共通内部データ線と、
前記複数のメモリセルアレイブロック毎に配設されたk+m+n本(nは自然数)の個別内部データ線と、
第1の不良情報信号に従って、前記k+m+n本の個別内部データ線のうちのk+m本を、前記k+m本の共通内部データ線に夫々接続する、データ線リダンダンシ用の個別線接続回路と、
第2の不良情報信号に従って、前記k+m本の共通内部データ線うちのk本を、前記k本のデータ入出力線に夫々接続する、データ線リダンダンシ用の共通線接続回路と、
を具備することを特徴とする。
【0014】
本発明の第2の視点は、半導体記憶装置であって、
夫々に複数のメモリセルが配列された複数のメモリセルアレイブロックを含むと共に、k本(kは自然数)のデータ入出力線に接続されたアレイ領域と、
前記複数のメモリセルアレイブロックに共通に配設されたk+m本(mは自然数)の共通内部データ線と、
前記複数のメモリセルアレイブロック毎に配設されたk+m本の個別内部データ線と、
第1の不良情報信号に従って、前記k+m本の個別内部データ線のうちのk〜k+m本を、前記k+m本の共通内部データ線のうちのk〜k+m本に夫々接続する、データ線リダンダンシ用の個別線接続回路と、
第2の不良情報信号に従って、前記k〜k+m本の共通内部データ線うちのk本を、前記k本のデータ入出力線に夫々接続する、データ線リダンダンシ用の共通線接続回路と、
を具備することを特徴とする。
【0015】
本発明の第3の視点は、半導体記憶装置であって、
夫々に複数のメモリセルが配列された複数のメモリセルアレイブロックを含むと共に、k本(kは自然数)のデータ入出力線に接続されたアレイ領域と、
前記複数のメモリセルアレイブロックに共通に配設されたk+m本(mは自然数)の共通内部データ線と、
前記複数のメモリセルアレイブロック毎に配設されたk+n本(nは自然数)の個別内部データ線と、
前記共通内部データ線と前記個別内部データ線との間で、前記複数のメモリセルアレイブロック毎に配設されたk本の中間接続線と、
第1の不良情報信号に従って、前記k+n本の個別内部データ線のうちのk本を、前記k本の中間接続線に夫々接続する、データ線リダンダンシ用の個別線接続回路と、
第2の不良情報信号に従って、前記k+m本の共通内部データ線うちのk本を、前記k本のデータ入出力線に夫々接続する、データ線リダンダンシ用の第1の共通線接続回路と、
前記第2の不良情報信号に従って、前記k本の共通内部データ線を、前記k本の中間接続線に夫々接続する、データ線リダンダンシ用の第2の共通線接続回路と、
を具備することを特徴とする。
【0016】
本発明の第4の視点は、第3の視点に係る半導体記憶装置において、前記共通内部データ線の両端に夫々接続された、前記共通内部データ線を検査するテスト信号を発生するテスト信号発生回路と、前記共通内部データ線の良否を判定するテスト判定回路とを更に具備し、前記テスト判定回路はテスト判定結果を保持すると共にこれに基づいて前記第2の不良情報信号を生成する回路部を含むことを特徴とする。望ましくは、前記テスト信号発生回路及び前記テスト判定回路は、前記半導体記憶装置の起動時に動作するように設定される。
【0017】
更に、本発明に係る実施の形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施の形態に示される全構成要件から幾つかの構成要件が省略されることで発明が抽出された場合、その抽出された発明を実施する場合には省略部分が周知慣用技術で適宜補われるものである。
【0018】
【発明の実施の形態】
本発明者等は、本発明の開発の過程において、図13を参照して述べたようなDRAMのリダンダンシ構造において発生する問題について研究した。その結果、本発明者等は、以下に述べるような知見を得た。
【0019】
上記文献Namekawa T., et alでは、図13に示す構造において、救済効率を上げるため、アクセスされるアドレス毎に動的に接続を変更する方式が採用される。この方式ではライト時のアクセススピードがシフト速度で律速されるため、高速動作の妨げとなることが考えられる。
【0020】
これに対して、図13に示す構造において、動的にシフトさせず、各ブロックユニット15毎に静的にシフトさせることもできる。このようにすると、シフトスイッチブロック12毎にリダンダンシを決めることができるため、救済効率を動的同様上げることができる。しかしこの場合、次のような問題点がある。即ち、RWD線23にOPEN−SHORT系の不良があったときに救済できない(RWDのリダンダンシを用意していないため)。
【0021】
これを回避するため、図14に示す構造のように、RWD線23とIO線21との間にシフトスイッチブロック12を移動することが考えられる。この場合、動的なシフトでは速度が制限され、静的なシフトでは救済効率が低下する。このため、図14の構造で、図13の構造と同様の歩留まりを得るには多くのスペアセルブロックが必要となる。
【0022】
以下に、このような知見に基づいて構成された本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【0023】
(第1の実施の形態)
図1は本発明の第1の実施の形態に係る混載DRAMを概略的に示す図である。図1に示すように、このDRAMのアレイ領域30は、夫々に複数のメモリセルが配列された複数のメモリセルアレイブロック31を含む。各メモリセルアレイブロック31は、シフトスイッチブロック(個別線接続回路)32及び接続ブロック33と組み合わされてブロックユニット35を形成する。
【0024】
アレイ領域30には、k本(kは自然数)のデータ入出力線(IO線)41が接続される。アレイ領域30内には、複数のメモリセルアレイブロック31に共通に配設されたk+2(k+m:m=2)本の共通内部データ線(RWD線)43が配設される。このうち、k本のRWD線43が、複数のメモリセルアレイブロック31に共通に配設されたシフトスイッチブロック(共通線接続回路)34を介してk本のIO線41に接続される。
【0025】
一方、複数のメモリセルアレイブロック31の夫々には、k+4(k+m+n:n=2)本の個別内部データ線(DQ線)45が配設される。このうち、k+m本のDQ線45が、シフトスイッチブロック32及び接続ブロック33を介してk+m本のRWD線43に接続される。
【0026】
メモリセルのデータを読み出す際、データは、DQ線45からシフトスイッチブロック32及び接続ブロック33を介してRWD線43に伝送され、更にシフトスイッチブロック34を介してIO線41に読み出される。
【0027】
図1図示のDRAMでは、動作時に多数あるブロックユニット35のうちのどれかが選択される。ブロックユニット35内のDQ線45はリダンダンシ性を有し、ブロックユニット35外のRWD線43に対して選択的に接続される。このリダンダンシ機能を司る選択的な接続は、接続ブロック33及びシフトスイッチブロック32により達成される。シフトスイッチブロック32は、内部ROMに蓄えられた不良情報に基づいて、不良DQ線45を避けるように、RWD線43とDQ線45とを接続する。
【0028】
また、アレイ領域30内のRWD線43もリダンダンシ性を有し、アレイ領域30外のIO線41に対して選択的に接続される。このリダンダンシ機能を司る選択的な接続は、シフトスイッチブロック34により達成される。シフトスイッチブロック34は、内部ROMに蓄えられた不良情報に基づいて、不良RWD線43を避けるように、IO線41とRWD線43とを接続する。
【0029】
必要とされるIO線41はk本である。RWD線43はIO線41に対して2本のリダンダンシRWD線を有するためにk+2本配設される。DQ線45はRWD線43に対して更に2本のリダンダンシDQ線を有するためにk+4本配設される。
【0030】
シフトスイッチブロック32は、リダンダンシ機能を使用しない場合、全てのRWD線43をメモリセルアレイブロック31内の左側のDQ線45に接続するように設定される。同様に、シフトスイッチブロック34は、リダンダンシ機能を使用しない場合、全てのIO線41をアレイ領域30内の左側のRWD線43に接続するように設定される。このため、メモリセルアレイブロック31内で、符号31fで示すように右側の4つのDQ線に対応する部分がリダンダンシ用のスペア部分となる。
【0031】
図3は図1図示のDRAMにおける、RWD線43、DQ線45、及びメモリセルアレイブロック31の関係を詳細に示す回路図である。メモリセルアレイブロック31のメモリセルには、相補型のビット線対BLt<n>、BLc<n>が接続される。ビット線対BLt<n>、BLc<n>はセンスアンプ51に接続される。
【0032】
メモリセルのデータを読み出す際、対応するワード線(図示せず)が選択され、選択メモリセルからの信号がビット線対BLt<n>、BLc<n>の一方に出力される。ビット線対の他方には、非選択メモリセルからの参照信号が出力される。両信号は、センスアンプ51により比較及び増幅され、これにより選択メモリセルのデータの値が判断される。
【0033】
ビット線対BLt<n>、BLc<n>はカラム選択ゲート52を介して相補型(true−complementary)のDQ線対DQt<m>、DQc<m>に夫々接続される。DQ線対DQt<m>、DQc<m>は図1図示のDQ線45に相当する。但し、図1では、DQ線対(2本の配線)を1本の線45で表現している。
【0034】
各カラム選択ゲート52はNMOSトランジスタからなる。カラム選択ゲート52のトランジスタのゲート電極には、選択信号CSL<j>が供給される。ビット線対及びDQ線対は共に、リード時もライト時も動作する。
【0035】
DQ線対DQt<m>、DQc<m>はDQバッファ53に接続される。DQバッファ53は、外部からのデータ入力線LWD<m>と、外部へのデータ出力線LRD<m>とを有する。リード時にはDQ線対DQt<m>、DQc<m>のデータがデータ出力線LRD<m>に伝達され、ライト時にはデータ入力線LWD<m>のデータがDQ線対DQt<m>、DQc<m>に伝達される。
【0036】
データ入力線LWD<m>及びデータ出力線LRD<m>は、シフトスイッチブロック54を介して、RWD線RD<j>及びRWD線WD<j>に夫々接続される。シフトスイッチブロック54は図1図示のシフトスイッチブロック32に相当する。RWD線RD<j>、WD<j>は図1図示のRWD線43に相当する。但し、図1では、RD及びWDの2本分の信号線を1本の線43で表現している。
【0037】
図4は図3図示の回路における動作波形の例を示す図である。ここでは、ライト“1”、ライト“0”、リード“1”、リード“0”の動作を行う場合を示す。図4から、WD線/LWD線、RD線/LRD線の信号は相補信号となっていないが、DQ線対、BL線対の信号は相補信号となっているのが分かる。
【0038】
図2は図1図示のDRAMにおける、IO線41、シフトスイッチブロック34、RWD線43、シフトスイッチブロック32、及びDQ線45の関係を抽象的に示す図である。ここで、k=4として示す。RWD線43はk+2=6本配設され、DQ線45はk+4=8本配設される。
【0039】
シフトスイッチブロック32、34の各スイッチ素子は、正面及び左右の合計3つの端子間で切替え可能となる。シフトスイッチブロック32、34のシフトの状態は、信号RDCNT1、RDCNT2によって夫々決定される。信号RDCNT1、RDCNT2は、2つの内部ROMに夫々蓄えられたリダンダンシ情報に基づく。
【0040】
具体的には、シフトスイッチブロック32は、DQ線45の不良情報信号RDCNT1により、不良DQ線を除く正常なk+m(4+2=6)本のDQ線45を選択し、k+m本のRWD線43に接続するように動作する。また、シフトスイッチブロック34は、RWD線43の不良情報信号RDCNT2により、不良RWD線を除く正常なk(4)本のRWD線43を選択し、k本のIO線41に接続するように動作する。従って、正常なk本のRWD線43を介して、IO線41と正常なk本のDQ線45とを接続することができる。
【0041】
図1図示のDRAMによれば、図13図示のDRAMに比べて、メモリセルアレイブロック31内にリダンダンシ用のスペア部分が多く必要となる。しかし、RWD線43に2つの不良が発生し、更にDQ線45に2つの不良が発生した全ての状態を救済することができる。
【0042】
(第2の実施の形態)
図5は本発明の第2の実施の形態に係る混載DRAMを概略的に示す図である。図5に示すように、このDRAMのアレイ領域30には、k本(kは自然数)のデータ入出力線(IO線)41が接続される。アレイ領域30内には、複数のメモリセルアレイブロック31に共通に配設されたk+2(k+m:m=2)本の共通内部データ線(RWD線)43が配設される。複数のメモリセルアレイブロック31の夫々には、k+2(k+m)本の個別内部データ線(DQ線)45が配設される。
【0043】
k+2本のRWD線43のうちのk本が、複数のメモリセルアレイブロック31に共通に配設されたシフトスイッチブロック(共通線接続回路)34を介してk本のIO線41に接続される。一方、k+2本のDQ線45のうちのk〜k+2本が、複数のメモリセルアレイブロック31の夫々に配設されたシフトスイッチブロック(個別線接続回路)32及び接続ブロック33を介してk〜k+2本のRWD線43に接続される。メモリセルアレイブロック31内で、符号31tで示すように右側の2つのDQ線に対応する部分がリダンダンシ用のスペア部分となる。
【0044】
図6は図5図示のDRAMにおける、IO線41、シフトスイッチブロック34、RWD線43、シフトスイッチブロック32、及びDQ線45の関係を抽象的に示す図である。ここで、k=4として示す。RWD線43はk+2=6本配設され、DQ線45はk+2=6本配設される。
【0045】
シフトスイッチブロック32、34の各スイッチ素子は、正面及び左右の合計3つの端子間で切替え可能となる。シフトスイッチブロック32、34のシフトの状態は、信号RDCNT11、RDCNT12によって夫々決定される。信号RDCNT11、RDCNT12は、2つの内部ROMに夫々蓄えられたリダンダンシ情報に基づく。
【0046】
具体的には、シフトスイッチブロック32は、DQ線45の不良情報信号RDCNT11により、不良DQ線を除く正常なk(4)〜k+m(4+2=6)本のDQ線45を選択し、k〜k+m本のRWD線43に接続するように動作する。また、シフトスイッチブロック34は、RWD線43の不良情報信号RDCNT12により、上述のk〜k+m本のRWD線43のうちから不良RWD線を除く正常なk(4)本のRWD線43を選択し、k本のIO線41に接続するように動作する。従って、正常なk本のRWD線43を介して、IO線41と正常なk本のDQ線45とを接続することができる。
【0047】
図5図示のDRAMによれば、図1図示のDRAMに比べて、メモリセルアレイブロック31内にリダンダンシ用のスペア部分は少なくてすむ(本実施の形態では、図13図示のDRAMと同じ数)。また、図6に示すように、RWD線43に2つの不良が発生し、更にDQ線45に2つの不良が発生した幾つかの状態を救済することができる。
【0048】
一方、図5図示のDRAMでは、シフトスイッチブロック32の各スイッチ素子の機能に関係して、RWD線4に2つの不良発生し、更にDQ線45に2つの不良が発生した状態で救済できない場合がある。この問題は、シフトスイッチブロック32の各スイッチ素子の切替え可能な範囲を、正面及び左右の以外の端子にも広げることにより解消することができる。
【0049】
(第3の実施の形態)
図7は本発明の第3の実施の形態に係る混載DRAMを概略的に示す図である。図7に示すように、このDRAMのアレイ領域30には、k本(kは自然数)のデータ入出力線(IO線)41が接続される。アレイ領域30内には、複数のメモリセルアレイブロック31に共通に配設されたk+2(k+m:m=2)本の共通内部データ線(RWD線)43が配設される。複数のメモリセルアレイブロック31の夫々には、k+2(k+n:n=2)本の個別内部データ線(DQ線)45が配設される。RWD線43とDQ線45との間で、複数のメモリセルアレイブロックの夫々には、k本の個別内部RWD線(中間接続線)47が配設される。
【0050】
k+2本のRWD線43のうちのk本が、複数のメモリセルアレイブロック31に共通に配設されたシフトスイッチブロック(第1の共通線接続回路)34を介してk本のIO線41に接続される。これ等のk本のRWD線43はまた、複数のメモリセルアレイブロック31の夫々に配設された接続ブロック33及びシフトスイッチブロック(第2の共通線接続回路)36を介してk本の中間接続線47に接続される。一方、k+2本のDQ線45のうちのk本が、複数のメモリセルアレイブロック31の夫々に配設されたシフトスイッチブロック(個別線接続回路)32を介してk本の中間接続線47に接続される。メモリセルアレイブロック31内で、符号31tで示すように右側の2つのDQ線に対応する部分がリダンダンシ用のスペア部分となる。
【0051】
図8は図7図示のDRAMにおける、IO線41、シフトスイッチブロック34、RWD線43、シフトスイッチブロック36、中間接続線47、シフトスイッチブロック32、及びDQ線45の関係を抽象的に示す図である。ここで、k=4として示す。RWD線43はk+2=6本配設され、中間接続線47はk=4本配設され、DQ線45はk+2=6本配設される。
【0052】
k+2=6本の共通RWD線43の機能的な両端となる、IO線41側の接続端及びアレイブロック35側の接続端に、シフトスイッチブロック34、36が夫々配設される。即ち、RWD線43の機能的な入口と出口とに、シフトスイッチブロック34、36が対象となる状態で配設される。
【0053】
シフトスイッチブロック36は、図1図示のシフトスイッチブロック32、34と同様な構造を有する。即ち、シフトスイッチブロック32、34、36の各スイッチ素子は、正面及び左右の合計3つの端子間で切替え可能となる。シフトスイッチブロック32のシフトの状態は、信号RDCNT21によって決定される。シフトスイッチブロック34、36のシフトの状態は、信号RDCNT22によって決定される。信号RDCNT21、RDCNT22は、2つの内部ROMに夫々蓄えられたリダンダンシ情報に基づく。
【0054】
具体的には、シフトスイッチブロック32は、アレイブロック35毎の不良情報信号RDCNT21により、不良DQ線を除く正常なk(4)本のDQ線45を選択し、中間接続線47に接続するように動作する。また、シフトスイッチブロック34、36は、RWD線43の不良情報信号RDCNT22により、不良RWD線を除く正常なk(4)本のRWD線43を選択し、IO線41及び中間接続線(個別RWD線)47に接続するように動作する。従って、正常なk本のRWD線43を介して、IO線41と正常なk本のDQ線45とを接続することができる。
【0055】
図7図示のDRAMによれば、図5図示のDRAMに比べて、共通RWD線43とDQ線45との間に、シフトスイッチブロック36及び中間接続線(個別RWD線)47を増設する必要がある。しかし、RWD線43に2つの不良が発生し、更にDQ線45に2つの不良が発生した全ての状態を救済することができる。また、RWD線43及びDQ線45の不良を夫々独立に救済できるため、救済解導出が容易となる。
【0056】
なお、中間接続線47の長さはできるだけ短いことが望ましい。従って、例えば、各中間接続線47は、シフトスイッチブロック32、36に共通の端子として形成することができる。
【0057】
(第4の実施の形態)
図9は本発明の第4の実施の形態に係る混載DRAMを概略的に示す図である。図7図示のDRAMにおいて、DRAMの起動時にRWD線43の不良をテストして置き換える構造を組込むことにより、救済効率の高いリダンダンシ機能を実現することできる。この場合、救済解導出は、メモリセルアレイブロック31用に従来の方式をそのまま利用することだけが必要となる。図9図示のDRAMはかかる観点に基づいて構成される。
【0058】
図9に示すように、このDRAMのアレイ領域30には、k本(kは自然数)のデータ入出力線(IO線)41が接続される。アレイ領域30内には、複数のメモリセルアレイブロック31に共通に配設されたk+2(k+m:m=2)本の共通内部データ線(RWD線)43が配設される。複数のメモリセルアレイブロック31の夫々には、k+2(k+n:n=2)本の個別内部データ線(DQ線)45が配設される。RWD線43とDQ線45との間で、複数のメモリセルアレイブロックの夫々には、k本の個別内部RWD線(中間接続線)47が配設される。
【0059】
k+2本のRWD線43のうちのk本が、複数のメモリセルアレイブロック31に共通に配設されたシフトスイッチブロック(第1の共通線接続回路)34を介してk本のIO線41に接続される。これ等のk本のRWD線43はまた、複数のメモリセルアレイブロック31の夫々に配設された接続ブロック33及びシフトスイッチブロック(第2の共通線接続回路)36を介してk本の中間接続線47に接続される。一方、k+2本のDQ線45のうちのk本が、複数のメモリセルアレイブロック31の夫々に配設されたシフトスイッチブロック(個別線接続回路)32を介してk本の中間接続線47に接続される。
【0060】
k+2本の共通RWD線43の構造的な両端となる、IO線41側の接続端及びIO線41から最も遠いブロックユニット35側の接続端に、初期テスト判定ブロック(テスト判定回路)38及び初期テストベクタ発生ブロック(テスト信号発生回路)37が夫々配設される。具体的には、初期テストベクタ発生ブロック37は、IO線41から最も遠いブロックユニット35内において、接続ブロック33とシフトスイッチブロック36との間に配設される。また、初期テスト判定ブロック38は、シフトスイッチブロック34とRWD線43との間に配設される。
【0061】
初期テストベクタ発生ブロック37は、DRAMの起動時にRWD線43を検査するテストパターンを発生するために使用される。例えば、このテストパターンは、RWD線43に対して2回のテストを行うように設定され、1回目は配線の並んでいる順番に「10101010…」を発生し、2回目は「010101…」を発生する。
【0062】
一方、初期テスト判定ブロック38は、上記のようにして発生したパターンを比較し、RWD線43の良否を判定するために使用される。受信パターンが上記パターンと同じ場合は配線の状態は良好であり、結果保持レジスタ39に“0”が入力される。受信パターンが上記パターンと異なる場合は配線の状態は不良であり、結果保持レジスタ39に“1”が入力される。
【0063】
結果保持レジスタ39の出力はテスト後有効となり、この出力に基づいて、シフトスイッチブロック34、36は、不良RWD線を除く正常なk本のRWD線43を選択するように動作する。従って、起動終了時には自動的に正常なk本のRWD線43を介してIO線41と中間接続線(個別RWD線)47とを接続することができる。なお、シフトスイッチブロック32は、内部ROMからのアレイブロック35毎の不良情報信号RDCNT21により、不良DQ線を除く正常なk本のDQ線45を選択し、中間接続線47に接続するように動作する。
【0064】
図10は初期テストベクタ発生ブロック37の具体例を示す回路図である。図10に示すように、この回路は、インバータ71、72、73及びクロックトインバータ74、75を含む。初期テスト時ではない場合、INITESTpは“L”で、クロックトインバータ74、75が出力Hi−Z(高インピーダンス状態)となり、通常の動作を妨げることがない。初期テスト時には、INITESTpは“H”となり、DFLGp及びその反転が、RWD線であるRWD[k+1]、RWD[k]に夫々出力される。
【0065】
図11は初期テスト判定ブロック38の具体例を示す回路図である。図11に示すように、この回路は、インバータ81、85、マルチプレクサ82、86、NORゲート83、87、及びDFF回路部84、88を含む。マルチプレクサ82、86は、s入力が“H”の時は入力端子1からの入力を出力し、s入力が“L”の時は入力端子0からの入力を出力する。DFF回路部84、88は、CLK入力の立ち上がりで入力端子Dをラッチして出力端子Qに出力する。DFF回路部84、88は、図9図示の結果保持レジスタ39に相当する。
【0066】
RWD[k]に関し、DFF回路部84には、DFLGpが“H”の時はRWD[k]がそのまま入力され、DFLGpが“L”の時はRWD[k]が反転されて入力される。NORゲート83は、Qp[k]が“H”になればこれをそのまま“H”に保持するために使用される。このため、DFF回路部84では、Qp[k]を“L”に初期化する必要がある。
【0067】
RWD[k+1]側は、入力がRWD[k]側に対して反転していることが期待されるので、インバータ85の位置がインバータ81の位置とは変わっている。しかし、RWD[k+1]側の動作態様は、RWD[k]側のそれと基本的に同じである。
【0068】
図12は図10及び図11図示の回路を制御する信号INITESTp、DFLGp、INITCLKpの起動時の波形を示す図である。図10及び図11図示の回路を図12図示の波形により制御することにより、RWD線43に不良があった場合、対応するDFF回路部(結果保持レジスタ)84、88に“H”が保持される。この後、この出力を有効にするとシフトスイッチブロック34(図9参照)が不良RWD線43を避けるように接続動作を行う。また、この結果は各ブロックユニット35内のシフトスイッチブロック36にも転送され、シフトスイッチブロック36が同様の接続動作を行う。
【0069】
従って、図9図示のDRAMによれば、起動時にRWD線43の不良を自動的に救済することができる。この場合、救済解を導出するのは各ブロックユニット35内のDQ線45不良のみに限られることになる。従って、救済解導出を従来と同様の方式で行うことが可能となる。
【0070】
第1乃至第4の実施の形態によれば、シフトスイッチブロック32、34、36の構成を変えることにより夫々特徴のあるリダンダンシ機能を得ることができる。これ等の実施の形態の特徴は、必要とされるスペックに応じて使い分けることができる。
【0071】
なお、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【0072】
【発明の効果】
本発明によれば、不良データ線を補償するための改良されたリダンダンシ構造を有する半導体記憶装置を提供することができる。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態に係る混載DRAMを概略的に示す図。
【図2】図1図示のDRAMにおける要部の関係を抽象的に示す図。
【図3】図1図示のDRAMにおける、RWD線、DQ線、及びメモリセルアレイブロックの関係を詳細に示す回路図。
【図4】図4は図3図示の回路における動作波形の例を示す図。
【図5】本発明の第2の実施の形態に係る混載DRAMを概略的に示す図。
【図6】図5図示のDRAMにおける要部の関係を抽象的に示す図。
【図7】図7は本発明の第3の実施の形態に係る混載DRAMを概略的に示す図。
【図8】図8は図7図示のDRAMにおける要部の関係を抽象的に示す図。
【図9】図9は本発明の第4の実施の形態に係る混載DRAMを概略的に示す図。
【図10】図9図示のDRAMにおける初期テストベクタ発生ブロックの具体例を示す回路図。
【図11】図9図示のDRAMにおける初期テスト判定ブロックの具体例を示す回路図。
【図12】図10及び図11図示の回路を制御する信号の起動時の波形を示す図。
【図13】従来の混載DRAMを概略的に示す図。
【図14】比較例に係る混載DRAMを概略的に示す図。
【符号の説明】
30…アレイ領域
31…メモリセルアレイブロック
31f、31t…リダンダンシ用のスペア部分
32…シフトスイッチブロック(個別線接続回路)
33…接続ブロック
34…シフトスイッチブロック((第1の)共通線接続回路)
35…ブロックユニット
36…シフトスイッチブロック(第2の共通線接続回路)
37…初期テストベクタ発生ブロック(テスト信号発生回路)
38…初期テスト判定ブロック(テスト判定回路)
39…結果保持レジスタ
41…データ入出力線(IO線)
43…共通内部データ線(RWD線)
45…個別内部データ線(DQ線)
47…個別内部RWD線(中間接続線)
51…センスアンプ
52…カラム選択ゲート
53…DQバッファ
54…シフトスイッチブロック
Claims (16)
- 夫々に複数のメモリセルが配列された複数のメモリセルアレイブロックを含むと共に、k本(kは自然数)のデータ入出力線に接続されたアレイ領域と、
前記複数のメモリセルアレイブロックに共通に配設されたk+m本(mは自然数)の共通内部データ線と、
前記複数のメモリセルアレイブロック毎に配設されたk+m+n本(nは自然数)の個別内部データ線と、
第1の不良情報信号に従って、前記k+m+n本の個別内部データ線のうちのk+m本を、前記k+m本の共通内部データ線に夫々接続する、データ線リダンダンシ用の個別線接続回路と、
第2の不良情報信号に従って、前記k+m本の共通内部データ線うちのk本を、前記k本のデータ入出力線に夫々接続する、データ線リダンダンシ用の共通線接続回路と、
を具備することを特徴とする半導体記憶装置。 - 前記個別内部データ線は、前記共通内部データ線のk+m本の配線に対して配設された、k+m+n組みの互いに相補関係を有する配線対を具備することを特徴とする請求項1に記載の半導体記憶装置。
- 夫々に複数のメモリセルが配列された複数のメモリセルアレイブロックを含むと共に、k本(kは自然数)のデータ入出力線に接続されたアレイ領域と、
前記複数のメモリセルアレイブロックに共通に配設されたk+m本(mは自然数)の共通内部データ線と、
前記複数のメモリセルアレイブロック毎に配設されたk+m本の個別内部データ線と、
第1の不良情報信号に従って、前記k+m本の個別内部データ線のうちのk〜k+m本を、前記k+m本の共通内部データ線のうちのk〜k+m本に夫々接続する、データ線リダンダンシ用の個別線接続回路と、
第2の不良情報信号に従って、前記k〜k+m本の共通内部データ線うちのk本を、前記k本のデータ入出力線に夫々接続する、データ線リダンダンシ用の共通線接続回路と、
を具備することを特徴とする半導体記憶装置。 - 前記個別内部データ線は、前記共通内部データ線のk+m本の配線に対して配設された、k+m組みの互いに相補関係を有する配線対を具備することを特徴とする請求項3に記載の半導体記憶装置。
- 各メモリセルアレイブロックに接続された複数の相補ビット線対と、メモリセルのデータを読み出すために各相補ビット線対に接続されたセンスアンプとを更に具備し、前記共通内部データ線の配線対の各配線は、前記相補ビット線対の各配線に夫々接続されることを特徴とする請求項2または4に記載の半導体記憶装置。
- 前記個別線接続回路は、前記共通内部データ線の夫々に対する前記個別内部データ線の接続を、不良配線から隣接する正常配線に切替えるシフトスイッチを具備することを特徴とする請求項1または2に記載の半導体記憶装置。
- 前記共通線接続回路は、前記データ入出力線の夫々に対する前記共通内部データ線の接続を、不良配線から隣接する正常配線に切替えるシフトスイッチを具備することを特徴とする請求項1または2に記載の半導体記憶装置。
- 夫々に複数のメモリセルが配列された複数のメモリセルアレイブロックを含むと共に、k本(kは自然数)のデータ入出力線に接続されたアレイ領域と、
前記複数のメモリセルアレイブロックに共通に配設されたk+m本(mは自然数)の共通内部データ線と、
前記複数のメモリセルアレイブロック毎に配設されたk+n本(nは自然数)の個別内部データ線と、
前記共通内部データ線と前記個別内部データ線との間で、前記複数のメモリセルアレイブロック毎に配設されたk本の中間接続線と、
第1の不良情報信号に従って、前記k+n本の個別内部データ線のうちのk本を、前記k本の中間接続線に夫々接続する、データ線リダンダンシ用の個別線接続回路と、
第2の不良情報信号に従って、前記k+m本の共通内部データ線うちのk本を、前記k本のデータ入出力線に夫々接続する、データ線リダンダンシ用の第1の共通線接続回路と、
前記第2の不良情報信号に従って、前記k本の共通内部データ線を、前記k本の中間接続線に夫々接続する、データ線リダンダンシ用の第2の共通線接続回路と、
を具備することを特徴とする半導体記憶装置。 - 前記共通内部データ線の両端に夫々接続された、前記共通内部データ線を検査するテスト信号を発生するテスト信号発生回路と、前記共通内部データ線の良否を判定するテスト判定回路とを更に具備し、前記テスト判定回路はテスト判定結果を保持すると共にこれに基づいて前記第2の不良情報信号を生成する回路部を含むことを特徴とする請求項8に記載の半導体記憶装置。
- 前記テスト信号発生回路及び前記テスト判定回路は、前記半導体記憶装置の起動時に動作するように設定されることを特徴とする請求項9に記載の半導体記憶装置。
- 前記中間接続線は、前記第2の共通線接続回路及び前記個別線接続回路に共通の端子から実質的になることを特徴とする請求項8に記載の半導体記憶装置。
- 前記個別内部データ線は、前記中間接続線のk本の配線に対して配設された、k+n組みの互いに相補関係を有する配線対を具備することを特徴とする請求項8に記載の半導体記憶装置。
- 各メモリセルアレイブロックに接続された複数の相補ビット線対と、メモリセルのデータを読み出すために各相補ビット線対に接続されたセンスアンプとを更に具備し、前記共通内部データ線の配線対の各配線は、前記相補ビット線対の各配線に夫々接続されることを特徴とする請求項12に記載の半導体記憶装置。
- 前記個別線接続回路は、前記共通内部データ線の夫々に対する前記個別内部データ線の接続を、不良配線から隣接する正常配線に切替えるシフトスイッチを具備することを特徴とする請求項8に記載の半導体記憶装置。
- 前記第1の共通線接続回路は、前記データ入出力線の夫々に対する前記共通内部データ線の接続を、不良配線から隣接する正常配線に切替えるシフトスイッチを具備することを特徴とする請求項8に記載の半導体記憶装置。
- 前記第2の共通線接続回路は、前記中間接続線の夫々に対する前記共通内部データ線の接続を、不良配線から隣接する正常配線に切替えるシフトスイッチを具備することを特徴とする請求項8に記載の半導体記憶装置。
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