JP2000311500A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 ボンディングワイヤやプローブ針がチップを
被い隠すようになり、チップ内部の配線信号をＥＢテス
タや金属プローブ針により評価解析を行う場合に支障を
きたしている。また、簡易なテスタでの大容量メモリの
評価解析が困難になるという問題も生じている。 【解決手段】 本発明は、シリアルなテストアドレスを
パラレルなテストアドレスに変換してアドレス信号線に
入力するシフトレジスタと、そのシフトレジスタとアド
レス信号線とを電気的に接続／非接続にするテストモー
ド用スイッチとを具備する。このように、テスト時には
従来技術より少ないＰＡＤでアドレス入力を可能とする
付加回路を各アドレス信号線に設けることにより、ボン
ディングワイヤ数又はプローブ針数を少なくする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、評価解析のための
テスト回路を含む半導体記憶装置に関する。

【０００２】

【従来の技術】半導体メモリを動作させるには、アドレ
ス信号（Ａ）、データ入出力信号（Ｄ）、ロウアドレス
制御信号（ＲＡＳ）、カラムアドレス制御信号（ＣＡ
Ｓ）、書き込み制御信号（ＷＥ）など、各種の制御信号
（制御電位）をそれぞれのＰＡＤに与える必要がある。
それらのＰＡＤに電位を与える方法には、主にパッケー
ジを使用する方法と、プローブカードを使用する方法の
２つの方法がある。まず、図１０（ａ）は、デバイスを
パッケージに入れた場合の図である。図１０（ｂ）はプ
ローブカードを使用する場合の図である。図１０（ａ）
のように、デバイスをパッケージに入れた場合には、各
ＰＡＤにボンディングワイヤを介してパッケージ端子と
接続し外部から電位を与える。また、図１０（ｂ）のよ
うに、ウェーハ状態時には図示せぬプローブカードより
プローブ針をＰＡＤに立ててプローブカードの外部端子
から電位を与える。ところで、これまで各ＰＡＤの位置
は、チップの外周に配置されるのが一般的であった。し
かし近年、大容量化、高機能化等にともないＰＡＤ数が
増加したため、その配置場所が必要であるのと、配線遅
延を防止するためなどの理由で、ＰＡＤがチップの中央
部にも配置される構成となってきた。

【０００３】

【発明が解決しようとする課題】外部ＰＡＤからは見る
ことの出来ないチップ内部の回路動作検証及び故障解析
を行うためには、ＥＢテスターや金属プローブ針による
チップ内部の配線信号の評価解析が必要である。しか
し、図１１（ａ）、図１１（ｂ）のようにボンディング
ワイヤやプローブ針がチップを被い隠すようになり、チ
ップ内部の配線をＥＢテスタや金属プローブ針により評
価解析を行う場合に支障をきたしている。また、大容量
になるとＰＡＤ数が多くなり、ブンディングワイヤ数や
プローブ数が多く必要となる。そのため、多くの信号を
チップに与えることのできない簡易なテスタでの大容量
メモリの評価解析が困難になるという問題も生じてい
る。本発明は、上記の問題点を解決するべくなされたも
のであり、上記従来技術より少ないＰＡＤでアドレス入
力を可能とする付加回路を各アドレス信号線に設けるこ
とにより、ボンディングワイヤ数又はプローブ針数を少
なくすることを目的とする。

【０００４】

【課題を解決するための手段】本発明にかかる半導体記
憶装置は、複数本ずつの互いに交差するワード線とビッ
ト線、及びこれらのワード線及びビット線の交差部に配
置されたメモリセルを有するメモリセルアレイと、前記
メモリセルアレイのワード線とビット線の選択を行うデ
コーダ回路と、前記ワード線とビット線の選択を行うア
ドレス信号をラッチするアドレスラッチ回路と、前記ア
ドレスラッチ回路に前記アドレス信号を供給するアドレ
ス信号線と、シリアルなテストアドレスをパラレルなテ
ストアドレスに変換して前記アドレス信号線に入力する
シリアル−パラレル変換回路と、前記シリアル−パラレ
ル変換回路と前記アドレス信号線とを電気的に接続／非
接続にするテストモード用スイッチと、を具備すること
を特徴とする。好ましくは、前記メモリセルアレイに対
してパラレルなデータの書き込み／読み出しを行うデー
タ入出力回路と、前記データ入出力回路に前記シリアル
−パラレル変換回路から出力された前記テストアドレス
を演算してテスト用データパターンを発生するアドレス
演算装置と、前記パラレルなデータをシリアルなデータ
に変換するパラレル−シリアル変換回路と、を更に具備
する。

【０００５】また、好ましくは、前記シリアル−パラレ
ル変換回路と前記テストモード用スイッチとの間に配置
され、前記テストアドレスの出力タイミングを制御する
テストアドレス用スイッチと、前記テストアドレス用ス
イッチのオンオフ制御を行う制御回路と、を更に具備す
る。さらに好ましくは、前記テストモード用スイッチの
オンオフと相補的に前記アドレス信号線をプリチャージ
するプリチャージ回路を更に具備する。本発明は上記構
成を採用することにより、上記従来技術より少ないＰＡ
Ｄでアドレス入力を可能とする付加回路を各アドレス信
号線に設けることにより、ボンディングワイヤ数又はプ
ローブ針数を少なくすることを可能とする。

【０００６】

【発明の実施の形態】＜本発明の第１の実施の形態＞本
発明の第１の実施の形態について図面（図１〜図２）を
参酌して説明する。図1は本発明の第1の実施の形態にか
かる半導体記憶装置を示す概略図である。本実施の形態
は、メモリテスト回路を有するダイナミックメモリに本
発明を適用したものである。しかし、本発明の適用はそ
の趣旨を逸脱しない範囲で種々の変形が可能であるのは
言うまでもない。まず、図1に示すように、ダイナミッ
クメモリ１はメモリセルアレイ２を有する。このメモリ
セルアレイ２は、複数本ずつの互いに交差するワード線
４とビット線３、これらのワード線４とビット線３との
交差点に配置されたメモリセル５からなる。さらに、ダ
イナミックメモリ１は、メモリセルアレイ２に接続さ
れ、ワード線４又はビット線３を駆動するデコーダ回路
（ロウデコーダ回路６及びカラムデコーダ回路７）を有
する。さらにダイナミックメモリ１は、ロウデコーダ回
路６及びカラムデコーダ回路７に接続され、それぞれの
アドレスをラッチしておくアドレスラッチ回路（ロウア
ドレスラッチ回路８及びカラムアドレスラッチ回路９）
を有する。さらに、ダイナミックメモリ１は、カラムデ
コーダ回路７に接続され、メモリセル５から読み出され
たデータをラッチしておくデータラッチ回路１０を有す
る。

【０００７】また、各アドレスラッチ回路８、９にはア
ドレス信号線１１が接続されている。これらのアドレス
信号線１１の端には、アドレス信号用ＰＡＤ（Ａ０〜Ａ
３）が配置されている。また、ロウアドレスラッチ回路
８にはロウアドレス制御（ＲＡＳ）信号線１２が接続さ
れている。このＲＡＳ信号線１２の端には、ＲＡＳ信号
用ＰＡＤ１３が配置され、ここからロウアドレスが入力
される。また、カラムアドレスラッチ回路９にはカラム
アドレス制御（ＣＡＳ）信号線１４が接続されている。
このＣＡＳ信号線１４の端には、ＣＡＳ信号用ＰＡＤ１
５が配置され、ここからカラムアドレスが入力される。
また、カラムアドレスラッチ回路９には、書き込み制御
（ＷＥ）信号線１６が接続されている。このＷＥ信号線
１６の端には、ＷＥ信号用ＰＡＤ１７が配置され、書き
込み／読み出しの制御を行っている。さらに、データラ
ッチ回路１０には、データ入出力信号線１８が接続され
ている、このデータ入出力信号線１８の端には、データ
入出力用ＰＡＤ（Ｄ０〜Ｄ３）が配置されている。次
に、アドレス信号線１１に接続されているメモリテスト
回路１９について説明する。このメモリテスト回路１９
は、テストアドレス信号を入力するためのテストアドレ
ス入力ＰＡＤ２１と、アドレスシフトレジスタ２０と、
アドレスシフトレジスタ２０を動作させるためのクロッ
ク入力用ＰＡＤ２２と、アドレスシフトレジスタ２０と
アドレス信号線１１との間に配置されたスイッチングト
ランジスタ２３と、テストモード時にスイッチングトラ
ンジスタ２３をオンとする信号を入力するテストモード
信号ＰＡＤ２４とを有する。

【０００８】ここで、スイッチングトランジスタ２３
は、アドレスシフトレジスタ２０とアドレス信号線１１
とを接続／非接続するためのものである。また、アドレ
スシフトレジスタ２０は、シリアルなテストアドレスを
パラレルなテストアドレスに変換するものであり、他の
シリアル−パラレル変換回路で代替することができる。
以下、メモリテスト回路１９の動作について説明する。
テスト用のアドレス信号は、テストアドレス入力ＰＡＤ
２１に入力される。そのアドレス信号は、アドレスシフ
トレジスタ２０を介してアドレス信号線１１に入力され
る。したがってアドレス信号用ＰＡＤ（Ａ０〜Ａ３）に
はボンディングワイヤもしくはプローブ針は立てる必要
がない。まず、アドレスシフトレジスタ２０からの出力
をアドレス信号線１１と接続するために、テストモード
信号ＰＡＤ２４にハイ電位を印可する。これにより、ス
イッチングトランジスタ２３はオンとなる。次に、テス
トアドレス入力ＰＡＤ２１とクロック入力ＰＡＤ２２を
使用してアドレスシフトレジスタ２０に所望のテスト用
アドレスを入力する。入力されたテスト用アドレスは、
スイッチングトランジスタ２３を介してアドレス信号線
１１に転送される。

【０００９】その後は、通常時のアクセスと同様に、ロ
ウアドレスを入力する場合にはＲＡＳ信号を、カラムア
ドレスを入力する場合にはＣＡＳ信号を入力することで
ロウアドレスラッチ回路８又はカラムアドレスラッチ回
路９にテストアドレスがラッチされる。ラッチされたテ
ストアドレスはロウデコーダ回路６及びカラムデコーダ
回路７でそれぞれデコードされ、任意のワード線４とビ
ット線３が選択される。ＷＥ信号がイネーブルの時に
は、データ入出力信号用ＰＡＤ（Ｄ０〜Ｄ３）からデー
タが入力され、選択されているメモリセル５にデータが
書き込まれる。ＷＥ信号がディセーブルの時には、選択
されているメモリ５セルからデータがデータ入出力信号
用ＰＡＤ（Ｄ０〜Ｄ３）に読み出される。図２にメモリ
テスト回路１９に用いられるアドレスシフトレジスタ２
０の回路構成の一例を示す。図２（ａ）は、アドレスシ
フトレジスタ２０のブロック図であり、図２（ｂ）はそ
の動作を示すタイミングチャート図である。図２（ａ）
に示したように、クロック入力ＰＡＤ２２から入力され
るクロックパルスと同期させて、テストアドレス入力Ｐ
ＡＤ２１よりアドレス“０１００”の順番で入力する。
図２（ａ）において“０１００”というアドレスの下部
に示した矢印は、前記アドレスが時系列的に入力される
方向を示している。これにより、配線ａ、ｂ、ｃ、ｄか
らは０、０、１、０がそれぞれ出力されることとなる。

【００１０】つまり、図２（ｂ）に示したように、テス
トアドレス入力“００１０”を４つのクロックパルスに
より図２（ａ）のＤＦＦ１からＤＦＦ４（ＤＦＦはディ
レイド・フリップ・フロップの略称）からなるシフトレ
ジスタに格納すれば、配線ａ〜配線ｄには、図２（ｂ）
の右端に示されるようにアドレスが記憶される。このア
ドレスが、アドレス信号線１１に出力されることとな
る。このようにして４つのシリアルなテストアドレス入
力をパラレルなテストアドレス入力に変換することによ
り、任意のアドレスに対してアクセスが可能となる。以
上のようにして、本発明の第１の実施の形態にかかる半
導体記憶装置によると、従来技術に比べてより少ないボ
ンディングワイヤ数又はプローブ針数で任意のアドレス
に低速でアクセスすることができる。これにより、ＥＢ
テスタや金属プローブ針によるチップ内部の配線信号の
解析が可能となる。また、簡易テスタでの大容量メモリ
の解析評価が可能となる。 ＜本発明の第２の実施の形態＞本発明の第２の実施の形
態について図面（図３〜図５）を参酌して説明する。第
１の実施の形態においては、アドレス信号用ＰＡＤ（Ａ
０〜Ａ３）に対するボンディングワイヤ数又はプローブ
針数を削減が可能となった。これに対し、本発明の第２
の実施の形態においては、データ入出力信号用ＰＡＤ
（Ｄ０〜Ｄ３）のボンディングワイヤ数又はプローブ針
数をも削減するものである。

【００１１】そのため、アドレスシフトレジスタ２０の
出力であるテストアドレス信号からデータパターンを発
生させる演算装置２５が備えられている。データ書き込
み時には、演算装置２５からのデータパターンをデータ
入出力信号用ＰＡＤ（Ｄ０〜Ｄ３）に入力する。そし
て、データ読み出し時には、メモリセル５からの出力デ
ータをデータ入出力信号用ＰＡＤ（Ｄ０〜Ｄ３）に接続
されたデータシフトレジスタ２６から読み出すものとす
る。このデータシフトレジスタ２６は、クロック入力信
号用ＰＡＤ２７からのクロックに基づいて動作し、デー
タ出力ＰＡＤ２８からデータを出力する。なお、データ
シフトレジスタ２６は、データラッチ回路１０から出力
されてくるパラレルな出力データをシリアルな出力デー
タに変換するものであり、他のパラレル−シリアル変換
回路で代替することができる。なお、他の部分で、第１
の実施の形態と同様の部分については説明を省略する。
次に、メモリテスト回路１９、演算装置２５、データシ
フトレジスタ２６及びその周辺の動作について説明す
る。テストアドレス信号は、テストアドレス入力ＰＡＤ
２１から入力される。そのテストアドレス信号は、アド
レスシフトレジスタ２０を介してアドレス信号線１１に
入力される。一方、アドレスシフトレジスタ２０からの
出力は、アドレス信号線１１だけでなく、演算装置２５
へも送られる。そして、後述するように、テストアドレ
ス信号はこの演算装置２５を介して所定のデータパター
ンとなり、データ入出力線１８へ送られることとなる。

【００１２】まず、テストモード信号ＰＡＤ２４に正電
位を印可する。これにより、テストモード信号線２９が
正電位となり、スイッチングトランジスタ２３がオンと
なり、アドレスシフトレジスタ２０からの出力とアドレ
ス信号線１１とが電気的に接続される。次に、テストア
ドレス入力ＰＡＤ２１とクロック入力ＰＡＤ２２を使用
してアドレスシフトレジスタ２０に所望のテストアドレ
スを入力する。ここで入力されるテストアドレスはシリ
アルなデータである。この入力されたテストアドレス
は、アドレスシフトレジスタ２０でパラレルなデータに
変換される。そして、パラレルなテストアドレスは、ス
イッチングトランジスタ２３を介してアドレス信号線１
１に転送される。以上の仕組みは第１の実施の形態で説
明した通りである。一方で、アドレスシフトレジスタ２
０でパラレルなデータに変換されたテストアドレスは、
演算装置２５へも送られる。演算装置２５では、そのテ
スト用アドレスから所定のデータパターンが生成され
る。これについては後述する（図４参照）。その後は、
通常時のアクセスと同じようにロウアドレスを入力する
場合にはＲＡＳ信号を、カラムアドレスを入力する場合
にはＣＡＳ信号を入力することでロウアドレスラッチ回
路８又はカラムアドレスラッチ回路９にテスト用アドレ
スがラッチさる。ラッチされたテスト用アドレスは各ア
ドレスデコーダ６、７でデコードされ、任意のワード線
とビット線が選択される。ＷＥ信号がイネーブルの時に
は、演算装置２５で生成されたデータが選択されている
セルに書き込まれる。ＷＥ信号がディセーブルの時に
は、選択されているセルから出力データがデータラッチ
回路１０を介してデータシフトレジスタ２６に読み出さ
れ、データ出力ＰＡＤ２８よりシリアルにデータを読み
出すことができる。このデータシフトレジスタ２６につ
いても後述する（図５参照）。

【００１３】図４は演算装置２５の回路構成の一例を示
したブロック図である。例えばテスト用アドレスを＋１
ずつインクリメントした場合（アドレスデータを０、
１、２、３としていく）に、データパターンを“０”
“１”“１”“０”と発生させたい場合について考え
る。この場合は、図４に示すようにテスト用アドレス信
号Ａｄ０とＡｄ１の２入力ＥＸ−ＯＲ回路３２を接続す
ることで実現できる。このようにＥＸ−ＯＲ回路などを
組み合わせることにより発生させたいデータパターンを
作成することが可能である。また、このＥＸ−ＯＲ回路
の出力には、データ入出力線１８との分離トランジスタ
３０が接続されている。分離制御信号用ＰＡＤ３１に正
電位を印可することにより、データ入力時には分離トラ
ンジスタをＯＮさせ、データ出力時にはＯＦＦするよう
に動作させる。これにより、データ入力時には演算装置
２５の出力をデータ入出力線１８に接続させ、データ出
力時にはその接続を切ることができる。次に、図５にデ
ータシフトレジスタ２６の回路構成の一例を示す。図５
（ａ）は、データシフトレジスタ２６のブロック図であ
り、図５（ｂ）はその動作を示すタイミングチャートで
ある。

【００１４】図５（ａ）に示されるように、データシフ
トレジスタ２６はそれぞれ２個のインバータで構成され
るラッチ回路３３とＣＭＯＳトランジスタ３４とを交互
に縦列接続して構成されている。また、分離制御線３５
の分離制御用ＰＡＤ３６にオン信号を印加することによ
りＭＯＳトランジスタ４４が導通状態となる。このＭＯ
Ｓトランジスタ４４は、データ入出力線１８（１８ａ〜
１８ｄ）とラッチ回路３３との接続／非接続を制御する
ものである。ＭＯＳトランジスタ４４が導通状態となる
と、データラッチ回路１０からの出力データがデータ入
出力線１８及びＭＯＳトランジスタ４４を介して各ラッ
チ回路３３に入力される。ただし、データ出力ＰＡＤ２
８側から数えて奇数番目（１８ｄ、１８ｂ）のデータ信
号は、インバータ３８により論理反転されて入力され
る。これは、後述するように、各ラッチ回路３３にラッ
チされたデータがクロックに応じてデータ出力ＰＡＤ２
８側へ送られていく際にデータが反転していくことを考
慮したものである。つまり、このインバータ３８が存在
することにより、データ入出力線１８から送られてきた
データが、データ出力ＰＡＤ２８側から順番通りに出力
されるのである。

【００１５】そして、分離制御線３５に負電位を加える
ことにより、データ入出力線１８をラッチ回路３３から
電気的に分断し、クロック入力用ＰＡＤ３７からクロッ
ク信号を入力する。すると、インバータ３９により相互
に反転したクロック信号が各ＣＭＯＳトランジスタ３４
を構成する両ＭＯＳトランジスタのゲートにそれぞれ印
加される。これにより、各ラッチ回路３３にラッチされ
ていたデータ信号はクロック信号に基づいて順次データ
出力ＰＡＤ２８側に転送される。このようにして、パラ
レルなデータであるデータ入出力線１８からのデータ
が、その順番通りにシリアルなデータとしてデータ出力
ＰＡＤ２８に出力される。例えば、データ出力として、
データ入出力線１８ａ〜１８ｄから出力データ“１”
“１”“０”“１”がそれぞれ入力された場合を考え
る。入力された出力データは各ラッチ回路３３でラッチ
される。その後、分離制御用ＰＡＤ３６に分離制御信号
を印加することにより分離制御線３５で各ラッチ回路３
３とデータ入出力線１８とを分離する。切断後、クロッ
ク入力用ＰＡＤ３７からクロック信号をＣＭＯＳトラン
ジスタ３４に入力することにより、各ラッチ回路３３に
ラッチされていた出力データは、順次データ出力ＰＡＤ
２８側に転送される。そして、図５（ｂ）に示されるよ
うに、データ入出力線１８からのデータ順、即ち、
“１”“０”“１”“１”の順番でデータ出力ＰＡＤ２
８にシリアルに出力される。

【００１６】以上のようにして、本発明の第２の実施の
形態にかかる半導体記憶装置によると、第１の実施の形
態と同様の効果を得ることができる。さらに、データの
入出力に、データ入出力信号用ＰＡＤ（Ｄ０〜Ｄ３）を
用いる代わりに、データ入出力用ＰＡＤ２８を用いる。
そのため、テスト時のデータ入出力用のＰＡＤへのボン
ディングワイヤ数又はプローブ針数も削減することが可
能となる。このようにして、第1の実施の形態より、さ
らに少ないボンディングワイヤ数もしくはプローブ針数
で任意のアドレスを低速にアクセスすることが可能とな
る。 ＜本発明の第３の実施の形態＞本発明の第３の実施の形
態について図面（図６〜図７）を参酌して説明する。第
３の実施の形態では、図６及び図７に示したように、そ
れぞれ図１及び図３の場合についてアドレスシフトレジ
スタ２０の出力配線とスイッチングトランジスタ２３の
間に更にスイッチングトランジスタ３９を設けるもので
ある。そして、このスイッチングトランジスタ３９をト
リガ信号で制御する。トリガ信号はトリガ信号ＰＡＤ４
０から入力される。そして、このスイッチングトランジ
スタ３９は、テストアドレス信号をアドレス信号線１１
に転送するタイミングを制御するテストアドレス用スイ
ッチの役割を果たす。

【００１７】このように、トリガ信号を用いてアドレス
信号線１１にテストアドレス信号を転送するタイミング
を制御する。これにより、ＲＡＳ信号もしくはＣＡＳ信
号に対するテストアドレス信号のセットアップタイム、
ホールドタイムを変化させて測定することが可能とな
る。 ＜本発明の第４の実施の形態＞本発明の第４の実施の形
態について図面（図８〜図９）を参酌して説明する。本
発明では、テストモード時にはアドレス信号用ＰＡＤ
（Ａ０〜Ａ３）からテストアドレスを入力しないことと
なる。そのため、電源投入時にアドレス信号線１１がフ
ローティングとなり電流増加を引き起こす原因となる場
合がある。そこで、第４の実施の形態では、アドレス信
号線１１にプリチャージ回路４３を接続することにより
この問題の発生を抑制する。図８及び図９は、それぞれ
図１及び図３の場合についてアドレス信号線１１にプリ
チャージ回路４３を接続したものである。プリチャージ
回路４３は、プリチャージ用トランジスタ４１とその配
線、プリチャージ用制御ＰＡＤを有する。プリチャージ
用トランジスタ４１は、プリチャージ用制御ＰＡＤ４２
から入力される制御信号によりオン／オフされる。

【００１８】プリチャージのタイミングとして、テスト
モード信号ＰＡＤ２４にハイ電位が印可されているとき
（テストアドレスがアドレス信号線１１に送られている
状態）には、プリチャージ用制御ＰＡＤ４２にロウ電位
を印可し、プリチャージ用トランジスタ４１をオフとす
る。一方、テストモード信号ＰＡＤ２４にロウ電位が印
可されているときには、プリチャージ用制御ＰＡＤ４２
にハイ電位を印可して、プリチャージ用トランジスタ４
１をオンとする。これにより、電源投入時にアドレス信
号線１１がフローティングとなるのを防止することが可
能となる。このように、プリチャージ用制御ＰＡＤ４２
には、テストモード信号ＰＡＤ２４と相補的な信号を入
力することが考えられる。なお、図８及び図９では、プ
リチャージ用トランジスタ４１としてＭＯＳＦＥＴを用
いる場合を示したが、必ずしもＭＯＳＦＥＴである必要
はなく、バイポーラトランジスタを用いることもでき
る。またトランジスタでなくても、スイッチング可能な
素子であればよい。その他本発明の要旨を逸脱しない範
囲で、種々変形して実施することができる。

【００１９】

【発明の効果】本発明は、従来の技術より少ないＰＡＤ
でアドレス入力を可能とする付加回路を各アドレス信号
線に設けることにより、ボンディングワイヤ数又はプロ
ーブ針数を少なくすることを可能とする。

【図面の簡単な説明】

【図１】 本発明の第１の実施形態にかかる半導体記憶
装置の概略図。

【図２】 図１におけるアドレスシフトレジスタの構成
とその動作を示す図。

【図３】 本発明の第２の実施形態にかかる半導体記憶
装置の概略図。

【図４】 図３における演算装置の回路構成例を示す
図。

【図５】 図３におけるデータアドレスシフトレジスタ
の構成とその動作を示す図。

【図６】 アドレス信号の出力タイミングを制御するト
ランジスタを有する本発明の第３の実施形態を示す図。

【図７】 アドレス信号の出力タイミングを制御するト
ランジスタを有する本発明の第３の実施形態を示す図。

【図８】 アドレス線のプリチャージトランジスタを有
する本発明の第４の実施形態を示す図。

【図９】 アドレス線のプリチャージトランジスタを有
する本発明の第４の実施形態を示す図。

【図１０】 チップ外周にＰＡＤがある場合のボンディ
ングワイヤ及びプローブ針の位置を示す図（従来技
術）。

【図１１】 チップ中央にＰＡＤがある場合のボンディ
ングワイヤ及びプローブ針の位置を示す図（従来技
術）。

【符号の説明】

１・…ダイナミックメモリ、２・…メモリセルアレイ、３
・…ビット線、４・…ワード線、５・…メモリセル、６・…
ロウデコーダ回路、７・…カラムデコーダ回路、８・…ロ
ウアドレスラッチ回路、９・…カラムアドレスラッチ回
路、１０・…データラッチ回路、１１・…アドレス信号
線、Ａ０〜Ａ４・…アドレス信号用ＰＡＤ、１２・…ＲＡ
Ｓ信号線、１３・…ＲＡＳ信号用ＰＡＤ、１４・…ＣＡＳ
信号線、１５・…ＣＡＳ信号用ＰＡＤ、１６・…ＷＥ信号
線、１７・…ＷＥ信号用ＰＡＤ、１８・…データ入出力
線、Ｄ０〜Ｄ３・…データ入出力信号用ＰＡＤ、１９・…
メモリテスト回路、２０・…アドレスシフトレジスタ、
２１・…テストアドレス入力ＰＡＤ、２２・…クロック入
力ＰＡＤ、２３・…スイッチングトランジスタ、２４・…
テストモード信号ＰＡＤ、２５・…演算装置、２６・…デ
ータシフトレジスタ、２７・…クロック入力信号用ＰＡ
Ｄ、２８・…データ出力ＰＡＤ、２９・…テストモード信
号線、３０・…分離トランジスタ、３１・…分離制御信号
用ＰＡＤ、３２・…ＥＸ−ＯＲ回路、３３・…ラッチ回
路、３４・…ＣＭＯＳトランジスタ、３５・…分離制御
線、３６・…分離制御用ＰＡＤ、３７・…クロック入力用
ＰＡＤ、３８・…インバータ、３９・…インバータ、４０
・…トリガ信号ＰＡＤ、４１・…プリチャージ用トランジ
スタ、４２・…プリチャージ用制御ＰＡＤ、４３・…プリ
チャージ回路、４４・…スイッチングトランジスタ。

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2G032 AA01 AA07 AH04 AK14 5L106 AA01 DD11 DD22 GG06 9A001 BB03 BB04 BB05 JJ49 KK31 LL05 LL08

Claims (4)

【特許請求の範囲】
1. 【請求項１】 複数本ずつの互いに交差するワード線と
   ビット線、及びこれらのワード線及びビット線の交差部
   に配置されたメモリセルを有するメモリセルアレイと、 前記メモリセルアレイのワード線とビット線の選択を行
   うデコーダ回路と、 前記ワード線とビット線の選択を行うアドレス信号をラ
   ッチするアドレスラッチ回路と、 前記アドレスラッチ回路に前記アドレス信号を供給する
   アドレス信号線と、 シリアルなテストアドレスをパラレルなテストアドレス
   に変換して前記アドレス信号線に入力するシリアル−パ
   ラレル変換回路と、 前記シリアル−パラレル変換回路と前記アドレス信号線
   とを電気的に接続／非接続にするテストモード用スイッ
   チと、 を具備することを特徴とする半導体記憶装置。
2. 【請求項２】 前記メモリセルアレイに対してパラレル
   なデータの書き込み／読み出しを行うデータ入出力回路
   と、 前記データ入出力回路に前記シリアル−パラレル変換回
   路から出力された前記テストアドレスを演算してテスト
   用データパターンを発生するアドレス演算装置と、 前記パラレルなデータをシリアルなデータに変換するパ
   ラレル−シリアル変換回路とを更に具備することを特徴
   とする請求項1記載の半導体記憶装置。
3. 【請求項３】 前記シリアル−パラレル変換回路と前記
   テストモード用スイッチとの間に配置され、前記テスト
   アドレスの出力タイミングを制御するテストアドレス用
   スイッチと、 前記テストアドレス用スイッチのオンオフ制御を行う制
   御回路と、 を更に具備することを特徴とする請求項１又は２記載の
   半導体記憶装置。
4. 【請求項４】 前記テストモード用スイッチのオンオフ
   と相補的に前記アドレス信号線をプリチャージするプリ
   チャージ回路を更に具備することを特徴とする請求項１
   乃至３記載の半導体記憶装置。