KR100345815B1 - 저소비 전류의 데이터 전송 회로 - Google Patents

저소비 전류의 데이터 전송 회로 Download PDF

Info

Publication number
KR100345815B1
KR100345815B1 KR1020000024868A KR20000024868A KR100345815B1 KR 100345815 B1 KR100345815 B1 KR 100345815B1 KR 1020000024868 A KR1020000024868 A KR 1020000024868A KR 20000024868 A KR20000024868 A KR 20000024868A KR 100345815 B1 KR100345815 B1 KR 100345815B1
Authority
KR
South Korea
Prior art keywords
circuit
level
signal
data transmission
data
Prior art date
Application number
KR1020000024868A
Other languages
English (en)
Other versions
KR20000077208A (ko
Inventor
이시까와마사또시
다니자끼히로아끼
Original Assignee
미쓰비시덴키 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 미쓰비시덴키 가부시키가이샤 filed Critical 미쓰비시덴키 가부시키가이샤
Publication of KR20000077208A publication Critical patent/KR20000077208A/ko
Application granted granted Critical
Publication of KR100345815B1 publication Critical patent/KR100345815B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
    • H04L25/40—Transmitting circuits; Receiving circuits
    • H04L25/45—Transmitting circuits; Receiving circuits using electronic distributors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Databases & Information Systems (AREA)
  • Dram (AREA)
  • Read Only Memory (AREA)

Abstract

DRAM 내의 데이터 전송 회로에 있어서, 제어 회로는 후속하는 데이터 전송 기간 동안 「H」 레벨에서부터 「L」 레벨로 방전해야 할 데이터 전송선과 「L」 레벨에서부터 「H」 레벨로 프리차지해야 할 데이터 전송선을 선택하고, 선택한 2개의 데이터 전송선 간의 N 채널 MOS 트랜지스터를 일정 시간만큼 도통시킨다. 데이터 전송선의 플러스 전하를 유효하게 이용하여 소비 전류의 저감화를 도모한다.

Description

저소비 전류의 데이터 전송 회로{DATA TRANSFER CIRCUIT WITH REDUCED CURRENT CONSUMPTION}
본 발명은 데이터 전송 회로에 관한 것으로, 특히 클럭 신호에 동기하여 송신측 회로에서부터 수신측 회로에 데이터를 전송하는 데이터 전송 회로에 관한 것이다.
종래에서부터, 반도체 집적 회로 장치 간에서 또는 반도체 집적 회로 장치의 내부에서 데이터를 전송하는 방법으로서, 송신측 회로와 수신측 회로 간에 2개의 데이터 전송선을 배치하고, 2개의 데이터 전송선을 동전위(예를 들면 「H」 레벨)로 프리차지한 후에 2개의 데이터 전송선 한쪽 또는 다른쪽을 「L」 레벨로 함으로써 데이터 「0」 또는 「1」을 전송하는 방법이 알려지고 있다.
그러나, 이 데이터 전송 방법에서는 데이터를 전송할 때마다 2개의 데이터 전송선을 일단 「H」 레벨로 프리차지할 필요가 있으므로, 데이터 전송선이 길어지고 배선 용량 및 배선 저항이 커진 경우에 프리차지에 필요한 시간이 길어지며 데이터 전송 레이트가 저하한다고 하는 문제가 있었다.
그래서, 본원 발명자 등은 송신측 회로와 수신측 회로 간에 3개의 데이터 전송선을 배치하고 2개의 데이터 전송선을 이용하여 데이터를 전송하고 있는 동안에 남은 1개의 데이터 전송선을 「H」 레벨로 프리차지하고, 다음의 데이터 전송 기간에서는 3개의 데이터 전송선 내의 「H」 레벨 2개의 데이터 전송선을 이용하여 데이터를 전송함으로써 데이터 전송 레이트의 저하를 방지하는 방법을 제안한다.
그러나, 이 데이터 전송 방법에서는 데이터 전송 중에 프리차지를 행하므로, 데이터 전송 후에 프리차지를 행하고 있던 종래에 비교하여 소비 전류가 커진다고 하는 문제가 상정된다.
그런 까닭에, 본 발명의 주된 목적은 데이터 전송레이트가 높고 소비 전류가 작은 데이터 전송 회로를 제공하는 것이다.
본 발명을 간단하게 설명하면, 송신측 회로와 수신측 회로 간에 3쌍의 상류측 신호선 및 하류측 신호선을 설치하고, 각 상류측 신호선 및 하류측 신호선 간에 클럭 신호에 동기하여 동작하는 신호 전달 회로를 설치한다. 그리고, 제1 선택 회로에 의해서 제1 전위의 2개의 상류측 신호선을 선택하고, 이들 중 한쪽을 제2 전위로 하여 데이터를 송신함과 함께 남은 1개의 상류측 신호선을 제1 전위로 프리차지한다. 또한, 제2 선택 회로에 의해서 제1 전위의 2개의 하류측 신호선을 선택하고 이들을 수신측 회로에 접속함과 함께 남은 1개의 하류측 신호선을 제1 전위로 프리차지한다. 또한, 제3 선택 회로에 의해서 다음의 데이터 전송 기간에 제2 전위로 되야 할 하류측 신호선과 제1 전위에 프리차지되야 할 하류측 신호선을 선택하여, 선택한 2개의 하류측 신호선을 접속 회로에 의해서 소정 기간만큼 접속한다. 따라서, 제1 전위에서부터 제2 전위로 되야 할 하류측 신호선에서부터, 제2 전위로부터 제2 전위로 프리차지되야 할 하류측 신호선에 전하가 공급된다. 따라서, 그 만큼만 전하가 유효하게 사용되므로 소비 전류의 저감화가 도모된다.
바람직하게는 제3 선택 회로는 3쌍의 상류측 신호선 및 하류측 신호선 중 각 2쌍의 상류측 신호선 및 하류측 신호선에 대응하여 설치되며, 대응하는 2쌍 중 어느 한 쌍의 상류측 신호선과 나머지 한 쌍의 하류측 신호선이 모두 제2 전위가 된 것에 따라서 제어 신호를 출력하는 논리 회로와, 논리 회로의 출력 신호를 유지하고 클럭 신호에 동기하여 미리 정해진 시간만큼 출력하는 유지 회로를 포함하고, 접속 회로는 논리 회로에 대응하여 설치되어 대응하는 2개의 하류측 신호선 간에 접속되며, 대응하는 유지 회로에서부터 제어 신호가 출력된 것에 따라서 도통하는 스위칭 소자를 포함한다. 이에 따라, 제3 선택 회로 및 접속 회로를 용이하게 구성할 수 있다.
바람직하게는, 하류측 신호선의 용량치는 상류측 신호선의 용량치보다도 크다. 본 발명은 이 경우에 특히 유효하다.
도 1은 본 발명의 일 실시예에 따른 DRAM의 구성을 나타내는 블록도.
도 2는 도 1에 도시한 선택 회로(9)의 구성을 나타내는 회로 블록도.
도 3은 도 2에 도시한 프리차지+제어 회로의 구성을 나타내는 회로도.
도 4는 도 1에 도시한 선택 회로(11)의 구성을 나타내는 회로 블록도.
도 5는 도 4에 도시한 프리차지+제어 회로의 구성을 나타내는 회로도.
도 6은 도 1에 도시한 송신 회로의 구성을 나타내는 회로 블록도.
도 7a 및 도 7b는 도 6에 도시한 제어 회로의 구성을 나타내는 회로도.
도 8의 (a) ∼ 도 8의 (m)은 도 1에 도시한 전송 회로(5)의 동작을 나타내는 타이밍도.
<도면의 주요 부분에 대한 부호의 설명>
1: 메모리 셀 어레이
2: 행 디코더
3: 열 디코더
4: 감지 증폭기 + 입출력 제어 회로
5: 데이터 전송 회로
6: 데이터 입력 버퍼
도 1은 본 발명의 일 실시예에 따른 DRAM의 주요부를 나타내는 블록도이다. 도 1을 참조하여, 이 DRAM은 메모리셀 어레이(1), 행 디코더(2), 열 디코더(3), 감지 증폭기+입출력 제어 회로(4), 데이터 입출력선 IO1, /IO1, IO2, /IO2, 데이터 전송 회로(5), 데이터 입력 버퍼(6), 데이터 출력 버퍼(7) 및 데이터 입출력 단자(8)를 구비한다.
메모리셀 어레이(1)는 행렬형으로 배열된 복수의 메모리셀을 포함한다. 각 메모리셀에는 미리 고유의 어드레스가 할당되고 있다. 각 메모리셀은 1 비트의 데이터를 기억한다.
행 디코더(2)는 외부에서부터 주어지는 행 어드레스 신호에 따라서 메모리셀 어레이(1)의 행 어드레스를 지정한다. 열 디코더(3)는 외부에서부터 주어지는 열 어드레스 신호에 따라서 메모리셀 어레이(1)의 열 어드레스를 지정한다. 감지 증폭기+입출력 제어 회로(4)는 행 디코더(2) 및 열 디코더(3)에 의해서 지정된 어드레스의 메모리셀을 데이터 입출력선 IO1, /IO1에 결합한다.
기입 동작 시에는 데이터 입출력선 IO1, /IO1 간의 전위차 X1-X2로서 주어진 데이터가 행 디코더(2) 및 열 디코더(3)에 의해서 지정된 메모리셀에 기입된다. 판독 동작 시에는 행 디코더(2) 및 열 디코더(3)에 의해서 지정된 메모리셀의 데이터가 감지 증폭기+입출력 제어 회로(4)에 의해서 데이터 입출력선 IO1, /IO1 간의 전위차 X1-X2의 형태로 판독된다.
데이터 전송 회로(5)는 판독 동작 시에 데이터 입출력선 IO1, /IO1의 전위차 X1-X2로서 판독된 데이터를 데이터 입출력선 IO2, /IO2에 전송하는 것이다. 실제로는 기입 동작 시에 데이터 입출력선 IO2, /IO2의 전위차 Y1-Y2로서 주어진 데이터를 데이터 입출력선 IO1, /IO1에 전송하기 위한 데이터 전송 회로도 있지만, 데이터가 전송되는 방향이 다를 뿐이며 데이터 전송 회로(5)와 마찬가지의 구성이므로 도시 및 설명은 생략된다.
데이터 입력 버퍼(6)는 기입 동작 시에 외부로부터 데이터 입출력 단자(8)를 통하여 주어진 데이터를 입력 허가 신호 IE에 응답하여 데이터 입출력선 IO2, /IO2에 제공한다. 데이터 출력 버퍼(7)는 판독 동작 시에 데이터 입출력선 IO2, /IO2에 판독된 데이터를 출력 허가 신호 OE에 응답하여 데이터 입출력 단자(8)에 출력한다.
이하, 데이터 전송 회로(5)에 대하여 상세하게 설명한다. 데이터 전송 회로(5)는 선택 회로(9, 11), 송신 회로(10), 비교적 짧은 데이터 전송선 DL1 ∼ DL3 및 비교적 긴 데이터 전송선 DL11 ∼ DL13을 포함한다. 데이터 전송선 DL11 ∼ DL13은 데이터 전송선 DL1 ∼ DL3보다도 길기 때문에 데이터 전송선 DL11 ∼ DL13의 용량치는 데이터 전송선 DL1 ∼ DL3의 용량치보다도 크다.
선택 회로(9)는 데이터 입출력선 IO1, /IO1을 통하여 감지 증폭기+입출력 제어 회로(4)에 접속됨과 함께, 데이터 전송선 DL1 ∼ DL3을 통하여 송신 회로(10)에 접속된다. 선택 회로(9)는 데이터 전송선 DL1 ∼ DL3의 전위 V1 ∼ V3을 비교하여 동일 전위(「H」 레벨)의 2개의 데이터 전송선(예를 들면 DL1과 DL3)을 선택하고, 선택한 2개의 데이터 전송선 DL1, DL3을 각각 데이터 입출력선 IO1, /IO1에 접속함과 함께, 남은 1개의 데이터 전송선 DL2를 「H」 레벨로 프리차지하는 것이다.
즉, 선택 회로(9)는 도 2에 도시한 바와 같이, N 채널 MOS 트랜지스터(12 ∼ 15) 및 프리차지+제어 회로(16)를 포함한다. N 채널 MOS 트랜지스터(12)는 데이터 입출력선 IO1의 한쪽 끝과 데이터 전송선 DL1의 한쪽 끝 간에 접속되며, 그 게이트는 제어 신호 C1을 받는다. N 채널 MOS 트랜지스터(l3)는 데이터 입출력선 IO1의 한쪽 끝과 데이터 전송선 DL2의 한쪽 끝 간에 접속되며, 그 게이트는 제어 신호 C2를 받는다. N 채널 MOS 트랜지스터(14)는 데이터 입출력선/IO1의 한쪽 끝과 데이터 전송선 DL2의 한쪽 끝 간에 접속되며, 그 게이트는 제어 신호 C3을 받는다. N 채널 MOS 트랜지스터(15)는 데이터 입출력선/IO1의 한쪽 끝과 데이터 전송선 DL3의한쪽 끝 간에 접속되며, 그 게이트는 제어 신호 C4를 받는다.
프리차지+제어 회로(16)는 클럭 신호 CLK, 리세트 신호 RST 및 데이터 전송선 DL1 ∼ DL3의 전위 V1 ∼ V3에 응답하여 제어 신호 C1 ∼ C4를 생성함과 함께 데이터 전송선 DL1 ∼ DL3의 프리차지를 행한다.
프리차지+제어 회로(16)는 도 3에 도시한 바와 같이 OR 게이트(20), NAND 게이트(21 ∼ 23), 인버터(24 ∼ 26, 39, 40), P 채널 MOS 트랜지스터(27 ∼ 29), 플립플롭(31 ∼ 33), EX-NOR 게이트(34 ∼ 36) 및 NOR 게이트(37, 38)를 포함한다. P 채널 MOS 트랜지스터(27 ∼ 29)는 각각 전원 전위 VCC의 라인과 데이터 전송선 DL1 ∼ DL3 간에 접속된다.
NAND 게이트(21)는 제어 신호 C1 및 리세트 신호 RST를 받아서, 그 출력은 인버터(24)를 통하여 P 채널 MOS 트랜지스터(27)의 게이트에 입력된다. OR 게이트(20)는 제어 신호 C2, C3을 받는다. NAND 게이트(22)는 OR 게이트(20)의 출력 신호 및 리세트 신호 RST를 받아서, 그 출력은 인버터(25)를 통하여 P 채널 MOS 트랜지스터(28)의 게이트에 입력된다. NAND 게이트(23)는 제어 신호 C4 및 리세트 신호 RST를 받아서, 그 출력은 인버터(26)를 통하여 P 채널 MOS 트랜지스터(29)의 게이트에 입력된다.
리세트 신호 RST가 「L」 레벨의 기간은 제어 신호 C1 ∼ C4에 상관없이 P 채널 MOS 트랜지스터(27 ∼ 29)가 도통하여 데이터 전송선 DL1 ∼ DL3은 「H」 레벨로 프리차지된다. 리세트 신호 RST가 「H」 레벨이며, 또한 제어 신호 C1이 「L」 레벨의 기간은 P 채널 MOS 트랜지스터(27)가 도통하여 데이터 전송선 DL1은 「H」 레벨로 프리차지된다. 리세트 신호 RST가 「H」 레벨이며 또한 제어 신호 C2, C3이 「L」 레벨인 기간은 P 채널 MOS 트랜지스터(28)가 도통하여 데이터 전송선 DL2는 「H」 레벨로 프리차지된다. 리세트 신호 RST가 「H」 레벨이며 또한 제어 신호 C4가 「L」 레벨인 기간은 P 채널 MOS 트랜지스터(29)가 도통하여 데이터 전송선 DL3은 「H」 레벨로 프리차지된다.
데이터 전송선 DL1 ∼ DL3의 전위 V1 ∼ V3은 각각 플립플롭(31 ∼ 33)의 데이터 입력 단자 D에 입력된다. 클럭 신호 CLK는 플립플롭(31 ∼ 33)의 클럭 단자 C에 입력된다. 리세트 신호 RST는 플립플롭(31, 33)의 세트 단자 S에 입력됨과 함께, 플립플롭(32)의 리세트 단자 R에 입력된다.
플립플롭(31, 33)은 리세트 신호 RST가 「L」 레벨인 기간은 입력 전위 V1, V3에 상관없이 「H」 레벨을 출력한다. 플립플롭(32)은 리세트 신호 RST가 「L」 레벨인 기간은 입력 전위 V2에 상관없이 「L」 레벨을 출력한다. 플립플롭(31 ∼ 33)은 리세트 신호 RST가 「H」 레벨의 기간은 클럭 신호 CLK의 「H」 레벨로부터 「L」 레벨로의 하강 엣지에 응답하여 데이터 전송선 DL1 ∼ DL3의 전위 V1 ∼ V3을 래치하고 래치한 전위 V1 ∼ V3을 출력한다.
EX-NOR 게이트(34)는 플립플롭(31, 32)의 출력을 받아서, EX-NOR 게이트(35)는 플립플롭(31, 33)의 출력을 받아, EX-NOR 게이트(36)는 플립플롭(32, 33)의 출력을 받는다. EX-NOR 게이트(34, 36)의 출력은 각각 제어 신호 C3, C2가 된다. NOR 게이트(37)는 EX-NOR 게이트(34, 35)의 출력을 받아서, 그 출력은 인버터(39)에서 반전되어 제어 신호 C1이 된다. NOR 게이트(38)는 EX-NOR 게이트(35, 36)의출력을 받아서 그 출력은 인버터(40)에서 반전되어 제어 신호 C4가 된다.
리세트 신호 RST가 「L」 레벨인 기간은 플립플롭(31 ∼ 33)은 각각 「H」 레벨, 「L」 레벨 및 「H」 레벨을 출력한다. 따라서, 플립플롭(31, 33)의 출력 레벨이 일치하여 EX-NOR 게이트(35)의 출력이 「H」 레벨이 되며, 제어 신호 C1, C4가 「H」 레벨이 되어 도 2의 N 채널 MOS 트랜지스터(12, 15)가 도통하고, 데이터 전송선 DL1, DL3과 데이터 입출력선 IO1, /IO1이 접속된다.
리세트 신호 RST가 「H」 레벨인 기간은 클럭 신호 CLK의 하강 엣지에 응답하여 데이터 전송선 DL1 ∼ DL3의 전위 V1 ∼ V3이 플립플롭(31 ∼ 33)에 래치된다. 플립플롭(31, 32)의 출력 레벨이 일치한 경우에는 EX-NOR 게이트(34)의 출력이 「H」 레벨로 되어 제어 신호 C1, C3이 「H」 레벨이 되며, 도 2의 N 채널 MOS 트랜지스터(12, 14)가 도통하여 데이터 전송선 DL1, DL2와 데이터 입출력선 IO1, /IO1이 접속된다.
플립플롭(31, 33)의 출력 레벨이 일치한 경우에는 EX-NOR 게이트(35)의 출력이 「H」 레벨이 되어 제어 신호 C1, C4가 「H」 레벨이 되며, 도 2의 N 채널 MOS 트랜지스터(12, 15)가 도통하여 데이터 전송선 DL1, DL3과 데이터 입출력선 IO1, /IO1이 접속된다.
플립플롭(32, 33)의 출력 레벨이 일치한 경우에는 EX-NOR 게이트(36)의 출력이 「H」 레벨로 되어 제어 신호 C2, C4가 「H」 레벨이 되며, 도 2의 N 채널 MOS 트랜지스터(13, 15)가 도통하여 데이터 전송선 DL2, DL3과 데이터 입출력선 IO1, /IO1이 접속된다.
선택 회로(11)는 데이터 입출력선 IO2,/IO2를 통하여 데이터 입력 버퍼(6) 및 데이터 출력 버퍼(7)에 접속됨과 함께, 비교적 긴 데이터 전송선 DL11 ∼ DL13을 통하여 송신 회로(10)에 접속된다. 선택 회로(11)는 데이터 전송선 DL11 ∼ DL13의 전위 Z1 ∼ Z3을 비교하여 동일 전위(「H」 레벨)의 2개의 데이터 전송선(예를 들면 DL11과 DL13)을 선택하고, 선택한 2개의 데이터 전송선 DL11, DL13을 각각 데이터 입출력선 IO2, /IO2에 접속함과 함께, 남은 1개의 데이터 전송선 DL12를 「H」 레벨로 프리차지하는 것이다.
즉, 선택 회로(11)는 도 4에 도시한 바와 같이 N 채널 MOS 트랜지스터(41 ∼ 44) 및 프리차지+제어 회로(45)를 포함한다. N 채널 MOS 트랜지스터(41)는 데이터 입출력선 IO2의 한쪽 끝과 데이터 전송선 DL11의 한쪽 끝 간에 접속되며, 그 게이트는 제어 신호 C11을 받는다. N 채널 MOS 트랜지스터(42)는 데이터 입출력선 IO2의 한쪽 끝과 데이터 전송선 DL12의 한쪽 끝 간에 접속되며, 그 게이트는 제어 신호 C12를 받는다. N 채널 MOS 트랜지스터(43)는 데이터 입출력선/IO2의 한쪽 끝과 데이터 전송선 DL12의 한쪽 끝 간에 접속되며, 그 게이트는 제어 신호 C13을 받는다. N 채널 MOS 트랜지스터(44)는 데이터 입출력선 /IO2의 한쪽 끝과 데이터 전송선 DL13의 한쪽 끝 간에 접속되며, 그 게이트는 제어 신호 C14를 받는다.
프리차지+제어 회로(45)는 구동 신호 /DR, 리세트 신호 RST 및 데이터 전송선 DL11 ∼ DL13의 전위 Z1 ∼ Z3에 응답하여 제어 신호 C11 ∼ C14를 생성함과 함께, 데이터 전송선 DL11 ∼ DL13의 프리차지를 행한다. 프리차지+제어 회로(45)는 도 5에 도시한 바와 같이, 데이터 전송선 DL1 ∼ DL3이 데이터 전송선 DL11 ∼DL13으로 치환되며, 제어 신호 C1 ∼ C4가 제어 신호 C11 ∼ C14로 치환될 뿐이고 도 3에서 도시한 프리차지+제어 회로(16)와 동일 구성이다.
리세트 신호 RST가 「L」 레벨인 기간은 제어 신호 C11 ∼ C14에 상관없이 p 채널 MOS 트랜지스터(27 ∼ 29)가 도통하여 데이터 전송선 DL11 ∼ DL13은 「H」 레벨로 프리차지된다. 리세트 신호 RST가 「H」 레벨이 되며 또한 제어 신호 C11이 「L」 레벨인 기간은 P 채널 MOS 트랜지스터(27)가 도통하여 데이터 전송선 DL11은 「H」 레벨에 프리차지된다. 리세트 신호 RST가 「H」 레벨이 되고 또한 제어 신호 C12, C13이 「L」 레벨인 기간은 P 채널 MOS 트랜지스터(28)가 도통하여 데이터 전송선 DL12는 「H」 레벨로 프리차지된다. 리세트 신호 RST가 「H」 레벨이 되며 또한 제어 신호 C14가 「L」 레벨인 기간은 P 채널 MOS 트랜지스터(29)가 도통하여 데이터 전송선 DL13은 「H」 레벨로 프리차지된다.
리세트 신호 RST가 「L」 레벨인 기간은 플립플롭(31 ∼ 33)이 각각 「H」 레벨, 「L」 레벨 및 「H」 레벨을 출력한다. 따라서, 플립플롭(31, 33)의 출력 레벨이 일치하여 EX-NOR 게이트(35)의 출력이 「H」 레벨이 되며, 제어 신호 C11, C14가 「H」 레벨이 되어 도 4의 N 채널 MOS 트랜지스터(41, 44)가 도통하고, 데이터 전송선 DL11, DL13과 데이터 입출력선 IO2, /IO2가 접속된다.
리세트 신호 RST가 「H」 레벨인 기간은 구동 신호 /DR의 하강 엣지에 응답하여 데이터 전송선 DL11 ∼ DL13의 전위 Z1 ∼ Z3이 플립플롭(31 ∼ 33)에 래치된다. 플립플롭(31, 32)의 출력 레벨이 일치한 경우에는 EX-NOR 게이트(34)의 출력이 「H」 레벨로 되어 제어 신호 C11, C13이 「H」 레벨이 되며, 도 4의 N 채널MOS 트랜지스터(41, 43)가 도통하여 데이터 전송선 DL11, DL12와 데이터 입출력선 IO2, /IO2가 접속된다.
플립플롭(31, 33)의 출력 레벨이 일치한 경우에는 EX-NOR 게이트(35)의 출력이 「H」 레벨로 되어 제어 신호 C11, C14가 「H」 레벨이 되며, 도 4의 N 채널 MOS 트랜지스터(41, 44)가 도통하여 데이터 전송선 DL11, DL13과 데이터 입출력선 IO2, /IO2가 접속된다.
플립플롭(32, 33)의 출력 레벨이 일치한 경우에는 EX-NOR 게이트(36)의 출력이 「H」 레벨로 되어 제어 신호 C12, C14가 「H」 레벨이 되며, 도 4의 N 채널 MOS 트랜지스터(42, 44)가 도통하여 데이터 전송선 DL12, DL13과 데이터 입출력선 IO2, /IO2가 접속된다.
송신 회로(10)는 도 6에 도시한 바와 같이, 인버터(51 ∼ 53), 클럭 인버터(clocked inverter)(54 ∼ 56), N 채널 MOS 트랜지스터(57 ∼ 59) 및 제어 회로(60)를 포함한다. 인버터(51) 및 클럭 인버터(54)는 데이터 전송선 DL1의 다른쪽단과 데이터 전송선 DL11의 다른쪽단 간에 직렬 접속된다. 인버터(52) 및 클럭 인버터(55)는 데이터 전송선 DL2의 다른쪽단과 데이터 전송선 DL12의 다른쪽단 간에 직렬 접속된다. 인버터(53) 및 클럭 인버터(56)는 데이터 전송선 DL3의 다른쪽단과 데이터 전송선 DL13의 다른쪽단 간에 직렬 접속된다. N 채널 MOS 트랜지스터(57)는 데이터 전송선 DL11과 DL12 간에 접속되며, 그 게이트가 제어 신호 C21을 받는다. N 채널 MOS 트랜지스터(58)는 데이터 전송선 DL12와 DL13 간에 접속되며, 그 게이트는 제어 신호 C22를 받는다. N 채널 MOS 트랜지스터(59)는 데이터 전송선 DL13과 DL11 간에 접속되며 그 게이트는 제어 신호 C23을 받는다.
제어 회로(60)는 데이터 전송선 DL1 ∼ DL3, DL11 ∼ DL13의 전위 V1 ∼ V3, Z1 ∼ Z3에 기초하여 「H」 레벨에서부터 「L」 레벨로 방전되야 할 데이터 전송선(DL11)과 「L」 레벨로부터 「H」 레벨로 프리차지되야 할 데이터 전송선(예를 들면 DL12)을 선택하고, 선택한 데이터 전송선 DL11, DL12 간의 N 채널 MOS 트랜지스터(57)를 일정 시간만큼 도통시켜서 데이터 전송선 DL11의 플러스 전하의 유효 이용을 도모하는 것이다.
즉, 제어 회로(60)는 도 7a 및 도 7b에 도시한 바와 같이, NAND 게이트(61), 지연 회로(62), 인버터(64, 65), NOR 게이트(71 ∼ 82), 트랜스퍼 게이트(83 ∼ 85) 및 래치 회로(86 ∼ 88)를 포함한다. 구동 신호 DR은 NAND 게이트(61)의 한쪽 입력 노드에 직접 입력됨과 함께, 지연 회로(62)를 통하여 NAND 게이트(61)의 다른쪽 입력 노드에 입력된다. 지연 회로(62)는 직렬 접속된 홀수개(도면에서는 5개)의 인버터(63)를 포함한다. NAND 게이트(61)의 출력은 인버터(64)에서 반전되어 신호 SH가 되며, 신호 SH는 인버터(65)에서 반전되어 신호 /SH가 된다.
구동 신호 DR은 도 8의 (b)에 도시한 바와 같이, 듀티비가 1/2, 소정의 주기를 갖는 클럭 신호이다. 신호 DR이 「L」 레벨에서부터 「H」 레벨로 상승하면, NAND 게이트(61) 한쪽 입력 노드는 즉시 「H」 레벨이 되지만, NAND 게이트(62)의 다른쪽 입력 노드는 지연 회로(62)의 지연 시간만큼 경과한 후에 「H」 레벨에서부터 「L」 레벨로 하강한다. 따라서, 신호 SH는 도 8의 (c)에 도시한 바와 같이 구동 신호 DR의 상승 엣지에 응답하여 상승하고, 지연 회로(62)의 지연 시간만큼 경과한 후에 「L」 레벨이 된다. 신호 /SH는 도 8의 (d)에 도시한 바와 같이 신호 SH의 반전 신호가 된다.
또, 도 2 및 도 3에서 도시한 클럭 신호 CLK는 도 8의 (a)에 도시한 바와 같이, 구동 신호 DR의 하강 엣지에 응답하여 일정 시간만큼 「H」 레벨이 되는 신호이다. 또한, 도 5의 구동 신호 /DR은 구동 신호 DR의 반전 신호이다.
NOR 게이트(71)는 데이터 전송선 DLl, DL12의 전위 V1, Z2를 받는다. NOR 게이트(72)는 데이터 전송선 DL2, DL11의 전위 V2, Z1을 받는다. NOR 게이트(75)는 데이터 전송선 DL2, DL13의 전위 V2, Z3을 받는다. NOR 게이트(76)는 데이터 전송선 DL3, DL12의 전위 V3, Z2를 받는다. NOR 게이트(79)는 데이터 전송선 DLl, DL13의 전위 V1, Z3을 받는다. NOR 게이트(80)는 데이터 전송선 DL3, DL11의 전위 V3, Z1을 받는다. NOR 게이트(73)는 NOR 게이트(71, 72)의 출력을 받는다. NOR 게이트(77)는 NOR 게이트(75, 76)의 출력을 받는다. NOR 게이트(81)는 NOR 게이트(79, 80)의 출력을 받는다.
트랜스퍼 게이트(83)는 NOR 게이트(73)의 출력 노드와 NOR 게이트(74)의 한쪽 입력 노드 간에 접속된다. 트랜스퍼 게이트(84)는 NOR 게이트(77)의 출력 노드와 NOR 게이트(78)의 한쪽 입력 노드 간에 접속된다. 트랜스퍼 게이트(85)는 NOR 게이트(81)의 출력 노드와 NOR 게이트(82)의 한쪽 입력 노드 간에 접속된다. 래치 회로(86 ∼ 88)는 각각 NOR 게이트(74, 78, 82)의 한쪽 입력 노드에 접속된다. 래치 회로(86 ∼ 88) 각각은 역병렬로 접속된 2개의 인버터를 포함한다.
신호 SH는 트랜스퍼 게이트(83 ∼ 85)의 P 채널 MOS 트랜지스터측의 게이트에 입력된다. 신호 /SH는 트랜스퍼 게이트(83 ∼ 85)의 N 채널 MOS 트랜지스터측의 게이트에 입력됨과 함께, NOR 게이트(74, 78, 82)의 다른쪽 입력 노드에 입력된다. NOR 게이트(74, 78, 82)의 출력은 각각 제어 신호 C21 ∼ C23이 된다.
신호 SH가 「L」 레벨이고 신호 /SH가 「H」 레벨인 기간은 트랜스퍼 게이트(83 ∼ 85)가 도통하여 NOR 게이트(73, 77, 81)의 출력 레벨이 래치 회로(86 ∼ 88)로 주어지는 한편, 제어 신호 C21 ∼ C23는 「L」 레벨로 고정된다.
신호 SH가 「L」 레벨에서부터 「H」 레벨로 상승하고 신호 /SH가 「H」 레벨에서부터 「L」 레벨로 하강하면, 트랜스퍼 게이트(83 ∼ 85)가 비도통이 되어 NOR 게이트(73, 77, 81)의 출력 레벨이 래치 회로(86 ∼ 88)에 래치됨과 함께, 래치 회로(86 ∼ 88)의 출력 신호가 NOR 게이트(74, 78, 82)에서 반전되어 제어 신호 C21 ∼ C23이 된다.
다음에, 도 8의 (a) ∼ 도 8의 (m)에 따라서, 이 전송 회로(5)의 동작에 대하여 설명한다. 지금, 선택 회로(9)에 의해서 데이터 전송선 D11, DL3이 선택되어 데이터 입출력선 IO1, /IO1에 접속되며, 데이터 전송선 DLl, DL3이 각각 「L」 레벨 및 「H」 레벨이 되며, 데이터 전송선 DL2가 「H」 레벨로 프리차지되게 된다. 또한, 데이터 전송선 DL11, DL13이 「H」 레벨이 되며 데이터 전송선 DL12가 「L」 레벨로 되게 한다.
시각 t0에서 신호 DR이 「L」 레벨에서부터 「H」 레벨로 상승하면, 도 7의 회로에서 신호 SH, /SH가 일정 시간만큼 「H」 레벨 및 「L」 레벨이 되고 신호 C21이 일정 시간만큼 「H」 레벨이 된다. 또한 도 5의 회로에서 신호 C11, C14가「H」 레벨이 되고, 데이터 전송선 DL11, DL13이 데이터 입출력선 IO2, /IO2에 접속됨과 함께, 데이터 전송선 DL12의 프리차지가 개시된다. 또한, 도 6의 회로에서 클럭 인버터(54 ∼ 56)가 활성화되며, 데이터 전송선 DL1 ∼ DL3의 전위 V1 ∼ V3이 데이터 전송선 DL11 ∼ DL13에 전달됨과 함께, 신호 C21에 응답하여 N 채널 MOS 트랜지스터(57)가 일정 시간만큼 도통한다. 이 때, 「L」 레벨로 방전되야 할 데이터 전송선 DL11로부터 「H」 레벨로 프리차지되야 할 데이터 전송선 DL12에 플러스 전하가 유입한다. 이 때문에, 데이터 전송선 DL11의 플러스 전하가 유효하게 사용되며 소비 전류의 저감화가 도모된다.
계속해서 시각 t1에서 신호 DR이 「H」 레벨에서부터 「L」 레벨로 하강하면, 클럭 인버터(54 ∼ 56)가 비활성화됨과 함께, 클럭 신호 CLK가 「H」 레벨이 되어 데이터 전송선 DL1 ∼ DL3의 전위 V1 ∼ V3이 선택 회로(9)의 제어 회로(16)에 취득한다. 일정 시간 후, 클럭 신호 CLK가 「L」 레벨로 하강하면, 도 3의 회로에서 신호 C2, C4가 「H」 레벨이 되며, 데이터 전송선 DL2, DL3이 데이터 입출력선 IO1, /IO1에 접속됨과 함께 데이터 전송선 DL1이 「H」 레벨로 프리차지된다. 동시에 데이터 입출력선 IO1, /IO1에 새로운 데이터가 판독되며, 데이터 전송선 DL2, DL3은 각각 「H」 레벨 및 「L」 레벨이 된다. 또, 데이터 전송선 DL1은 비교적 짧기 때문에, 프리차지를 위한 소비 전류는 작다.
계속해서 시각 t2에서 신호 DR이 「L」 레벨에서부터 「H」 레벨로 상승하면, 도 7a 및 도 7b의 회로에서 신호 SH, /SH가 일정 시간만큼 「H」 레벨 및 「L」 레벨이 되어 신호 C23이 일정 시간만큼 「H」 레벨이 된다. 또한, 도 5의 회로에서 신호 C12, C14가 「H」 레벨이 되어, 데이터 전송선 D112, D113이 데이터 입출력선 IO2, /IO2에 접속됨과 함께, 데이터 전송선 DL11의 프리차지가 개시된다. 또한, 도 6의 회로에서 클럭 인버터(54 ∼ 56)가 활성화되며 데이터 전송선 DL1 ∼ DL3의 전위 V1 ∼ V3이 데이터 전송선 DL11 ∼ DL13에 전달됨과 함께, 신호 C23에 응답하여 N 채널 MOS 트랜지스터(59)가 일정 시간 도통한다. 이 때, 「L」 레벨로 방전되야 할 데이터 전송선 DL13으로부터 「H」 레벨로 프리차지되야 할 데이터 전송선 DL11에 플러스 전하가 유입한다. 이 때문에, 데이터 전송선 DL13의 플러스 전하가 유효하게 사용되고 소비 전류의 저감화가 도모된다.
이하, 마찬가지로 하여, 고속으로 또한 저소비 전류의 데이터 전송이 실현된다.
이상에서 설명한 바와 같이, 본원 발명은 DRAM 내의 데이터 전송 회로에 있어서, 후속하는 데이터 전송 기간 동안 「H」 레벨에서부터 「L」 레벨로 방전해야 할 데이터 전송선과 「L」 레벨에서부터 「H」 레벨로 프리차지해야 할 데이터 전송선을 선택하고, 선택한 2개의 데이터 전송선 간의 N 채널 MOS 트랜지스터를 일정 시간만큼 도통시키는 제어 회로를 포함함으로써, 데이터 전송선의 플러스 전하를 유효하게 이용하여 소비 전류의 저감화를 도모할 수 있다.
이번 개시된 실시예는 모든 점에서 예시로써 제한적인 것은 아니라고 생각되어야 한다. 본 발명의 범위는 상기한 설명이 아니라 특허 청구의 범위에 의해서 기재되고 특허 청구의 범위와 균등한 의미 및 범위 내에서의 모든 변경이 포함되는것이 의도된다.

Claims (3)

  1. 클럭 신호에 동기하여 송신측 회로에서부터 수신측 회로로 데이터를 전송하는 데이터 전송 회로에 있어서,
    상기 송신측 회로와 상기 수신측 회로 사이에 배치된 3쌍의 상류측 신호선 및 하류측 신호선,
    각 상류측 신호선 및 하류측 신호선 사이에 설치되며, 상기 클럭 신호에 동기하여 상기 상류측 신호선의 전위를 상기 하류측 신호선에 전달하는 신호 전달 회로,
    상기 3쌍의 상류측 신호선 중 제1 전위의 2개의 상류측 신호선을 선택하고, 상기 데이터에 따라서 선택한 2개의 상류측 신호선 중 어느 한 쪽의 상류측 신호선을 제2 전위로 함과 함께, 선택되지 못한 1개의 상류측 신호선을 상기 제1 전위로 프리차지하는 제1 선택 회로,
    상기 3쌍의 하류측 신호선 중 상기 제1 전위의 2개의 하류측 신호선을 선택하고, 선택한 2개의 하류측 신호선을 상기 수신측 회로에 접속함과 함께, 나머지 1개의 하류측 신호선을 상기 제1 전위로 프리차지하는 제2 선택 회로,
    상기 3쌍의 상류측 신호선 및 하류측 신호선 각각의 전위에 기초하여, 다음 데이터 전송 기간에 상기 제2 전위로 되어야 하는 하류측 신호선과 상기 제1 전위로 프리차지되어야 할 하류측 신호선을 선택하는 제3 선택 회로, 및
    상기 클럭 신호에 동기하여, 상기 제3 선택 회로에 의해서 선택된 2개의 하류측 신호선을 미리 정해진 시간만큼 접속하는 접속 회로
    를 포함하는 것을 특징으로 하는 데이터 전송 회로.
  2. 제1항에 있어서,
    상기 제3 선택 회로는,
    상기 3쌍의 상류측 신호선 및 하류측 신호선 중 각각 2쌍의 상류측 신호선 및 하류측 신호선에 대응하여 설치되며, 대응하는 2쌍 중 어느 한 쌍의 상류측 신호선과 나머지 한 쌍의 하류측 신호선 모두가 상기 제2 전위로 된 것에 따라서 제어 신호를 출력하는 논리 회로, 및
    상기 논리 회로의 출력 신호를 유지하고, 상기 클럭 신호에 동기하여 상기 미리 정해진 시간만큼 출력하는 유지 회로를 포함하고,
    상기 접속 회로는, 상기 논리 회로에 대응하여 설치되어 대응하는 2개의 하류측 신호선 간에 접속되어, 대응하는 유지 회로로부터 제어 신호가 출력된 것에 따라서 도통하는 스위칭 소자를 포함하는 것을 특징으로 하는 데이터 전송 회로.
  3. 제1항에 있어서,
    상기 하류측 신호선의 용량치는 상기 상류측 신호선의 용량치보다도 큰 것을 특징으로 하는 데이터 전송 회로.
KR1020000024868A 1999-05-27 2000-05-10 저소비 전류의 데이터 전송 회로 KR100345815B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP14824199A JP2000339968A (ja) 1999-05-27 1999-05-27 データ転送回路
JP1999-148241 1999-05-27

Publications (2)

Publication Number Publication Date
KR20000077208A KR20000077208A (ko) 2000-12-26
KR100345815B1 true KR100345815B1 (ko) 2002-07-24

Family

ID=15448409

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020000024868A KR100345815B1 (ko) 1999-05-27 2000-05-10 저소비 전류의 데이터 전송 회로

Country Status (4)

Country Link
US (1) US6452976B1 (ko)
JP (1) JP2000339968A (ko)
KR (1) KR100345815B1 (ko)
TW (1) TW466493B (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002329394A (ja) 2001-04-27 2002-11-15 Mitsubishi Electric Corp データ転送回路および半導体記憶装置
JP4580784B2 (ja) * 2005-03-09 2010-11-17 株式会社東芝 半導体記憶装置及びそのデータ読み出し方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2775549B2 (ja) * 1992-05-08 1998-07-16 三菱電機株式会社 連想メモリセルおよび連想メモリ回路
JP2848796B2 (ja) 1994-06-03 1999-01-20 松下電器産業株式会社 信号伝送方法
US5765194A (en) * 1996-05-01 1998-06-09 Hewlett-Packard Company Timing consistent dynamic compare with force miss circuit
JP3921724B2 (ja) 1997-02-28 2007-05-30 富士通株式会社 半導体集積回路

Also Published As

Publication number Publication date
JP2000339968A (ja) 2000-12-08
US6452976B1 (en) 2002-09-17
KR20000077208A (ko) 2000-12-26
TW466493B (en) 2001-12-01

Similar Documents

Publication Publication Date Title
US7061823B2 (en) Limited output address register technique providing selectively variable write latency in DDR2 (double data rate two) integrated circuit memory devices
US4984204A (en) High speed sensor system using a level shift circuit
US8027203B2 (en) Pipe latch circuit of multi-bit prefetch-type semiconductor memory device with improved structure
US7035161B2 (en) Semiconductor integrated circuit
KR0154586B1 (ko) 반도체 기억장치
JP3754593B2 (ja) データビットを記憶するメモリーセルを有する集積回路および集積回路において書き込みデータビットをメモリーセルに書き込む方法
US6999367B2 (en) Semiconductor memory device
US20030189854A1 (en) Semiconductor memory device having select circuit
JP3351643B2 (ja) 半導体メモリ装置及びその製造方法
CN1992070B (zh) 缓冲器控制电路及其控制方法、以及半导体存储器件
US5270978A (en) Nonvolatile memory circuit
KR100328322B1 (ko) 버스 구동 회로 및 이 버스 구동 회로를 갖는 메모리 장치
KR100345815B1 (ko) 저소비 전류의 데이터 전송 회로
US5544122A (en) Multiplexed multi-write port semiconductor memory
KR100263843B1 (ko) 반도체기억장치
US7095673B2 (en) Semiconductor memory device capable of operating at high speed
US6337826B1 (en) Clock synchronization semiconductor memory device sequentially outputting data bit by bit
US6885595B2 (en) Memory device
US6870756B2 (en) Semiconductor integrated circuit device
US20030235093A1 (en) Semiconductor memory device
US6522172B2 (en) High speed latch/register
JP3808623B2 (ja) データ入出力回路、半導体記憶装置および情報処理装置
JP3323882B2 (ja) クロック同期式メモリ
US6493274B2 (en) Data transfer circuit and semiconductor integrated circuit having the same
JPH07221605A (ja) ラッチ回路並びにそれを用いたレジスタ回路およびパイプライン処理回路

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20060626

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee