JPH07221605A

JPH07221605A - ラッチ回路並びにそれを用いたレジスタ回路およびパイプライン処理回路

Info

Publication number: JPH07221605A
Application number: JP6014196A
Authority: JP
Inventors: Miki Takeuchi; 幹竹内; Shinji Horiguchi; 真志堀口; Jun Eto; 潤衛藤; Takeshi Sakata; 健阪田; Katsumi Matsuno; 勝己松野; Masakazu Aoki; 正和青木
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1994-02-08
Filing date: 1994-02-08
Publication date: 1995-08-18

Abstract

(57)【要約】【目的】高速かつ低消費電力のラッチ回路並びにそれ
を用いたレジスタ回路とパイプライン処理回路を提供す
ること。【構成】本発明のラッチ回路は、フリップフロップ回
路（ＦＦ回路）と、ＦＦ回路とそれを駆動する電源との
間に設けられた差動型の２つのトランジスタＭ１２、Ｍ
１３と、ＦＦ回路を電源Ｖｃｃと切り離すスイッチＳ１
１と、ＦＦ回路をイコライズする１つのスイッチＳ１８
とから構成される。差動型の２つのトランジスタのうち
一方Ｍ１２は入力信号で制御し、他方は基準電圧または
入力信号の反転信号で制御する。２つのスイッチＳ１
１、Ｓ１８はラッチをおこなうタイミングを与えるクロ
ック信号で制御する。本発明のレジスタ回路は、上記の
ラッチ回路を並列に２つ設け、入力信号を共通に、出力
信号を２つのラッチ回路の出力のＯＲ論理とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、クロック信号によって
入力データのラッチや出力を制御するラッチ回路に係わ
り、特に、単一のクロック信号の立ち上がりと立ち下が
りで動作し高速動作と低消費電力化が可能なラッチ回路
およびそれを用いたレジスタ回路、パイプライン処理回
路に関する。

【０００２】

【従来の技術】従来、クロック信号または制御信号の立
ち上がりか立ち下がりの一方だけで同種の動作（例え
ば、ラッチ動作）を行うように構成されたラッチ回路や
レジスタ回路などの半導体回路が広く利用されていた。
例えば、ラッチ回路は、クロック信号（制御信号）の立
ち下がり（または立ち上がり）時の入力信号をラッチし
て次段への出力信号とし、立ち上がり（または立ち下が
り）に対応してラッチを解除して入力信号をそのまま次
段への出力信号として通過させるようにしたものであ
り、また、レジスタ回路は、クロック信号の立ち下がり
（立ち上がり）時の入力信号をラッチして、その信号を
次の立ち下がり（立ち上がり）まで保持し次段への出力
信号とし続けるものであった。

【０００３】図１１に、ダイナミックランダムアクセス
メモリ（ＤＲＡＭ）に使用されている従来のアドレスバ
ッファ回路の構成例を示す。アドレスバッファ回路は、
ＮＡＮＤゲート９１、インバータ９２、Ｄラッチ回路９
３、ＮＡＮＤゲート９４および９４、インバータ９６お
よび９７から構成されており、ＮＡＮＤゲート９１とイ
ンバータ９２でアドレス信号Ａｉを取り込み、Ｄラッチ
９３でラッチし、ＮＡＮＤゲート９４、９５およびイン
バータ９６、９７により内部アドレス信号ＢｉＴ、Ｂｉ
Ｂを出力するものである。なお、φ１、φ２、φ３はそ
れぞれ、入力取り込み、ラッチ、出力の各タイミングを
指示する制御信号である。

【０００４】ＮＡＮＤゲート９１は、図１２（ａ）に示
すように、ｐチャネルＭＯＳＦＥＴ（ＭＯＳ型電界効果
トランジスタ）９１１と９１３、ｎチャネルＭＯＳＦＥ
Ｔ９１２と９１４から構成され、ｐチャネルＭＯＳＦＥ
Ｔ９１１とｎチャネルＭＯＳＦＥＴ９１２、９１４は２
つの電源（電位固定手段）間に直列に接続され、ｐチャ
ネルＭＯＳＦＥＴ９１３はｐチャネルＭＯＳＦＥＴ９１
１と並列に接続されている。ｐチャネルＭＯＳＦＥＴ９
１１とｎチャネルＭＯＳＦＥＴ９１２のゲートにはアド
レス信号Ａｉが入力され、ｐチャネルＭＯＳＦＥＴ９１
３とｎチャネルＭＯＳＦＥＴ９１４のゲートには制御信
号φ１が入力されている。

【０００５】また、Ｄラッチ回路９３は、例えば図１２
（ｂ）に示すように、４個のｐチャネルＭＯＳＦＥＴ９
３１、９３２、９３５、９３６、４個のｎチャネルＭＯ
ＳＦＥＴ９３３、９３４、９３７、９３８、および２個
のインバータ９３９、９４０から構成されている。そし
て、ｐチャネルＭＯＳＦＥＴ９３１、９３２、ｎチャネ
ルＭＯＳＦＥＴ９３３、９３４の４個のＦＥＴ、およ
び、ｐチャネルＭＯＳＦＥＴ９３５、９３６、ｎチャネ
ルＭＯＳＦＥＴ９３７、９３８の４個のＦＥＴは、それ
ぞれ２つの固定電源の間に直列に接続されている。ま
た、ｎチャネルＭＯＳＦＥＴ９３３とｐチャネルＭＯＳ
ＦＥＴ９３６のゲートは共通に接続されてイネーブル信
号Ｅに、ｐチャネルＭＯＳＦＥＴ９３２とｎチャネルＭ
ＯＳＦＥＴ９３７のゲートは共通に接続されてインバー
タ９３９によって反転されたイネーブル入力Ｅに接続さ
れている。

【０００６】さらに、ｐチャネルＭＯＳＦＥＴ９３１と
ｎチャネルＭＯＳＦＥＴ９３４のゲートは共通に接続さ
れて入力Ｄに、ｐチャネルＭＯＳＦＥＴ９３５とｎチャ
ネルＭＯＳＦＥＴ９３８のゲートは共通に接続されて出
力Ｑに、ｐチャネルＭＯＳＦＥＴ９３２とｎチャネルＭ
ＯＳＦＥＴ９３３の接続部とｐチャネルＭＯＳＦＥＴ９
３６とｎチャネルＭＯＳＦＥＴ９３７の接続部とを相互
に接続し、これを出力（／Ｑ）としている。また、出力
（／Ｑ）はインバータ９４０を介して出力Ｑに接続され
ている。このように構成されたＤラッチ回路では、イネ
ーブル入力Ｅが高レベルのときは入力Ｄがそのまま出力
Ｑに出力され、逆にイネーブル入力Ｅが低レベルのとき
は以前の状態が保持される。

【０００７】図１３は図１１のアドレスバッファに関連
する信号の波形図である。次に、図１３を用いて図１１
に示した従来のアドレスバッファの動作を説明する。（１）待機時、すなわちロウアドレスストローブ信号
（／ＲＡＳ）が高レベルのときは、信号φ１とφ３が低
レベル、φ２が高レベルになる。したがって、ＮＡＮＤ
ゲート９１を構成している直列に接続された２個のｎチ
ャネルＭＯＳＦＥＴのうち低レベルの制御信号φ１が入
っているｎチャネルＭＯＳＦＥＴ９１４の方が非導通状
態になるから、アドレス入力信号Ａｉの値の如何にかか
ららず、２つの電源（電位固定手段）の間に直流電流は
流れない。また、制御信号φ３が低レベルであるので、
出力信号ＢｉＴ、ＢｉＢはＮＡＮＤゲート９４、９５に
より共に低レベルになっている。

【０００８】（２）次に、動作時にロウアドレスストロ
ーブ信号（／ＲＡＳ）が低レベルになると、まず制御信
号φ１が高レベルになり、入力信号Ａｉが取り込まれ
る。この時点で制御信号φ２はまだ高レベルであるか
ら、Ｄラッチ９３の出力には入力がそのまま現れるが、
φ３がまだ低レベルであるため、出力信号ＢｉＴ、Ｂｉ
Ｂは低レベルのままである。（３）次に、φ２が低レベルになり、取り込まれた入力
信号Ａｉがラッチされる。同時に制御信号φ３が高レベ
ルになるので、出力ＢｉＴ、ＢｉＢのうちの一方が高レ
ベルになる。この後、入力信号Ａｉが変化しても、出力
信号ＢｉＴ、ＢｉＢは変化しない。（４）ロウアドレスストローブ信号（／ＲＡＳ）が高レ
ベルに戻ると、φ１、φ２、φ３はそれぞれもとのレベ
ルに戻り、出力信号ＢｉＴ、ＢｉＢは共に低レベルにな
る。

【０００９】以上述べたように、ＤＲＡＭのアドレスバ
ッファでは、ラッチ回路に２つの回路を前後に付加する
ことにより、アドレスバッファとして必要な条件を満た
す構成となっている。すなわち、（ａ）ＮＡＮＤゲート
９１およびインバータ９２は、半導体装置の電源電圧よ
り小さな振幅の入力信号Ａｉに対し、アドレスバッファ
の貫通電流をなくし、低消費電力を実現する。（ｂ）Ｎ
ＡＮＤゲート９４、９５、インバータ９６、９７は、待
機時に出力信号ＢｉＴ、ＢｉＢが共に低レベルになるよ
うにし、ラッチ回路９３をそのまま通過してくる入力信
号Ａｉをストップさせる。そして、出力信号ＢｉＴ、Ｂ
ｉＢが共に低レベルであるため、すべてのワード線およ
びデータ線は非選択状態となる。

【００１０】図１４は、従来からよく知られているシフ
トレジスタ回路を示すものである。２つのインバータと
ＣＭＯＳゲートで構成されるラッチ回路が複数個（図１
４では２個）直列に接続されている。このシフトレジス
タ回路の動作波形を図１５に示す。クロック信号Ｓｅｔ
が高レベルから低レベルに変化した時点での入力信号Ａ
ｉをラッチしておき、このラッチした信号Ａｉを、その
後再びＳｅｔが高レベルから低レベルに変化するまでの
期間保持し続け、その間出力信号Ｂｉとして次段に送り
続けられる。

【００１１】

【発明が解決しようとする課題】しかし、上記従来のラ
ッチ回路を利用したアドレスバッファ、および従来から
用いられてきたレジスタ回路には、次のような問題があ
った。まず、アドレスバッファにおいては、制御信号φ
１および制御信号φ３の立ち上がりと制御信号φ２の立
ち下がりとの間に、図１３の“Ｔ”で示すように、タイ
ミングマージンが必要である。このマージンは、入力が
制御信号φ１によって取り込まれてから、Ｄラッチの出
力に現れるまでの遅延時間よりも長くなければならな
い。しかも、この遅延時間は製造プロセスのばらつきや
温度によって変動するので、最悪の場合でも誤動作しな
いようにするため、十分余裕を持ってマージンをとる必
要がある。制御信号φ１と制御信号φ２の間のマージン
が不足の場合、誤った信号がラッチされる恐れがあり、
制御信号φ１と制御信号φ３の間のマージンが不足の場
合、一時的に偽の信号が出力される恐れがある。特に後
者の場合には、この出力をＤＲＡＭのワード線を選択す
るアドレスの入力用として利用したとき、一時的に誤っ
たワード線が選択されてしまうことを意味し、記憶情報
を破壊をもたらす危険性がある。従って、上記のタイミ
ングマージンを大きくとる必要があるが、このことがア
ドレスバッファの動作速度を制限する要因となってい
る。

【００１２】以上説明したように、従来から用いられて
きたレジスタ回路では、クロック信号の、例えば、立ち
下がり時にのみ入力信号の転送が行われている。クロッ
ク信号の立ち上がり、立ち下がりの両方の時点で入力信
号の転送ができるレジスタ回路が実現できれば、より高
速の動作が実現できるだけでなく、半導体装置の単位仕
事当りの消費電力を低減することができる。なぜなら、
通常のＣＰＵでは、クロック信号はＣＰＵ全体に行き渡
っており、その負荷容量は極めて大きい。クロック信号
線を１度充放電する間に、例えば、パイプライン方式に
おける２回の信号転送が実現できれば、処理量当たりの
クロック信号線の充放電に要する消費電力が実効的に減
少することになる。本発明は、上記の点に鑑みてなされ
たものであり、高速かつ低消費電力のラッチ回路および
それを用いたレジスタ、パイプライン処理回路を提供す
ることを目的としている。

【００１３】

【課題を解決するための手段】本発明のラッチ回路は、
上記目的を達成するために、フリップフロップ回路（Ｆ
Ｆ）と、２つの電位固定手段（Ｖｃｃ、Ｖｓｓ）と、、
フリップフロップに動作電位を供給するために対称的に
設けられた２つの電界効果トランジスタＭ１２、Ｍ１
３）と、一方の電界効果トランジスタ（Ｍ１２）のゲー
トに入力信号（Ａｉ）を与える手段と、フリップフロッ
プ回路（ＦＦ）と一方の電位固定手段（Ｖｃｃ）との間
の電気的接続／切り離しを制御する第１のスイッチ（Ｓ
１１）と、フリップフロップ回路（ＦＦ）の相補的な出
力電位ノード（ＡｉＴ０、ＡｉＴ０）間の電気的接続／
切り離しを制御する第２のスイッチ（Ｓ１８）を構成要
素としたことを特徴としている。また、入力信号（Ａ
ｉ）の電位を２つの電位固定手段（Ｖｃｃ、Ｖｓｓ）が
与える電位の間に設定したことを特徴としている。さら
に、上記第１のスイッチ（Ｓ１１）と第２のスイッチ
（Ｓ１８）の接続／切り離しを制御信号（Ｓｅｔ、Ｓｅ
ｔＢ）によって相補的に、かつ同一タイミングで制御さ
れ、第１のスイッチ（Ｓ１１）がオンのときに入力信号
（Ａｉ）をラッチし、該ラッチ信号およびその反転信号
を相補的な出力信号とするとともに、第２のスイッチ
（Ｓ１８）がオンのときに２つの相補的な出力信号を強
制的に同一レベルの信号にすることを特徴としている。

【００１４】また、一方の電界効果トランジスタ（Ｍ１
２）のゲートにメモリアドレス入力信号の１ビットを入
力し、他方の電界効果トランジスタ（Ｍ１３）のゲート
に基準電圧もしくは上記アドレス入力信号（Ａｉ）の反
転信号を入力するとともに、それぞれの相補的な出力電
位ノードの少なくとも一方を（アドレスデコーダに）出
力するようにしたことを特徴としている。本発明のレジ
スタ回路は、上記のようなラッチ回路を２個並列に接続
し、一方の制御信号を他方の制御信号の反転信号にし、
２つのラッチ回路の入力を共通入力とし、その出力信号
のＯＲ論理を出力とすることを特徴としている。本発明
のパイプライン処理回路は、上記レジスタ回路および該
レジスタ回路の出力信号を入力として処理を行う内部回
路からなる複合回路を、前段の内部回路の出力を次段の
レジスタ回路の入力にするように複数段縦続的に接続し
てパイプライン構成にしたことを特徴としている。

【００１５】

【作用】本発明のラッチ回路は、上記の回路構成、特に
２つのスイッチを設けたことにより、特に低振幅の入力
信号に対して貫通電流がなくなり、また待機状態の出力
（ＢｉＴ、ＢｉＢ）は共に低レベルとなる特性を有する
ようになり、低消費電力化が達成され、かつ単一の制御
信号（クロック信号）のみで制御可能になった。さらに
単一の接続信号で制御することにより、従来例のように
タイミングマージンをとる必要がなく、高速動作が可能
となる。この構成はアドレスバッファに特に有用であ
る。また、本発明のレジスタ回路は、上記ラッチ回路を
２つ並列に接続したことにより、クロック信号の立ち上
がり、立ち下がりの両方の時点で信号の転送を行うこと
が可能になり、高速かつ低消費電力の半導体装置が実現
される。また、このレジスタ回路と内部回路からなる回
路を複数段縦続的に接続することによって高速なパイプ
ライン処理が可能になる。

【００１６】

【実施例】図１は、本発明のラッチ回路の一実施例であ
る。図１において、フリップフロップ回路ＦＦ（図１で
は便宜的にループ状に接続された２つのインバータ回路
で表されている）とそれを駆動する電源Ｖｃｃとの間
に、対称的に配置された２つのｐチャネルＭＯＳＦＥ
Ｔ；Ｍ１２とＭ１３、およびスイッチＳ１１が設けられ
ている。また、フリップフロップ回路ＦＦの相補的な２
つのノードＡｉＴ０、ＡｉＢ０を短絡するためのスイッ
チＳ１８が設けられている。Ｍ１２のゲートには入力信
号Ａｉが、Ｍ１３のゲートには入力信号Ａｉが高レベル
か低レベルかを判定する基準となる基準電圧ＶREFが接
続されている。スイッチＳ１１はクロック信号Ｓｅｔで
制御され、スイッチＳ１８はクロック信号の反転信号Ｓ
ｅｔＢで制御される。ＡｉＴ０、ＡｉＢ０はそれぞれ２
段のインバータを通して出力信号ＢｉＴ、ＢｉＢとなっ
ている。ここで、２段のインバータを介さず、ＡｉＴ
０、ＡｉＢ０を直接次段の入力に接続しても、フリップ
フロップ回路のバランスを壊さない構成であるかぎり問
題ない。フリップフロップ回路は、図３で後述するよう
な相補型ＭＯＳトランジスタ（ＣＭＯＳ）で構成するの
が望ましいが、その他の構成でもよい。しかし、ＣＭＯ
Ｓで構成すれば貫通電流がほとんど流れないので、低消
費電力の観点から他の構成より有利である。

【００１７】図２は図１のラッチ回路の動作波形を示す
図である。次に、図２を用いて図１のラッチ回路の動作
を説明する。（１）まず、待機状態ではＳｅｔは低レベル、ＳｅｔＢ
は高レベルにあり、スイッチＳ１１はオフされ、フリッ
プフロップ回路は機能しない。そして、低振幅の入力信
号Ａｉに対しても、ラッチ回路には貫通電流が流れな
い。一方、スイッチＳ１８はオン状態にあり、ＡｉＴ
０、ＡｉＢ０はフリップフロップ回路を構成するｎチャ
ネルＭＯＳトランジスタのしきい電圧程度の低レベルに
イコライズされている。この結果、出力信号ＢｉＴ、Ｂ
ｉＢは共に低レベルとなっている。

【００１８】（２）次に、動作時にはＳｅｔが高レベル
に、ＳｅｔＢが低レベルとなる。この結果、フリップフ
ロップ回路ＦＦが動作し、入力信号Ａｉの信号レベルに
応じて、ＡｉＴ０は高レベルまたは低レベルに、ＡｉＢ
０はその相補的レベルになる。すなわち、入力信号Ａｉ
がＶREFより高電位の場合には、Ｍ１２がＭ１３より高
抵抗となり、ＡｉＴ０は高レベルに、ＡｉＢ０は低レベ
ルになる。逆に、入力信号ＡｉがＶREFより低電位の場
合には、Ｍ１２がＭ１３より低抵抗となり、ＡｉＴ０は
低レベルに、ＡｉＢ０は高レベルになる。この後、入力
信号Ａｉのレベルが変化しても、ＡｉＴ０、ＡｉＢ０の
電位はフリップフロップ回路によりラッチされているの
で、反転することはない。ＡｉＴ０、ＡｉＢ０の電位
は、２段のインバータを通して出力信号ＢｉＴ、ＢｉＢ
となる。（３）ＳｅｔＢが再び高レベルにもどると、スイッチＳ
１８がオンになり出力ＡｉＴ０、ＡｉＢ０は短絡され、
ＢｉＴ、ＢｉＢは共に低レベルに戻る。

【００１９】図１および図２で説明した本発明のラッチ
回路の一実施例によれば、接地電圧より高く電源電圧よ
り低い低振幅の入力信号に対して、待機時、動作時共に
貫通電流が流れない。また、待機時には出力信号Ｂｉ
Ｔ、ＢｉＢが共に低レベルとなる特性を有するので、例
えば、アドレスバッファに好適なラッチ回路が得られ
る。かつ、単一のクロック信号のみで制御されるので、
従来のようにクロック信号間にタイミングマージンを設
けることが不要であり、高速動作が可能という効果があ
る。なお、本発明では、スイッチＳ１１を電源Ｖｃｃ側
に設けたが、接地電位Ｖｓｓ側に設けてもよい。その場
合は、ＡｉＴ０、ＡｉＢ０とＢｉＴ、ＢｉＢとの間のイ
ンバータの段数を奇数段とすることにより、待機時には
出力信号ＢｉＴ、ＢｉＢが共に低レベルとなる。また、
Ｍ１２、Ｍ１３の代わりに、２つのｎチャネルＭＯＳＦ
ＥＴをＶｓｓ側に設けてもよい。以上述べたように、本
実施例におけるラッチ回路の特徴をまとめると以下のよ
うになる。（１）低振幅の入力信号Ａｉに対して貫通電
流が流れず、また出力は電源電圧レベルである。（２）
待機状態では出力ＢｉＴおよびＢｉＢがともに低レベル
になる。（３）ラッチのタイミングは単一の制御信号
（クロック信号）Ｓｅｔで制御される。

【００２０】図３（ａ）は、図１のフリップフロップ回
路をＣＭＯＳで構成し、スイッチＳ１１をｐチャネルＭ
ＯＳＦＥＴ；Ｍ１１で構成し、スイッチＳ１８をｎチャ
ネルＭＯＳＦＥＴ；Ｍ１８で構成した場合の本発明の一
実施例である。図３において、フリップフロップ回路Ｆ
ＦはｐチャネルＭＯＳＦＥＴ；Ｍ１４、Ｍ１５およびｎ
チャネルＭＯＳＦＥＴ；Ｍ１６、Ｍ１７で構成されてい
る。スイッチ１１はｐチャネルＭＯＳＦＥＴで構成して
いるので、クロックの反転信号ＳｅｔＢで制御される。

【００２１】本発明のラッチ回路によれば、接地電圧よ
り高く電源電圧より低い低振幅の入力信号Ａｉに対し
て、待機時および動作時共に貫通電流が流れない。ま
た、待機時には出力信号ＢｉＴ、ＢｉＢが共に低レベル
となる特性を有するので、例えば、アドレスバッファに
好適なラッチ回路が得られる。かつ、１つのクロック信
号のみで制御されるので、従来のようなクロック信号間
のタイミングマージンが不要になるので、高速動作が得
られる効果がある。なお、図３（ｂ）に示すように、ト
ランジスタＭ１８の代わりに、ノードＡｉＴ０、ＡｉＢ
０それぞれを別個に接地電位に接続する２つのｎチャネ
ルＭＯＳＦＥＴ；Ｍ１８Ｔ、Ｍ１８Ｂを設けてもよい。
この場合、待機時のＡｉＴ０、ＡｉＢ０の電位が０Ｖに
正確に等しくなるので、例えば、本発明の実施例をＤＲ
ＡＭのアドレスバッファに用いた場合に、非選択のデー
タ線やワード線が誤って選択される誤動作に対して、よ
り信頼性の高いアドレスバッファが得られる効果があ
る。

【００２２】図４は、２つのラッチ回路を並列に接続し
て構成した本発明のレジスタ回路の一実施例を示す図で
ある。図４のラッチ回路０（あるいは１）は、待機時に
は出力値ＡｉＴ０およびＡｉＢ０（あるいはＡｉＴ１お
よびＡｉＢ１）がともに低レベルとなる特性を持つもの
で、例えば、図１に示された回路１０で実現される。２
つのラッチ回路０および１の入力信号Ａｉは共通であ
り、ラッチ回路０にはクロック信号ＳｅｔＢが、ラッチ
回路１にはクロック信号ＳｅｔＢの反転信号Ｓｅｔが加
えられる。動作時にはクロック信号の立ち上がりおよび
立ち下がりのタイミングでラッチ回路０および１によっ
て交互に取り込まれ、ラッチされる。出力信号ＢｉＢに
は出力信号ＢｉＴの反転信号が出力される。出力信号Ｂ
ｉＴは、ＯＲ論理回路５５によって、出力信号ＡｉＴ０
とＡｉＴ１のＯＲ論理として得られる。また、出力信号
ＢｉＢは、ＯＲ論理回路５０によって、出力信号ＡｉＢ
０とＡｉＢ１のＯＲ論理として得られる。

【００２３】図５は図４のレジスタ回路の動作波形を示
す図である。次に、図５を用いて図４のレジスタ回路の
動作を説明する。クロック信号Ｓｅｔが立ち上がり、そ
の反転信号ＳｅｔＢが立ち下がると、これに同期して入
力信号Ａｉがラッチ回路０に取り込まれてラッチされ、
出力信号ＡｉＴ０およびＡｉＢ０に出力される。Ｓｅｔ
立上り後に入力信号Ａｉが変化しても、出力信号ＡｉＴ
０およびＡｉＢ０は変化しない。一方、ラッチ回路１は
このとき待機状態となるので、出力信号ＡｉＴ１および
ＡｉＢ１はともに低レベルとなる。この結果、これらの
ＯＲ論理である出力信号ＢｉＴおよびＢｉＢは、それぞ
れ出力信号ＡｉＴ０およびＡｉＢ０に一致する。すなわ
ち、Ｓｅｔ立上り時の入力信号Ａｉに対応した信号が、
ラッチして出力される。次に、クロック信号Ｓｅｔが立
ち下がり、その反転信号ＳｅｔＢが立ち上がると、これ
に同期して入力信号Ａｉがラッチ回路１に取り込まれて
ラッチされ、出力ＡｉＴ１およびＡｉＢ１に出力され
る。一方、ラッチ回路０は待機状態となるので、出力Ａ
ｉＴ０およびＡｉＢ０は低レベルとなる。この結果、こ
れらのＯＲ論理である出力ＢｉＴおよびＢｉＢは、それ
ぞれＡｉＴ１およびＡｉＢ１に一致する。すなわち、Ｓ
ｅｔ立ち下がり時の入力信号Ａｉに対応した信号が、ラ
ッチして出力される。

【００２４】このようにして、本発明のレジスタ回路で
は、入力信号Ａｉはクロック信号の立ち上がりおよび立
ち下がりの両方のタイミングでラッチ回路０および１に
よって交互に取り込まれラッチされる。したがって、ク
ロック信号の２倍の周期でデータ処理が可能な高速な回
路が得られる。また、特にＣＰＵにおいては、本発明の
レジスタ回路により消費電力が低減される。なぜなら、
クロック信号の、例えば、立ち下がり時においてのみ入
力信号を転送出力する図１４に示すような従来のレジス
タ回路の場合、クロック信号線の１回の充放電の間、信
号の転送は１度行われるのみである。これに対し、本発
明のレジスタ回路によれば、クロック信号線の１回の充
放電の間に、２回の信号転送を行うことができる。この
結果、単位仕事当りの消費電力を低減できる。ＣＰＵで
はクロック信号はチップ全体に行き渡っており、その負
荷容量は大きい。したがって、本発明のレジスタ回路に
よる消費電力低減効果は、極めて大きい。以上のよう
に、図４および図５で説明した本発明のレジスタ回路に
よれば、高速かつ低消費電力の半導体装置が得られる効
果がある。

【００２５】図６は、図４のレジスタ回路の具体的回路
の一例である。図６においては、図４のラッチ回路０お
よび１が、図３に示されたラッチ回路１０Ａと同様な回
路で構成されている。図４のラッチ回路０（あるいは
１）として必要とされる特性、すなわち待機時にはその
出力ＡｉＴ０およびＡｉＢ０（あるいはＡｉＴ１および
ＡｉＢ１）が低レベルであるという特性が、図１と同様
な回路により、極めて簡単な構成で実現できる。したが
って、本発明のレジスタ回路は小面積で実現でき、メモ
リにおけるアドレス入力に対するレジスタ回路や、ＣＰ
Ｕにおけるパイプラインのバッファ回路など、数多くの
レジスタ回路が必要となる半導体装置に対して、図６の
本発明のレジスタ回路は極めて有用のものである。

【００２６】図７は、図３に示す本発明のラッチ回路１
０Ａを半導体メモリ（例えば、ＤＲＡＭ）のアドレスバ
ッファに適用した例である。アドレスバッファはｎビッ
トの入力アドレス信号Ａｉ（ｉ＝１〜ｎ）をラッチする
ｎ個のラッチ回路１０Ａで構成される。ラッチされた出
力信号ＢｉＴおよびその反転信号ＢｉＢはプリデコーダ
に送られ、さらにデコーダ・ドライバに送られる。これ
らの論理回路により、信号Ａｉに対応した一本のワード
線ＷＬが選択される。この結果、ＤＲＡＭセルのキャパ
シタはデータ線ＤＬに電気的に接続され、データの読み
出しまたは書き込みが行われる。

【００２７】図８は、図７における動作波形を示す図で
ある。ロウアドレスストローブ信号（／ＲＡＳ）の立ち
下がりによりロウアドレスの取り込み指示されると、図
３の回路におけるＳｅｔＢが立ち下がり、入力アドレス
信号Ａｉが取り込まれラッチされる。この結果、入力ア
ドレス信号Ａｉと一致した出力信号ＢｉＴおよびその反
転信号ＢｉＢがプリデコーダに送られる。なお、ロウア
ドレスストローブ信号（／ＲＡＳ）立ち下がり後信号Ａ
ｉが変化しても、出力信号ＢｉＴ、ＢｉＢは変わらない
ので、正しいアドレスが取り込まれ、誤動作することは
ない。図７ではワード線を選択するための回路を示した
が、データ線を選択して入出力線に接続する回路につい
ても同様に構成できる。本発明の実施例によれば、アド
レスバッファとして図３の回路を用いるため、メモリの
電源電圧より小さな振幅の入力信号Ａｉに対して貫通電
流がない。また待機時には出力ＢｉＴ、ＢｉＢがともに
低レベルなので、プリデコーダから高レベルの出力がデ
コーダ・ドライバに送られることはなく、全てのワード
線もしくはデータ線を非選択状態にすることができる。
さらに、本発明のアドレスバッファは、ただ１つのタイ
ミング信号ＳｅｔＢにより制御されるので、例えば、図
１１に示す従来のアドレスバッファにおける図１３に示
すタイミングマージンＴが不要となり、高速動作のアド
レスバッファが得られる効果がある。

【００２８】図９は、図４に示す本発明のレジスタ回路
をパイプライン方式におけるバッファ回路に適用した実
施例である。パイプライン方式においては、内部回路
を、例えば、図９に示すように３つに分割し、クロック
信号Ｓｅｔに同期して内部回路１、２および３のそれぞ
れが前段に設けられたバッファ回路からのデータを入力
して流れ作業的に処理が行われる。図９は、各内部回路
ごとに置かれるバッファ回路として図４に示したレジス
タ回路３０を用いた例である。該レジスタ回路３０を用
いると、周期的に２つのレベルの間を変化するクロック
信号Ｓｅｔにより、Ｓｅｔの立ち上がり、立ち下がりの
両方の時点で、前段の内部回路の出力が次段の内部回路
の入力として受け渡される。半導体装置では、通常、異
なる入力に対してできるだけ高速に次々と出力を得るこ
とが要求される。例えば、内部回路１、２および３の各
処理速度がほぼ同等となるように内部回路を分割し、図
９に示すようなパイプラインを構成すれば、単一の回路
を用い、全ての処理が終了してから次の入力を行う非パ
イプライン方式に比べ、約３倍に高速化することができ
る。

【００２９】さらに、Ｓｅｔの立ち上がり、立ち下がり
の両方の時点でデータの転送が行われるので、単位仕事
当りの消費電力を低減できる。それは次の理由による。
クロック信号線は内部回路全体に広がるため、大きな寄
生容量６０を持つ。したがって、Ｓｅｔの立ち下がり時
点でのみデータの転送が行われる、例えば、図１４に示
すような従来のレジスタ回路をバッファにした場合に比
べ、単位仕事当りにクロック信号線の大きな寄生容量６
０を充放電する電流が減少し、低消費電力化が可能とな
る。また、従来の半分のクロック周波数で従来と同等の
動作速度が得られるので、高速化する際のクロック信号
線の遅延時間を考慮したレイアウトが楽になり、設計が
容易になる。すなわち、本発明の実施例によれば、高速
動作かつ低消費電力の半導体装置が得られる効果があ
る。

【００３０】図１０は、図４の本発明のレジスタ回路を
パイプライン方式におけるバッファ回路に適用した別の
実施例である。図９との違いは、前段の内部回路から、
次段の内部回路へのデータ転送が、接地電位ＶＳＳより
大きな電位ＶＣＬから半導体装置の電源電圧ＶＣＣより
小さな電位ＶＣＨまでの低振幅で行われるようにしたこ
とである。例えば、内部回路１と内部回路２とが離れた
位置にレイアウトせざるを得ない場合、データの転送線
には大きな寄生容量７０、８０が負荷される。データ転
送の振幅を小さくすることにより、例えば、寄生容量７
０の充放電に要する電流が減少し、半導体装置の低消費
電力化を図ることができる。

【００３１】データの転送線に大きな寄生容量が負荷さ
れる例としては、例えば、ＤＲＡＭにおいてアドレスの
入力部からメモリアレー部までの間にバッファを設ける
場合などがある。ＤＲＡＭにおいてアドレスの入力パッ
ドから離れた位置にあるメモリアレーブロックを選択す
る場合、選択線は大きな寄生容量を持たざるを得ない。
各メモリアレーブロックの近くにバッファを設け、低振
幅でデータを転送することにより、消費電力を小さくす
ることができる。すなわち、本実施例によれば、低消費
電力の半導体装置が得られる効果がある。なお、前段の
内部回路から次段の内部回路へのデータ転送に際して、
前段の内部回路の出力値のみでなく、その反転値を合わ
せて転送してもよい。この時、例えば、図６の回路で構
成されるレジスタ回路において、ｐチャネルＭＯＳＦＥ
ＴＭ３３およびＭ４３のゲートへの入力として、基準電
圧ＶREFの代わりに、上記反転値を用いることにより、
雑音耐性に優れた半導体装置が得られる効果がある。

【００３２】

【発明の効果】本発明によれば、高速動作かつ低消費電
力が可能なラッチ回路並びに該ラッチ回路を用いたレジ
スタ回路およびパイプライン処理回路が得られる。

【図面の簡単な説明】

【図１】本発明のラッチ回路の一実施例を示す図であ
る。

【図２】本発明のラッチ回路の動作波形図である。

【図３】本発明のラッチ回路の具体的構成例を示す図で
ある。

【図４】本発明のレジスタ回路の一実施例を示す図であ
る。

【図５】本発明のレジスタ回路の動作波形図である。

【図６】本発明のレジスタ回路の具体的構成例を示す図
である。

【図７】本発明のラッチ回路をアドレスバッファに適用
した構成例を示す図である。

【図８】本発明のラッチ回路をアドレスバッファに適用
した場合の動作波形図である。

【図９】本発明のレジスタ回路をパイプライン方式にお
けるバッファ回路に適用した例を示す図である。

【図１０】本発明のレジスタ回路をパイプライン方式に
おけるバッファ回路に適用した別の例を示す図である。

【図１１】従来のアドレスバッファの回路構成を示す図
である。

【図１２】ＮＡＮＤ回路９１およびＤラッチ回路の具体
的構成例を示す図である。

【図１３】従来のアドレスバッファの動作波形図であ
る。

【図１４】従来のレジスタ回路を示す図である。

【図１５】従来のレジスタ回路の動作波形図である。

【符号の説明】

１〜３内部回路１０、１０Ａラッチ回路３０レジスタ回路５０、５５ＯＲ回路Ｍ１１〜Ｍ１５、Ｍ３１〜Ｍ３５、Ｍ４１〜Ｍ４５ｐ
チャネルＭＯＳＦＥＴＭ１６、Ｍ１７、Ｍ３６、Ｍ３７、Ｍ３８、Ｍ４６、Ｍ
４７、Ｍ４８ｎチャネルＭＯＳＦＥＴＳ１１、Ｓ１８スイッチ

───────────────────────────────────────────────────── フロントページの続き (72)発明者阪田健東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者松野勝己東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者青木正和東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内

Claims

【特許請求の範囲】

【請求項１】少なくとも、フリップフロップ回路と、
該フリップフロップ回路を駆動する２つの電位固定手段
と、該フリップフロップに動作電位を供給するために上
記２つの電位固定手段のいづれか一方と上記フリップフ
ロップ回路との間に対称的に設けられた２つの電界効果
トランジスタと、該２つの電界効果トランジスタの一方
のゲートに入力信号を与える手段と、上記フリップフロ
ップ回路と上記２つの電位固定手段のいずれか一方との
間の電気的接続／切り離しを制御する第１のスイッチ
と、上記フリップフロップ回路における２つの相補的な
出力電位ノード間の電気的接続／切り離しを制御する第
２のスイッチを構成要素とすることを特徴とするラッチ
回路。
【請求項２】上記入力信号の電位を上記２つの電位固
定手段が与える電位の間になるように設定したことを特
徴とする請求項１記載のラッチ回路。
【請求項３】上記第１のスイッチと第２のスイッチの
接続／切り離しは、制御信号によって、相補的に、かつ
同一タイミングで制御され、上記第１のスイッチが接続
状態のときに上記入力信号をラッチし、該ラッチ信号お
よびその反転信号を相補的な出力信号とするとともに、
上記第２のスイッチが接続状態のときに上記２つの相補
的な出力信号を同一レベルの信号にすることを特徴とす
る請求項１または２記載のラッチ回路。
【請求項４】上記２つの電界効果トランジスタのう
ち、一方の電界効果トランジスタのゲートにメモリアド
レス入力信号の１ビットを入力し、他方の電界効果トラ
ンジスタのゲートに基準電圧もしくは上記アドレス入力
信号の反転信号を入力するとともに、それぞれの相補的
な出力電位ノードの少なくとも一方を（アドレスデコー
ダに）出力するようにしたことを特徴とする請求項１〜
３いずれかに記載のラッチ回路。
【請求項５】請求項２または３記載のラッチ回路を２
個並列に接続し、該２つのラッチ回路のうち一方の制御
信号を他方の制御信号の反転信号にするとともに、上記
２つのラッチ回路の入力を共通入力とし、上記２つのラ
ッチ回路の出力信号のＯＲ論理を出力とすることを特徴
とするレジスタ回路。
【請求項６】請求項５記載のレジスタ回路および該レ
ジスタ回路の出力信号を入力として処理を行う内部回路
からなる回路を、前段の内部回路の出力を次段のレジス
タ回路の入力にするように複数段縦続的に接続して構成
したことを特徴とするパイプライン処理回路。