JP3921724B2 - 半導体集積回路 - Google Patents
半導体集積回路 Download PDFInfo
- Publication number
- JP3921724B2 JP3921724B2 JP04498497A JP4498497A JP3921724B2 JP 3921724 B2 JP3921724 B2 JP 3921724B2 JP 04498497 A JP04498497 A JP 04498497A JP 4498497 A JP4498497 A JP 4498497A JP 3921724 B2 JP3921724 B2 JP 3921724B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- line
- node
- data line
- data lines
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Dc Digital Transmission (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、データ伝送前に一定の電位にリセットされる複数本のデータ線と、これら複数本のデータ線を備える半導体集積回路に関する。
【０００２】
低消費電力の半導体集積回路は、携帯機器の電池寿命を延ばすためにも、また、回路規模を拡大しても、発熱をプラスチック・パッケージの許容範囲に収めるためにも、その必要性が増大している。
【０００３】
ところで、半導体記憶装置内において、データバスを駆動してデータを伝送すると、振幅電圧×データバスの配線容量×スイッチング回数×駆動データバス数の電荷が充放電されることになる。
【０００４】
ここに、最近の半導体集積回路には、データバス幅を３２ビットや６４ビットと大きくし、信号周波数を１００ＭＨｚと高周波数にするものがあり、しかも、データバスは配線容量が大きいため、このような半導体集積回路においては、内部におけるデータ伝送にかなりの電力を消費してしまう。したがって、データバスにおける消費電力の低減化は、重要な課題である。
【０００５】
【従来の技術】
図１０は従来の半導体集積回路の一例の要部を示す回路図である。図１０中、Ｌ０、Ｌ１、Ｌ２、Ｌ３はデータ伝送路をなす並列配線されたデータ線、１０はデータ伝送前にデータ線Ｌ０、Ｌ１、Ｌ２、Ｌ３を高電位（以下、Ｈレベルという）にプリチャージするデータ線プリチャージ回路である。
【０００６】
また、Ｂ０、Ｂ１は伝送対象データ、１１はデータの送出を行うトランシーバであり、１２は伝送対象データＢ０を入力してデータ線Ｌ０、Ｌ１を駆動するドライバ、１３は伝送対象データＢ１を入力してデータ線Ｌ２、Ｌ３を駆動するドライバである。
【０００７】
ドライバ１２は、伝送対象データＢ０＝Ｌレベルの場合には、データ線Ｌ１をフローティング状態に保持し、データ線Ｌ０を低電位（以下、Ｌレベルという）にディスチャージし、伝送対象データＢ０＝Ｈレベルの場合には、データ線Ｌ０をフローティング状態に保持し、データ線Ｌ１をＬレベルにディスチャージするように構成されている。
【０００８】
また、ドライバ１３は、伝送対象データＢ１＝Ｌレベルの場合には、データ線Ｌ３をフローティング状態に保持し、データ線Ｌ２をＬレベルにディスチャージし、伝送対象データＢ１＝Ｈレベルの場合には、データ線Ｌ２をフローティング状態に保持し、データ線Ｌ３をＬレベルにディスチャージするように構成されている。
【０００９】
したがって、データ伝送時における伝送対象データＢ０、Ｂ１の論理レベルと、データ線Ｌ０、Ｌ１、Ｌ２、Ｌ３の論理レベルとの関係は、表１に示すようになる。
【００１０】
【表１】
【００１１】
また、１４はデータの受信を行うレシーバであり、１５はデータ線Ｌ０、Ｌ１の論理レベルから伝送対象データＢ０を再生する再生回路、１６はデータ線Ｌ２、Ｌ３の論理レベルから伝送対象データＢ１を再生するレシーバである。
【００１２】
【発明が解決しようとする課題】
このように、図１０に示す従来の半導体集積回路においては、４本のデータ線Ｌ０、Ｌ１、Ｌ２、Ｌ３を使用して２ビットの伝送対象データＢ０、Ｂ１を伝送する場合、伝送対象データＢ０、Ｂ１の内容に関わらず、プリチャージされた４本のデータ線Ｌ０、Ｌ１、Ｌ２、Ｌ３のうち、必ず、２本のデータ線をディスチャージする必要があり、これが消費電力の増大を招く要因となっていた。
【００１３】
本発明は、かかる点に鑑み、データ線における消費電力の低減化を図ることができるようにした半導体集積回路を提供することを目的とする。
【００１４】
【課題を解決するための手段】
本発明中、第１の発明は、データ伝送前に一定の電位にリセットされる複数本のデータ線と、これら複数本のデータ線を使用するトランシーバ及びレシーバとを備える半導体集積回路において、トランシーバは、データ伝送時、並列複数ビット構成の伝送対象データをエンコードして、伝送対象データの内容に応じて、複数本のデータ線のうち、いずれか１本のデータ線の電位を変動させるように構成され、レシーバは、複数本のデータ線の電位をデコードして、伝送対象データを再生するように構成されるというものである。
【００１５】
本発明中、第１の発明によれば、複数本のデータ線のうちの１本のデータ線の電位を変動させることにより、即ち、複数本のデータ線のうちの１本のデータ線をチャージ又はディスチャージすることにより、並列複数ビット構成の伝送対象データを伝送することができるので、データ線における消費電力を低減することができる。
【００１６】
本発明中、第２の発明は、第１の発明において、データ伝送前に複数本のデータ線を高電位にプリチャージすることによりリセットするデータ線プリチャージ回路を有すると共に、トランシーバとして、複数個のトランシーバを有し、各トランシーバは、複数本のデータ線のそれぞれに対応して設けられ、ドレインを対応するデータ線に接続し、ソースを接地線に接続した複数個のｎチャネル絶縁ゲート形電界効果トランジスタと、制御信号により活性状態、非活性状態を制御され、活性状態時には、伝送対象データをエンコードして、伝送対象データの内容に応じて、複数個のｎチャネル絶縁ゲート形電界効果トランジスタのうち、いずれか１個のｎチャネル絶縁ゲート型電界効果トランジスタをオン状態、他のｎチャネル絶縁ゲート型電界効果トランジスタをオフ状態に制御し、非活性状態時には、複数個のｎチャネル絶縁ゲート型電界効果トランジスタをオフ状態に制御するエンコーダとを備えて構成されるというものである。
【００１７】
本発明中、第２の発明によれば、複数本のデータ線のうちの１本のデータ線をディスチャージすることにより、並列複数ビット構成の伝送対象データを伝送することができ、しかも、トランシーバの出力回路は、インバータではなく、ｎチャネル絶縁ゲート型電界効果トランジスタからなるオープンドレイン回路とされているので、データ線に付加されるトランシーバの出力回路のジャンクション容量を減らすことができるので、データ線における消費電力を低減することができる。
【００１８】
本発明中、第３の発明は、第１の発明において、データ伝送前に複数本のデータ線を高電位にプリチャージすることによりリセットするデータ線プリチャージ回路を有すると共に、トランシーバとして、複数個のトランシーバを有し、各トランシーバは、複数本のデータ線のそれぞれに対応して設けられ、ソースを対応するデータ線に接続し、ドレインを接地線に接続した複数個のｐチャネル絶縁ゲート形電界効果トランジスタと、制御信号により活性状態、非活性状態を制御され、活性状態時には、伝送対象データをエンコードして、伝送対象データの内容に応じて、複数個のｐチャネル絶縁ゲート形電界効果トランジスタのうち、いずれか１個のｐチャネル絶縁ゲート型電界効果トランジスタをオン状態、他のｐチャネル絶縁ゲート型電界効果トランジスタをオフ状態に制御し、非活性状態時には、複数個のｎチャネル絶縁ゲート型電界効果トランジスタをオフ状態に制御するエンコーダとを備えて構成されるというものである。
【００１９】
本発明中、第３の発明によれば、複数本のデータ線のうちの１本のデータ線をディスチャージすることにより、並列複数ビット構成の伝送対象データを伝送することができ、しかも、トランシーバの出力回路は、インバータではなく、ｐチャネル絶縁ゲート型電界効果トランジスタからなるソースホロア回路とされているので、データ線に付加されるトランシーバの出力回路のジャンクション容量を減らし、かつ、出力電位の振幅を小さいものとすることができるので、データ線における消費電力を低減することができる。
【００２０】
また、ソースホロア回路は、その初期には電流駆動能力が高く、レシーバの受信感度以上の電位差を高速に発生させることができるので、データ伝送の高速化を図ることができる。
【００２１】
本発明中、第４の発明は、第３の発明において、エンコーダは、パスゲートロジック回路で構成されるというものである。
【００２２】
本発明中、第４の発明によれば、第３の発明と同様の作用を得ることができると共に、エンコーダを構成するに必要なトランジスタの数を低減することができる。
【００２３】
本発明中、第５の発明は、第１の発明において、データ伝送前に複数本のデータ線を高電位にプリチャージすることによりリセットするデータ線プリチャージ回路を有し、トランシーバは、メモリセルから読み出されたデータを相補データとして保持する複数個のラッチ回路と、複数本のデータ線と複数個のラッチ回路の相補データ保持ノードとの間に接続され、複数個のラッチ回路が保持する相補データを伝送対象データとしてエンコードして、複数個のラッチ回路が保持する相補データの内容に応じて、複数本のデータ線のうち、いずれか１本のデータ線をディスチャージするパスゲートロジック回路とを備えて構成されるというものである。
【００２４】
本発明中、第５の発明によれば、半導体記憶装置について、複数本のデータ線のうちの１本のデータ線をディスチャージすることにより、並列複数ビット構成の伝送対象データを伝送することができるので、データ線における消費電力を低減することができると共に、エンコーダを構成するに必要なトランジスタの数を低減することができる。
【００２５】
本発明中、第６の発明は、第５の発明において、レシーバは、複数本のデータ線の電位をデコードして、複数個のラッチ回路が保持する相補データを再生するパスゲートロジック回路と、このパスゲートロジック回路の出力を増幅する増幅回路とを備えて構成されるというものである。
【００２６】
本発明中、第６の発明によれば、半導体記憶装置について、第５の発明と同様の作用を得ることができると共に、デコーダを構成するに必要なトランジスタの数を低減することができる。
【００２７】
本発明中、第７の発明は、第５の発明において、レシーバは、複数本のデータ線の電位をデコードして、複数個のラッチ回路が保持する相補データを再生するアナログ掛算回路と、このアナログ掛算回路の出力を増幅する増幅回路とを備えて構成されるというものである。
【００２８】
本発明中、第７の発明によれば、第５の作用と同様の作用を得ることができると共に、データ線のディスチャージ電位が中電位であり、駆動されるデータ線の電位変化が小振幅である場合においても、データ線の電位をデコードすることができる。
【００２９】
本発明中、第８の発明は、第５の発明において、複数本のデータ線として、４本のデータ線を有すると共に、複数個のラッチ回路として、第１、第２のラッチ回路を有するというものである。
【００３０】
第１のラッチ回路は、ドレインとゲートとをクロス接続した第１、第２のｎチャネル絶縁ゲート型電界効果トランジスタを有し、データ読出し時、第１、第２のｎチャネル絶縁ゲート型電界効果トランジスタのドレインをメモリセルが接続された一対の第１、第２のビット線に接続されるものである。
【００３１】
第２のラッチ回路は、ドレインとゲートとをクロス接続した第３、第４のｎチャネル絶縁ゲート型電界効果トランジスタを有し、データ読出し時、第３、第４のｎチャネル絶縁ゲート型電界効果トランジスタのドレインをメモリセルが接続された一対の第３、第４のビット線に接続されるものである。
【００３２】
本発明中、第９の発明は、第８の発明において、パスゲートロジック回路は、ソースをそれぞれ異なるデータ線に接続し、ドレインをそれぞれ第１、第２のラッチ回路の異なる相補データ保持ノードに接続し、データ伝送時、第１、第２のラッチ回路が保持する相補データの内容に応じて、４本のデータ線のうち、いずれか１本のデータ線をディスチャージすることができるように、ゲートを第１、第２のラッチ回路の異なる相補データ保持ノードに接続している第１、第２、第３、第４のｐチャネル絶縁ゲート型電界効果トランジスタを備えて構成されるというものである。
【００３３】
本発明中、第１０の発明は、第９の発明において、レシーバは、パスゲートロジック回路と、リセット回路と、第３、第４のラッチ回路を備えて構成されているというものである。
【００３４】
また、パスゲートロジック回路は、ソースとゲートとをクロス接続し、ドレインを第１のノードに共通接続し、ソースをそれぞれ対応するデータ線に接続した第５、第６のｐチャネル絶縁ゲート型電界効果トランジスタと、ソースとゲートをクロス接続し、ドレインを第２のノードに共通接続し、ソースをそれぞれ対応するデータ線に接続した第７、第８のｐチャネル絶縁ゲート型電界効果トランジスタと、ソースとゲートをクロス接続し、ドレインを第３のノードに共通接続し、ソースをそれぞれ対応するデータ線に接続した第９、第１０のｐチャネル絶縁ゲート型電界効果トランジスタと、ソースとゲートをクロス接続し、ドレインを第４のノードに共通接続し、ソースをそれぞれ対応するデータ線に接続した第１１、第１２のｐチャネル絶縁ゲート型電界効果トランジスタとを有するものである。
【００３５】
リセット回路は、データ伝送前に第１、第２、第３、第４のノードを接地電圧にリセットするように構成されるものである。
【００３６】
第３のラッチ回路は、ドレインとゲートとをクロス接続した第５、第６のｎチャネル絶縁ゲート型電界効果トランジスタを有し、第５、第６のｎチャネル絶縁ゲート型電界効果トランジスタのドレインをそれぞれ第１、第２のノードに接続したものである。
【００３７】
第４のラッチ回路と、ドレインとゲートとをクロス接続した第７、第８のｎチャネル絶縁ゲート型電界効果トランジスタを有し、第７、第８のｎチャネル絶縁ゲート型電界効果トランジスタのドレインをそれぞれ第３、第４のノードに接続したものである。
【００３８】
本発明中、第１１の発明は、第９の発明において、レシーバは、第１、第２のアナログ掛算回路と、第５のラッチ回路と、第１のリセット回路とを有し、第１のラッチ回路が保持する相補データを再生する第１のデコーダと、第３、第４のアナログ掛算回路と、第６のラッチ回路と、第２のリセット回路とを有し、第２のラッチ回路が保持する相補データを再生する第２のデコーダとを備えて構成されるというものである。
【００３９】
第１のアナログ掛算回路は、ドレインを第５のノードに接続し、ゲートを対応するデータ線に接続した第９のｎチャネル絶縁ゲート型電界効果トランジスタと、ドレインを第９のｎチャネル絶縁ゲート型電界効果トランジスタのソースに接続し、ゲートを対応するデータ線に接続し、ソースを第６のノードに接続した第１０のｎチャネル絶縁ゲート型電界効果トランジスタと、ドレインを第５のノードに接続し、ゲートを第１０のｎチャネル絶縁ゲート型電界効果トランジスタのゲートに接続した第１１のｎチャネル絶縁ゲート型電界効果トランジスタと、ドレインを第１１のｎチャネル絶縁ゲート型電界効果トランジスタのソースに接続し、ゲートを第９のｎチャネル絶縁ゲート型電界効果トランジスタのゲートに接続し、ソースを第６のノードに接続した第１２のｎチャネル絶縁ゲート型電界効果トランジスタから構成されるものである。
【００４０】
第２のアナログ掛算回路は、ドレインを第７のノードに接続し、ゲートを対応するデータ線に接続した第１３のｎチャネル絶縁ゲート型電界効果トランジスタと、ドレインを第１３のｎチャネル絶縁ゲート型電界効果トランジスタのソースに接続し、ゲートを対応するデータ線に接続し、ソースを第８のノードに接続した第１４のｎチャネル絶縁ゲート型電界効果トランジスタと、ドレインを第７のノードに接続し、ゲートを第１４のｎチャネル絶縁ゲート型電界効果トランジスタのゲートに接続した第１５のｎチャネル絶縁ゲート型電界効果トランジスタと、ドレインを第１５のｎチャネル絶縁ゲート型電界効果トランジスタのソースに接続し、ゲートを第１３のｎチャネル絶縁ゲート型電界効果トランジスタのゲートに接続し、ソースを第８のノードに接続した第１６のｎチャネル絶縁ゲート型電界効果トランジスタから構成されるものである。
【００４１】
第５のラッチ回路は、ゲートとドレインとをクロス接続し、ドレインをそれぞれ第５、第７のノードに接続し、ソースに電源電圧が印加される第１３、第１４のｐチャネル絶縁ゲート型電界効果トランジスタと、ドレインを第６のノードに接続し、ゲートを第７のノードに接続した第１７のｎチャネル絶縁ゲート型電界効果トランジスタと、ドレインを第８のノードに接続し、ゲートを第５のノードに接続した第１８のｎチャネル絶縁ゲート型電界効果トランジスタとを有するものである。
【００４２】
第１のリセット回路は、ドレインを第５のノードに接続し、ソースに電源電圧が印加され、リセット信号によりオン、オフが制御される第１５のｐチャネル絶縁ゲート型電界効果トランジスタと、ドレインを第７のノードに接続し、ソースに電源電圧が印加され、リセット信号によりオン、オフが制御される第１６のｐチャネル絶縁ゲート型電界効果トランジスタと、ドレインを第１７のｎチャネル絶縁ゲート型電界効果トランジスタのソースに接続し、ソースに接地電圧を印加され、リセット信号によりオン、オフが制御される第１９のｎチャネル絶縁ゲート型電界効果トランジスタと、ドレインを第１８のｎチャネル絶縁ゲート型電界効果トランジスタのソースに接続し、ソースに接地電圧を印加され、リセット信号によりオン、オフが制御される第２０のｎチャネル絶縁ゲート型電界効果トランジスタとを有するものである。
【００４３】
第３のアナログ掛算回路は、ドレインを第９のノードに接続し、ゲートを対応するデータ線に接続した第２１のｎチャネル絶縁ゲート型電界効果トランジスタと、ドレインを第２１のｎチャネル絶縁ゲート型電界効果トランジスタのソースに接続し、ゲートを対応するデータ線に接続し、ソースを第１０のノードに接続した第２２のｎチャネル絶縁ゲート型電界効果トランジスタと、ドレインを第９のノードに接続し、ゲートを第２２のｎチャネル絶縁ゲート型電界効果トランジスタのゲートに接続した第２３のｎチャネル絶縁ゲート型電界効果トランジスタと、ドレインを第２３のｎチャネル絶縁ゲート型電界効果トランジスタのソースに接続し、ゲートを第２１のｎチャネル絶縁ゲート型電界効果トランジスタのゲートに接続し、ソースを第１０のノードに接続した第２４のｎチャネル絶縁ゲート型電界効果トランジスタから構成されるものである。
【００４４】
第４のアナログ掛算回路は、ドレインを第１１のノードに接続し、ゲートを対応するデータ線に接続した第２５のｎチャネル絶縁ゲート型電界効果トランジスタと、ドレインを第２５のｎチャネル絶縁ゲート型電界効果トランジスタのソースに接続し、ゲートを対応するデータ線に接続し、ソースを第１２のノードに接続した第２６のｎチャネル絶縁ゲート型電界効果トランジスタと、ドレインを第１１のノードに接続し、ゲートを第２６のｎチャネル絶縁ゲート型電界効果トランジスタのゲートに接続した第２７のｎチャネル絶縁ゲート型電界効果トランジスタと、ドレインを第２７のｎチャネル絶縁ゲート型電界効果トランジスタのソースに接続し、ゲートを第２５のｎチャネル絶縁ゲート型電界効果トランジスタのゲートに接続し、ソースを第１２のノードに接続した第２８のｎチャネル絶縁ゲート型電界効果トランジスタから構成されるものである。
【００４５】
第６のラッチ回路は、ゲートとドレインとをクロス接続し、ドレインをそれぞれ第９、第１１のノードに接続し、ソースに電源電圧が印加される第１７、第１８のｐチャネル絶縁ゲート型電界効果トランジスタと、ドレインを第１０のノードに接続し、ゲートを第１１のノードに接続した第２９のｎチャネル絶縁ゲート型電界効果トランジスタと、ドレインを第１２のノードに接続し、ゲートを前記第９のノードに接続した第３０のｎチャネル絶縁ゲート型電界効果トランジスタとを有するものである。
【００４６】
第２のリセット回路は、ドレインを第９のノードに接続し、ソースに電源電圧が印加され、リセット信号によりオン、オフが制御される第１９のｐチャネル絶縁ゲート型電界効果トランジスタと、ドレインを第１１のノードに接続し、ソースに電源電圧が印加され、リセット信号によりオン、オフが制御される第２０のｐチャネル絶縁ゲート型電界効果トランジスタと、ドレインを第２９のｎチャネル絶縁ゲート型電界効果トランジスタのソースに接続し、ソースに接地電圧を印加され、リセット信号によりオン、オフが制御される第３１のｎチャネル絶縁ゲート型電界効果トランジスタと、ドレインを第３０のｎチャネル絶縁ゲート型電界効果トランジスタのソースに接続し、ソースに接地電圧を印加され、リセット信号によりオン、オフが制御される第３２のｎチャネル絶縁ゲート型電界効果トランジスタとを有するものである。
【００４７】
【発明の実施の形態】
以下、図１〜図９を参照して、本発明の第１実施形態〜第４実施形態について説明する。
【００４８】
第１実施形態・・図１
図１は本発明の第１実施形態の要部を示す回路図である。図１中、Ｌ０、Ｌ１、Ｌ２、Ｌ３はデータ伝送路をなす並列配線されたデータ線、２０はデータ伝送前にデータ線Ｌ０、Ｌ１、Ｌ２、Ｌ３を電源電圧ＶＣＣにプリチャージするデータ線プリチャージ回路である。
【００４９】
また、Ｂ０、Ｂ１は伝送対象データ、２１はデータの送出を行うトランシーバであり、２２は伝送対象データＢ０を同相のデータｂ０と逆相のデータ／ｂ０に相補化する相補化回路、２３は伝送対象データＢ１を同相のデータｂ１と逆相のデータ／ｂ１に相補化する相補化回路である。表２は相補化回路２２の機能表、表３は相補化回路２３の機能表である。
【００５０】
【表２】
【００５１】
【表３】
【００５２】
また、２４は相補データｂ０、／ｂ０、ｂ１、／ｂ１をエンコードしてデータ線Ｌ０、Ｌ１、Ｌ２、Ｌ３を駆動するエンコーダであり、このエンコーダ２４は、次のように動作する。
【００５３】
即ち、相補データｂ０＝Ｌ、／ｂ０＝Ｈ、ｂ１＝Ｌ、／ｂ１＝Ｈの場合には、データ線Ｌ１、Ｌ２、Ｌ３をフローティング状態に保持し、データ線Ｌ０をＬレベルにディスチャージする。
【００５４】
また、相補データｂ０＝Ｈ、／ｂ０＝Ｌ、ｂ１＝Ｌ、／ｂ１＝Ｈの場合には、データ線Ｌ０、Ｌ２、Ｌ３をフローティング状態に保持し、データ線Ｌ１をＬレベルにディスチャージする。
【００５５】
また、相補データｂ０＝Ｌ、／ｂ０＝Ｈ、ｂ１＝Ｈ、／ｂ１＝Ｌの場合には、データ線Ｌ０、Ｌ１、Ｌ３をフローティング状態に保持し、データ線Ｌ２をＬレベルにディスチャージする。
【００５６】
また、相補データｂ０＝Ｈ、／ｂ０＝Ｌ、ｂ１＝Ｈ、／ｂ１＝Ｌの場合には、データ線Ｌ０、Ｌ１、Ｌ２をフローティング状態に保持し、データ線Ｌ３をＬレベルにディスチャージする。
【００５７】
したがって、データ伝送時における伝送対象データＢ０、Ｂ１の論理レベルと、相補データｂ０、／ｂ０、ｂ１、／ｂ１の論理レベルと、データ線Ｌ０、Ｌ１、Ｌ２、Ｌ３の論理レベルとの関係は、表４に示すようになる。
【００５８】
【表４】
【００５９】
また、２５はデータの受信を行うレシ−バであり、２６はデータ線Ｌ０、Ｌ１、Ｌ２、Ｌ３の論理レベルをデコードして相補データｂ０、／ｂ０、ｂ１、／ｂ１を再生するデコーダである。
【００６０】
また、２７は相補データｂ０、／ｂ０を伝送対象データＢ０に単一化する単一化回路、２８は相補データｂ１、／ｂ１を伝送対象データＢ１に単一化する単一化回路である。
【００６１】
本発明の第１実施形態によれば、伝送対象データＢ０、Ｂ１を伝送する場合に、伝送対象データＢ０、Ｂ１を相補データｂ０、／ｂ０、ｂ１、／ｂ１としているが、エンコーダ２４を設け、電源電圧ＶＣＣにプリチャージされる４本のデータ線Ｌ０、Ｌ１、Ｌ２、Ｌ３のうち、１本のみをディスチャージすることによりデータ伝送を行うようにしているので、データ線Ｌ０、Ｌ１、Ｌ２、Ｌ３における消費電力の低減化を図ることができる。
【００６２】
第２実施形態・・図２
図２は本発明の第２実施形態の要部を示す回路図である。図２中、Ｌ０、Ｌ１、Ｌ２、Ｌ３はデータ伝送路をなす並列配線されたデータ線、３０はデータ伝送前にデータ線Ｌ０、Ｌ１、Ｌ２、Ｌ３を電源電圧ＶＣＣにプリチャージするデータ線プリチャージ回路である。
【００６３】
データ線プリチャージ回路３０において、３１は電源電圧ＶＣＣを供給するＶＣＣ電源線、３２−０、３２−１、３２−２、３２−３はデータ線プリチャージ信号ＰＣによりオン、オフが制御されるｐＭＯＳトランジスタである。
【００６４】
ここに、ｐＭＯＳトランジスタ３２−０は、ソースをＶＣＣ電源線３１に接続され、ドレインをデータ線Ｌ０に接続され、ｐＭＯＳトランジスタ３２−１は、ソースをＶＣＣ電源線３１に接続され、ドレインをデータ線Ｌ１に接続され、ｐＭＯＳトランジスタ３２−２は、ソースをＶＣＣ電源線３１に接続され、ドレインをデータ線Ｌ２に接続され、ｐＭＯＳトランジスタ３２−３は、ソースをＶＣＣ電源線３１に接続され、ドレインをデータ線Ｌ３に接続されている。
【００６５】
また、３３−０、３３−１、３３−２、３３−３はデータの送出を行うトランシーバ、Ｂ００、Ｂ０１はトランシーバ３３−０の伝送対象データ、Ｂ１０、Ｂ１１はトランシーバ３３−１の伝送対象データ、Ｂ２０、Ｂ２１はトランシーバ３３−２の伝送対象データ、Ｂ３０、Ｂ３１はトランシーバ３３−３の伝送対象データである。
【００６６】
トランシーバ３３−０において、３４はエンコーダ活性化信号ＥＮ０により活性、非活性が制御され、活性状態とされる場合には、伝送対象データＢ００、Ｂ０１をエンコードして表５に示すような出力制御信号Ｓ００、Ｓ０１、Ｓ０２、Ｓ０３を出力し、非活性状態とされる場合には、出力制御信号Ｓ００、Ｓ０１、Ｓ０２、Ｓ０３をＬレベルとするものである。
【００６７】
【表５】
【００６８】
また、３５−０、３５−１、３５−２、３５−３は出力回路を構成するｎＭＯＳトランジスタであり、ｎＭＯＳトランジスタ３５−０は出力制御信号Ｓ００によりオン、オフを制御され、ｎＭＯＳトランジスタ３５−１は出力制御信号Ｓ０１によりオン、オフを制御され、ｎＭＯＳトランジスタ３５−２は出力制御信号Ｓ０２によりオン、オフを制御され、ｎＭＯＳトランジスタ３５−３は出力制御信号Ｓ０３によりオン、オフを制御されるものである。
【００６９】
ここに、ｎＭＯＳトランジスタ３５−０は、ドレインをデータ線Ｌ０に接続され、ソースを接地線に接続され、ｎＭＯＳトランジスタ３５−１は、ドレインをデータ線Ｌ１に接続され、ソースを接地線に接続され、ｎＭＯＳトランジスタ３５−２は、ドレインをデータ線Ｌ２に接続され、ソースを接地線に接続され、ｎＭＯＳトランジスタ３５−３は、ドレインをデータ線Ｌ３に接続され、ソースを接地線に接続されている。
【００７０】
したがって、トランシーバ３３−０が選択され、エンコーダ３４が活性状態とされた場合には、伝送対象データＢ００、Ｂ０１の論理レベルと、出力制御信号Ｓ００、Ｓ０１、Ｓ０２、Ｓ０３の論理レベルと、データ線Ｌ０、Ｌ１、Ｌ２、Ｌ３の論理レベルとの関係は、表６に示すようになる。
【００７１】
【表６】
【００７２】
また、トランシーバ３３−１において、３６はエンコーダ活性化信号ＥＮ１により活性、非活性が制御され、活性状態とされる場合には、伝送対象データＢ１０、Ｂ１１をエンコードして表７に示すような出力制御信号Ｓ１０、Ｓ１１、Ｓ１２、Ｓ１３を出力し、非活性状態とされる場合には、出力制御信号Ｓ１０、Ｓ１１、Ｓ１２、Ｓ１３をＬレベルとするものである。
【００７３】
【表７】
【００７４】
また、３７−０、３７−１、３７−２、３７−３は出力回路を構成するｎＭＯＳトランジスタであり、ｎＭＯＳトランジスタ３７−０は出力制御信号Ｓ１０によりオン、オフを制御され、ｎＭＯＳトランジスタ３７−１は出力制御信号Ｓ１１によりオン、オフを制御され、ｎＭＯＳトランジスタ３７−２は出力制御信号Ｓ１２によりオン、オフを制御され、ｎＭＯＳトランジスタ３７−３は出力制御信号Ｓ１３によりオン、オフを制御されるものである。
【００７５】
ここに、ｎＭＯＳトランジスタ３７−０は、ドレインをデータ線Ｌ０に接続され、ソースを接地線に接続され、ｎＭＯＳトランジスタ３７−１は、ドレインをデータ線Ｌ１に接続され、ソースを接地線に接続され、ｎＭＯＳトランジスタ３７−２は、ドレインをデータ線Ｌ２に接続され、ソースを接地線に接続され、ｎＭＯＳトランジスタ３７−３は、ドレインをデータ線Ｌ３に接続され、ソースを接地線に接続されている。
【００７６】
したがって、トランシーバ３３−１が選択され、エンコーダ３６が活性状態とされた場合には、伝送対象データＢ１０、Ｂ１１の論理レベルと、出力制御信号Ｓ１０、Ｓ１１、Ｓ１２、Ｓ１３の論理レベルと、データ線Ｌ０、Ｌ１、Ｌ２、Ｌ３の論理レベルとの関係は、表８に示すようになる。
【００７７】
【表８】
【００７８】
また、トランシーバ３３−２において、３８はエンコーダ活性化信号ＥＮ２により活性、非活性が制御され、活性状態とされる場合には、伝送対象データＢ２０、Ｂ２１をエンコードして表９に示すような出力制御信号Ｓ２０、Ｓ２１、Ｓ２２、Ｓ２３を出力し、非活性状態とされる場合には、出力制御信号Ｓ２０、Ｓ２１、Ｓ２２、Ｓ２３をＬレベルとするものである。
【００７９】
【表９】
【００８０】
また、３９−０、３９−１、３９−２、３９−３は出力回路を構成するｎＭＯＳトランジスタであり、ｎＭＯＳトランジスタ３９−０は出力制御信号Ｓ２０によりオン、オフを制御され、ｎＭＯＳトランジスタ３９−１は出力制御信号Ｓ２１によりオン、オフを制御され、ｎＭＯＳトランジスタ３９−２は出力制御信号Ｓ２２によりオン、オフを制御され、ｎＭＯＳトランジスタ３９−３は出力制御信号Ｓ２３によりオン、オフを制御されるものである。
【００８１】
ここに、ｎＭＯＳトランジスタ３９−０は、ドレインをデータ線Ｌ０に接続され、ソースを接地線に接続され、ｎＭＯＳトランジスタ３９−１は、ドレインをデータ線Ｌ１に接続され、ソースを接地線に接続され、ｎＭＯＳトランジスタ３９−２は、ドレインをデータ線Ｌ２に接続され、ソースを接地線に接続され、ｎＭＯＳトランジスタ３９−３は、ドレインをデータ線Ｌ３に接続され、ソースを接地線に接続されている。
【００８２】
したがって、トランシーバ３３−２が選択され、エンコーダ３８が活性状態とされた場合には、伝送対象データＢ２０、Ｂ２１の論理レベルと、出力制御信号Ｓ２０、Ｓ２１、Ｓ２２、Ｓ２３の論理レベルと、データ線Ｌ０、Ｌ１、Ｌ２、Ｌ３の論理レベルとの関係は、表１０に示すようになる。
【００８３】
【表１０】
【００８４】
また、トランシーバ３３−３において、４０はエンコーダ活性化信号ＥＮ３により活性、非活性が制御され、活性状態とされる場合には、伝送対象データＢ３０、Ｂ３１をエンコードして表１１に示すような出力制御信号Ｓ３０、Ｓ３１、Ｓ３２、Ｓ３３を出力し、非活性状態とされる場合には、出力制御信号Ｓ３０、Ｓ３１、Ｓ３２、Ｓ３３をＬレベルとするものである。
【００８５】
【表１１】
【００８６】
また、４１−０、４１−１、４１−２、４１−３は出力回路を構成するｎＭＯＳトランジスタであり、ｎＭＯＳトランジスタ４１−０は出力制御信号Ｓ３０によりオン、オフを制御され、ｎＭＯＳトランジスタ４１−１は出力制御信号Ｓ３１によりオン、オフを制御され、ｎＭＯＳトランジスタ４１−２は出力制御信号Ｓ３２によりオン、オフを制御され、ｎＭＯＳトランジスタ４１−３は出力制御信号Ｓ３３によりオン、オフを制御されるものである。
【００８７】
ここに、ｎＭＯＳトランジスタ４１−０は、ドレインをデータ線Ｌ０に接続され、ソースを接地線に接続され、ｎＭＯＳトランジスタ４１−１は、ドレインをデータ線Ｌ１に接続され、ソースを接地線に接続され、ｎＭＯＳトランジスタ４１−２は、ドレインをデータ線Ｌ２に接続され、ソースを接地線に接続され、ｎＭＯＳトランジスタ４１−３は、ドレインをデータ線Ｌ３に接続され、ソースを接地線に接続されている。
【００８８】
したがって、トランシーバ３３−３が選択され、エンコーダ４０が活性状態とされた場合には、伝送対象データＢ３０、Ｂ３１の論理レベルと、出力制御信号Ｓ３０、Ｓ３１、Ｓ３２、Ｓ３３の論理レベルと、データ線Ｌ０、Ｌ１、Ｌ２、Ｌ３の論理レベルとの関係は、表１２に示すようになる。
【００８９】
【表１２】
【００９０】
また、４２はデータ線Ｌ０、Ｌ１、Ｌ２、Ｌ３の論理レベルをデコードして伝送対象データＢ０、Ｂ１を再生するレシーバであり、表１３は、レシーバ４２の機能表である。
【００９１】
【表１３】
【００９２】
本発明の第２の実施形態によれば、電源電圧ＶＣＣにプリチャージされる４本のデータ線Ｌ０、Ｌ１、Ｌ２、Ｌ３のうち、１本のデータ線をディスチャージすることにより、２ビット構成の伝送対象データＢ００、Ｂ１１又はＢ１０、Ｂ１１又はＢ２０、Ｂ２１又はＢ３０、Ｂ３１を選択的に伝送することができ、しかも、データ線Ｌ０、Ｌ１、Ｌ２、Ｌ３を駆動する出力回路は、インバータではなく、ｎＭＯＳトランジスタ３５−０〜３５−３、３７−０〜３７−３、３９−０〜３９−３、４１−０〜４１−３からなるオープンドレイン回路とし、データ線Ｌ０、Ｌ１、Ｌ２、Ｌ３に付加される出力回路のジャンクション容量を減らすことができるので、データ線Ｌ０、Ｌ１、Ｌ２、Ｌ３における消費電力の低減化を図ることができる。
【００９３】
第３実施形態・・図３
図３は本発明の第３実施形態の要部を示す回路図である。図３中、Ｌ０、Ｌ１、Ｌ２、Ｌ３はデータ伝送路をなす並列配線されたデータ線、４４はデータ伝送前にデータ線Ｌ０、Ｌ１、Ｌ２、Ｌ３を電源電圧ＶＣＣにプリチャージするデータ線プリチャージ回路である。
【００９４】
データ線プリチャージ回路４４において、４５は電源電圧ＶＣＣを供給するＶＣＣ電源線、４６−０、４６−１、４６−２、４６−３はデータ線プリチャージ信号ＰＣによりオン、オフが制御されるｐＭＯＳトランジスタである。
【００９５】
ここに、ｐＭＯＳトランジスタ４６−０は、ソースをＶＣＣ電源線４５に接続され、ドレインをデータ線Ｌ０に接続され、ｐＭＯＳトランジスタ４６−１は、ソースをＶＣＣ電源線４５に接続され、ドレインをデータ線Ｌ１に接続され、ｐＭＯＳトランジスタ４６−２は、ソースをＶＣＣ電源線４５に接続され、ドレインをデータ線Ｌ２に接続され、ｐＭＯＳトランジスタ４６−３は、ソースをＶＣＣ電源線４５に接続され、ドレインをデータ線Ｌ３に接続されている。
【００９６】
また、４７−０、４７−１、４７−２、４７−３はデータの送出を行うトランシーバ、Ｂ００、Ｂ０１はトランシーバ４７−０の伝送対象データ、Ｂ１０、Ｂ１１はトランシーバ４７−１の伝送対象データ、Ｂ２０、Ｂ２１はトランシーバ４７−２の伝送対象データ、Ｂ３０、Ｂ３１はトランシーバ４７−３の伝送対象データである。
【００９７】
トランシーバ４７−０において、４８はエンコーダ活性化信号ＥＮ０により活性、非活性が制御され、活性状態とされる場合には、伝送対象データＢ００、Ｂ０１をエンコードして表１４に示すような出力制御信号Ｐ００、Ｐ０１、Ｐ０２、Ｐ０３を出力し、非活性状態とされる場合には、出力制御信号Ｐ００、Ｐ０１、Ｐ０２、Ｐ０３をＨレベルとするものである。
【００９８】
【表１４】
【００９９】
また、４９−０、４９−１、４９−２、４９−３は出力回路を構成するｐＭＯＳトランジスタであり、ｐＭＯＳトランジスタ４９−０は出力制御信号Ｐ００によりオン、オフを制御され、ｐＭＯＳトランジスタ４９−１は出力制御信号Ｐ０１によりオン、オフを制御され、ｐＭＯＳトランジスタ４９−２は出力制御信号Ｐ０２によりオン、オフを制御され、ｐＭＯＳトランジスタ４９−３は出力制御信号Ｐ０３によりオン、オフを制御されるものである。
【０１００】
ここに、ｐＭＯＳトランジスタ４９−０は、ソースをデータ線Ｌ０に接続され、ドレインを接地線に接続され、ｐＭＯＳトランジスタ４９−１は、ソースをデータ線Ｌ１に接続され、ドレインを接地線に接続され、ｐＭＯＳトランジスタ４９−２は、ソースをデータ線Ｌ２に接続され、ドレインを接地線に接続され、ｐＭＯＳトランジスタ４９−３は、ソースをデータ線Ｌ３に接続され、ドレインを接地線に接続されている。
【０１０１】
したがって、トランシーバ４７−０が選択され、エンコーダ４８が活性状態とされた場合には、伝送対象データＢ００、Ｂ０１の論理レベルと、出力制御信号Ｐ００、Ｐ０１、Ｐ０２、Ｐ０３の論理レベルと、データ線Ｌ０、Ｌ１、Ｌ２、Ｌ３の論理レベルとの関係は、表１５に示すようになる。
【０１０２】
【表１５】
【０１０３】
また、トランシーバ４７−１において、５０はエンコーダ活性化信号ＥＮ１により活性、非活性が制御され、活性状態とされる場合には、伝送対象データＢ１０、Ｂ１１をエンコードして表１６に示すような出力制御信号Ｐ１０、Ｐ１１、Ｐ１２、Ｐ１３を出力し、非活性状態とされる場合には、出力制御信号Ｐ１０、Ｐ１１、Ｐ１２、Ｐ１３をＨレベルとするものである。
【０１０４】
【表１６】
【０１０５】
また、５１−０、５１−１、５１−２、５１−３は出力回路を構成するｐＭＯＳトランジスタであり、ｐＭＯＳトランジスタ５１−０は出力制御信号Ｐ１０によりオン、オフを制御され、ｐＭＯＳトランジスタ５１−１は出力制御信号Ｐ１１によりオン、オフを制御され、ｐＭＯＳトランジスタ５１−２は出力制御信号Ｐ１２によりオン、オフを制御され、ｐＭＯＳトランジスタ５１−３は出力制御信号Ｐ１３によりオン、オフを制御されるものである。
【０１０６】
ここに、ｐＭＯＳトランジスタ５１−０は、ソースをデータ線Ｌ０に接続され、ドレインを接地線に接続され、ｐＭＯＳトランジスタ５１−１は、ソースをデータ線Ｌ１に接続され、ドレインを接地線に接続され、ｐＭＯＳトランジスタ５１−２は、ソースをデータ線Ｌ２に接続され、ドレインを接地線に接続され、ｐＭＯＳトランジスタ５１−３は、ソースをデータ線Ｌ３に接続され、ドレインを接地線に接続されている。
【０１０７】
したがって、トランシーバ４７−１が選択され、エンコーダ５０が活性状態とされた場合には、伝送対象データＢ１０、Ｂ１１の論理レベルと、出力制御信号Ｐ１０、Ｐ１１、Ｐ１２、Ｐ１３の論理レベルと、データ線Ｌ０、Ｌ１、Ｌ２、Ｌ３の論理レベルとの関係は、表１７に示すようになる。
【０１０８】
【表１７】
【０１０９】
また、トランシーバ４７−２において、５２はエンコーダ活性化信号ＥＮ２により活性、非活性が制御され、活性状態とされる場合には、伝送対象データＢ２０、Ｂ２１をエンコードして表１８に示すような出力制御信号Ｐ２０、Ｐ２１、Ｐ２２、Ｐ２３を出力し、非活性状態とされる場合には、出力制御信号Ｐ２０、Ｐ２１、Ｐ２２、Ｐ２３をＨレベルとするものである。
【０１１０】
【表１８】
【０１１１】
また、５３−０、５３−１、５３−２、５３−３は出力回路を構成するｐＭＯＳトランジスタであり、ｐＭＯＳトランジスタ５３−０は出力制御信号Ｐ２０によりオン、オフを制御され、ｐＭＯＳトランジスタ５３−１は出力制御信号Ｐ２１によりオン、オフを制御され、ｐＭＯＳトランジスタ５３−２は出力制御信号Ｐ２２によりオン、オフを制御され、ｐＭＯＳトランジスタ５３−３は出力制御信号Ｐ２３によりオン、オフを制御されるものである。
【０１１２】
ここに、ｐＭＯＳトランジスタ５３−０は、ソースをデータ線Ｌ０に接続され、ドレインを接地線に接続され、ｐＭＯＳトランジスタ５３−１は、ソースをデータ線Ｌ１に接続され、ドレインを接地線に接続され、ｐＭＯＳトランジスタ５３−２は、ソースをデータ線Ｌ２に接続され、ドレインを接地線に接続され、ｐＭＯＳトランジスタ５３−３は、ソースをデータ線Ｌ３に接続され、ドレインを接地線に接続されている。
【０１１３】
したがって、トランシーバ４７−２が選択され、エンコーダ５２が活性状態とされた場合には、伝送対象データＢ２０、Ｂ２１の論理レベルと、出力制御信号Ｐ２０、Ｐ２１、Ｐ２２、Ｐ２３の論理レベルと、データ線Ｌ０、Ｌ１、Ｌ２、Ｌ３の論理レベルとの関係は、表１９に示すようになる。
【０１１４】
【表１９】
【０１１５】
また、トランシーバ４７−３において、５４はエンコーダ活性化信号ＥＮ３により活性、非活性が制御され、活性状態とされる場合には、伝送対象データＢ３０、Ｂ３１をエンコードして表２０に示すような出力制御信号Ｐ３０、Ｐ３１、Ｐ３２、Ｐ３３を出力し、非活性状態とされる場合には、出力制御信号Ｐ３０、Ｐ３１、Ｐ３２、Ｐ３３をＨレベルとするものである。
【０１１６】
【表２０】
【０１１７】
また、５５−０、５５−１、５５−２、５５−３は出力回路を構成するｐＭＯＳトランジスタであり、ｐＭＯＳトランジスタ５５−０は出力制御信号Ｐ３０によりオン、オフを制御され、ｐＭＯＳトランジスタ５５−１は出力制御信号Ｐ３１によりオン、オフを制御され、ｐＭＯＳトランジスタ５５−２は出力制御信号Ｐ３２によりオン、オフを制御され、ｐＭＯＳトランジスタ５５−３は出力制御信号Ｐ３３によりオン、オフを制御されるものである。
【０１１８】
ここに、ｐＭＯＳトランジスタ５５−０は、ソースをデータ線Ｌ０に接続され、ドレインを接地線に接続され、ｐＭＯＳトランジスタ５５−１は、ソースをデータ線Ｌ１に接続され、ドレインを接地線に接続され、ｐＭＯＳトランジスタ５５−２は、ソースをデータ線Ｌ２に接続され、ドレインを接地線に接続され、ｐＭＯＳトランジスタ５５−３は、ソースをデータ線Ｌ３に接続され、ドレインを接地線に接続されている。
【０１１９】
したがって、トランシーバ４７−３が選択され、エンコーダ５４が活性状態とされた場合には、伝送対象データＢ３０、Ｂ３１の論理レベルと、出力制御信号Ｐ３０、Ｐ３１、Ｐ３２、Ｐ３３の論理レベルと、データ線Ｌ０、Ｌ１、Ｌ２、Ｌ３の論理レベルとの関係は、表２１に示すようになる。
【０１２０】
【表２１】
【０１２１】
また、５６はデータ線Ｌ０、Ｌ１、Ｌ２、Ｌ３の論理レベルをデコードして伝送対象データＢ０、Ｂ１を再生するレシーバであり、表２２は、レシーバ５６の機能表である。
【０１２２】
【表２２】
【０１２３】
本発明の第３の実施形態によれば、電源電圧ＶＣＣにプリチャージされる４本のデータ線Ｌ０、Ｌ１、Ｌ２、Ｌ３のうちの１本のデータ線をディスチャージすることにより、２ビット構成の伝送対象データＢ００、Ｂ１１又はＢ１０、Ｂ１１又はＢ２０、Ｂ２１又はＢ３０、Ｂ３１を選択的に伝送することができ、しかも、データ線Ｌ０、Ｌ１、Ｌ２、Ｌ３を駆動する出力回路は、インバータではなく、ｐＭＯＳトランジスタ４９−０〜４９−３、５１−０〜５１−３、５３−０〜５３−３、５５−０〜５５−３からなるソースホロア回路とし、データ線Ｌ０、Ｌ１、Ｌ２、Ｌ３に付加される出力回路のジャンクション容量を減らすことができるので、データ線Ｌ０、Ｌ１、Ｌ２、Ｌ３における消費電力の低減化を図ることができる。
【０１２４】
また、データ線Ｌ０、Ｌ１、Ｌ２、Ｌ３の電圧の振幅は、ＬレベルがｐＭＯＳトランジスタ４９−０〜４９−３、５１−０〜５１−３、５３−０〜５３−３、５５−０〜５５−３のスレッショルド電圧だけ上がることになるので、小振幅化され、この点からも、消費電力の低減化を図ることができる。
【０１２５】
第４実施形態・・図４〜図７
図４は本発明の第４実施形態の要部を示す回路図であり、本発明の第４実施形態は、本発明をスタティック・ランダム・アクセス・メモリ（以下、ＳＲＡＭという）に適用したものである。
【０１２６】
図４中、Ｌ０、Ｌ１、Ｌ２、Ｌ３はデータ伝送路をなす並列配線されたデータ線、５８はデータ伝送前にデータ線Ｌ０、Ｌ１、Ｌ２、Ｌ３を電源電圧ＶＣＣにプリチャージするデータ線プリチャージ回路である。
【０１２７】
データ線プリチャージ回路５８において、５９は電源電圧ＶＣＣを供給するＶＣＣ電源線、６０−０、６０−１、６０−２、６０−３はデータ線プリチャージ信号ＰＣによりオン、オフが制御されるｐＭＯＳトランジスタである。
【０１２８】
ここに、ｐＭＯＳトランジスタ６０−０は、ソースをＶＣＣ電源線５９に接続され、ドレインをデータ線Ｌ０に接続され、ｐＭＯＳトランジスタ６０−１は、ソースをＶＣＣ電源線５９に接続され、ドレインをデータ線Ｌ１に接続され、ｐＭＯＳトランジスタ６０−２は、ソースをＶＣＣ電源線５９に接続され、ドレインをデータ線Ｌ２に接続され、ｐＭＯＳトランジスタ６０−３は、ソースをＶＣＣ電源線５９に接続され、ドレインをデータ線Ｌ３に接続されている。
【０１２９】
また、Ｎ０、／Ｎ０は、それぞれ、データ読出し時、メモリセルが配列されてなる第１ブロックのメモリセルからのデータが読み出される一対のビット線ＢＬ０、／ＢＬ０に接続される対をなすノード、６１−０はノードＮ０、／Ｎ０をプリチャージするプリチャージ回路である。
【０１３０】
また、６２−０は、データ読出し時、ノードＮ０、／Ｎ０間の電位差を増幅して、高い電位側のノードの電位をＨレベルに、低い電位側のノードをＬレベルに保持することにより、メモリセルから読み出されたデータをラッチするセンスアンプであり、図５に示すように構成されている。
【０１３１】
図５中、センスアンプ６２−０において、６３、６４はドレインとゲートをクロス結合された差動動作を行うｎＭＯＳトランジスタ、６５はラッチ信号φ１によりオン、オフが制御されるｎＭＯＳトランジスタである。
【０１３２】
ここに、ｎＭＯＳトランジスタ６３は、ドレインをノードＮ０に接続され、ｎＭＯＳトランジスタ６４は、ドレインをノード／Ｎ０に接続され、ｎＭＯＳトランジスタ６５は、ドレインをｎＭＯＳトランジスタ６３、６４のソースに接続され、ソースを接地されている。
【０１３３】
また、図４において、ｂ０、／ｂ０はそれぞれノードＮ０、／Ｎ０の電位が示す相補関係にあるデータであり、ｂ０はノードＮ０の電位が示すデータ、／ｂ０はノード／Ｎ０の電位が示すデータｂ０と相補関係にあるデータである。
【０１３４】
また、Ｎ１、／Ｎ１は、それぞれ、データ読出し時、メモリセルが配列されてなる第２ブロックのメモリセルからのデータが読み出される一対のビット線ＢＬ１、／ＢＬ１に接続される対をなすノード、６１−１はノードＮ１、／Ｎ１をプリチャージするプリチャージ回路である。
【０１３５】
また、６２−１は、データ読出し時、ノードＮ１、／Ｎ１間の電位差を増幅して、高い電位側のノードの電位をＨレベルに、低い電位側のノードをＬレベルに保持することにより、メモリセルから読み出されたデータをラッチするセンスアンプであり、図５に示すように構成されている。
【０１３６】
図５中、センスアンプ６２−１において、６６、６７はドレインとゲートをクロス結合された差動動作を行うｎＭＯＳトランジスタ、６８はセンスアンプ活性化信号φ１によりオン、オフが制御されるｎＭＯＳトランジスタである。
【０１３７】
ここに、ｎＭＯＳトランジスタ６６は、ドレインをノードＮ１に接続され、ｎＭＯＳトランジスタ６７は、ドレインをノード／Ｎ１に接続され、ｎＭＯＳトランジスタ６８は、ドレインをｎＭＯＳトランジスタ６６、６７のソースに接続され、ソースを接地されている。
【０１３８】
また、図４において、ｂ１、／ｂ１はそれぞれノードＮ１、／Ｎ１の電位が示す相補関係にあるデータであり、ｂ１はノードＮ１の電位が示すデータ、／ｂ１はノード／Ｎ１の電位が示すデータｂ１と相補関係にあるデータである。
【０１３９】
また、６９はセンスアンプ６２−０、６２−１によってラッチされた相補データｂ０、／ｂ０、ｂ１、／ｂ１をエンコードしてデータ線Ｌ０、Ｌ１、Ｌ２、Ｌ３のいずれか１本をＬレベルにディスチャージするものであり、図５に示すように構成されている。
【０１４０】
図５中、エンコーダ６９において、７０−０はノードＮ１の電位、即ち、データｂ１のレベルによりオン、オフが制御されるｐＭＯＳトランジスタ、７０−１はノード／Ｎ１の電位、即ち、データ／ｂ１によりオン、オフが制御されるｐＭＯＳトランジスタである。
【０１４１】
また、７０−２はノード／Ｎ０の電位、即ち、データ／ｂ０によりオン、オフが制御されるｐＭＯＳトランジスタ、７０−３はノードＮ０の電位、即ち、データｂ０のレベルによりオン、オフが制御されるｐＭＯＳトランジスタである。
【０１４２】
ここに、ｐＭＯＳトランジスタ７０−０は、ソースをデータ線Ｌ０に接続され、ドレインをノードＮ０に接続され、ｐＭＯＳトランジスタ７０−１は、ソースをデータ線Ｌ３に接続され、ドレインをノード／Ｎ０に接続され、ｐＭＯＳトランジスタ７０−２は、ソースをデータ線Ｌ１に接続され、ドレインをノードＮ１に接続され、ｐＭＯＳトランジスタ７０−３は、ソースをデータ線Ｌ２に接続され、ドレインをノード／Ｎ１に接続されている。
【０１４３】
したがって、データ伝送時における相補データｂ０、／ｂ０、ｂ１、／ｂ１の論理レベルと、データ線Ｌ０、Ｌ１、Ｌ２、Ｌ３の論理レベルとの関係は、表２３に示すようになる。
【０１４４】
【表２３】
【０１４５】
本発明の第４実施形態においては、センスアンプ６２−０、６２−１及びエンコーダ６９で相補データｂ０、／ｂ０、ｂ１、／ｂ１を伝送対象データとするトランシーバが構成されている。
【０１４６】
なお、センスアンプ６２−０とビット線ＢＬ０、／ＢＬ０、及び、センスアンプ６２−１とビット線ＢＬ１、／ＢＬ１は、それぞれ、データ読出し時、チャージトランスファアンプを介して接続される。
【０１４７】
図６はセンスアンプ６２−０とビット線ＢＬ０、／ＢＬ０とを接続するチャージトランスファアンプ７２を示す回路図であり、センスアンプ６２−１とビット線ＢＬ１、／ＢＬ１とを接続するチャージトランスファアンプも同様に構成されている。
【０１４８】
図６中、チャージトランスファアンプ７２において、ＣＴはチャージトランスファ信号、７３、７４はチャージトランスファ信号によりオン、オフが制御されるｎＭＯＳトランジスタである。
【０１４９】
ここに、ｎＭＯＳトランジスタ７３は、ドレインをノードＮ０に接続され、ソースをビット線ＢＬ０に接続され、ｎＭＯＳトランジスタ７４は、ドレインをノード／Ｎ０に接続され、ソースをビット線／ＢＬ０に接続されている。
【０１５０】
また、ＳＡＲＳＴはセンスアンプ・リセット信号、７５、７６はプリチャージ回路６１−０を構成する、センスアンプ・リセット信号ＳＡＲＳＴによりオン、オフが制御されるｐＭＯＳトランジスタ、７７はプリチャージ電圧としてＶＣＣＨ（例えば、１.５Ｖ）＞ＶＣＣ（例えば、１.０Ｖ）を供給するプリチャージ電圧線である。
【０１５１】
ここに、ｐＭＯＳトランジスタ７５は、ソースをプリチャージ電圧線７７に接続され、ドレインをノードＮ０に接続され、ｐＭＯＳトランジスタ７６は、ソースをプリチャージ電圧線７７に接続され、ドレインをノード／Ｎ０に接続されている。
【０１５２】
また、７８はビット線プリチャージ回路であり、ＢＬＲＳＴはビット線リセット信号、７９、８０はビット線リセット信号ＢＬＲＳＴによりオン、オフが制御されるｐＭＯＳトランジスタ、８１はビット線プリチャージ電圧として電源電圧ＶＣＣを供給するプリチャージ線である。
【０１５３】
図７はチャージトランスファアンプ７２及びセンスアンプ６２−０の動作を示す波形図であり、チャージトランスファ信号ＣＴ、ビット線リセット信号ＢＬＲＳＴ、センスアンプ・リセット信号ＳＡＲＳＴ、センスアンプ活性化信号φ１、ビット線ＢＬ０、／ＢＬ０のレベル、ノードＮ０、／Ｎ０のレベルを示している。
【０１５４】
また、図４において、８３はデータ線Ｌ０、Ｌ１、Ｌ２、Ｌ３の論理レベルをデコードして相補データｂ０、／ｂ０、ｂ１、／ｂ１をデコードするパスゲートロジック回路からなるデコーダである。
【０１５５】
また、８４−０はデコーダ８３から出力される相補データｂ０、／ｂ０を増幅してラッチするラッチ回路、８４−１はデコーダ８３から出力される相補データｂ１、／ｂ１増幅してラッチするラッチ回路である。
【０１５６】
なお、本発明の第４実施形態においては、デコーダ８３及びラッチ回路８４−０、８４−１でデータの受信を行うレシーバが構成されている。
【０１５７】
図８はデコーダ８３及びラッチ回路８４−０、８４−１の構成を示す回路図であり、デコーダ８３において、８６〜９３はｐＭＯＳトランジスタ、センスアンプ８４−０、８４−１において、９４〜９７はｎＭＯＳトランジスタである。
【０１５８】
また、φ２はリセット信号、９８〜１０１はリセット信号φ２によりオン、オフが制御されるリセット回路を構成するｎＭＯＳトランジスタである。
【０１５９】
ここに、ｐＭＯＳトランジスタ８６、８７は、ソースとゲートをクロス接続され、ｐＭＯＳトランジスタ８６は、ソースをデータ線Ｌ３に接続され、ドレインをノードＮ２に接続され、ｐＭＯＳトランジスタ８７は、ソースをデータ線Ｌ１に接続され、ドレインをノードＮ２に接続されている。
【０１６０】
また、ｐＭＯＳトランジスタ８８、８９は、ソースとゲートをクロス接続され、ｐＭＯＳトランジスタ８８は、ソースをデータ線Ｌ２に接続され、ドレインをノード／Ｎ２に接続され、ｐＭＯＳトランジスタ８９は、ソースをデータ線Ｌ０に接続され、ドレインをノード／Ｎ２に接続されている。
【０１６１】
また、ｐＭＯＳトランジスタ９０、９１は、ソースとゲートをクロス接続され、ｐＭＯＳトランジスタ９０は、ソースをデータ線Ｌ３に接続され、ドレインをノードＮ３に接続され、ｐＭＯＳトランジスタ９１は、ソースをデータ線Ｌ２に接続され、ドレインをノードＮ３に接続されている。
【０１６２】
また、ｐＭＯＳトランジスタ９２、９３は、ソースとゲートをクロス接続され、ｐＭＯＳトランジスタ９２は、ソースをデータ線Ｌ１に接続され、ドレインをノード／Ｎ３に接続され、ｐＭＯＳトランジスタ９３は、ソースをデータ線Ｌ０に接続され、ドレインをノード／Ｎ３に接続されている。
【０１６３】
また、ｎＭＯＳトランジスタ９４、９５は、ドレインとゲートをクロス接続され、ｎＭＯＳトランジスタ９４は、ドレインをノードＮ２に接続され、ソースを接地線に接続され、ｎＭＯＳトランジスタ９５は、ドレインをノード／Ｎ２に接続され、ソースを接地されている。
【０１６４】
また、ｎＭＯＳトランジスタ９６、９７は、ドレインとゲートをクロス接続され、ｎＭＯＳトランジスタ９６は、ドレインをノードＮ３に接続され、ソースを接地線に接続され、ｎＭＯＳトランジスタ９７は、ドレインをノード／Ｎ３に接続され、ソースを接地されている。
【０１６５】
また、ｎＭＯＳトランジスタ９８は、ドレインをノードＮ２に接続され、ソースを接地線に接続され、ｎＭＯＳトランジスタ９９は、ドレインをノード／Ｎ２に接続され、ソースを接地されている。
【０１６６】
また、ｎＭＯＳトランジスタ１００は、ドレインをノードＮ３に接続され、ソースを接地線に接続され、ｎＭＯＳトランジスタ１０１は、ドレインをノード／Ｎ３に接続され、ソースを接地されている。
【０１６７】
ここに、データ伝送前には、リセット信号φ２＝Ｈレベル、ｎＭＯＳトランジスタ９８〜１０１＝オンとされ、ノードＮ２、／Ｎ２、Ｎ３、／Ｎ３は０［Ｖ］にリセットされ、データラッチ時には、リセット信号φ２＝Ｌレベル、ｎＭＯＳトランジスタ９８〜１０１＝オフとされる。
【０１６８】
したがって、ノードＮ２、／Ｎ２にはそれぞれ相補データｂ０、／ｂ０を得ることができ、ノードＮ３、／Ｎ３にはそれぞれ相補データｂ１、／ｂ１を得ることができる。
【０１６９】
即ち、データ伝送時におけるデータ線Ｌ０、Ｌ１、Ｌ２、Ｌ３の論理レベルと、再生される相補データｂ０、／ｂ０、ｂ１、／ｂ１の論理レベルとの関係は、表２４に示すようになる。
【０１７０】
【表２４】
【０１７１】
本発明の第４実施形態によれば、電源電圧ＶＣＣにプリチャージされる４本のデータ線Ｌ０、Ｌ１、Ｌ２、Ｌ３のうち、１本のデータ線をディスチャージすることにより、２ビット構成のデータを表示する相補データｂ０、／ｂ０、ｂ１、／ｂ１を伝送することができるので、データ線Ｌ０、Ｌ１、Ｌ２、Ｌ３における消費電力の低減化を図ることができる。
【０１７２】
また、エンコーダ６９をパスゲートロジック回路で構成しているので、この点からも消費電力の低減化を図ることができると共に、エンコーダ６９を構成するに必要なトランジスタの数を低減し、パターン面積の低減化と、データ伝送の遅延の短縮化を図ることができる。
【０１７３】
また、ノードＮ０、／Ｎ０、Ｎ１、／Ｎ１のプリチャージ期間、ノードＮ０、／Ｎ０、Ｎ１、／Ｎ１とデータ線Ｌ０、Ｌ１、Ｌ２、Ｌ３とは、エンコーダ６９によって導通しないようにし、かつ、センスアンプ活性化信号φ１によりセンスアンプ６２−０、６２−１が活性化され、データがラッチされると、別のタイミング信号を加えることなく、対応するデータ線を自動的にディスチャージすることができるように構成しているので、データ線のディスチャージのタイミングロスを無くし、データ伝送の高速化を図ることができると共に、タイミング信号の生成のための充放電電流を削減し、この点からも消費電力の低減化を図ることができる。
【０１７４】
また、デコーダ８３をパスゲートロジック回路で構成しているので、デコーダ８３の出力ノードをラッチ回路８４−０、８４−１に直に接続することができるので、リファレンス電位を必要とせず、この点からも、消費電力の低減化を図ることができる。
【０１７５】
なお、本発明の第４実施形態においては、デコーダ８３及びラッチ回路８４−０、８４−１からなるレシーバを設けているが、この代わりに、図９に示すようなレシーバを備えるようにしても良い。
【０１７６】
図９中、１０３はデータ線Ｌ０、Ｌ１、Ｌ２、Ｌ３のレベルをデコードして相補データｂ０、／ｂ０を再生するデコーダ、１０４はデータ線Ｌ０、Ｌ１、Ｌ２、Ｌ３のレベルをデコードして相補データｂ１、／ｂ１を再生するデコーダである。
【０１７７】
また、デコーダ１０３において、１０５〜１０８はアナログ掛算回路を構成するｎＭＯＳトランジスタであり、ｎＭＯＳトランジスタ１０５、１０６は、トーテンポール接続され、ｎＭＯＳトランジスタ１０５は、ドレインをノードＮ４に接続され、ゲートをデータ線Ｌ１に接続され、ｎＭＯＳトランジスタ１０６は、ゲートをデータ線Ｌ３に接続され、ソースをノードＮ５に接続されている。
【０１７８】
また、ｎＭＯＳトランジスタ１０７、１０８は、トーテンポール接続され、ｎＭＯＳトランジスタ１０７は、ドレインをノードＮ４に接続され、ゲートをデータＬ３に接続され、ｎＭＯＳトランジスタ１０８は、ゲートをデータ線Ｌ１に接続されている。
【０１７９】
また、１０９〜１１２はアナログ掛算回路を構成するｎＭＯＳトランジスタであり、ｎＭＯＳトランジスタ１０９、１１０は、トーテンポール接続され、ｎＭＯＳトランジスタ１０９は、ドレインをノード／Ｎ４に接続され、ゲートをデータ線Ｌ２に接続され、ｎＭＯＳトランジスタ１１０は、ゲートをデータ線Ｌ０に接続され、ソースをノード／Ｎ５に接続されている。
【０１８０】
また、ｎＭＯＳトランジスタ１１１、１１２は、トーテンポール接続され、ｎＭＯＳトランジスタ１１１は、ドレインをノード／Ｎ４に接続され、ゲートをデータＬ０に接続され、ｎＭＯＳトランジスタ１１２は、ゲートをデータ線Ｌ２に接続されている。
【０１８１】
また、１１３、１１４はｐＭＯＳトランジスタ、１１５、１１６はｎＭＯＳトランジスタであり、これらｐＭＯＳトランジスタ１１３、１１４及びｎＭＯＳトランジスタ１１５、１１６でラッチ回路が構成されている。
【０１８２】
ここに、ｐＭＯＳトランジスタ１１３は、ソースをＶＣＣ電源線１１７に接続され、ゲートをノード／Ｎ４に接続され、ドレインをノードＮ４に接続され、ｐＭＯＳトランジスタ１１４は、ソースをＶＣＣ電源線１１７に接続され、ゲートをノードＮ４に接続され、ドレインをノード／Ｎ４に接続されている。
【０１８３】
また、ｎＭＯＳトランジスタ１１５は、ドレインをノードＮ５に接続され、ゲートをノード／Ｎ４に接続され、ｎＭＯＳトランジスタ１１６は、ドレインをノード／Ｎ５に接続され、ゲートをノードＮ４に接続されている。
【０１８４】
また、１１８、１１９はｐＭＯＳトランジスタ、１２０、１２１はｎＭＯＳトランジスタであり、これらｐＭＯＳトランジスタ１１８、１１９及びｎＭＯＳトランジスタ１２０、１２１でリセット回路が構成されている。
【０１８５】
ここに、ｐＭＯＳトランジスタ１１８は、ソースをＶＣＣ電源線１１７に接続され、ドレインをノードＮ４に接続され、リセット信号φ３によりオン、オフが制御される。
【０１８６】
また、ｐＭＯＳトランジスタ１１９は、ソースをＶＣＣ電源線１１７に接続され、ドレインをノード／Ｎ４に接続され、リセット信号φ３によりオン、オフが制御される。
【０１８７】
また、ｎＭＯＳトランジスタ１２０は、ドレインをｎＭＯＳトランジスタ１１５のソースに接続され、ソースを接地線に接続され、リセット信号φ３によりオン、オフが制御される。
【０１８８】
また、ｎＭＯＳトランジスタ１２１は、ドレインをｎＭＯＳトランジスタ１１６のソースに接続され、ソースを接地線に接続され、リセット信号φ３によりオン、オフが制御される。
【０１８９】
また、デコーダ１０４において、１２２〜１２５はアナログ掛算回路を構成するｎＭＯＳトランジスタであり、ｎＭＯＳトランジスタ１２２、１２３は、トーテンポール接続され、ｎＭＯＳトランジスタ１２２は、ドレインをノードＮ６に接続され、ゲートをデータ線Ｌ２に接続され、ｎＭＯＳトランジスタ１２３は、ゲートをデータ線Ｌ３に接続され、ソースをノードＮ７に接続されている。
【０１９０】
また、ｎＭＯＳトランジスタ１２４、１２５は、トーテンポール接続され、ｎＭＯＳトランジスタ１２４は、ドレインをノードＮ６に接続され、ゲートをデータ線Ｌ３に接続され、ｎＭＯＳトランジスタ１２５は、ゲートをデータ線Ｌ２に接続されている。
【０１９１】
また、１２６〜１２９はアナログ掛算回路を構成するｎＭＯＳトランジスタであり、ｎＭＯＳトランジスタ１２６、１２７は、トーテンポール接続され、ｎＭＯＳトランジスタ１２６は、ドレインをノード／Ｎ６に接続され、ゲートをデータ線Ｌ１に接続され、ｎＭＯＳトランジスタ１２７は、ゲートをデータ線Ｌ０に接続され、ソースをノード／Ｎ７に接続されている。
【０１９２】
また、ｎＭＯＳトランジスタ１２８、１２９は、トーテンポール接続され、ｎＭＯＳトランジスタ１２８は、ドレインをノード／Ｎ６に接続され、ゲートをデータ線Ｌ０に接続され、ｎＭＯＳトランジスタ１２９は、ゲートをデータ線Ｌ１に接続されている。
【０１９３】
また、１３０、１３１はｐＭＯＳトランジスタ、１３２、１３３はｎＭＯＳトランジスタであり、これらｐＭＯＳトランジスタ１３０、１３１及びｎＭＯＳトランジスタ１３２、１３３でラッチ回路が構成されている。
【０１９４】
ここに、ｐＭＯＳトランジスタ１３０は、ソースをＶＣＣ電源線１１７に接続され、ゲートをノード／Ｎ６に接続され、ドレインをノードＮ６に接続され、ｐＭＯＳトランジスタ１３１は、ソースをＶＣＣ電源線１１７に接続され、ゲートをノードＮ６に接続され、ドレインをノード／Ｎ６に接続されている。
【０１９５】
また、ｎＭＯＳトランジスタ１３２は、ドレインをノードＮ７に接続され、ゲートをノード／Ｎ６に接続され、ｎＭＯＳトランジスタ１３３は、ドレインをノード／Ｎ７に接続され、ゲートをノードＮ６に接続されている。
【０１９６】
また、１３４、１３５はｐＭＯＳトランジスタ、１３６、１３７はｎＭＯＳトランジスタであり、これらｐＭＯＳトランジスタ１３４、１３５及びｎＭＯＳトランジスタ１３６、１３７でリセット回路が構成されている。
【０１９７】
ここに、ｐＭＯＳトランジスタ１３４は、ソースをＶＣＣ電源線１１７に接続され、ドレインをノードＮ６に接続され、リセット信号φ３によりオン、オフが制御される。
【０１９８】
また、ｐＭＯＳトランジスタ１３５は、ソースをＶＣＣ電源線１１７に接続され、ドレインをノード／Ｎ６に接続され、リセット信号φ３によりオン、オフが制御される。
【０１９９】
また、ｎＭＯＳトランジスタ１３６は、ドレインをｎＭＯＳトランジスタ１３２のソースに接続され、ソースを接地線に接続され、リセット信号φ３によりオン、オフが制御される。
【０２００】
また、ｎＭＯＳトランジスタ１３７は、ドレインをｎＭＯＳトランジスタ１３３のソースに接続され、ソースを接地線に接続され、リセット信号φ３によりオン、オフが制御される。
【０２０１】
ここに、データ伝送時におけるデータ線Ｌ０、Ｌ１、Ｌ２、Ｌ３の論理レベルと、再生される相補データｂ０、／ｂ０、ｂ１、／ｂ１の論理レベルとの関係は、表２５に示すようになる。
【０２０２】
【表２５】
【０２０３】
即ち、データ線Ｌ０＝Ｌレベル、データ線Ｌ１、Ｌ２、Ｌ３＝Ｈレベルの場合、ｎＭＯＳトランジスタ１０５〜１０８＝オン、ｎＭＯＳトランジスタ１１０、１１１＝オフ、ｎＭＯＳトランジスタ１２２〜１２５＝オン、ｎＭＯＳトランジスタ１２７、１２８＝オフとなる。
【０２０４】
この結果、ノードＮ４の電位＜ノード／Ｎ４の電位、ノードＮ６の電位＜ノード／Ｎ６の電位、相補データｂ０＝Ｌレベル、相補データ／ｂ０＝Ｈレベル、相補データｂ１＝Ｌレベル、相補データ／ｂ１＝Ｈレベルとなる。
【０２０５】
また、データ線Ｌ１＝Ｌレベル、データ線Ｌ０、Ｌ２、Ｌ３＝Ｈレベルの場合、ｎＭＯＳトランジスタ１０５、１０８＝オフ、ｎＭＯＳトランジスタ１０９〜１１２＝オン、ｎＭＯＳトランジスタ１２２〜１２５＝オン、ｎＭＯＳトランジスタ１２６、１２９＝オフとなる。
【０２０６】
この結果、ノードＮ４の電位＞ノード／Ｎ４の電位、ノードＮ６の電位＜ノード／Ｎ６の電位、相補データｂ０＝Ｈレベル、相補データ／ｂ０＝Ｌレベル、相補データｂ１＝Ｌレベル、相補データ／ｂ１＝Ｈレベルとなる。
【０２０７】
また、データ線Ｌ２＝Ｌレベル、データ線Ｌ０、Ｌ１、Ｌ３＝Ｈレベルの場合、ｎＭＯＳトランジスタ１０５〜１０８＝オン、ｎＭＯＳトランジスタ１０９、１１２＝オフ、ｎＭＯＳトランジスタ１２２、１２５＝オフ、ｎＭＯＳトランジスタ１２６〜１２９＝オンとなる。
【０２０８】
この結果、ノードＮ４の電位＜ノード／Ｎ４の電位、ノードＮ６の電位＞ノード／Ｎ６の電位、相補データｂ０＝Ｌレベル、相補データ／ｂ０＝Ｈレベル、相補データｂ１＝Ｈレベル、相補データ／ｂ１＝Ｌレベルとなる。
【０２０９】
また、データ線Ｌ３＝Ｌレベル、データ線Ｌ０、Ｌ１、Ｌ２＝Ｈレベルの場合、ｎＭＯＳトランジスタ１０６、１０７＝オフ、ｎＭＯＳトランジスタ１０９〜１１２＝オン、ｎＭＯＳトランジスタ１２３、１２４＝オフ、ｎＭＯＳトランジスタ１２６〜１２９＝オンとなる。
【０２１０】
この結果、ノードＮ４の電位＞ノード／Ｎ４の電位、ノードＮ６の電位＞ノード／Ｎ６の電位、相補データｂ０＝Ｈレベル、相補データ／ｂ０＝Ｌレベル、相補データｂ１＝Ｈレベル、相補データ／ｂ１＝Ｌレベルとなる。
【０２１１】
このように、レシーバを図９に示すように構成する場合には、データ線Ｌ０、Ｌ１、Ｌ２、Ｌ３のディスチャージ電位が中電位であり、駆動されるデータ線の電位変化が小振幅である場合においても、データ線Ｌ０、Ｌ１、Ｌ２、Ｌ３の電位をデコードすることができるので、データ線Ｌ０、Ｌ１、Ｌ２、Ｌ３のディスチャージ電位を中電位にし、駆動されるデータ線の電位変化を小振幅にすることにより、データ伝送の高速化を図ることができる。
【０２１２】
【発明の効果】
本発明中、第１の発明によれば、複数本のデータ線のうちの１本のデータ線の電位を変動させることにより、即ち、複数本のデータ線のうちの１本のデータ線を充放電することにより、並列複数ビット構成の伝送対象データを伝送することができるので、データ線における消費電力の低減化を図ることができる。
【０２１３】
本発明中、第２の発明によれば、複数本のデータ線のうちの１本のデータ線を充放電することにより、並列複数ビット構成の伝送対象データを伝送することができ、しかも、データ線を駆動する出力回路は、インバータではなく、ｎチャネル絶縁ゲート型電界効果トランジスタからなるオープンドレイン回路とされているので、データ線に付加される出力回路のジャンクション容量を減らすことができるので、データ線における消費電力の低減化を図ることができる。
【０２１４】
本発明中、第３の発明によれば、複数本のデータ線のうちの１本のデータ線を充放電することにより、並列複数ビット構成の伝送対象データを伝送することができ、しかも、データ線を駆動する出力回路は、インバータではなく、ｐチャネル絶縁ゲート型電界効果トランジスタからなるソースホロア回路とされているので、データ線に付加される出力回路のジャンクション容量を減らし、かつ、出力電位の振幅を小さいものとすることができ、この結果、データ線における消費電力の低減化を図ることができると共に、ソースホロア回路は、その初期には電流駆動能力が高く、レシーバの受信感度以上の電位差を高速に発生させることができるので、データ伝送の高速化を図ることができる。
【０２１５】
本発明中、第４の発明によれば、第３の発明と同様の効果を得ることができると共に、エンコーダを構成するに必要なトランジスタの数を低減し、パターン面積の低減化と、データ伝送の遅延の短縮化を図ることができる。
【０２１６】
本発明中、第５の発明によれば、半導体記憶装置について、複数本のデータ線のうちの１本のデータ線を駆動することにより、並列複数ビット構成の伝送対象データを伝送することができるので、データ線における消費電力の低減化を図ることができると共に、エンコーダを構成するに必要なトランジスタの数を低減し、パターン面積の低減化と、データ伝送の遅延の短縮化を図ることができる。
【０２１７】
本発明中、第６の発明によれば、第５の発明と同様の効果を得ることができると共に、デコーダを構成するに必要なトランジスタの数を低減し、パターン面積の低減化と、データ伝送の遅延の短縮化を図ることができる。
【０２１８】
本発明中、第７の発明によれば、第５の作用と同様の効果を得ることができると共に、データ線のディスチャージ電位が中電位であり、駆動されるデータ線の電位変化が小振幅である場合においても、データ線の電位をデコードすることができるので、データ伝送の高速化を図ることができる。
【０２１９】
本発明中、第８、第９の発明によれば、半導体記憶装置について、４本のデータ線のうちの１本のデータ線を駆動することにより、並列複数ビット構成の伝送対象データを伝送することができるので、データ線における消費電力の低減化を図ることができると共に、エンコーダを構成するに必要なトランジスタの数を低減し、パターン面積の低減化と、データ伝送の遅延の短縮化を図ることができる。
【０２２０】
本発明中、第１０の発明は、第９の発明と同様の効果を得ることができると共に、デコーダを構成するに必要なトランジスタの数を低減し、パターン面積の低減化と、データ伝送の遅延の短縮化を図ることができる。
【０２２１】
本発明中、第１１の発明は、第９の発明と同様の効果を得ることができると共に、データ線のディスチャージ電位が中電位であり、駆動されるデータ線の電位変化が小振幅である場合においても、データ線の電位をデコードすることができるので、データ伝送の高速化を図ることができる。
【０２２２】
【図面の簡単な説明】
【図１】本発明の第１実施形態の要部を示す回路図である。
【図２】本発明の第２実施形態の要部を示す回路図である。
【図３】本発明の第３実施形態の要部を示す回路図である。
【図４】本発明の第４実施形態の要部を示す回路図である。
【図５】本発明の第４実施形態が備えるセンスアンプ及びエンコーダの構成を示す回路図である。
【図６】本発明の第４実施形態が備えるチャージトランスファアンプの構成を示す回路図である。
【図７】本発明の第４実施形態が備えるチャージトランスファアンプ及びセンスアンプの動作を示す波形図である。
【図８】本発明の第４実施形態が備えるデコーダ及びラッチ回路の構成を示す回路図である。
【図９】本発明の第４実施形態が備えるレシーバの代わりに使用することができるレシーバの構成例を示す回路図である。
【図１０】従来の半導体集積回路の一例の要部を示す回路図である。
【符号の説明】
Ｌ０、Ｌ１、Ｌ２、Ｌ３ データ線
【発明の属する技術分野】
本発明は、データ伝送前に一定の電位にリセットされる複数本のデータ線と、これら複数本のデータ線を備える半導体集積回路に関する。
【０００２】
低消費電力の半導体集積回路は、携帯機器の電池寿命を延ばすためにも、また、回路規模を拡大しても、発熱をプラスチック・パッケージの許容範囲に収めるためにも、その必要性が増大している。
【０００３】
ところで、半導体記憶装置内において、データバスを駆動してデータを伝送すると、振幅電圧×データバスの配線容量×スイッチング回数×駆動データバス数の電荷が充放電されることになる。
【０００４】
ここに、最近の半導体集積回路には、データバス幅を３２ビットや６４ビットと大きくし、信号周波数を１００ＭＨｚと高周波数にするものがあり、しかも、データバスは配線容量が大きいため、このような半導体集積回路においては、内部におけるデータ伝送にかなりの電力を消費してしまう。したがって、データバスにおける消費電力の低減化は、重要な課題である。
【０００５】
【従来の技術】
図１０は従来の半導体集積回路の一例の要部を示す回路図である。図１０中、Ｌ０、Ｌ１、Ｌ２、Ｌ３はデータ伝送路をなす並列配線されたデータ線、１０はデータ伝送前にデータ線Ｌ０、Ｌ１、Ｌ２、Ｌ３を高電位（以下、Ｈレベルという）にプリチャージするデータ線プリチャージ回路である。
【０００６】
また、Ｂ０、Ｂ１は伝送対象データ、１１はデータの送出を行うトランシーバであり、１２は伝送対象データＢ０を入力してデータ線Ｌ０、Ｌ１を駆動するドライバ、１３は伝送対象データＢ１を入力してデータ線Ｌ２、Ｌ３を駆動するドライバである。
【０００７】
ドライバ１２は、伝送対象データＢ０＝Ｌレベルの場合には、データ線Ｌ１をフローティング状態に保持し、データ線Ｌ０を低電位（以下、Ｌレベルという）にディスチャージし、伝送対象データＢ０＝Ｈレベルの場合には、データ線Ｌ０をフローティング状態に保持し、データ線Ｌ１をＬレベルにディスチャージするように構成されている。
【０００８】
また、ドライバ１３は、伝送対象データＢ１＝Ｌレベルの場合には、データ線Ｌ３をフローティング状態に保持し、データ線Ｌ２をＬレベルにディスチャージし、伝送対象データＢ１＝Ｈレベルの場合には、データ線Ｌ２をフローティング状態に保持し、データ線Ｌ３をＬレベルにディスチャージするように構成されている。
【０００９】
したがって、データ伝送時における伝送対象データＢ０、Ｂ１の論理レベルと、データ線Ｌ０、Ｌ１、Ｌ２、Ｌ３の論理レベルとの関係は、表１に示すようになる。
【００１０】
【表１】
また、１４はデータの受信を行うレシーバであり、１５はデータ線Ｌ０、Ｌ１の論理レベルから伝送対象データＢ０を再生する再生回路、１６はデータ線Ｌ２、Ｌ３の論理レベルから伝送対象データＢ１を再生するレシーバである。
【００１２】
【発明が解決しようとする課題】
このように、図１０に示す従来の半導体集積回路においては、４本のデータ線Ｌ０、Ｌ１、Ｌ２、Ｌ３を使用して２ビットの伝送対象データＢ０、Ｂ１を伝送する場合、伝送対象データＢ０、Ｂ１の内容に関わらず、プリチャージされた４本のデータ線Ｌ０、Ｌ１、Ｌ２、Ｌ３のうち、必ず、２本のデータ線をディスチャージする必要があり、これが消費電力の増大を招く要因となっていた。
【００１３】
本発明は、かかる点に鑑み、データ線における消費電力の低減化を図ることができるようにした半導体集積回路を提供することを目的とする。
【００１４】
【課題を解決するための手段】
本発明中、第１の発明は、データ伝送前に一定の電位にリセットされる複数本のデータ線と、これら複数本のデータ線を使用するトランシーバ及びレシーバとを備える半導体集積回路において、トランシーバは、データ伝送時、並列複数ビット構成の伝送対象データをエンコードして、伝送対象データの内容に応じて、複数本のデータ線のうち、いずれか１本のデータ線の電位を変動させるように構成され、レシーバは、複数本のデータ線の電位をデコードして、伝送対象データを再生するように構成されるというものである。
【００１５】
本発明中、第１の発明によれば、複数本のデータ線のうちの１本のデータ線の電位を変動させることにより、即ち、複数本のデータ線のうちの１本のデータ線をチャージ又はディスチャージすることにより、並列複数ビット構成の伝送対象データを伝送することができるので、データ線における消費電力を低減することができる。
【００１６】
本発明中、第２の発明は、第１の発明において、データ伝送前に複数本のデータ線を高電位にプリチャージすることによりリセットするデータ線プリチャージ回路を有すると共に、トランシーバとして、複数個のトランシーバを有し、各トランシーバは、複数本のデータ線のそれぞれに対応して設けられ、ドレインを対応するデータ線に接続し、ソースを接地線に接続した複数個のｎチャネル絶縁ゲート形電界効果トランジスタと、制御信号により活性状態、非活性状態を制御され、活性状態時には、伝送対象データをエンコードして、伝送対象データの内容に応じて、複数個のｎチャネル絶縁ゲート形電界効果トランジスタのうち、いずれか１個のｎチャネル絶縁ゲート型電界効果トランジスタをオン状態、他のｎチャネル絶縁ゲート型電界効果トランジスタをオフ状態に制御し、非活性状態時には、複数個のｎチャネル絶縁ゲート型電界効果トランジスタをオフ状態に制御するエンコーダとを備えて構成されるというものである。
【００１７】
本発明中、第２の発明によれば、複数本のデータ線のうちの１本のデータ線をディスチャージすることにより、並列複数ビット構成の伝送対象データを伝送することができ、しかも、トランシーバの出力回路は、インバータではなく、ｎチャネル絶縁ゲート型電界効果トランジスタからなるオープンドレイン回路とされているので、データ線に付加されるトランシーバの出力回路のジャンクション容量を減らすことができるので、データ線における消費電力を低減することができる。
【００１８】
本発明中、第３の発明は、第１の発明において、データ伝送前に複数本のデータ線を高電位にプリチャージすることによりリセットするデータ線プリチャージ回路を有すると共に、トランシーバとして、複数個のトランシーバを有し、各トランシーバは、複数本のデータ線のそれぞれに対応して設けられ、ソースを対応するデータ線に接続し、ドレインを接地線に接続した複数個のｐチャネル絶縁ゲート形電界効果トランジスタと、制御信号により活性状態、非活性状態を制御され、活性状態時には、伝送対象データをエンコードして、伝送対象データの内容に応じて、複数個のｐチャネル絶縁ゲート形電界効果トランジスタのうち、いずれか１個のｐチャネル絶縁ゲート型電界効果トランジスタをオン状態、他のｐチャネル絶縁ゲート型電界効果トランジスタをオフ状態に制御し、非活性状態時には、複数個のｎチャネル絶縁ゲート型電界効果トランジスタをオフ状態に制御するエンコーダとを備えて構成されるというものである。
【００１９】
本発明中、第３の発明によれば、複数本のデータ線のうちの１本のデータ線をディスチャージすることにより、並列複数ビット構成の伝送対象データを伝送することができ、しかも、トランシーバの出力回路は、インバータではなく、ｐチャネル絶縁ゲート型電界効果トランジスタからなるソースホロア回路とされているので、データ線に付加されるトランシーバの出力回路のジャンクション容量を減らし、かつ、出力電位の振幅を小さいものとすることができるので、データ線における消費電力を低減することができる。
【００２０】
また、ソースホロア回路は、その初期には電流駆動能力が高く、レシーバの受信感度以上の電位差を高速に発生させることができるので、データ伝送の高速化を図ることができる。
【００２１】
本発明中、第４の発明は、第３の発明において、エンコーダは、パスゲートロジック回路で構成されるというものである。
【００２２】
本発明中、第４の発明によれば、第３の発明と同様の作用を得ることができると共に、エンコーダを構成するに必要なトランジスタの数を低減することができる。
【００２３】
本発明中、第５の発明は、第１の発明において、データ伝送前に複数本のデータ線を高電位にプリチャージすることによりリセットするデータ線プリチャージ回路を有し、トランシーバは、メモリセルから読み出されたデータを相補データとして保持する複数個のラッチ回路と、複数本のデータ線と複数個のラッチ回路の相補データ保持ノードとの間に接続され、複数個のラッチ回路が保持する相補データを伝送対象データとしてエンコードして、複数個のラッチ回路が保持する相補データの内容に応じて、複数本のデータ線のうち、いずれか１本のデータ線をディスチャージするパスゲートロジック回路とを備えて構成されるというものである。
【００２４】
本発明中、第５の発明によれば、半導体記憶装置について、複数本のデータ線のうちの１本のデータ線をディスチャージすることにより、並列複数ビット構成の伝送対象データを伝送することができるので、データ線における消費電力を低減することができると共に、エンコーダを構成するに必要なトランジスタの数を低減することができる。
【００２５】
本発明中、第６の発明は、第５の発明において、レシーバは、複数本のデータ線の電位をデコードして、複数個のラッチ回路が保持する相補データを再生するパスゲートロジック回路と、このパスゲートロジック回路の出力を増幅する増幅回路とを備えて構成されるというものである。
【００２６】
本発明中、第６の発明によれば、半導体記憶装置について、第５の発明と同様の作用を得ることができると共に、デコーダを構成するに必要なトランジスタの数を低減することができる。
【００２７】
本発明中、第７の発明は、第５の発明において、レシーバは、複数本のデータ線の電位をデコードして、複数個のラッチ回路が保持する相補データを再生するアナログ掛算回路と、このアナログ掛算回路の出力を増幅する増幅回路とを備えて構成されるというものである。
【００２８】
本発明中、第７の発明によれば、第５の作用と同様の作用を得ることができると共に、データ線のディスチャージ電位が中電位であり、駆動されるデータ線の電位変化が小振幅である場合においても、データ線の電位をデコードすることができる。
【００２９】
本発明中、第８の発明は、第５の発明において、複数本のデータ線として、４本のデータ線を有すると共に、複数個のラッチ回路として、第１、第２のラッチ回路を有するというものである。
【００３０】
第１のラッチ回路は、ドレインとゲートとをクロス接続した第１、第２のｎチャネル絶縁ゲート型電界効果トランジスタを有し、データ読出し時、第１、第２のｎチャネル絶縁ゲート型電界効果トランジスタのドレインをメモリセルが接続された一対の第１、第２のビット線に接続されるものである。
【００３１】
第２のラッチ回路は、ドレインとゲートとをクロス接続した第３、第４のｎチャネル絶縁ゲート型電界効果トランジスタを有し、データ読出し時、第３、第４のｎチャネル絶縁ゲート型電界効果トランジスタのドレインをメモリセルが接続された一対の第３、第４のビット線に接続されるものである。
【００３２】
本発明中、第９の発明は、第８の発明において、パスゲートロジック回路は、ソースをそれぞれ異なるデータ線に接続し、ドレインをそれぞれ第１、第２のラッチ回路の異なる相補データ保持ノードに接続し、データ伝送時、第１、第２のラッチ回路が保持する相補データの内容に応じて、４本のデータ線のうち、いずれか１本のデータ線をディスチャージすることができるように、ゲートを第１、第２のラッチ回路の異なる相補データ保持ノードに接続している第１、第２、第３、第４のｐチャネル絶縁ゲート型電界効果トランジスタを備えて構成されるというものである。
【００３３】
本発明中、第１０の発明は、第９の発明において、レシーバは、パスゲートロジック回路と、リセット回路と、第３、第４のラッチ回路を備えて構成されているというものである。
【００３４】
また、パスゲートロジック回路は、ソースとゲートとをクロス接続し、ドレインを第１のノードに共通接続し、ソースをそれぞれ対応するデータ線に接続した第５、第６のｐチャネル絶縁ゲート型電界効果トランジスタと、ソースとゲートをクロス接続し、ドレインを第２のノードに共通接続し、ソースをそれぞれ対応するデータ線に接続した第７、第８のｐチャネル絶縁ゲート型電界効果トランジスタと、ソースとゲートをクロス接続し、ドレインを第３のノードに共通接続し、ソースをそれぞれ対応するデータ線に接続した第９、第１０のｐチャネル絶縁ゲート型電界効果トランジスタと、ソースとゲートをクロス接続し、ドレインを第４のノードに共通接続し、ソースをそれぞれ対応するデータ線に接続した第１１、第１２のｐチャネル絶縁ゲート型電界効果トランジスタとを有するものである。
【００３５】
リセット回路は、データ伝送前に第１、第２、第３、第４のノードを接地電圧にリセットするように構成されるものである。
【００３６】
第３のラッチ回路は、ドレインとゲートとをクロス接続した第５、第６のｎチャネル絶縁ゲート型電界効果トランジスタを有し、第５、第６のｎチャネル絶縁ゲート型電界効果トランジスタのドレインをそれぞれ第１、第２のノードに接続したものである。
【００３７】
第４のラッチ回路と、ドレインとゲートとをクロス接続した第７、第８のｎチャネル絶縁ゲート型電界効果トランジスタを有し、第７、第８のｎチャネル絶縁ゲート型電界効果トランジスタのドレインをそれぞれ第３、第４のノードに接続したものである。
【００３８】
本発明中、第１１の発明は、第９の発明において、レシーバは、第１、第２のアナログ掛算回路と、第５のラッチ回路と、第１のリセット回路とを有し、第１のラッチ回路が保持する相補データを再生する第１のデコーダと、第３、第４のアナログ掛算回路と、第６のラッチ回路と、第２のリセット回路とを有し、第２のラッチ回路が保持する相補データを再生する第２のデコーダとを備えて構成されるというものである。
【００３９】
第１のアナログ掛算回路は、ドレインを第５のノードに接続し、ゲートを対応するデータ線に接続した第９のｎチャネル絶縁ゲート型電界効果トランジスタと、ドレインを第９のｎチャネル絶縁ゲート型電界効果トランジスタのソースに接続し、ゲートを対応するデータ線に接続し、ソースを第６のノードに接続した第１０のｎチャネル絶縁ゲート型電界効果トランジスタと、ドレインを第５のノードに接続し、ゲートを第１０のｎチャネル絶縁ゲート型電界効果トランジスタのゲートに接続した第１１のｎチャネル絶縁ゲート型電界効果トランジスタと、ドレインを第１１のｎチャネル絶縁ゲート型電界効果トランジスタのソースに接続し、ゲートを第９のｎチャネル絶縁ゲート型電界効果トランジスタのゲートに接続し、ソースを第６のノードに接続した第１２のｎチャネル絶縁ゲート型電界効果トランジスタから構成されるものである。
【００４０】
第２のアナログ掛算回路は、ドレインを第７のノードに接続し、ゲートを対応するデータ線に接続した第１３のｎチャネル絶縁ゲート型電界効果トランジスタと、ドレインを第１３のｎチャネル絶縁ゲート型電界効果トランジスタのソースに接続し、ゲートを対応するデータ線に接続し、ソースを第８のノードに接続した第１４のｎチャネル絶縁ゲート型電界効果トランジスタと、ドレインを第７のノードに接続し、ゲートを第１４のｎチャネル絶縁ゲート型電界効果トランジスタのゲートに接続した第１５のｎチャネル絶縁ゲート型電界効果トランジスタと、ドレインを第１５のｎチャネル絶縁ゲート型電界効果トランジスタのソースに接続し、ゲートを第１３のｎチャネル絶縁ゲート型電界効果トランジスタのゲートに接続し、ソースを第８のノードに接続した第１６のｎチャネル絶縁ゲート型電界効果トランジスタから構成されるものである。
【００４１】
第５のラッチ回路は、ゲートとドレインとをクロス接続し、ドレインをそれぞれ第５、第７のノードに接続し、ソースに電源電圧が印加される第１３、第１４のｐチャネル絶縁ゲート型電界効果トランジスタと、ドレインを第６のノードに接続し、ゲートを第７のノードに接続した第１７のｎチャネル絶縁ゲート型電界効果トランジスタと、ドレインを第８のノードに接続し、ゲートを第５のノードに接続した第１８のｎチャネル絶縁ゲート型電界効果トランジスタとを有するものである。
【００４２】
第１のリセット回路は、ドレインを第５のノードに接続し、ソースに電源電圧が印加され、リセット信号によりオン、オフが制御される第１５のｐチャネル絶縁ゲート型電界効果トランジスタと、ドレインを第７のノードに接続し、ソースに電源電圧が印加され、リセット信号によりオン、オフが制御される第１６のｐチャネル絶縁ゲート型電界効果トランジスタと、ドレインを第１７のｎチャネル絶縁ゲート型電界効果トランジスタのソースに接続し、ソースに接地電圧を印加され、リセット信号によりオン、オフが制御される第１９のｎチャネル絶縁ゲート型電界効果トランジスタと、ドレインを第１８のｎチャネル絶縁ゲート型電界効果トランジスタのソースに接続し、ソースに接地電圧を印加され、リセット信号によりオン、オフが制御される第２０のｎチャネル絶縁ゲート型電界効果トランジスタとを有するものである。
【００４３】
第３のアナログ掛算回路は、ドレインを第９のノードに接続し、ゲートを対応するデータ線に接続した第２１のｎチャネル絶縁ゲート型電界効果トランジスタと、ドレインを第２１のｎチャネル絶縁ゲート型電界効果トランジスタのソースに接続し、ゲートを対応するデータ線に接続し、ソースを第１０のノードに接続した第２２のｎチャネル絶縁ゲート型電界効果トランジスタと、ドレインを第９のノードに接続し、ゲートを第２２のｎチャネル絶縁ゲート型電界効果トランジスタのゲートに接続した第２３のｎチャネル絶縁ゲート型電界効果トランジスタと、ドレインを第２３のｎチャネル絶縁ゲート型電界効果トランジスタのソースに接続し、ゲートを第２１のｎチャネル絶縁ゲート型電界効果トランジスタのゲートに接続し、ソースを第１０のノードに接続した第２４のｎチャネル絶縁ゲート型電界効果トランジスタから構成されるものである。
【００４４】
第４のアナログ掛算回路は、ドレインを第１１のノードに接続し、ゲートを対応するデータ線に接続した第２５のｎチャネル絶縁ゲート型電界効果トランジスタと、ドレインを第２５のｎチャネル絶縁ゲート型電界効果トランジスタのソースに接続し、ゲートを対応するデータ線に接続し、ソースを第１２のノードに接続した第２６のｎチャネル絶縁ゲート型電界効果トランジスタと、ドレインを第１１のノードに接続し、ゲートを第２６のｎチャネル絶縁ゲート型電界効果トランジスタのゲートに接続した第２７のｎチャネル絶縁ゲート型電界効果トランジスタと、ドレインを第２７のｎチャネル絶縁ゲート型電界効果トランジスタのソースに接続し、ゲートを第２５のｎチャネル絶縁ゲート型電界効果トランジスタのゲートに接続し、ソースを第１２のノードに接続した第２８のｎチャネル絶縁ゲート型電界効果トランジスタから構成されるものである。
【００４５】
第６のラッチ回路は、ゲートとドレインとをクロス接続し、ドレインをそれぞれ第９、第１１のノードに接続し、ソースに電源電圧が印加される第１７、第１８のｐチャネル絶縁ゲート型電界効果トランジスタと、ドレインを第１０のノードに接続し、ゲートを第１１のノードに接続した第２９のｎチャネル絶縁ゲート型電界効果トランジスタと、ドレインを第１２のノードに接続し、ゲートを前記第９のノードに接続した第３０のｎチャネル絶縁ゲート型電界効果トランジスタとを有するものである。
【００４６】
第２のリセット回路は、ドレインを第９のノードに接続し、ソースに電源電圧が印加され、リセット信号によりオン、オフが制御される第１９のｐチャネル絶縁ゲート型電界効果トランジスタと、ドレインを第１１のノードに接続し、ソースに電源電圧が印加され、リセット信号によりオン、オフが制御される第２０のｐチャネル絶縁ゲート型電界効果トランジスタと、ドレインを第２９のｎチャネル絶縁ゲート型電界効果トランジスタのソースに接続し、ソースに接地電圧を印加され、リセット信号によりオン、オフが制御される第３１のｎチャネル絶縁ゲート型電界効果トランジスタと、ドレインを第３０のｎチャネル絶縁ゲート型電界効果トランジスタのソースに接続し、ソースに接地電圧を印加され、リセット信号によりオン、オフが制御される第３２のｎチャネル絶縁ゲート型電界効果トランジスタとを有するものである。
【００４７】
【発明の実施の形態】
以下、図１〜図９を参照して、本発明の第１実施形態〜第４実施形態について説明する。
【００４８】
第１実施形態・・図１
図１は本発明の第１実施形態の要部を示す回路図である。図１中、Ｌ０、Ｌ１、Ｌ２、Ｌ３はデータ伝送路をなす並列配線されたデータ線、２０はデータ伝送前にデータ線Ｌ０、Ｌ１、Ｌ２、Ｌ３を電源電圧ＶＣＣにプリチャージするデータ線プリチャージ回路である。
【００４９】
また、Ｂ０、Ｂ１は伝送対象データ、２１はデータの送出を行うトランシーバであり、２２は伝送対象データＢ０を同相のデータｂ０と逆相のデータ／ｂ０に相補化する相補化回路、２３は伝送対象データＢ１を同相のデータｂ１と逆相のデータ／ｂ１に相補化する相補化回路である。表２は相補化回路２２の機能表、表３は相補化回路２３の機能表である。
【００５０】
【表２】
【表３】
また、２４は相補データｂ０、／ｂ０、ｂ１、／ｂ１をエンコードしてデータ線Ｌ０、Ｌ１、Ｌ２、Ｌ３を駆動するエンコーダであり、このエンコーダ２４は、次のように動作する。
【００５３】
即ち、相補データｂ０＝Ｌ、／ｂ０＝Ｈ、ｂ１＝Ｌ、／ｂ１＝Ｈの場合には、データ線Ｌ１、Ｌ２、Ｌ３をフローティング状態に保持し、データ線Ｌ０をＬレベルにディスチャージする。
【００５４】
また、相補データｂ０＝Ｈ、／ｂ０＝Ｌ、ｂ１＝Ｌ、／ｂ１＝Ｈの場合には、データ線Ｌ０、Ｌ２、Ｌ３をフローティング状態に保持し、データ線Ｌ１をＬレベルにディスチャージする。
【００５５】
また、相補データｂ０＝Ｌ、／ｂ０＝Ｈ、ｂ１＝Ｈ、／ｂ１＝Ｌの場合には、データ線Ｌ０、Ｌ１、Ｌ３をフローティング状態に保持し、データ線Ｌ２をＬレベルにディスチャージする。
【００５６】
また、相補データｂ０＝Ｈ、／ｂ０＝Ｌ、ｂ１＝Ｈ、／ｂ１＝Ｌの場合には、データ線Ｌ０、Ｌ１、Ｌ２をフローティング状態に保持し、データ線Ｌ３をＬレベルにディスチャージする。
【００５７】
したがって、データ伝送時における伝送対象データＢ０、Ｂ１の論理レベルと、相補データｂ０、／ｂ０、ｂ１、／ｂ１の論理レベルと、データ線Ｌ０、Ｌ１、Ｌ２、Ｌ３の論理レベルとの関係は、表４に示すようになる。
【００５８】
【表４】
また、２５はデータの受信を行うレシ−バであり、２６はデータ線Ｌ０、Ｌ１、Ｌ２、Ｌ３の論理レベルをデコードして相補データｂ０、／ｂ０、ｂ１、／ｂ１を再生するデコーダである。
【００６０】
また、２７は相補データｂ０、／ｂ０を伝送対象データＢ０に単一化する単一化回路、２８は相補データｂ１、／ｂ１を伝送対象データＢ１に単一化する単一化回路である。
【００６１】
本発明の第１実施形態によれば、伝送対象データＢ０、Ｂ１を伝送する場合に、伝送対象データＢ０、Ｂ１を相補データｂ０、／ｂ０、ｂ１、／ｂ１としているが、エンコーダ２４を設け、電源電圧ＶＣＣにプリチャージされる４本のデータ線Ｌ０、Ｌ１、Ｌ２、Ｌ３のうち、１本のみをディスチャージすることによりデータ伝送を行うようにしているので、データ線Ｌ０、Ｌ１、Ｌ２、Ｌ３における消費電力の低減化を図ることができる。
【００６２】
第２実施形態・・図２
図２は本発明の第２実施形態の要部を示す回路図である。図２中、Ｌ０、Ｌ１、Ｌ２、Ｌ３はデータ伝送路をなす並列配線されたデータ線、３０はデータ伝送前にデータ線Ｌ０、Ｌ１、Ｌ２、Ｌ３を電源電圧ＶＣＣにプリチャージするデータ線プリチャージ回路である。
【００６３】
データ線プリチャージ回路３０において、３１は電源電圧ＶＣＣを供給するＶＣＣ電源線、３２−０、３２−１、３２−２、３２−３はデータ線プリチャージ信号ＰＣによりオン、オフが制御されるｐＭＯＳトランジスタである。
【００６４】
ここに、ｐＭＯＳトランジスタ３２−０は、ソースをＶＣＣ電源線３１に接続され、ドレインをデータ線Ｌ０に接続され、ｐＭＯＳトランジスタ３２−１は、ソースをＶＣＣ電源線３１に接続され、ドレインをデータ線Ｌ１に接続され、ｐＭＯＳトランジスタ３２−２は、ソースをＶＣＣ電源線３１に接続され、ドレインをデータ線Ｌ２に接続され、ｐＭＯＳトランジスタ３２−３は、ソースをＶＣＣ電源線３１に接続され、ドレインをデータ線Ｌ３に接続されている。
【００６５】
また、３３−０、３３−１、３３−２、３３−３はデータの送出を行うトランシーバ、Ｂ００、Ｂ０１はトランシーバ３３−０の伝送対象データ、Ｂ１０、Ｂ１１はトランシーバ３３−１の伝送対象データ、Ｂ２０、Ｂ２１はトランシーバ３３−２の伝送対象データ、Ｂ３０、Ｂ３１はトランシーバ３３−３の伝送対象データである。
【００６６】
トランシーバ３３−０において、３４はエンコーダ活性化信号ＥＮ０により活性、非活性が制御され、活性状態とされる場合には、伝送対象データＢ００、Ｂ０１をエンコードして表５に示すような出力制御信号Ｓ００、Ｓ０１、Ｓ０２、Ｓ０３を出力し、非活性状態とされる場合には、出力制御信号Ｓ００、Ｓ０１、Ｓ０２、Ｓ０３をＬレベルとするものである。
【００６７】
【表５】
また、３５−０、３５−１、３５−２、３５−３は出力回路を構成するｎＭＯＳトランジスタであり、ｎＭＯＳトランジスタ３５−０は出力制御信号Ｓ００によりオン、オフを制御され、ｎＭＯＳトランジスタ３５−１は出力制御信号Ｓ０１によりオン、オフを制御され、ｎＭＯＳトランジスタ３５−２は出力制御信号Ｓ０２によりオン、オフを制御され、ｎＭＯＳトランジスタ３５−３は出力制御信号Ｓ０３によりオン、オフを制御されるものである。
【００６９】
ここに、ｎＭＯＳトランジスタ３５−０は、ドレインをデータ線Ｌ０に接続され、ソースを接地線に接続され、ｎＭＯＳトランジスタ３５−１は、ドレインをデータ線Ｌ１に接続され、ソースを接地線に接続され、ｎＭＯＳトランジスタ３５−２は、ドレインをデータ線Ｌ２に接続され、ソースを接地線に接続され、ｎＭＯＳトランジスタ３５−３は、ドレインをデータ線Ｌ３に接続され、ソースを接地線に接続されている。
【００７０】
したがって、トランシーバ３３−０が選択され、エンコーダ３４が活性状態とされた場合には、伝送対象データＢ００、Ｂ０１の論理レベルと、出力制御信号Ｓ００、Ｓ０１、Ｓ０２、Ｓ０３の論理レベルと、データ線Ｌ０、Ｌ１、Ｌ２、Ｌ３の論理レベルとの関係は、表６に示すようになる。
【００７１】
【表６】
また、トランシーバ３３−１において、３６はエンコーダ活性化信号ＥＮ１により活性、非活性が制御され、活性状態とされる場合には、伝送対象データＢ１０、Ｂ１１をエンコードして表７に示すような出力制御信号Ｓ１０、Ｓ１１、Ｓ１２、Ｓ１３を出力し、非活性状態とされる場合には、出力制御信号Ｓ１０、Ｓ１１、Ｓ１２、Ｓ１３をＬレベルとするものである。
【００７３】
【表７】
また、３７−０、３７−１、３７−２、３７−３は出力回路を構成するｎＭＯＳトランジスタであり、ｎＭＯＳトランジスタ３７−０は出力制御信号Ｓ１０によりオン、オフを制御され、ｎＭＯＳトランジスタ３７−１は出力制御信号Ｓ１１によりオン、オフを制御され、ｎＭＯＳトランジスタ３７−２は出力制御信号Ｓ１２によりオン、オフを制御され、ｎＭＯＳトランジスタ３７−３は出力制御信号Ｓ１３によりオン、オフを制御されるものである。
【００７５】
ここに、ｎＭＯＳトランジスタ３７−０は、ドレインをデータ線Ｌ０に接続され、ソースを接地線に接続され、ｎＭＯＳトランジスタ３７−１は、ドレインをデータ線Ｌ１に接続され、ソースを接地線に接続され、ｎＭＯＳトランジスタ３７−２は、ドレインをデータ線Ｌ２に接続され、ソースを接地線に接続され、ｎＭＯＳトランジスタ３７−３は、ドレインをデータ線Ｌ３に接続され、ソースを接地線に接続されている。
【００７６】
したがって、トランシーバ３３−１が選択され、エンコーダ３６が活性状態とされた場合には、伝送対象データＢ１０、Ｂ１１の論理レベルと、出力制御信号Ｓ１０、Ｓ１１、Ｓ１２、Ｓ１３の論理レベルと、データ線Ｌ０、Ｌ１、Ｌ２、Ｌ３の論理レベルとの関係は、表８に示すようになる。
【００７７】
【表８】
また、トランシーバ３３−２において、３８はエンコーダ活性化信号ＥＮ２により活性、非活性が制御され、活性状態とされる場合には、伝送対象データＢ２０、Ｂ２１をエンコードして表９に示すような出力制御信号Ｓ２０、Ｓ２１、Ｓ２２、Ｓ２３を出力し、非活性状態とされる場合には、出力制御信号Ｓ２０、Ｓ２１、Ｓ２２、Ｓ２３をＬレベルとするものである。
【００７９】
【表９】
また、３９−０、３９−１、３９−２、３９−３は出力回路を構成するｎＭＯＳトランジスタであり、ｎＭＯＳトランジスタ３９−０は出力制御信号Ｓ２０によりオン、オフを制御され、ｎＭＯＳトランジスタ３９−１は出力制御信号Ｓ２１によりオン、オフを制御され、ｎＭＯＳトランジスタ３９−２は出力制御信号Ｓ２２によりオン、オフを制御され、ｎＭＯＳトランジスタ３９−３は出力制御信号Ｓ２３によりオン、オフを制御されるものである。
【００８１】
ここに、ｎＭＯＳトランジスタ３９−０は、ドレインをデータ線Ｌ０に接続され、ソースを接地線に接続され、ｎＭＯＳトランジスタ３９−１は、ドレインをデータ線Ｌ１に接続され、ソースを接地線に接続され、ｎＭＯＳトランジスタ３９−２は、ドレインをデータ線Ｌ２に接続され、ソースを接地線に接続され、ｎＭＯＳトランジスタ３９−３は、ドレインをデータ線Ｌ３に接続され、ソースを接地線に接続されている。
【００８２】
したがって、トランシーバ３３−２が選択され、エンコーダ３８が活性状態とされた場合には、伝送対象データＢ２０、Ｂ２１の論理レベルと、出力制御信号Ｓ２０、Ｓ２１、Ｓ２２、Ｓ２３の論理レベルと、データ線Ｌ０、Ｌ１、Ｌ２、Ｌ３の論理レベルとの関係は、表１０に示すようになる。
【００８３】
【表１０】
また、トランシーバ３３−３において、４０はエンコーダ活性化信号ＥＮ３により活性、非活性が制御され、活性状態とされる場合には、伝送対象データＢ３０、Ｂ３１をエンコードして表１１に示すような出力制御信号Ｓ３０、Ｓ３１、Ｓ３２、Ｓ３３を出力し、非活性状態とされる場合には、出力制御信号Ｓ３０、Ｓ３１、Ｓ３２、Ｓ３３をＬレベルとするものである。
【００８５】
【表１１】
また、４１−０、４１−１、４１−２、４１−３は出力回路を構成するｎＭＯＳトランジスタであり、ｎＭＯＳトランジスタ４１−０は出力制御信号Ｓ３０によりオン、オフを制御され、ｎＭＯＳトランジスタ４１−１は出力制御信号Ｓ３１によりオン、オフを制御され、ｎＭＯＳトランジスタ４１−２は出力制御信号Ｓ３２によりオン、オフを制御され、ｎＭＯＳトランジスタ４１−３は出力制御信号Ｓ３３によりオン、オフを制御されるものである。
【００８７】
ここに、ｎＭＯＳトランジスタ４１−０は、ドレインをデータ線Ｌ０に接続され、ソースを接地線に接続され、ｎＭＯＳトランジスタ４１−１は、ドレインをデータ線Ｌ１に接続され、ソースを接地線に接続され、ｎＭＯＳトランジスタ４１−２は、ドレインをデータ線Ｌ２に接続され、ソースを接地線に接続され、ｎＭＯＳトランジスタ４１−３は、ドレインをデータ線Ｌ３に接続され、ソースを接地線に接続されている。
【００８８】
したがって、トランシーバ３３−３が選択され、エンコーダ４０が活性状態とされた場合には、伝送対象データＢ３０、Ｂ３１の論理レベルと、出力制御信号Ｓ３０、Ｓ３１、Ｓ３２、Ｓ３３の論理レベルと、データ線Ｌ０、Ｌ１、Ｌ２、Ｌ３の論理レベルとの関係は、表１２に示すようになる。
【００８９】
【表１２】
また、４２はデータ線Ｌ０、Ｌ１、Ｌ２、Ｌ３の論理レベルをデコードして伝送対象データＢ０、Ｂ１を再生するレシーバであり、表１３は、レシーバ４２の機能表である。
【００９１】
【表１３】
本発明の第２の実施形態によれば、電源電圧ＶＣＣにプリチャージされる４本のデータ線Ｌ０、Ｌ１、Ｌ２、Ｌ３のうち、１本のデータ線をディスチャージすることにより、２ビット構成の伝送対象データＢ００、Ｂ１１又はＢ１０、Ｂ１１又はＢ２０、Ｂ２１又はＢ３０、Ｂ３１を選択的に伝送することができ、しかも、データ線Ｌ０、Ｌ１、Ｌ２、Ｌ３を駆動する出力回路は、インバータではなく、ｎＭＯＳトランジスタ３５−０〜３５−３、３７−０〜３７−３、３９−０〜３９−３、４１−０〜４１−３からなるオープンドレイン回路とし、データ線Ｌ０、Ｌ１、Ｌ２、Ｌ３に付加される出力回路のジャンクション容量を減らすことができるので、データ線Ｌ０、Ｌ１、Ｌ２、Ｌ３における消費電力の低減化を図ることができる。
【００９３】
第３実施形態・・図３
図３は本発明の第３実施形態の要部を示す回路図である。図３中、Ｌ０、Ｌ１、Ｌ２、Ｌ３はデータ伝送路をなす並列配線されたデータ線、４４はデータ伝送前にデータ線Ｌ０、Ｌ１、Ｌ２、Ｌ３を電源電圧ＶＣＣにプリチャージするデータ線プリチャージ回路である。
【００９４】
データ線プリチャージ回路４４において、４５は電源電圧ＶＣＣを供給するＶＣＣ電源線、４６−０、４６−１、４６−２、４６−３はデータ線プリチャージ信号ＰＣによりオン、オフが制御されるｐＭＯＳトランジスタである。
【００９５】
ここに、ｐＭＯＳトランジスタ４６−０は、ソースをＶＣＣ電源線４５に接続され、ドレインをデータ線Ｌ０に接続され、ｐＭＯＳトランジスタ４６−１は、ソースをＶＣＣ電源線４５に接続され、ドレインをデータ線Ｌ１に接続され、ｐＭＯＳトランジスタ４６−２は、ソースをＶＣＣ電源線４５に接続され、ドレインをデータ線Ｌ２に接続され、ｐＭＯＳトランジスタ４６−３は、ソースをＶＣＣ電源線４５に接続され、ドレインをデータ線Ｌ３に接続されている。
【００９６】
また、４７−０、４７−１、４７−２、４７−３はデータの送出を行うトランシーバ、Ｂ００、Ｂ０１はトランシーバ４７−０の伝送対象データ、Ｂ１０、Ｂ１１はトランシーバ４７−１の伝送対象データ、Ｂ２０、Ｂ２１はトランシーバ４７−２の伝送対象データ、Ｂ３０、Ｂ３１はトランシーバ４７−３の伝送対象データである。
【００９７】
トランシーバ４７−０において、４８はエンコーダ活性化信号ＥＮ０により活性、非活性が制御され、活性状態とされる場合には、伝送対象データＢ００、Ｂ０１をエンコードして表１４に示すような出力制御信号Ｐ００、Ｐ０１、Ｐ０２、Ｐ０３を出力し、非活性状態とされる場合には、出力制御信号Ｐ００、Ｐ０１、Ｐ０２、Ｐ０３をＨレベルとするものである。
【００９８】
【表１４】
また、４９−０、４９−１、４９−２、４９−３は出力回路を構成するｐＭＯＳトランジスタであり、ｐＭＯＳトランジスタ４９−０は出力制御信号Ｐ００によりオン、オフを制御され、ｐＭＯＳトランジスタ４９−１は出力制御信号Ｐ０１によりオン、オフを制御され、ｐＭＯＳトランジスタ４９−２は出力制御信号Ｐ０２によりオン、オフを制御され、ｐＭＯＳトランジスタ４９−３は出力制御信号Ｐ０３によりオン、オフを制御されるものである。
【０１００】
ここに、ｐＭＯＳトランジスタ４９−０は、ソースをデータ線Ｌ０に接続され、ドレインを接地線に接続され、ｐＭＯＳトランジスタ４９−１は、ソースをデータ線Ｌ１に接続され、ドレインを接地線に接続され、ｐＭＯＳトランジスタ４９−２は、ソースをデータ線Ｌ２に接続され、ドレインを接地線に接続され、ｐＭＯＳトランジスタ４９−３は、ソースをデータ線Ｌ３に接続され、ドレインを接地線に接続されている。
【０１０１】
したがって、トランシーバ４７−０が選択され、エンコーダ４８が活性状態とされた場合には、伝送対象データＢ００、Ｂ０１の論理レベルと、出力制御信号Ｐ００、Ｐ０１、Ｐ０２、Ｐ０３の論理レベルと、データ線Ｌ０、Ｌ１、Ｌ２、Ｌ３の論理レベルとの関係は、表１５に示すようになる。
【０１０２】
【表１５】
また、トランシーバ４７−１において、５０はエンコーダ活性化信号ＥＮ１により活性、非活性が制御され、活性状態とされる場合には、伝送対象データＢ１０、Ｂ１１をエンコードして表１６に示すような出力制御信号Ｐ１０、Ｐ１１、Ｐ１２、Ｐ１３を出力し、非活性状態とされる場合には、出力制御信号Ｐ１０、Ｐ１１、Ｐ１２、Ｐ１３をＨレベルとするものである。
【０１０４】
【表１６】
また、５１−０、５１−１、５１−２、５１−３は出力回路を構成するｐＭＯＳトランジスタであり、ｐＭＯＳトランジスタ５１−０は出力制御信号Ｐ１０によりオン、オフを制御され、ｐＭＯＳトランジスタ５１−１は出力制御信号Ｐ１１によりオン、オフを制御され、ｐＭＯＳトランジスタ５１−２は出力制御信号Ｐ１２によりオン、オフを制御され、ｐＭＯＳトランジスタ５１−３は出力制御信号Ｐ１３によりオン、オフを制御されるものである。
【０１０６】
ここに、ｐＭＯＳトランジスタ５１−０は、ソースをデータ線Ｌ０に接続され、ドレインを接地線に接続され、ｐＭＯＳトランジスタ５１−１は、ソースをデータ線Ｌ１に接続され、ドレインを接地線に接続され、ｐＭＯＳトランジスタ５１−２は、ソースをデータ線Ｌ２に接続され、ドレインを接地線に接続され、ｐＭＯＳトランジスタ５１−３は、ソースをデータ線Ｌ３に接続され、ドレインを接地線に接続されている。
【０１０７】
したがって、トランシーバ４７−１が選択され、エンコーダ５０が活性状態とされた場合には、伝送対象データＢ１０、Ｂ１１の論理レベルと、出力制御信号Ｐ１０、Ｐ１１、Ｐ１２、Ｐ１３の論理レベルと、データ線Ｌ０、Ｌ１、Ｌ２、Ｌ３の論理レベルとの関係は、表１７に示すようになる。
【０１０８】
【表１７】
また、トランシーバ４７−２において、５２はエンコーダ活性化信号ＥＮ２により活性、非活性が制御され、活性状態とされる場合には、伝送対象データＢ２０、Ｂ２１をエンコードして表１８に示すような出力制御信号Ｐ２０、Ｐ２１、Ｐ２２、Ｐ２３を出力し、非活性状態とされる場合には、出力制御信号Ｐ２０、Ｐ２１、Ｐ２２、Ｐ２３をＨレベルとするものである。
【０１１０】
【表１８】
また、５３−０、５３−１、５３−２、５３−３は出力回路を構成するｐＭＯＳトランジスタであり、ｐＭＯＳトランジスタ５３−０は出力制御信号Ｐ２０によりオン、オフを制御され、ｐＭＯＳトランジスタ５３−１は出力制御信号Ｐ２１によりオン、オフを制御され、ｐＭＯＳトランジスタ５３−２は出力制御信号Ｐ２２によりオン、オフを制御され、ｐＭＯＳトランジスタ５３−３は出力制御信号Ｐ２３によりオン、オフを制御されるものである。
【０１１２】
ここに、ｐＭＯＳトランジスタ５３−０は、ソースをデータ線Ｌ０に接続され、ドレインを接地線に接続され、ｐＭＯＳトランジスタ５３−１は、ソースをデータ線Ｌ１に接続され、ドレインを接地線に接続され、ｐＭＯＳトランジスタ５３−２は、ソースをデータ線Ｌ２に接続され、ドレインを接地線に接続され、ｐＭＯＳトランジスタ５３−３は、ソースをデータ線Ｌ３に接続され、ドレインを接地線に接続されている。
【０１１３】
したがって、トランシーバ４７−２が選択され、エンコーダ５２が活性状態とされた場合には、伝送対象データＢ２０、Ｂ２１の論理レベルと、出力制御信号Ｐ２０、Ｐ２１、Ｐ２２、Ｐ２３の論理レベルと、データ線Ｌ０、Ｌ１、Ｌ２、Ｌ３の論理レベルとの関係は、表１９に示すようになる。
【０１１４】
【表１９】
また、トランシーバ４７−３において、５４はエンコーダ活性化信号ＥＮ３により活性、非活性が制御され、活性状態とされる場合には、伝送対象データＢ３０、Ｂ３１をエンコードして表２０に示すような出力制御信号Ｐ３０、Ｐ３１、Ｐ３２、Ｐ３３を出力し、非活性状態とされる場合には、出力制御信号Ｐ３０、Ｐ３１、Ｐ３２、Ｐ３３をＨレベルとするものである。
【０１１６】
【表２０】
また、５５−０、５５−１、５５−２、５５−３は出力回路を構成するｐＭＯＳトランジスタであり、ｐＭＯＳトランジスタ５５−０は出力制御信号Ｐ３０によりオン、オフを制御され、ｐＭＯＳトランジスタ５５−１は出力制御信号Ｐ３１によりオン、オフを制御され、ｐＭＯＳトランジスタ５５−２は出力制御信号Ｐ３２によりオン、オフを制御され、ｐＭＯＳトランジスタ５５−３は出力制御信号Ｐ３３によりオン、オフを制御されるものである。
【０１１８】
ここに、ｐＭＯＳトランジスタ５５−０は、ソースをデータ線Ｌ０に接続され、ドレインを接地線に接続され、ｐＭＯＳトランジスタ５５−１は、ソースをデータ線Ｌ１に接続され、ドレインを接地線に接続され、ｐＭＯＳトランジスタ５５−２は、ソースをデータ線Ｌ２に接続され、ドレインを接地線に接続され、ｐＭＯＳトランジスタ５５−３は、ソースをデータ線Ｌ３に接続され、ドレインを接地線に接続されている。
【０１１９】
したがって、トランシーバ４７−３が選択され、エンコーダ５４が活性状態とされた場合には、伝送対象データＢ３０、Ｂ３１の論理レベルと、出力制御信号Ｐ３０、Ｐ３１、Ｐ３２、Ｐ３３の論理レベルと、データ線Ｌ０、Ｌ１、Ｌ２、Ｌ３の論理レベルとの関係は、表２１に示すようになる。
【０１２０】
【表２１】
また、５６はデータ線Ｌ０、Ｌ１、Ｌ２、Ｌ３の論理レベルをデコードして伝送対象データＢ０、Ｂ１を再生するレシーバであり、表２２は、レシーバ５６の機能表である。
【０１２２】
【表２２】
本発明の第３の実施形態によれば、電源電圧ＶＣＣにプリチャージされる４本のデータ線Ｌ０、Ｌ１、Ｌ２、Ｌ３のうちの１本のデータ線をディスチャージすることにより、２ビット構成の伝送対象データＢ００、Ｂ１１又はＢ１０、Ｂ１１又はＢ２０、Ｂ２１又はＢ３０、Ｂ３１を選択的に伝送することができ、しかも、データ線Ｌ０、Ｌ１、Ｌ２、Ｌ３を駆動する出力回路は、インバータではなく、ｐＭＯＳトランジスタ４９−０〜４９−３、５１−０〜５１−３、５３−０〜５３−３、５５−０〜５５−３からなるソースホロア回路とし、データ線Ｌ０、Ｌ１、Ｌ２、Ｌ３に付加される出力回路のジャンクション容量を減らすことができるので、データ線Ｌ０、Ｌ１、Ｌ２、Ｌ３における消費電力の低減化を図ることができる。
【０１２４】
また、データ線Ｌ０、Ｌ１、Ｌ２、Ｌ３の電圧の振幅は、ＬレベルがｐＭＯＳトランジスタ４９−０〜４９−３、５１−０〜５１−３、５３−０〜５３−３、５５−０〜５５−３のスレッショルド電圧だけ上がることになるので、小振幅化され、この点からも、消費電力の低減化を図ることができる。
【０１２５】
第４実施形態・・図４〜図７
図４は本発明の第４実施形態の要部を示す回路図であり、本発明の第４実施形態は、本発明をスタティック・ランダム・アクセス・メモリ（以下、ＳＲＡＭという）に適用したものである。
【０１２６】
図４中、Ｌ０、Ｌ１、Ｌ２、Ｌ３はデータ伝送路をなす並列配線されたデータ線、５８はデータ伝送前にデータ線Ｌ０、Ｌ１、Ｌ２、Ｌ３を電源電圧ＶＣＣにプリチャージするデータ線プリチャージ回路である。
【０１２７】
データ線プリチャージ回路５８において、５９は電源電圧ＶＣＣを供給するＶＣＣ電源線、６０−０、６０−１、６０−２、６０−３はデータ線プリチャージ信号ＰＣによりオン、オフが制御されるｐＭＯＳトランジスタである。
【０１２８】
ここに、ｐＭＯＳトランジスタ６０−０は、ソースをＶＣＣ電源線５９に接続され、ドレインをデータ線Ｌ０に接続され、ｐＭＯＳトランジスタ６０−１は、ソースをＶＣＣ電源線５９に接続され、ドレインをデータ線Ｌ１に接続され、ｐＭＯＳトランジスタ６０−２は、ソースをＶＣＣ電源線５９に接続され、ドレインをデータ線Ｌ２に接続され、ｐＭＯＳトランジスタ６０−３は、ソースをＶＣＣ電源線５９に接続され、ドレインをデータ線Ｌ３に接続されている。
【０１２９】
また、Ｎ０、／Ｎ０は、それぞれ、データ読出し時、メモリセルが配列されてなる第１ブロックのメモリセルからのデータが読み出される一対のビット線ＢＬ０、／ＢＬ０に接続される対をなすノード、６１−０はノードＮ０、／Ｎ０をプリチャージするプリチャージ回路である。
【０１３０】
また、６２−０は、データ読出し時、ノードＮ０、／Ｎ０間の電位差を増幅して、高い電位側のノードの電位をＨレベルに、低い電位側のノードをＬレベルに保持することにより、メモリセルから読み出されたデータをラッチするセンスアンプであり、図５に示すように構成されている。
【０１３１】
図５中、センスアンプ６２−０において、６３、６４はドレインとゲートをクロス結合された差動動作を行うｎＭＯＳトランジスタ、６５はラッチ信号φ１によりオン、オフが制御されるｎＭＯＳトランジスタである。
【０１３２】
ここに、ｎＭＯＳトランジスタ６３は、ドレインをノードＮ０に接続され、ｎＭＯＳトランジスタ６４は、ドレインをノード／Ｎ０に接続され、ｎＭＯＳトランジスタ６５は、ドレインをｎＭＯＳトランジスタ６３、６４のソースに接続され、ソースを接地されている。
【０１３３】
また、図４において、ｂ０、／ｂ０はそれぞれノードＮ０、／Ｎ０の電位が示す相補関係にあるデータであり、ｂ０はノードＮ０の電位が示すデータ、／ｂ０はノード／Ｎ０の電位が示すデータｂ０と相補関係にあるデータである。
【０１３４】
また、Ｎ１、／Ｎ１は、それぞれ、データ読出し時、メモリセルが配列されてなる第２ブロックのメモリセルからのデータが読み出される一対のビット線ＢＬ１、／ＢＬ１に接続される対をなすノード、６１−１はノードＮ１、／Ｎ１をプリチャージするプリチャージ回路である。
【０１３５】
また、６２−１は、データ読出し時、ノードＮ１、／Ｎ１間の電位差を増幅して、高い電位側のノードの電位をＨレベルに、低い電位側のノードをＬレベルに保持することにより、メモリセルから読み出されたデータをラッチするセンスアンプであり、図５に示すように構成されている。
【０１３６】
図５中、センスアンプ６２−１において、６６、６７はドレインとゲートをクロス結合された差動動作を行うｎＭＯＳトランジスタ、６８はセンスアンプ活性化信号φ１によりオン、オフが制御されるｎＭＯＳトランジスタである。
【０１３７】
ここに、ｎＭＯＳトランジスタ６６は、ドレインをノードＮ１に接続され、ｎＭＯＳトランジスタ６７は、ドレインをノード／Ｎ１に接続され、ｎＭＯＳトランジスタ６８は、ドレインをｎＭＯＳトランジスタ６６、６７のソースに接続され、ソースを接地されている。
【０１３８】
また、図４において、ｂ１、／ｂ１はそれぞれノードＮ１、／Ｎ１の電位が示す相補関係にあるデータであり、ｂ１はノードＮ１の電位が示すデータ、／ｂ１はノード／Ｎ１の電位が示すデータｂ１と相補関係にあるデータである。
【０１３９】
また、６９はセンスアンプ６２−０、６２−１によってラッチされた相補データｂ０、／ｂ０、ｂ１、／ｂ１をエンコードしてデータ線Ｌ０、Ｌ１、Ｌ２、Ｌ３のいずれか１本をＬレベルにディスチャージするものであり、図５に示すように構成されている。
【０１４０】
図５中、エンコーダ６９において、７０−０はノードＮ１の電位、即ち、データｂ１のレベルによりオン、オフが制御されるｐＭＯＳトランジスタ、７０−１はノード／Ｎ１の電位、即ち、データ／ｂ１によりオン、オフが制御されるｐＭＯＳトランジスタである。
【０１４１】
また、７０−２はノード／Ｎ０の電位、即ち、データ／ｂ０によりオン、オフが制御されるｐＭＯＳトランジスタ、７０−３はノードＮ０の電位、即ち、データｂ０のレベルによりオン、オフが制御されるｐＭＯＳトランジスタである。
【０１４２】
ここに、ｐＭＯＳトランジスタ７０−０は、ソースをデータ線Ｌ０に接続され、ドレインをノードＮ０に接続され、ｐＭＯＳトランジスタ７０−１は、ソースをデータ線Ｌ３に接続され、ドレインをノード／Ｎ０に接続され、ｐＭＯＳトランジスタ７０−２は、ソースをデータ線Ｌ１に接続され、ドレインをノードＮ１に接続され、ｐＭＯＳトランジスタ７０−３は、ソースをデータ線Ｌ２に接続され、ドレインをノード／Ｎ１に接続されている。
【０１４３】
したがって、データ伝送時における相補データｂ０、／ｂ０、ｂ１、／ｂ１の論理レベルと、データ線Ｌ０、Ｌ１、Ｌ２、Ｌ３の論理レベルとの関係は、表２３に示すようになる。
【０１４４】
【表２３】
本発明の第４実施形態においては、センスアンプ６２−０、６２−１及びエンコーダ６９で相補データｂ０、／ｂ０、ｂ１、／ｂ１を伝送対象データとするトランシーバが構成されている。
【０１４６】
なお、センスアンプ６２−０とビット線ＢＬ０、／ＢＬ０、及び、センスアンプ６２−１とビット線ＢＬ１、／ＢＬ１は、それぞれ、データ読出し時、チャージトランスファアンプを介して接続される。
【０１４７】
図６はセンスアンプ６２−０とビット線ＢＬ０、／ＢＬ０とを接続するチャージトランスファアンプ７２を示す回路図であり、センスアンプ６２−１とビット線ＢＬ１、／ＢＬ１とを接続するチャージトランスファアンプも同様に構成されている。
【０１４８】
図６中、チャージトランスファアンプ７２において、ＣＴはチャージトランスファ信号、７３、７４はチャージトランスファ信号によりオン、オフが制御されるｎＭＯＳトランジスタである。
【０１４９】
ここに、ｎＭＯＳトランジスタ７３は、ドレインをノードＮ０に接続され、ソースをビット線ＢＬ０に接続され、ｎＭＯＳトランジスタ７４は、ドレインをノード／Ｎ０に接続され、ソースをビット線／ＢＬ０に接続されている。
【０１５０】
また、ＳＡＲＳＴはセンスアンプ・リセット信号、７５、７６はプリチャージ回路６１−０を構成する、センスアンプ・リセット信号ＳＡＲＳＴによりオン、オフが制御されるｐＭＯＳトランジスタ、７７はプリチャージ電圧としてＶＣＣＨ（例えば、１.５Ｖ）＞ＶＣＣ（例えば、１.０Ｖ）を供給するプリチャージ電圧線である。
【０１５１】
ここに、ｐＭＯＳトランジスタ７５は、ソースをプリチャージ電圧線７７に接続され、ドレインをノードＮ０に接続され、ｐＭＯＳトランジスタ７６は、ソースをプリチャージ電圧線７７に接続され、ドレインをノード／Ｎ０に接続されている。
【０１５２】
また、７８はビット線プリチャージ回路であり、ＢＬＲＳＴはビット線リセット信号、７９、８０はビット線リセット信号ＢＬＲＳＴによりオン、オフが制御されるｐＭＯＳトランジスタ、８１はビット線プリチャージ電圧として電源電圧ＶＣＣを供給するプリチャージ線である。
【０１５３】
図７はチャージトランスファアンプ７２及びセンスアンプ６２−０の動作を示す波形図であり、チャージトランスファ信号ＣＴ、ビット線リセット信号ＢＬＲＳＴ、センスアンプ・リセット信号ＳＡＲＳＴ、センスアンプ活性化信号φ１、ビット線ＢＬ０、／ＢＬ０のレベル、ノードＮ０、／Ｎ０のレベルを示している。
【０１５４】
また、図４において、８３はデータ線Ｌ０、Ｌ１、Ｌ２、Ｌ３の論理レベルをデコードして相補データｂ０、／ｂ０、ｂ１、／ｂ１をデコードするパスゲートロジック回路からなるデコーダである。
【０１５５】
また、８４−０はデコーダ８３から出力される相補データｂ０、／ｂ０を増幅してラッチするラッチ回路、８４−１はデコーダ８３から出力される相補データｂ１、／ｂ１増幅してラッチするラッチ回路である。
【０１５６】
なお、本発明の第４実施形態においては、デコーダ８３及びラッチ回路８４−０、８４−１でデータの受信を行うレシーバが構成されている。
【０１５７】
図８はデコーダ８３及びラッチ回路８４−０、８４−１の構成を示す回路図であり、デコーダ８３において、８６〜９３はｐＭＯＳトランジスタ、センスアンプ８４−０、８４−１において、９４〜９７はｎＭＯＳトランジスタである。
【０１５８】
また、φ２はリセット信号、９８〜１０１はリセット信号φ２によりオン、オフが制御されるリセット回路を構成するｎＭＯＳトランジスタである。
【０１５９】
ここに、ｐＭＯＳトランジスタ８６、８７は、ソースとゲートをクロス接続され、ｐＭＯＳトランジスタ８６は、ソースをデータ線Ｌ３に接続され、ドレインをノードＮ２に接続され、ｐＭＯＳトランジスタ８７は、ソースをデータ線Ｌ１に接続され、ドレインをノードＮ２に接続されている。
【０１６０】
また、ｐＭＯＳトランジスタ８８、８９は、ソースとゲートをクロス接続され、ｐＭＯＳトランジスタ８８は、ソースをデータ線Ｌ２に接続され、ドレインをノード／Ｎ２に接続され、ｐＭＯＳトランジスタ８９は、ソースをデータ線Ｌ０に接続され、ドレインをノード／Ｎ２に接続されている。
【０１６１】
また、ｐＭＯＳトランジスタ９０、９１は、ソースとゲートをクロス接続され、ｐＭＯＳトランジスタ９０は、ソースをデータ線Ｌ３に接続され、ドレインをノードＮ３に接続され、ｐＭＯＳトランジスタ９１は、ソースをデータ線Ｌ２に接続され、ドレインをノードＮ３に接続されている。
【０１６２】
また、ｐＭＯＳトランジスタ９２、９３は、ソースとゲートをクロス接続され、ｐＭＯＳトランジスタ９２は、ソースをデータ線Ｌ１に接続され、ドレインをノード／Ｎ３に接続され、ｐＭＯＳトランジスタ９３は、ソースをデータ線Ｌ０に接続され、ドレインをノード／Ｎ３に接続されている。
【０１６３】
また、ｎＭＯＳトランジスタ９４、９５は、ドレインとゲートをクロス接続され、ｎＭＯＳトランジスタ９４は、ドレインをノードＮ２に接続され、ソースを接地線に接続され、ｎＭＯＳトランジスタ９５は、ドレインをノード／Ｎ２に接続され、ソースを接地されている。
【０１６４】
また、ｎＭＯＳトランジスタ９６、９７は、ドレインとゲートをクロス接続され、ｎＭＯＳトランジスタ９６は、ドレインをノードＮ３に接続され、ソースを接地線に接続され、ｎＭＯＳトランジスタ９７は、ドレインをノード／Ｎ３に接続され、ソースを接地されている。
【０１６５】
また、ｎＭＯＳトランジスタ９８は、ドレインをノードＮ２に接続され、ソースを接地線に接続され、ｎＭＯＳトランジスタ９９は、ドレインをノード／Ｎ２に接続され、ソースを接地されている。
【０１６６】
また、ｎＭＯＳトランジスタ１００は、ドレインをノードＮ３に接続され、ソースを接地線に接続され、ｎＭＯＳトランジスタ１０１は、ドレインをノード／Ｎ３に接続され、ソースを接地されている。
【０１６７】
ここに、データ伝送前には、リセット信号φ２＝Ｈレベル、ｎＭＯＳトランジスタ９８〜１０１＝オンとされ、ノードＮ２、／Ｎ２、Ｎ３、／Ｎ３は０［Ｖ］にリセットされ、データラッチ時には、リセット信号φ２＝Ｌレベル、ｎＭＯＳトランジスタ９８〜１０１＝オフとされる。
【０１６８】
したがって、ノードＮ２、／Ｎ２にはそれぞれ相補データｂ０、／ｂ０を得ることができ、ノードＮ３、／Ｎ３にはそれぞれ相補データｂ１、／ｂ１を得ることができる。
【０１６９】
即ち、データ伝送時におけるデータ線Ｌ０、Ｌ１、Ｌ２、Ｌ３の論理レベルと、再生される相補データｂ０、／ｂ０、ｂ１、／ｂ１の論理レベルとの関係は、表２４に示すようになる。
【０１７０】
【表２４】
本発明の第４実施形態によれば、電源電圧ＶＣＣにプリチャージされる４本のデータ線Ｌ０、Ｌ１、Ｌ２、Ｌ３のうち、１本のデータ線をディスチャージすることにより、２ビット構成のデータを表示する相補データｂ０、／ｂ０、ｂ１、／ｂ１を伝送することができるので、データ線Ｌ０、Ｌ１、Ｌ２、Ｌ３における消費電力の低減化を図ることができる。
【０１７２】
また、エンコーダ６９をパスゲートロジック回路で構成しているので、この点からも消費電力の低減化を図ることができると共に、エンコーダ６９を構成するに必要なトランジスタの数を低減し、パターン面積の低減化と、データ伝送の遅延の短縮化を図ることができる。
【０１７３】
また、ノードＮ０、／Ｎ０、Ｎ１、／Ｎ１のプリチャージ期間、ノードＮ０、／Ｎ０、Ｎ１、／Ｎ１とデータ線Ｌ０、Ｌ１、Ｌ２、Ｌ３とは、エンコーダ６９によって導通しないようにし、かつ、センスアンプ活性化信号φ１によりセンスアンプ６２−０、６２−１が活性化され、データがラッチされると、別のタイミング信号を加えることなく、対応するデータ線を自動的にディスチャージすることができるように構成しているので、データ線のディスチャージのタイミングロスを無くし、データ伝送の高速化を図ることができると共に、タイミング信号の生成のための充放電電流を削減し、この点からも消費電力の低減化を図ることができる。
【０１７４】
また、デコーダ８３をパスゲートロジック回路で構成しているので、デコーダ８３の出力ノードをラッチ回路８４−０、８４−１に直に接続することができるので、リファレンス電位を必要とせず、この点からも、消費電力の低減化を図ることができる。
【０１７５】
なお、本発明の第４実施形態においては、デコーダ８３及びラッチ回路８４−０、８４−１からなるレシーバを設けているが、この代わりに、図９に示すようなレシーバを備えるようにしても良い。
【０１７６】
図９中、１０３はデータ線Ｌ０、Ｌ１、Ｌ２、Ｌ３のレベルをデコードして相補データｂ０、／ｂ０を再生するデコーダ、１０４はデータ線Ｌ０、Ｌ１、Ｌ２、Ｌ３のレベルをデコードして相補データｂ１、／ｂ１を再生するデコーダである。
【０１７７】
また、デコーダ１０３において、１０５〜１０８はアナログ掛算回路を構成するｎＭＯＳトランジスタであり、ｎＭＯＳトランジスタ１０５、１０６は、トーテンポール接続され、ｎＭＯＳトランジスタ１０５は、ドレインをノードＮ４に接続され、ゲートをデータ線Ｌ１に接続され、ｎＭＯＳトランジスタ１０６は、ゲートをデータ線Ｌ３に接続され、ソースをノードＮ５に接続されている。
【０１７８】
また、ｎＭＯＳトランジスタ１０７、１０８は、トーテンポール接続され、ｎＭＯＳトランジスタ１０７は、ドレインをノードＮ４に接続され、ゲートをデータＬ３に接続され、ｎＭＯＳトランジスタ１０８は、ゲートをデータ線Ｌ１に接続されている。
【０１７９】
また、１０９〜１１２はアナログ掛算回路を構成するｎＭＯＳトランジスタであり、ｎＭＯＳトランジスタ１０９、１１０は、トーテンポール接続され、ｎＭＯＳトランジスタ１０９は、ドレインをノード／Ｎ４に接続され、ゲートをデータ線Ｌ２に接続され、ｎＭＯＳトランジスタ１１０は、ゲートをデータ線Ｌ０に接続され、ソースをノード／Ｎ５に接続されている。
【０１８０】
また、ｎＭＯＳトランジスタ１１１、１１２は、トーテンポール接続され、ｎＭＯＳトランジスタ１１１は、ドレインをノード／Ｎ４に接続され、ゲートをデータＬ０に接続され、ｎＭＯＳトランジスタ１１２は、ゲートをデータ線Ｌ２に接続されている。
【０１８１】
また、１１３、１１４はｐＭＯＳトランジスタ、１１５、１１６はｎＭＯＳトランジスタであり、これらｐＭＯＳトランジスタ１１３、１１４及びｎＭＯＳトランジスタ１１５、１１６でラッチ回路が構成されている。
【０１８２】
ここに、ｐＭＯＳトランジスタ１１３は、ソースをＶＣＣ電源線１１７に接続され、ゲートをノード／Ｎ４に接続され、ドレインをノードＮ４に接続され、ｐＭＯＳトランジスタ１１４は、ソースをＶＣＣ電源線１１７に接続され、ゲートをノードＮ４に接続され、ドレインをノード／Ｎ４に接続されている。
【０１８３】
また、ｎＭＯＳトランジスタ１１５は、ドレインをノードＮ５に接続され、ゲートをノード／Ｎ４に接続され、ｎＭＯＳトランジスタ１１６は、ドレインをノード／Ｎ５に接続され、ゲートをノードＮ４に接続されている。
【０１８４】
また、１１８、１１９はｐＭＯＳトランジスタ、１２０、１２１はｎＭＯＳトランジスタであり、これらｐＭＯＳトランジスタ１１８、１１９及びｎＭＯＳトランジスタ１２０、１２１でリセット回路が構成されている。
【０１８５】
ここに、ｐＭＯＳトランジスタ１１８は、ソースをＶＣＣ電源線１１７に接続され、ドレインをノードＮ４に接続され、リセット信号φ３によりオン、オフが制御される。
【０１８６】
また、ｐＭＯＳトランジスタ１１９は、ソースをＶＣＣ電源線１１７に接続され、ドレインをノード／Ｎ４に接続され、リセット信号φ３によりオン、オフが制御される。
【０１８７】
また、ｎＭＯＳトランジスタ１２０は、ドレインをｎＭＯＳトランジスタ１１５のソースに接続され、ソースを接地線に接続され、リセット信号φ３によりオン、オフが制御される。
【０１８８】
また、ｎＭＯＳトランジスタ１２１は、ドレインをｎＭＯＳトランジスタ１１６のソースに接続され、ソースを接地線に接続され、リセット信号φ３によりオン、オフが制御される。
【０１８９】
また、デコーダ１０４において、１２２〜１２５はアナログ掛算回路を構成するｎＭＯＳトランジスタであり、ｎＭＯＳトランジスタ１２２、１２３は、トーテンポール接続され、ｎＭＯＳトランジスタ１２２は、ドレインをノードＮ６に接続され、ゲートをデータ線Ｌ２に接続され、ｎＭＯＳトランジスタ１２３は、ゲートをデータ線Ｌ３に接続され、ソースをノードＮ７に接続されている。
【０１９０】
また、ｎＭＯＳトランジスタ１２４、１２５は、トーテンポール接続され、ｎＭＯＳトランジスタ１２４は、ドレインをノードＮ６に接続され、ゲートをデータ線Ｌ３に接続され、ｎＭＯＳトランジスタ１２５は、ゲートをデータ線Ｌ２に接続されている。
【０１９１】
また、１２６〜１２９はアナログ掛算回路を構成するｎＭＯＳトランジスタであり、ｎＭＯＳトランジスタ１２６、１２７は、トーテンポール接続され、ｎＭＯＳトランジスタ１２６は、ドレインをノード／Ｎ６に接続され、ゲートをデータ線Ｌ１に接続され、ｎＭＯＳトランジスタ１２７は、ゲートをデータ線Ｌ０に接続され、ソースをノード／Ｎ７に接続されている。
【０１９２】
また、ｎＭＯＳトランジスタ１２８、１２９は、トーテンポール接続され、ｎＭＯＳトランジスタ１２８は、ドレインをノード／Ｎ６に接続され、ゲートをデータ線Ｌ０に接続され、ｎＭＯＳトランジスタ１２９は、ゲートをデータ線Ｌ１に接続されている。
【０１９３】
また、１３０、１３１はｐＭＯＳトランジスタ、１３２、１３３はｎＭＯＳトランジスタであり、これらｐＭＯＳトランジスタ１３０、１３１及びｎＭＯＳトランジスタ１３２、１３３でラッチ回路が構成されている。
【０１９４】
ここに、ｐＭＯＳトランジスタ１３０は、ソースをＶＣＣ電源線１１７に接続され、ゲートをノード／Ｎ６に接続され、ドレインをノードＮ６に接続され、ｐＭＯＳトランジスタ１３１は、ソースをＶＣＣ電源線１１７に接続され、ゲートをノードＮ６に接続され、ドレインをノード／Ｎ６に接続されている。
【０１９５】
また、ｎＭＯＳトランジスタ１３２は、ドレインをノードＮ７に接続され、ゲートをノード／Ｎ６に接続され、ｎＭＯＳトランジスタ１３３は、ドレインをノード／Ｎ７に接続され、ゲートをノードＮ６に接続されている。
【０１９６】
また、１３４、１３５はｐＭＯＳトランジスタ、１３６、１３７はｎＭＯＳトランジスタであり、これらｐＭＯＳトランジスタ１３４、１３５及びｎＭＯＳトランジスタ１３６、１３７でリセット回路が構成されている。
【０１９７】
ここに、ｐＭＯＳトランジスタ１３４は、ソースをＶＣＣ電源線１１７に接続され、ドレインをノードＮ６に接続され、リセット信号φ３によりオン、オフが制御される。
【０１９８】
また、ｐＭＯＳトランジスタ１３５は、ソースをＶＣＣ電源線１１７に接続され、ドレインをノード／Ｎ６に接続され、リセット信号φ３によりオン、オフが制御される。
【０１９９】
また、ｎＭＯＳトランジスタ１３６は、ドレインをｎＭＯＳトランジスタ１３２のソースに接続され、ソースを接地線に接続され、リセット信号φ３によりオン、オフが制御される。
【０２００】
また、ｎＭＯＳトランジスタ１３７は、ドレインをｎＭＯＳトランジスタ１３３のソースに接続され、ソースを接地線に接続され、リセット信号φ３によりオン、オフが制御される。
【０２０１】
ここに、データ伝送時におけるデータ線Ｌ０、Ｌ１、Ｌ２、Ｌ３の論理レベルと、再生される相補データｂ０、／ｂ０、ｂ１、／ｂ１の論理レベルとの関係は、表２５に示すようになる。
【０２０２】
【表２５】
即ち、データ線Ｌ０＝Ｌレベル、データ線Ｌ１、Ｌ２、Ｌ３＝Ｈレベルの場合、ｎＭＯＳトランジスタ１０５〜１０８＝オン、ｎＭＯＳトランジスタ１１０、１１１＝オフ、ｎＭＯＳトランジスタ１２２〜１２５＝オン、ｎＭＯＳトランジスタ１２７、１２８＝オフとなる。
【０２０４】
この結果、ノードＮ４の電位＜ノード／Ｎ４の電位、ノードＮ６の電位＜ノード／Ｎ６の電位、相補データｂ０＝Ｌレベル、相補データ／ｂ０＝Ｈレベル、相補データｂ１＝Ｌレベル、相補データ／ｂ１＝Ｈレベルとなる。
【０２０５】
また、データ線Ｌ１＝Ｌレベル、データ線Ｌ０、Ｌ２、Ｌ３＝Ｈレベルの場合、ｎＭＯＳトランジスタ１０５、１０８＝オフ、ｎＭＯＳトランジスタ１０９〜１１２＝オン、ｎＭＯＳトランジスタ１２２〜１２５＝オン、ｎＭＯＳトランジスタ１２６、１２９＝オフとなる。
【０２０６】
この結果、ノードＮ４の電位＞ノード／Ｎ４の電位、ノードＮ６の電位＜ノード／Ｎ６の電位、相補データｂ０＝Ｈレベル、相補データ／ｂ０＝Ｌレベル、相補データｂ１＝Ｌレベル、相補データ／ｂ１＝Ｈレベルとなる。
【０２０７】
また、データ線Ｌ２＝Ｌレベル、データ線Ｌ０、Ｌ１、Ｌ３＝Ｈレベルの場合、ｎＭＯＳトランジスタ１０５〜１０８＝オン、ｎＭＯＳトランジスタ１０９、１１２＝オフ、ｎＭＯＳトランジスタ１２２、１２５＝オフ、ｎＭＯＳトランジスタ１２６〜１２９＝オンとなる。
【０２０８】
この結果、ノードＮ４の電位＜ノード／Ｎ４の電位、ノードＮ６の電位＞ノード／Ｎ６の電位、相補データｂ０＝Ｌレベル、相補データ／ｂ０＝Ｈレベル、相補データｂ１＝Ｈレベル、相補データ／ｂ１＝Ｌレベルとなる。
【０２０９】
また、データ線Ｌ３＝Ｌレベル、データ線Ｌ０、Ｌ１、Ｌ２＝Ｈレベルの場合、ｎＭＯＳトランジスタ１０６、１０７＝オフ、ｎＭＯＳトランジスタ１０９〜１１２＝オン、ｎＭＯＳトランジスタ１２３、１２４＝オフ、ｎＭＯＳトランジスタ１２６〜１２９＝オンとなる。
【０２１０】
この結果、ノードＮ４の電位＞ノード／Ｎ４の電位、ノードＮ６の電位＞ノード／Ｎ６の電位、相補データｂ０＝Ｈレベル、相補データ／ｂ０＝Ｌレベル、相補データｂ１＝Ｈレベル、相補データ／ｂ１＝Ｌレベルとなる。
【０２１１】
このように、レシーバを図９に示すように構成する場合には、データ線Ｌ０、Ｌ１、Ｌ２、Ｌ３のディスチャージ電位が中電位であり、駆動されるデータ線の電位変化が小振幅である場合においても、データ線Ｌ０、Ｌ１、Ｌ２、Ｌ３の電位をデコードすることができるので、データ線Ｌ０、Ｌ１、Ｌ２、Ｌ３のディスチャージ電位を中電位にし、駆動されるデータ線の電位変化を小振幅にすることにより、データ伝送の高速化を図ることができる。
【０２１２】
【発明の効果】
本発明中、第１の発明によれば、複数本のデータ線のうちの１本のデータ線の電位を変動させることにより、即ち、複数本のデータ線のうちの１本のデータ線を充放電することにより、並列複数ビット構成の伝送対象データを伝送することができるので、データ線における消費電力の低減化を図ることができる。
【０２１３】
本発明中、第２の発明によれば、複数本のデータ線のうちの１本のデータ線を充放電することにより、並列複数ビット構成の伝送対象データを伝送することができ、しかも、データ線を駆動する出力回路は、インバータではなく、ｎチャネル絶縁ゲート型電界効果トランジスタからなるオープンドレイン回路とされているので、データ線に付加される出力回路のジャンクション容量を減らすことができるので、データ線における消費電力の低減化を図ることができる。
【０２１４】
本発明中、第３の発明によれば、複数本のデータ線のうちの１本のデータ線を充放電することにより、並列複数ビット構成の伝送対象データを伝送することができ、しかも、データ線を駆動する出力回路は、インバータではなく、ｐチャネル絶縁ゲート型電界効果トランジスタからなるソースホロア回路とされているので、データ線に付加される出力回路のジャンクション容量を減らし、かつ、出力電位の振幅を小さいものとすることができ、この結果、データ線における消費電力の低減化を図ることができると共に、ソースホロア回路は、その初期には電流駆動能力が高く、レシーバの受信感度以上の電位差を高速に発生させることができるので、データ伝送の高速化を図ることができる。
【０２１５】
本発明中、第４の発明によれば、第３の発明と同様の効果を得ることができると共に、エンコーダを構成するに必要なトランジスタの数を低減し、パターン面積の低減化と、データ伝送の遅延の短縮化を図ることができる。
【０２１６】
本発明中、第５の発明によれば、半導体記憶装置について、複数本のデータ線のうちの１本のデータ線を駆動することにより、並列複数ビット構成の伝送対象データを伝送することができるので、データ線における消費電力の低減化を図ることができると共に、エンコーダを構成するに必要なトランジスタの数を低減し、パターン面積の低減化と、データ伝送の遅延の短縮化を図ることができる。
【０２１７】
本発明中、第６の発明によれば、第５の発明と同様の効果を得ることができると共に、デコーダを構成するに必要なトランジスタの数を低減し、パターン面積の低減化と、データ伝送の遅延の短縮化を図ることができる。
【０２１８】
本発明中、第７の発明によれば、第５の作用と同様の効果を得ることができると共に、データ線のディスチャージ電位が中電位であり、駆動されるデータ線の電位変化が小振幅である場合においても、データ線の電位をデコードすることができるので、データ伝送の高速化を図ることができる。
【０２１９】
本発明中、第８、第９の発明によれば、半導体記憶装置について、４本のデータ線のうちの１本のデータ線を駆動することにより、並列複数ビット構成の伝送対象データを伝送することができるので、データ線における消費電力の低減化を図ることができると共に、エンコーダを構成するに必要なトランジスタの数を低減し、パターン面積の低減化と、データ伝送の遅延の短縮化を図ることができる。
【０２２０】
本発明中、第１０の発明は、第９の発明と同様の効果を得ることができると共に、デコーダを構成するに必要なトランジスタの数を低減し、パターン面積の低減化と、データ伝送の遅延の短縮化を図ることができる。
【０２２１】
本発明中、第１１の発明は、第９の発明と同様の効果を得ることができると共に、データ線のディスチャージ電位が中電位であり、駆動されるデータ線の電位変化が小振幅である場合においても、データ線の電位をデコードすることができるので、データ伝送の高速化を図ることができる。
【０２２２】
【図面の簡単な説明】
【図１】本発明の第１実施形態の要部を示す回路図である。
【図２】本発明の第２実施形態の要部を示す回路図である。
【図３】本発明の第３実施形態の要部を示す回路図である。
【図４】本発明の第４実施形態の要部を示す回路図である。
【図５】本発明の第４実施形態が備えるセンスアンプ及びエンコーダの構成を示す回路図である。
【図６】本発明の第４実施形態が備えるチャージトランスファアンプの構成を示す回路図である。
【図７】本発明の第４実施形態が備えるチャージトランスファアンプ及びセンスアンプの動作を示す波形図である。
【図８】本発明の第４実施形態が備えるデコーダ及びラッチ回路の構成を示す回路図である。
【図９】本発明の第４実施形態が備えるレシーバの代わりに使用することができるレシーバの構成例を示す回路図である。
【図１０】従来の半導体集積回路の一例の要部を示す回路図である。
【符号の説明】
Ｌ０、Ｌ１、Ｌ２、Ｌ３ データ線
Claims (10)
- データ伝送前に一定の電位にリセットされる複数のデータ線と、
前記複数のデータ線に接続され、データ伝送時に並列複数ビット構成の伝送データをエンコードし該伝送データの内容に応じて何れか一本の前記データ線の電位を変動させるトランシーバと、
前記データ線に接続され、前記データ線の電位をデコードし前記伝送データを再生する
デコーダと
を備えることを特徴とする半導体集積回路。 - データ伝送前に前記複数のデータ線を高電位にプリチャージしてリセットするデータ線プリチャージ回路を備えること
を特徴とする請求項１に記載の半導体集積回路。 - 前記トランシーバは複数のトランシーバから構成され、
前記複数のトランシーバの各々は、
前記複数のデータ線のそれぞれに対応して設けられた複数個のトランジスタと、
前記伝送データをエンコードし、前記伝送データの内容に応じて前記複数個のトランジスタのうち、いずれかのトランジスタをオン状態とするエンコーダと
を備えることを特徴とする請求項１又は請求項２に記載の半導体集積回路。 - 前記トランジスタはｎチャネル絶縁ゲート型電界効果トランジスタであり、
ドレインが対応するデータ線に接続され、ソースが接地線に接続されていること
を特徴とする請求項３に記載の半導体集積回路。 - 前記トランジスタはｐチャネル絶縁ゲート型電界効果トランジスタであり、
ソースが対応するデータ線に接続され、ドレインが接地線に接続されていること
を特徴とする請求項３に記載の半導体集積回路。 - 前記エンコーダは、制御信号により活性状態及び非活性状態を制御されることを特徴とする請求項１、請求項２、請求項３、請求項４又は請求項５に記載の半導体集積回路。
- 前記エンコーダは、
パスゲートロジック回路で構成されていること
を特徴とする請求項１、請求項２、請求項３、請求項４、請求項５又は請求項６に記載の半導体集積回路。 - 前記トランシーバは、
メモリセルから読み出されたデータを相補データとして保持する複数個のラッチ回路と、
前記複数のデータ線と前記複数個のラッチ回路とに接続され、前記複数個のラッチ回路が保持する相補データを前記伝送データとしてエンコードし前記相補データの内容に応じて、前記複数本のデータ線のうち、いずれかのデータ線をディスチャージするパスゲートロジック回路と
を備えることを特徴とする請求項１、請求項２、請求項３、請求項４、請求項５、請求項６又は請求項７に記載の半導体集積回路。 - 前記レシーバは、
前記複数のデータ線の電位をデコードし、前記伝送データである相補データを再生するパスゲートロジック回路と、
前記パスゲートロジック回路の出力を増幅する増幅回路と
を備えることを特徴とする請求項１、請求項２、請求項３、請求項４、請求項５、請求項６、請求項７又は請求項８に記載の半導体集積回路。 - 前記レシーバは、
前記複数のデータ線の電位をデコードして前記伝送データである相補データを再生するアナログ掛算回路と、
前記アナログ掛算回路の出力を増幅する増幅回路と
を備えることを特徴とする請求項１、請求項２、請求項３、請求項４、請求項５、請求項６、請求項７又は請求項８に記載の半導体集積回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04498497A JP3921724B2 (ja) | 1997-02-28 | 1997-02-28 | 半導体集積回路 |
| US09/013,549 US6061276A (en) | 1997-02-07 | 1998-01-26 | Semiconductor memory device and a semiconductor integrated circuit |
| KR1019980003559A KR100273651B1 (ko) | 1997-02-07 | 1998-02-07 | 반도체 메모리 장치 및 반도체 집적 회로 |
| US09/479,236 US6292408B1 (en) | 1997-02-07 | 2000-01-07 | Semiconductor memory device and a semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04498497A JP3921724B2 (ja) | 1997-02-28 | 1997-02-28 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10241371A JPH10241371A (ja) | 1998-09-11 |
| JP3921724B2 true JP3921724B2 (ja) | 2007-05-30 |
Family
ID=12706737
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04498497A Expired - Fee Related JP3921724B2 (ja) | 1997-02-07 | 1997-02-28 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3921724B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000339968A (ja) | 1999-05-27 | 2000-12-08 | Mitsubishi Electric Corp | データ転送回路 |
| WO2001080249A1 (fr) * | 2000-04-19 | 2001-10-25 | Fujitsu Limited | Procede de commande d'ecriture/de lecture de donnees, et dispositif de stockage |
-
1997
- 1997-02-28 JP JP04498497A patent/JP3921724B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10241371A (ja) | 1998-09-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4567578A (en) | Cache memory flush scheme | |
| US5701095A (en) | High speed, low noise CMOS multiplexer with precharge | |
| US6078544A (en) | Multi-port SRAM | |
| EP0328110B1 (en) | Operation mode setting circuit for DRAM | |
| US5228106A (en) | Track-and-regenerate amplifiers and memories using such amplifiers | |
| KR100560948B1 (ko) | 6 트랜지스터 듀얼 포트 에스램 셀 | |
| KR102310684B1 (ko) | 레벨 시프터 인에이블 | |
| KR20020085897A (ko) | 제어할 수 있는 가상 공급 전원을 이용하여 소비전력 및데이터출력시간이 감소된 반도체 메모리 셀 | |
| KR19990072294A (ko) | 감지증폭기장치및디지탈데이타출력신호발생방법 | |
| JPH0482080A (ja) | 静的ランダムアクセスメモリ | |
| US4338679A (en) | Row driver circuit for semiconductor memory | |
| JP3921724B2 (ja) | 半導体集積回路 | |
| KR100403348B1 (ko) | 계층적 구조를 갖는 비트라인 선택 회로 | |
| KR100273651B1 (ko) | 반도체 메모리 장치 및 반도체 집적 회로 | |
| US5684745A (en) | SRAM device with a bit line discharge circuit for low power | |
| US6236585B1 (en) | Dynamic, data-precharged, variable-entry-length, content addressable memory circuit architecture with multiple transistor threshold voltage extensions | |
| US4825409A (en) | NMOS data storage cell for clocked shift register applications | |
| KR100272672B1 (ko) | 다이나믹 씨모오스 회로 | |
| US5418748A (en) | Bit line load circuit for semiconductor static RAM | |
| US5255223A (en) | Semiconductor memory device having alternatively operated equalizing and erasing functions | |
| US6016277A (en) | Reference voltage generator for reading a ROM cell in an integrated RAM/ROM memory device | |
| US5818266A (en) | Reference voltage generator made of BiMOS transistors | |
| KR100486200B1 (ko) | 반도체장치의비트라인전압발생기 | |
| KR100630674B1 (ko) | 센스 앰프 드라이버 및 이를 구비하는 반도체 메모리 장치 | |
| US5640360A (en) | Address buffer of semiconductor memory device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070130 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070212 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |