JPH10241371A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】 【課題】データ伝送前に一定の電位にリセットされる複
数本のデータ線と、これら複数本のデータ線を備える半
導体集積回路に関し、データ線における消費電力の低減
化を図る。 【解決手段】伝送対象データＢ０、Ｂ１を伝送する場
合、伝送対象データＢ０、Ｂ１を相補データｂ０、／ｂ
０、ｂ１、／ｂ１とし、更に、これら相補データｂ０、
／ｂ０、ｂ１、／ｂ１をエンコードして、電源電圧ＶＣ
Ｃにプリチャージされる４本のデータ線Ｌ０、Ｌ１、Ｌ
２、Ｌ３のうち、１本のみをディスチャージすることに
よりデータ伝送を行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、データ伝送前に一
定の電位にリセットされる複数本のデータ線と、これら
複数本のデータ線を備える半導体集積回路に関する。

【０００２】低消費電力の半導体集積回路は、携帯機器
の電池寿命を延ばすためにも、また、回路規模を拡大し
ても、発熱をプラスチック・パッケージの許容範囲に収
めるためにも、その必要性が増大している。

【０００３】ところで、半導体記憶装置内において、デ
ータバスを駆動してデータを伝送すると、振幅電圧×デ
ータバスの配線容量×スイッチング回数×駆動データバ
ス数の電荷が充放電されることになる。

【０００４】ここに、最近の半導体集積回路には、デー
タバス幅を３２ビットや６４ビットと大きくし、信号周
波数を１００ＭＨｚと高周波数にするものがあり、しか
も、データバスは配線容量が大きいため、このような半
導体集積回路においては、内部におけるデータ伝送にか
なりの電力を消費してしまう。したがって、データバス
における消費電力の低減化は、重要な課題である。

【０００５】

【従来の技術】図１０は従来の半導体集積回路の一例の
要部を示す回路図である。図１０中、Ｌ０、Ｌ１、Ｌ
２、Ｌ３はデータ伝送路をなす並列配線されたデータ
線、１０はデータ伝送前にデータ線Ｌ０、Ｌ１、Ｌ２、
Ｌ３を高電位（以下、Ｈレベルという）にプリチャージ
するデータ線プリチャージ回路である。

【０００６】また、Ｂ０、Ｂ１は伝送対象データ、１１
はデータの送出を行うトランシーバであり、１２は伝送
対象データＢ０を入力してデータ線Ｌ０、Ｌ１を駆動す
るドライバ、１３は伝送対象データＢ１を入力してデー
タ線Ｌ２、Ｌ３を駆動するドライバである。

【０００７】ドライバ１２は、伝送対象データＢ０＝Ｌ
レベルの場合には、データ線Ｌ１をフローティング状態
に保持し、データ線Ｌ０を低電位（以下、Ｌレベルとい
う）にディスチャージし、伝送対象データＢ０＝Ｈレベ
ルの場合には、データ線Ｌ０をフローティング状態に保
持し、データ線Ｌ１をＬレベルにディスチャージするよ
うに構成されている。

【０００８】また、ドライバ１３は、伝送対象データＢ
１＝Ｌレベルの場合には、データ線Ｌ３をフローティン
グ状態に保持し、データ線Ｌ２をＬレベルにディスチャ
ージし、伝送対象データＢ１＝Ｈレベルの場合には、デ
ータ線Ｌ２をフローティング状態に保持し、データ線Ｌ
３をＬレベルにディスチャージするように構成されてい
る。

【０００９】したがって、データ伝送時における伝送対
象データＢ０、Ｂ１の論理レベルと、データ線Ｌ０、Ｌ
１、Ｌ２、Ｌ３の論理レベルとの関係は、表１に示すよ
うになる。

【００１０】

【表１】

【００１１】また、１４はデータの受信を行うレシーバ
であり、１５はデータ線Ｌ０、Ｌ１の論理レベルから伝
送対象データＢ０を再生する再生回路、１６はデータ線
Ｌ２、Ｌ３の論理レベルから伝送対象データＢ１を再生
するレシーバである。

【００１２】

【発明が解決しようとする課題】このように、図１０に
示す従来の半導体集積回路においては、４本のデータ線
Ｌ０、Ｌ１、Ｌ２、Ｌ３を使用して２ビットの伝送対象
データＢ０、Ｂ１を伝送する場合、伝送対象データＢ
０、Ｂ１の内容に関わらず、プリチャージされた４本の
データ線Ｌ０、Ｌ１、Ｌ２、Ｌ３のうち、必ず、２本の
データ線をディスチャージする必要があり、これが消費
電力の増大を招く要因となっていた。

【００１３】本発明は、かかる点に鑑み、データ線にお
ける消費電力の低減化を図ることができるようにした半
導体集積回路を提供することを目的とする。

【００１４】

【課題を解決するための手段】本発明中、第１の発明
（請求項１記載の半導体集積回路）は、データ伝送前に
一定の電位にリセットされる複数本のデータ線と、これ
ら複数本のデータ線を使用するトランシーバ及びレシー
バとを備える半導体集積回路において、トランシーバ
は、データ伝送時、並列複数ビット構成の伝送対象デー
タをエンコードして、伝送対象データの内容に応じて、
複数本のデータ線のうち、いずれか１本のデータ線の電
位を変動させるように構成され、レシーバは、複数本の
データ線の電位をデコードして、伝送対象データを再生
するように構成されるというものである。

【００１５】本発明中、第１の発明によれば、複数本の
データ線のうちの１本のデータ線の電位を変動させるこ
とにより、即ち、複数本のデータ線のうちの１本のデー
タ線をチャージ又はディスチャージすることにより、並
列複数ビット構成の伝送対象データを伝送することがで
きるので、データ線における消費電力を低減することが
できる。

【００１６】本発明中、第２の発明（請求項２記載の半
導体集積回路）は、第１の発明において、データ伝送前
に複数本のデータ線を高電位にプリチャージすることに
よりリセットするデータ線プリチャージ回路を有すると
共に、トランシーバとして、複数個のトランシーバを有
し、各トランシーバは、複数本のデータ線のそれぞれに
対応して設けられ、ドレインを対応するデータ線に接続
し、ソースを接地線に接続した複数個のｎチャネル絶縁
ゲート形電界効果トランジスタと、制御信号により活性
状態、非活性状態を制御され、活性状態時には、伝送対
象データをエンコードして、伝送対象データの内容に応
じて、複数個のｎチャネル絶縁ゲート形電界効果トラン
ジスタのうち、いずれか１個のｎチャネル絶縁ゲート型
電界効果トランジスタをオン状態、他のｎチャネル絶縁
ゲート型電界効果トランジスタをオフ状態に制御し、非
活性状態時には、複数個のｎチャネル絶縁ゲート型電界
効果トランジスタをオフ状態に制御するエンコーダとを
備えて構成されるというものである。

【００１７】本発明中、第２の発明によれば、複数本の
データ線のうちの１本のデータ線をディスチャージする
ことにより、並列複数ビット構成の伝送対象データを伝
送することができ、しかも、トランシーバの出力回路
は、インバータではなく、ｎチャネル絶縁ゲート型電界
効果トランジスタからなるオープンドレイン回路とされ
ているので、データ線に付加されるトランシーバの出力
回路のジャンクション容量を減らすことができるので、
データ線における消費電力を低減することができる。

【００１８】本発明中、第３の発明（請求項３記載の半
導体集積回路）は、第１の発明において、データ伝送前
に複数本のデータ線を高電位にプリチャージすることに
よりリセットするデータ線プリチャージ回路を有すると
共に、トランシーバとして、複数個のトランシーバを有
し、各トランシーバは、複数本のデータ線のそれぞれに
対応して設けられ、ソースを対応するデータ線に接続
し、ドレインを接地線に接続した複数個のｐチャネル絶
縁ゲート形電界効果トランジスタと、制御信号により活
性状態、非活性状態を制御され、活性状態時には、伝送
対象データをエンコードして、伝送対象データの内容に
応じて、複数個のｐチャネル絶縁ゲート形電界効果トラ
ンジスタのうち、いずれか１個のｐチャネル絶縁ゲート
型電界効果トランジスタをオン状態、他のｐチャネル絶
縁ゲート型電界効果トランジスタをオフ状態に制御し、
非活性状態時には、複数個のｎチャネル絶縁ゲート型電
界効果トランジスタをオフ状態に制御するエンコーダと
を備えて構成されるというものである。

【００１９】本発明中、第３の発明によれば、複数本の
データ線のうちの１本のデータ線をディスチャージする
ことにより、並列複数ビット構成の伝送対象データを伝
送することができ、しかも、トランシーバの出力回路
は、インバータではなく、ｐチャネル絶縁ゲート型電界
効果トランジスタからなるソースホロア回路とされてい
るので、データ線に付加されるトランシーバの出力回路
のジャンクション容量を減らし、かつ、出力電位の振幅
を小さいものとすることができるので、データ線におけ
る消費電力を低減することができる。

【００２０】また、ソースホロア回路は、その初期には
電流駆動能力が高く、レシーバの受信感度以上の電位差
を高速に発生させることができるので、データ伝送の高
速化を図ることができる。

【００２１】本発明中、第４の発明（請求項４記載の半
導体集積回路）は、第３の発明において、エンコーダ
は、パスゲートロジック回路で構成されるというもので
ある。

【００２２】本発明中、第４の発明によれば、第３の発
明と同様の作用を得ることができると共に、エンコーダ
を構成するに必要なトランジスタの数を低減することが
できる。

【００２３】本発明中、第５の発明（請求項５記載の半
導体集積回路）は、第１の発明において、データ伝送前
に複数本のデータ線を高電位にプリチャージすることに
よりリセットするデータ線プリチャージ回路を有し、ト
ランシーバは、メモリセルから読み出されたデータを相
補データとして保持する複数個のラッチ回路と、複数本
のデータ線と複数個のラッチ回路の相補データ保持ノー
ドとの間に接続され、複数個のラッチ回路が保持する相
補データを伝送対象データとしてエンコードして、複数
個のラッチ回路が保持する相補データの内容に応じて、
複数本のデータ線のうち、いずれか１本のデータ線をデ
ィスチャージするパスゲートロジック回路とを備えて構
成されるというものである。

【００２４】本発明中、第５の発明によれば、半導体記
憶装置について、複数本のデータ線のうちの１本のデー
タ線をディスチャージすることにより、並列複数ビット
構成の伝送対象データを伝送することができるので、デ
ータ線における消費電力を低減することができると共
に、エンコーダを構成するに必要なトランジスタの数を
低減することができる。

【００２５】本発明中、第６の発明（請求項６記載の半
導体集積回路）は、第５の発明において、レシーバは、
複数本のデータ線の電位をデコードして、複数個のラッ
チ回路が保持する相補データを再生するパスゲートロジ
ック回路と、このパスゲートロジック回路の出力を増幅
する増幅回路とを備えて構成されるというものである。

【００２６】本発明中、第６の発明によれば、半導体記
憶装置について、第５の発明と同様の作用を得ることが
できると共に、デコーダを構成するに必要なトランジス
タの数を低減することができる。

【００２７】本発明中、第７の発明（請求項７記載の半
導体集積回路）は、第５の発明において、レシーバは、
複数本のデータ線の電位をデコードして、複数個のラッ
チ回路が保持する相補データを再生するアナログ掛算回
路と、このアナログ掛算回路の出力を増幅する増幅回路
とを備えて構成されるというものである。

【００２８】本発明中、第７の発明によれば、第５の作
用と同様の作用を得ることができると共に、データ線の
ディスチャージ電位が中電位であり、駆動されるデータ
線の電位変化が小振幅である場合においても、データ線
の電位をデコードすることができる。

【００２９】本発明中、第８の発明（請求項８記載の半
導体集積回路）は、第５の発明において、複数本のデー
タ線として、４本のデータ線を有すると共に、複数個の
ラッチ回路として、第１、第２のラッチ回路を有すると
いうものである。

【００３０】第１のラッチ回路は、ドレインとゲートと
をクロス接続した第１、第２のｎチャネル絶縁ゲート型
電界効果トランジスタを有し、データ読出し時、第１、
第２のｎチャネル絶縁ゲート型電界効果トランジスタの
ドレインをメモリセルが接続された一対の第１、第２の
ビット線に接続されるものである。

【００３１】第２のラッチ回路は、ドレインとゲートと
をクロス接続した第３、第４のｎチャネル絶縁ゲート型
電界効果トランジスタを有し、データ読出し時、第３、
第４のｎチャネル絶縁ゲート型電界効果トランジスタの
ドレインをメモリセルが接続された一対の第３、第４の
ビット線に接続されるものである。

【００３２】本発明中、第９の発明（請求項９記載の半
導体集積回路）は、第８の発明において、パスゲートロ
ジック回路は、ソースをそれぞれ異なるデータ線に接続
し、ドレインをそれぞれ第１、第２のラッチ回路の異な
る相補データ保持ノードに接続し、データ伝送時、第
１、第２のラッチ回路が保持する相補データの内容に応
じて、４本のデータ線のうち、いずれか１本のデータ線
をディスチャージすることができるように、ゲートを第
１、第２のラッチ回路の異なる相補データ保持ノードに
接続している第１、第２、第３、第４のｐチャネル絶縁
ゲート型電界効果トランジスタを備えて構成されるとい
うものである。

【００３３】本発明中、第１０の発明（請求項１０記載
の半導体集積回路）は、第９の発明において、レシーバ
は、パスゲートロジック回路と、リセット回路と、第
３、第４のラッチ回路を備えて構成されているというも
のである。

【００３４】また、パスゲートロジック回路は、ソース
とゲートとをクロス接続し、ドレインを第１のノードに
共通接続し、ソースをそれぞれ対応するデータ線に接続
した第５、第６のｐチャネル絶縁ゲート型電界効果トラ
ンジスタと、ソースとゲートをクロス接続し、ドレイン
を第２のノードに共通接続し、ソースをそれぞれ対応す
るデータ線に接続した第７、第８のｐチャネル絶縁ゲー
ト型電界効果トランジスタと、ソースとゲートをクロス
接続し、ドレインを第３のノードに共通接続し、ソース
をそれぞれ対応するデータ線に接続した第９、第１０の
ｐチャネル絶縁ゲート型電界効果トランジスタと、ソー
スとゲートをクロス接続し、ドレインを第４のノードに
共通接続し、ソースをそれぞれ対応するデータ線に接続
した第１１、第１２のｐチャネル絶縁ゲート型電界効果
トランジスタとを有するものである。

【００３５】リセット回路は、データ伝送前に第１、第
２、第３、第４のノードを接地電圧にリセットするよう
に構成されるものである。

【００３６】第３のラッチ回路は、ドレインとゲートと
をクロス接続した第５、第６のｎチャネル絶縁ゲート型
電界効果トランジスタを有し、第５、第６のｎチャネル
絶縁ゲート型電界効果トランジスタのドレインをそれぞ
れ第１、第２のノードに接続したものである。

【００３７】第４のラッチ回路と、ドレインとゲートと
をクロス接続した第７、第８のｎチャネル絶縁ゲート型
電界効果トランジスタを有し、第７、第８のｎチャネル
絶縁ゲート型電界効果トランジスタのドレインをそれぞ
れ第３、第４のノードに接続したものである。

【００３８】本発明中、第１１の発明（請求項１１記載
の半導体集積回路）は、第９の発明において、レシーバ
は、第１、第２のアナログ掛算回路と、第５のラッチ回
路と、第１のリセット回路とを有し、第１のラッチ回路
が保持する相補データを再生する第１のデコーダと、第
３、第４のアナログ掛算回路と、第６のラッチ回路と、
第２のリセット回路とを有し、第２のラッチ回路が保持
する相補データを再生する第２のデコーダとを備えて構
成されるというものである。

【００３９】第１のアナログ掛算回路は、ドレインを第
５のノードに接続し、ゲートを対応するデータ線に接続
した第９のｎチャネル絶縁ゲート型電界効果トランジス
タと、ドレインを第９のｎチャネル絶縁ゲート型電界効
果トランジスタのソースに接続し、ゲートを対応するデ
ータ線に接続し、ソースを第６のノードに接続した第１
０のｎチャネル絶縁ゲート型電界効果トランジスタと、
ドレインを第５のノードに接続し、ゲートを第１０のｎ
チャネル絶縁ゲート型電界効果トランジスタのゲートに
接続した第１１のｎチャネル絶縁ゲート型電界効果トラ
ンジスタと、ドレインを第１１のｎチャネル絶縁ゲート
型電界効果トランジスタのソースに接続し、ゲートを第
９のｎチャネル絶縁ゲート型電界効果トランジスタのゲ
ートに接続し、ソースを第６のノードに接続した第１２
のｎチャネル絶縁ゲート型電界効果トランジスタから構
成されるものである。

【００４０】第２のアナログ掛算回路は、ドレインを第
７のノードに接続し、ゲートを対応するデータ線に接続
した第１３のｎチャネル絶縁ゲート型電界効果トランジ
スタと、ドレインを第１３のｎチャネル絶縁ゲート型電
界効果トランジスタのソースに接続し、ゲートを対応す
るデータ線に接続し、ソースを第８のノードに接続した
第１４のｎチャネル絶縁ゲート型電界効果トランジスタ
と、ドレインを第７のノードに接続し、ゲートを第１４
のｎチャネル絶縁ゲート型電界効果トランジスタのゲー
トに接続した第１５のｎチャネル絶縁ゲート型電界効果
トランジスタと、ドレインを第１５のｎチャネル絶縁ゲ
ート型電界効果トランジスタのソースに接続し、ゲート
を第１３のｎチャネル絶縁ゲート型電界効果トランジス
タのゲートに接続し、ソースを第８のノードに接続した
第１６のｎチャネル絶縁ゲート型電界効果トランジスタ
から構成されるものである。

【００４１】第５のラッチ回路は、ゲートとドレインと
をクロス接続し、ドレインをそれぞれ第５、第７のノー
ドに接続し、ソースに電源電圧が印加される第１３、第
１４のｐチャネル絶縁ゲート型電界効果トランジスタ
と、ドレインを第６のノードに接続し、ゲートを第７の
ノードに接続した第１７のｎチャネル絶縁ゲート型電界
効果トランジスタと、ドレインを第８のノードに接続
し、ゲートを第５のノードに接続した第１８のｎチャネ
ル絶縁ゲート型電界効果トランジスタとを有するもので
ある。

【００４２】第１のリセット回路は、ドレインを第５の
ノードに接続し、ソースに電源電圧が印加され、リセッ
ト信号によりオン、オフが制御される第１５のｐチャネ
ル絶縁ゲート型電界効果トランジスタと、ドレインを第
７のノードに接続し、ソースに電源電圧が印加され、リ
セット信号によりオン、オフが制御される第１６のｐチ
ャネル絶縁ゲート型電界効果トランジスタと、ドレイン
を第１７のｎチャネル絶縁ゲート型電界効果トランジス
タのソースに接続し、ソースに接地電圧を印加され、リ
セット信号によりオン、オフが制御される第１９のｎチ
ャネル絶縁ゲート型電界効果トランジスタと、ドレイン
を第１８のｎチャネル絶縁ゲート型電界効果トランジス
タのソースに接続し、ソースに接地電圧を印加され、リ
セット信号によりオン、オフが制御される第２０のｎチ
ャネル絶縁ゲート型電界効果トランジスタとを有するも
のである。

【００４３】第３のアナログ掛算回路は、ドレインを第
９のノードに接続し、ゲートを対応するデータ線に接続
した第２１のｎチャネル絶縁ゲート型電界効果トランジ
スタと、ドレインを第２１のｎチャネル絶縁ゲート型電
界効果トランジスタのソースに接続し、ゲートを対応す
るデータ線に接続し、ソースを第１０のノードに接続し
た第２２のｎチャネル絶縁ゲート型電界効果トランジス
タと、ドレインを第９のノードに接続し、ゲートを第２
２のｎチャネル絶縁ゲート型電界効果トランジスタのゲ
ートに接続した第２３のｎチャネル絶縁ゲート型電界効
果トランジスタと、ドレインを第２３のｎチャネル絶縁
ゲート型電界効果トランジスタのソースに接続し、ゲー
トを第２１のｎチャネル絶縁ゲート型電界効果トランジ
スタのゲートに接続し、ソースを第１０のノードに接続
した第２４のｎチャネル絶縁ゲート型電界効果トランジ
スタから構成されるものである。

【００４４】第４のアナログ掛算回路は、ドレインを第
１１のノードに接続し、ゲートを対応するデータ線に接
続した第２５のｎチャネル絶縁ゲート型電界効果トラン
ジスタと、ドレインを第２５のｎチャネル絶縁ゲート型
電界効果トランジスタのソースに接続し、ゲートを対応
するデータ線に接続し、ソースを第１２のノードに接続
した第２６のｎチャネル絶縁ゲート型電界効果トランジ
スタと、ドレインを第１１のノードに接続し、ゲートを
第２６のｎチャネル絶縁ゲート型電界効果トランジスタ
のゲートに接続した第２７のｎチャネル絶縁ゲート型電
界効果トランジスタと、ドレインを第２７のｎチャネル
絶縁ゲート型電界効果トランジスタのソースに接続し、
ゲートを第２５のｎチャネル絶縁ゲート型電界効果トラ
ンジスタのゲートに接続し、ソースを第１２のノードに
接続した第２８のｎチャネル絶縁ゲート型電界効果トラ
ンジスタから構成されるものである。

【００４５】第６のラッチ回路は、ゲートとドレインと
をクロス接続し、ドレインをそれぞれ第９、第１１のノ
ードに接続し、ソースに電源電圧が印加される第１７、
第１８のｐチャネル絶縁ゲート型電界効果トランジスタ
と、ドレインを第１０のノードに接続し、ゲートを第１
１のノードに接続した第２９のｎチャネル絶縁ゲート型
電界効果トランジスタと、ドレインを第１２のノードに
接続し、ゲートを前記第９のノードに接続した第３０の
ｎチャネル絶縁ゲート型電界効果トランジスタとを有す
るものである。

【００４６】第２のリセット回路は、ドレインを第９の
ノードに接続し、ソースに電源電圧が印加され、リセッ
ト信号によりオン、オフが制御される第１９のｐチャネ
ル絶縁ゲート型電界効果トランジスタと、ドレインを第
１１のノードに接続し、ソースに電源電圧が印加され、
リセット信号によりオン、オフが制御される第２０のｐ
チャネル絶縁ゲート型電界効果トランジスタと、ドレイ
ンを第２９のｎチャネル絶縁ゲート型電界効果トランジ
スタのソースに接続し、ソースに接地電圧を印加され、
リセット信号によりオン、オフが制御される第３１のｎ
チャネル絶縁ゲート型電界効果トランジスタと、ドレイ
ンを第３０のｎチャネル絶縁ゲート型電界効果トランジ
スタのソースに接続し、ソースに接地電圧を印加され、
リセット信号によりオン、オフが制御される第３２のｎ
チャネル絶縁ゲート型電界効果トランジスタとを有する
ものである。

【００４７】

【発明の実施の形態】以下、図１〜図９を参照して、本
発明の第１実施形態〜第４実施形態について説明する。

【００４８】第１実施形態・・図１ 図１は本発明の第１実施形態の要部を示す回路図であ
る。図１中、Ｌ０、Ｌ１、Ｌ２、Ｌ３はデータ伝送路を
なす並列配線されたデータ線、２０はデータ伝送前にデ
ータ線Ｌ０、Ｌ１、Ｌ２、Ｌ３を電源電圧ＶＣＣにプリ
チャージするデータ線プリチャージ回路である。

【００４９】また、Ｂ０、Ｂ１は伝送対象データ、２１
はデータの送出を行うトランシーバであり、２２は伝送
対象データＢ０を同相のデータｂ０と逆相のデータ／ｂ
０に相補化する相補化回路、２３は伝送対象データＢ１
を同相のデータｂ１と逆相のデータ／ｂ１に相補化する
相補化回路である。表２は相補化回路２２の機能表、表
３は相補化回路２３の機能表である。

【００５０】

【表２】

【００５１】

【表３】

【００５２】また、２４は相補データｂ０、／ｂ０、ｂ
１、／ｂ１をエンコードしてデータ線Ｌ０、Ｌ１、Ｌ
２、Ｌ３を駆動するエンコーダであり、このエンコーダ
２４は、次のように動作する。

【００５３】即ち、相補データｂ０＝Ｌ、／ｂ０＝Ｈ、
ｂ１＝Ｌ、／ｂ１＝Ｈの場合には、データ線Ｌ１、Ｌ
２、Ｌ３をフローティング状態に保持し、データ線Ｌ０
をＬレベルにディスチャージする。

【００５４】また、相補データｂ０＝Ｈ、／ｂ０＝Ｌ、
ｂ１＝Ｌ、／ｂ１＝Ｈの場合には、データ線Ｌ０、Ｌ
２、Ｌ３をフローティング状態に保持し、データ線Ｌ１
をＬレベルにディスチャージする。

【００５５】また、相補データｂ０＝Ｌ、／ｂ０＝Ｈ、
ｂ１＝Ｈ、／ｂ１＝Ｌの場合には、データ線Ｌ０、Ｌ
１、Ｌ３をフローティング状態に保持し、データ線Ｌ２
をＬレベルにディスチャージする。

【００５６】また、相補データｂ０＝Ｈ、／ｂ０＝Ｌ、
ｂ１＝Ｈ、／ｂ１＝Ｌの場合には、データ線Ｌ０、Ｌ
１、Ｌ２をフローティング状態に保持し、データ線Ｌ３
をＬレベルにディスチャージする。

【００５７】したがって、データ伝送時における伝送対
象データＢ０、Ｂ１の論理レベルと、相補データｂ０、
／ｂ０、ｂ１、／ｂ１の論理レベルと、データ線Ｌ０、
Ｌ１、Ｌ２、Ｌ３の論理レベルとの関係は、表４に示す
ようになる。

【００５８】

【表４】

【００５９】また、２５はデータの受信を行うレシ−バ
であり、２６はデータ線Ｌ０、Ｌ１、Ｌ２、Ｌ３の論理
レベルをデコードして相補データｂ０、／ｂ０、ｂ１、
／ｂ１を再生するデコーダである。

【００６０】また、２７は相補データｂ０、／ｂ０を伝
送対象データＢ０に単一化する単一化回路、２８は相補
データｂ１、／ｂ１を伝送対象データＢ１に単一化する
単一化回路である。

【００６１】本発明の第１実施形態によれば、伝送対象
データＢ０、Ｂ１を伝送する場合に、伝送対象データＢ
０、Ｂ１を相補データｂ０、／ｂ０、ｂ１、／ｂ１とし
ているが、エンコーダ２４を設け、電源電圧ＶＣＣにプ
リチャージされる４本のデータ線Ｌ０、Ｌ１、Ｌ２、Ｌ
３のうち、１本のみをディスチャージすることによりデ
ータ伝送を行うようにしているので、データ線Ｌ０、Ｌ
１、Ｌ２、Ｌ３における消費電力の低減化を図ることが
できる。

【００６２】第２実施形態・・図２ 図２は本発明の第２実施形態の要部を示す回路図であ
る。図２中、Ｌ０、Ｌ１、Ｌ２、Ｌ３はデータ伝送路を
なす並列配線されたデータ線、３０はデータ伝送前にデ
ータ線Ｌ０、Ｌ１、Ｌ２、Ｌ３を電源電圧ＶＣＣにプリ
チャージするデータ線プリチャージ回路である。

【００６３】データ線プリチャージ回路３０において、
３１は電源電圧ＶＣＣを供給するＶＣＣ電源線、３２−
０、３２−１、３２−２、３２−３はデータ線プリチャ
ージ信号ＰＣによりオン、オフが制御されるｐＭＯＳト
ランジスタである。

【００６４】ここに、ｐＭＯＳトランジスタ３２−０
は、ソースをＶＣＣ電源線３１に接続され、ドレインを
データ線Ｌ０に接続され、ｐＭＯＳトランジスタ３２−
１は、ソースをＶＣＣ電源線３１に接続され、ドレイン
をデータ線Ｌ１に接続され、ｐＭＯＳトランジスタ３２
−２は、ソースをＶＣＣ電源線３１に接続され、ドレイ
ンをデータ線Ｌ２に接続され、ｐＭＯＳトランジスタ３
２−３は、ソースをＶＣＣ電源線３１に接続され、ドレ
インをデータ線Ｌ３に接続されている。

【００６５】また、３３−０、３３−１、３３−２、３
３−３はデータの送出を行うトランシーバ、Ｂ００、Ｂ
０１はトランシーバ３３−０の伝送対象データ、Ｂ１
０、Ｂ１１はトランシーバ３３−１の伝送対象データ、
Ｂ２０、Ｂ２１はトランシーバ３３−２の伝送対象デー
タ、Ｂ３０、Ｂ３１はトランシーバ３３−３の伝送対象
データである。

【００６６】トランシーバ３３−０において、３４はエ
ンコーダ活性化信号ＥＮ０により活性、非活性が制御さ
れ、活性状態とされる場合には、伝送対象データＢ０
０、Ｂ０１をエンコードして表５に示すような出力制御
信号Ｓ００、Ｓ０１、Ｓ０２、Ｓ０３を出力し、非活性
状態とされる場合には、出力制御信号Ｓ００、Ｓ０１、
Ｓ０２、Ｓ０３をＬレベルとするものである。

【００６７】

【表５】

【００６８】また、３５−０、３５−１、３５−２、３
５−３は出力回路を構成するｎＭＯＳトランジスタであ
り、ｎＭＯＳトランジスタ３５−０は出力制御信号Ｓ０
０によりオン、オフを制御され、ｎＭＯＳトランジスタ
３５−１は出力制御信号Ｓ０１によりオン、オフを制御
され、ｎＭＯＳトランジスタ３５−２は出力制御信号Ｓ
０２によりオン、オフを制御され、ｎＭＯＳトランジス
タ３５−３は出力制御信号Ｓ０３によりオン、オフを制
御されるものである。

【００６９】ここに、ｎＭＯＳトランジスタ３５−０
は、ドレインをデータ線Ｌ０に接続され、ソースを接地
線に接続され、ｎＭＯＳトランジスタ３５−１は、ドレ
インをデータ線Ｌ１に接続され、ソースを接地線に接続
され、ｎＭＯＳトランジスタ３５−２は、ドレインをデ
ータ線Ｌ２に接続され、ソースを接地線に接続され、ｎ
ＭＯＳトランジスタ３５−３は、ドレインをデータ線Ｌ
３に接続され、ソースを接地線に接続されている。

【００７０】したがって、トランシーバ３３−０が選択
され、エンコーダ３４が活性状態とされた場合には、伝
送対象データＢ００、Ｂ０１の論理レベルと、出力制御
信号Ｓ００、Ｓ０１、Ｓ０２、Ｓ０３の論理レベルと、
データ線Ｌ０、Ｌ１、Ｌ２、Ｌ３の論理レベルとの関係
は、表６に示すようになる。

【００７１】

【表６】

【００７２】また、トランシーバ３３−１において、３
６はエンコーダ活性化信号ＥＮ１により活性、非活性が
制御され、活性状態とされる場合には、伝送対象データ
Ｂ１０、Ｂ１１をエンコードして表７に示すような出力
制御信号Ｓ１０、Ｓ１１、Ｓ１２、Ｓ１３を出力し、非
活性状態とされる場合には、出力制御信号Ｓ１０、Ｓ１
１、Ｓ１２、Ｓ１３をＬレベルとするものである。

【００７３】

【表７】

【００７４】また、３７−０、３７−１、３７−２、３
７−３は出力回路を構成するｎＭＯＳトランジスタであ
り、ｎＭＯＳトランジスタ３７−０は出力制御信号Ｓ１
０によりオン、オフを制御され、ｎＭＯＳトランジスタ
３７−１は出力制御信号Ｓ１１によりオン、オフを制御
され、ｎＭＯＳトランジスタ３７−２は出力制御信号Ｓ
１２によりオン、オフを制御され、ｎＭＯＳトランジス
タ３７−３は出力制御信号Ｓ１３によりオン、オフを制
御されるものである。

【００７５】ここに、ｎＭＯＳトランジスタ３７−０
は、ドレインをデータ線Ｌ０に接続され、ソースを接地
線に接続され、ｎＭＯＳトランジスタ３７−１は、ドレ
インをデータ線Ｌ１に接続され、ソースを接地線に接続
され、ｎＭＯＳトランジスタ３７−２は、ドレインをデ
ータ線Ｌ２に接続され、ソースを接地線に接続され、ｎ
ＭＯＳトランジスタ３７−３は、ドレインをデータ線Ｌ
３に接続され、ソースを接地線に接続されている。

【００７６】したがって、トランシーバ３３−１が選択
され、エンコーダ３６が活性状態とされた場合には、伝
送対象データＢ１０、Ｂ１１の論理レベルと、出力制御
信号Ｓ１０、Ｓ１１、Ｓ１２、Ｓ１３の論理レベルと、
データ線Ｌ０、Ｌ１、Ｌ２、Ｌ３の論理レベルとの関係
は、表８に示すようになる。

【００７７】

【表８】

【００７８】また、トランシーバ３３−２において、３
８はエンコーダ活性化信号ＥＮ２により活性、非活性が
制御され、活性状態とされる場合には、伝送対象データ
Ｂ２０、Ｂ２１をエンコードして表９に示すような出力
制御信号Ｓ２０、Ｓ２１、Ｓ２２、Ｓ２３を出力し、非
活性状態とされる場合には、出力制御信号Ｓ２０、Ｓ２
１、Ｓ２２、Ｓ２３をＬレベルとするものである。

【００７９】

【表９】

【００８０】また、３９−０、３９−１、３９−２、３
９−３は出力回路を構成するｎＭＯＳトランジスタであ
り、ｎＭＯＳトランジスタ３９−０は出力制御信号Ｓ２
０によりオン、オフを制御され、ｎＭＯＳトランジスタ
３９−１は出力制御信号Ｓ２１によりオン、オフを制御
され、ｎＭＯＳトランジスタ３９−２は出力制御信号Ｓ
２２によりオン、オフを制御され、ｎＭＯＳトランジス
タ３９−３は出力制御信号Ｓ２３によりオン、オフを制
御されるものである。

【００８１】ここに、ｎＭＯＳトランジスタ３９−０
は、ドレインをデータ線Ｌ０に接続され、ソースを接地
線に接続され、ｎＭＯＳトランジスタ３９−１は、ドレ
インをデータ線Ｌ１に接続され、ソースを接地線に接続
され、ｎＭＯＳトランジスタ３９−２は、ドレインをデ
ータ線Ｌ２に接続され、ソースを接地線に接続され、ｎ
ＭＯＳトランジスタ３９−３は、ドレインをデータ線Ｌ
３に接続され、ソースを接地線に接続されている。

【００８２】したがって、トランシーバ３３−２が選択
され、エンコーダ３８が活性状態とされた場合には、伝
送対象データＢ２０、Ｂ２１の論理レベルと、出力制御
信号Ｓ２０、Ｓ２１、Ｓ２２、Ｓ２３の論理レベルと、
データ線Ｌ０、Ｌ１、Ｌ２、Ｌ３の論理レベルとの関係
は、表１０に示すようになる。

【００８３】

【表１０】

【００８４】また、トランシーバ３３−３において、４
０はエンコーダ活性化信号ＥＮ３により活性、非活性が
制御され、活性状態とされる場合には、伝送対象データ
Ｂ３０、Ｂ３１をエンコードして表１１に示すような出
力制御信号Ｓ３０、Ｓ３１、Ｓ３２、Ｓ３３を出力し、
非活性状態とされる場合には、出力制御信号Ｓ３０、Ｓ
３１、Ｓ３２、Ｓ３３をＬレベルとするものである。

【００８５】

【表１１】

【００８６】また、４１−０、４１−１、４１−２、４
１−３は出力回路を構成するｎＭＯＳトランジスタであ
り、ｎＭＯＳトランジスタ４１−０は出力制御信号Ｓ３
０によりオン、オフを制御され、ｎＭＯＳトランジスタ
４１−１は出力制御信号Ｓ３１によりオン、オフを制御
され、ｎＭＯＳトランジスタ４１−２は出力制御信号Ｓ
３２によりオン、オフを制御され、ｎＭＯＳトランジス
タ４１−３は出力制御信号Ｓ３３によりオン、オフを制
御されるものである。

【００８７】ここに、ｎＭＯＳトランジスタ４１−０
は、ドレインをデータ線Ｌ０に接続され、ソースを接地
線に接続され、ｎＭＯＳトランジスタ４１−１は、ドレ
インをデータ線Ｌ１に接続され、ソースを接地線に接続
され、ｎＭＯＳトランジスタ４１−２は、ドレインをデ
ータ線Ｌ２に接続され、ソースを接地線に接続され、ｎ
ＭＯＳトランジスタ４１−３は、ドレインをデータ線Ｌ
３に接続され、ソースを接地線に接続されている。

【００８８】したがって、トランシーバ３３−３が選択
され、エンコーダ４０が活性状態とされた場合には、伝
送対象データＢ３０、Ｂ３１の論理レベルと、出力制御
信号Ｓ３０、Ｓ３１、Ｓ３２、Ｓ３３の論理レベルと、
データ線Ｌ０、Ｌ１、Ｌ２、Ｌ３の論理レベルとの関係
は、表１２に示すようになる。

【００８９】

【表１２】

【００９０】また、４２はデータ線Ｌ０、Ｌ１、Ｌ２、
Ｌ３の論理レベルをデコードして伝送対象データＢ０、
Ｂ１を再生するレシーバであり、表１３は、レシーバ４
２の機能表である。

【００９１】

【表１３】

【００９２】本発明の第２の実施形態によれば、電源電
圧ＶＣＣにプリチャージされる４本のデータ線Ｌ０、Ｌ
１、Ｌ２、Ｌ３のうち、１本のデータ線をディスチャー
ジすることにより、２ビット構成の伝送対象データＢ０
０、Ｂ１１又はＢ１０、Ｂ１１又はＢ２０、Ｂ２１又は
Ｂ３０、Ｂ３１を選択的に伝送することができ、しか
も、データ線Ｌ０、Ｌ１、Ｌ２、Ｌ３を駆動する出力回
路は、インバータではなく、ｎＭＯＳトランジスタ３５
−０〜３５−３、３７−０〜３７−３、３９−０〜３９
−３、４１−０〜４１−３からなるオープンドレイン回
路とし、データ線Ｌ０、Ｌ１、Ｌ２、Ｌ３に付加される
出力回路のジャンクション容量を減らすことができるの
で、データ線Ｌ０、Ｌ１、Ｌ２、Ｌ３における消費電力
の低減化を図ることができる。

【００９３】第３実施形態・・図３ 図３は本発明の第３実施形態の要部を示す回路図であ
る。図３中、Ｌ０、Ｌ１、Ｌ２、Ｌ３はデータ伝送路を
なす並列配線されたデータ線、４４はデータ伝送前にデ
ータ線Ｌ０、Ｌ１、Ｌ２、Ｌ３を電源電圧ＶＣＣにプリ
チャージするデータ線プリチャージ回路である。

【００９４】データ線プリチャージ回路４４において、
４５は電源電圧ＶＣＣを供給するＶＣＣ電源線、４６−
０、４６−１、４６−２、４６−３はデータ線プリチャ
ージ信号ＰＣによりオン、オフが制御されるｐＭＯＳト
ランジスタである。

【００９５】ここに、ｐＭＯＳトランジスタ４６−０
は、ソースをＶＣＣ電源線４５に接続され、ドレインを
データ線Ｌ０に接続され、ｐＭＯＳトランジスタ４６−
１は、ソースをＶＣＣ電源線４５に接続され、ドレイン
をデータ線Ｌ１に接続され、ｐＭＯＳトランジスタ４６
−２は、ソースをＶＣＣ電源線４５に接続され、ドレイ
ンをデータ線Ｌ２に接続され、ｐＭＯＳトランジスタ４
６−３は、ソースをＶＣＣ電源線４５に接続され、ドレ
インをデータ線Ｌ３に接続されている。

【００９６】また、４７−０、４７−１、４７−２、４
７−３はデータの送出を行うトランシーバ、Ｂ００、Ｂ
０１はトランシーバ４７−０の伝送対象データ、Ｂ１
０、Ｂ１１はトランシーバ４７−１の伝送対象データ、
Ｂ２０、Ｂ２１はトランシーバ４７−２の伝送対象デー
タ、Ｂ３０、Ｂ３１はトランシーバ４７−３の伝送対象
データである。

【００９７】トランシーバ４７−０において、４８はエ
ンコーダ活性化信号ＥＮ０により活性、非活性が制御さ
れ、活性状態とされる場合には、伝送対象データＢ０
０、Ｂ０１をエンコードして表１４に示すような出力制
御信号Ｐ００、Ｐ０１、Ｐ０２、Ｐ０３を出力し、非活
性状態とされる場合には、出力制御信号Ｐ００、Ｐ０
１、Ｐ０２、Ｐ０３をＨレベルとするものである。

【００９８】

【表１４】

【００９９】また、４９−０、４９−１、４９−２、４
９−３は出力回路を構成するｐＭＯＳトランジスタであ
り、ｐＭＯＳトランジスタ４９−０は出力制御信号Ｐ０
０によりオン、オフを制御され、ｐＭＯＳトランジスタ
４９−１は出力制御信号Ｐ０１によりオン、オフを制御
され、ｐＭＯＳトランジスタ４９−２は出力制御信号Ｐ
０２によりオン、オフを制御され、ｐＭＯＳトランジス
タ４９−３は出力制御信号Ｐ０３によりオン、オフを制
御されるものである。

【０１００】ここに、ｐＭＯＳトランジスタ４９−０
は、ソースをデータ線Ｌ０に接続され、ドレインを接地
線に接続され、ｐＭＯＳトランジスタ４９−１は、ソー
スをデータ線Ｌ１に接続され、ドレインを接地線に接続
され、ｐＭＯＳトランジスタ４９−２は、ソースをデー
タ線Ｌ２に接続され、ドレインを接地線に接続され、ｐ
ＭＯＳトランジスタ４９−３は、ソースをデータ線Ｌ３
に接続され、ドレインを接地線に接続されている。

【０１０１】したがって、トランシーバ４７−０が選択
され、エンコーダ４８が活性状態とされた場合には、伝
送対象データＢ００、Ｂ０１の論理レベルと、出力制御
信号Ｐ００、Ｐ０１、Ｐ０２、Ｐ０３の論理レベルと、
データ線Ｌ０、Ｌ１、Ｌ２、Ｌ３の論理レベルとの関係
は、表１５に示すようになる。

【０１０２】

【表１５】

【０１０３】また、トランシーバ４７−１において、５
０はエンコーダ活性化信号ＥＮ１により活性、非活性が
制御され、活性状態とされる場合には、伝送対象データ
Ｂ１０、Ｂ１１をエンコードして表１６に示すような出
力制御信号Ｐ１０、Ｐ１１、Ｐ１２、Ｐ１３を出力し、
非活性状態とされる場合には、出力制御信号Ｐ１０、Ｐ
１１、Ｐ１２、Ｐ１３をＨレベルとするものである。

【０１０４】

【表１６】

【０１０５】また、５１−０、５１−１、５１−２、５
１−３は出力回路を構成するｐＭＯＳトランジスタであ
り、ｐＭＯＳトランジスタ５１−０は出力制御信号Ｐ１
０によりオン、オフを制御され、ｐＭＯＳトランジスタ
５１−１は出力制御信号Ｐ１１によりオン、オフを制御
され、ｐＭＯＳトランジスタ５１−２は出力制御信号Ｐ
１２によりオン、オフを制御され、ｐＭＯＳトランジス
タ５１−３は出力制御信号Ｐ１３によりオン、オフを制
御されるものである。

【０１０６】ここに、ｐＭＯＳトランジスタ５１−０
は、ソースをデータ線Ｌ０に接続され、ドレインを接地
線に接続され、ｐＭＯＳトランジスタ５１−１は、ソー
スをデータ線Ｌ１に接続され、ドレインを接地線に接続
され、ｐＭＯＳトランジスタ５１−２は、ソースをデー
タ線Ｌ２に接続され、ドレインを接地線に接続され、ｐ
ＭＯＳトランジスタ５１−３は、ソースをデータ線Ｌ３
に接続され、ドレインを接地線に接続されている。

【０１０７】したがって、トランシーバ４７−１が選択
され、エンコーダ５０が活性状態とされた場合には、伝
送対象データＢ１０、Ｂ１１の論理レベルと、出力制御
信号Ｐ１０、Ｐ１１、Ｐ１２、Ｐ１３の論理レベルと、
データ線Ｌ０、Ｌ１、Ｌ２、Ｌ３の論理レベルとの関係
は、表１７に示すようになる。

【０１０８】

【表１７】

【０１０９】また、トランシーバ４７−２において、５
２はエンコーダ活性化信号ＥＮ２により活性、非活性が
制御され、活性状態とされる場合には、伝送対象データ
Ｂ２０、Ｂ２１をエンコードして表１８に示すような出
力制御信号Ｐ２０、Ｐ２１、Ｐ２２、Ｐ２３を出力し、
非活性状態とされる場合には、出力制御信号Ｐ２０、Ｐ
２１、Ｐ２２、Ｐ２３をＨレベルとするものである。

【０１１０】

【表１８】

【０１１１】また、５３−０、５３−１、５３−２、５
３−３は出力回路を構成するｐＭＯＳトランジスタであ
り、ｐＭＯＳトランジスタ５３−０は出力制御信号Ｐ２
０によりオン、オフを制御され、ｐＭＯＳトランジスタ
５３−１は出力制御信号Ｐ２１によりオン、オフを制御
され、ｐＭＯＳトランジスタ５３−２は出力制御信号Ｐ
２２によりオン、オフを制御され、ｐＭＯＳトランジス
タ５３−３は出力制御信号Ｐ２３によりオン、オフを制
御されるものである。

【０１１２】ここに、ｐＭＯＳトランジスタ５３−０
は、ソースをデータ線Ｌ０に接続され、ドレインを接地
線に接続され、ｐＭＯＳトランジスタ５３−１は、ソー
スをデータ線Ｌ１に接続され、ドレインを接地線に接続
され、ｐＭＯＳトランジスタ５３−２は、ソースをデー
タ線Ｌ２に接続され、ドレインを接地線に接続され、ｐ
ＭＯＳトランジスタ５３−３は、ソースをデータ線Ｌ３
に接続され、ドレインを接地線に接続されている。

【０１１３】したがって、トランシーバ４７−２が選択
され、エンコーダ５２が活性状態とされた場合には、伝
送対象データＢ２０、Ｂ２１の論理レベルと、出力制御
信号Ｐ２０、Ｐ２１、Ｐ２２、Ｐ２３の論理レベルと、
データ線Ｌ０、Ｌ１、Ｌ２、Ｌ３の論理レベルとの関係
は、表１９に示すようになる。

【０１１４】

【表１９】

【０１１５】また、トランシーバ４７−３において、５
４はエンコーダ活性化信号ＥＮ３により活性、非活性が
制御され、活性状態とされる場合には、伝送対象データ
Ｂ３０、Ｂ３１をエンコードして表２０に示すような出
力制御信号Ｐ３０、Ｐ３１、Ｐ３２、Ｐ３３を出力し、
非活性状態とされる場合には、出力制御信号Ｐ３０、Ｐ
３１、Ｐ３２、Ｐ３３をＨレベルとするものである。

【０１１６】

【表２０】

【０１１７】また、５５−０、５５−１、５５−２、５
５−３は出力回路を構成するｐＭＯＳトランジスタであ
り、ｐＭＯＳトランジスタ５５−０は出力制御信号Ｐ３
０によりオン、オフを制御され、ｐＭＯＳトランジスタ
５５−１は出力制御信号Ｐ３１によりオン、オフを制御
され、ｐＭＯＳトランジスタ５５−２は出力制御信号Ｐ
３２によりオン、オフを制御され、ｐＭＯＳトランジス
タ５５−３は出力制御信号Ｐ３３によりオン、オフを制
御されるものである。

【０１１８】ここに、ｐＭＯＳトランジスタ５５−０
は、ソースをデータ線Ｌ０に接続され、ドレインを接地
線に接続され、ｐＭＯＳトランジスタ５５−１は、ソー
スをデータ線Ｌ１に接続され、ドレインを接地線に接続
され、ｐＭＯＳトランジスタ５５−２は、ソースをデー
タ線Ｌ２に接続され、ドレインを接地線に接続され、ｐ
ＭＯＳトランジスタ５５−３は、ソースをデータ線Ｌ３
に接続され、ドレインを接地線に接続されている。

【０１１９】したがって、トランシーバ４７−３が選択
され、エンコーダ５４が活性状態とされた場合には、伝
送対象データＢ３０、Ｂ３１の論理レベルと、出力制御
信号Ｐ３０、Ｐ３１、Ｐ３２、Ｐ３３の論理レベルと、
データ線Ｌ０、Ｌ１、Ｌ２、Ｌ３の論理レベルとの関係
は、表２１に示すようになる。

【０１２０】

【表２１】

【０１２１】また、５６はデータ線Ｌ０、Ｌ１、Ｌ２、
Ｌ３の論理レベルをデコードして伝送対象データＢ０、
Ｂ１を再生するレシーバであり、表２２は、レシーバ５
６の機能表である。

【０１２２】

【表２２】

【０１２３】本発明の第３の実施形態によれば、電源電
圧ＶＣＣにプリチャージされる４本のデータ線Ｌ０、Ｌ
１、Ｌ２、Ｌ３のうちの１本のデータ線をディスチャー
ジすることにより、２ビット構成の伝送対象データＢ０
０、Ｂ１１又はＢ１０、Ｂ１１又はＢ２０、Ｂ２１又は
Ｂ３０、Ｂ３１を選択的に伝送することができ、しか
も、データ線Ｌ０、Ｌ１、Ｌ２、Ｌ３を駆動する出力回
路は、インバータではなく、ｐＭＯＳトランジスタ４９
−０〜４９−３、５１−０〜５１−３、５３−０〜５３
−３、５５−０〜５５−３からなるソースホロア回路と
し、データ線Ｌ０、Ｌ１、Ｌ２、Ｌ３に付加される出力
回路のジャンクション容量を減らすことができるので、
データ線Ｌ０、Ｌ１、Ｌ２、Ｌ３における消費電力の低
減化を図ることができる。

【０１２４】また、データ線Ｌ０、Ｌ１、Ｌ２、Ｌ３の
電圧の振幅は、ＬレベルがｐＭＯＳトランジスタ４９−
０〜４９−３、５１−０〜５１−３、５３−０〜５３−
３、５５−０〜５５−３のスレッショルド電圧だけ上が
ることになるので、小振幅化され、この点からも、消費
電力の低減化を図ることができる。

【０１２５】第４実施形態・・図４〜図７ 図４は本発明の第４実施形態の要部を示す回路図であ
り、本発明の第４実施形態は、本発明をスタティック・
ランダム・アクセス・メモリ（以下、ＳＲＡＭという）
に適用したものである。

【０１２６】図４中、Ｌ０、Ｌ１、Ｌ２、Ｌ３はデータ
伝送路をなす並列配線されたデータ線、５８はデータ伝
送前にデータ線Ｌ０、Ｌ１、Ｌ２、Ｌ３を電源電圧ＶＣ
Ｃにプリチャージするデータ線プリチャージ回路であ
る。

【０１２７】データ線プリチャージ回路５８において、
５９は電源電圧ＶＣＣを供給するＶＣＣ電源線、６０−
０、６０−１、６０−２、６０−３はデータ線プリチャ
ージ信号ＰＣによりオン、オフが制御されるｐＭＯＳト
ランジスタである。

【０１２８】ここに、ｐＭＯＳトランジスタ６０−０
は、ソースをＶＣＣ電源線５９に接続され、ドレインを
データ線Ｌ０に接続され、ｐＭＯＳトランジスタ６０−
１は、ソースをＶＣＣ電源線５９に接続され、ドレイン
をデータ線Ｌ１に接続され、ｐＭＯＳトランジスタ６０
−２は、ソースをＶＣＣ電源線５９に接続され、ドレイ
ンをデータ線Ｌ２に接続され、ｐＭＯＳトランジスタ６
０−３は、ソースをＶＣＣ電源線５９に接続され、ドレ
インをデータ線Ｌ３に接続されている。

【０１２９】また、Ｎ０、／Ｎ０は、それぞれ、データ
読出し時、メモリセルが配列されてなる第１ブロックの
メモリセルからのデータが読み出される一対のビット線
ＢＬ０、／ＢＬ０に接続される対をなすノード、６１−
０はノードＮ０、／Ｎ０をプリチャージするプリチャー
ジ回路である。

【０１３０】また、６２−０は、データ読出し時、ノー
ドＮ０、／Ｎ０間の電位差を増幅して、高い電位側のノ
ードの電位をＨレベルに、低い電位側のノードをＬレベ
ルに保持することにより、メモリセルから読み出された
データをラッチするセンスアンプであり、図５に示すよ
うに構成されている。

【０１３１】図５中、センスアンプ６２−０において、
６３、６４はドレインとゲートをクロス結合された差動
動作を行うｎＭＯＳトランジスタ、６５はラッチ信号φ
１によりオン、オフが制御されるｎＭＯＳトランジスタ
である。

【０１３２】ここに、ｎＭＯＳトランジスタ６３は、ド
レインをノードＮ０に接続され、ｎＭＯＳトランジスタ
６４は、ドレインをノード／Ｎ０に接続され、ｎＭＯＳ
トランジスタ６５は、ドレインをｎＭＯＳトランジスタ
６３、６４のソースに接続され、ソースを接地されてい
る。

【０１３３】また、図４において、ｂ０、／ｂ０はそれ
ぞれノードＮ０、／Ｎ０の電位が示す相補関係にあるデ
ータであり、ｂ０はノードＮ０の電位が示すデータ、／
ｂ０はノード／Ｎ０の電位が示すデータｂ０と相補関係
にあるデータである。

【０１３４】また、Ｎ１、／Ｎ１は、それぞれ、データ
読出し時、メモリセルが配列されてなる第２ブロックの
メモリセルからのデータが読み出される一対のビット線
ＢＬ１、／ＢＬ１に接続される対をなすノード、６１−
１はノードＮ１、／Ｎ１をプリチャージするプリチャー
ジ回路である。

【０１３５】また、６２−１は、データ読出し時、ノー
ドＮ１、／Ｎ１間の電位差を増幅して、高い電位側のノ
ードの電位をＨレベルに、低い電位側のノードをＬレベ
ルに保持することにより、メモリセルから読み出された
データをラッチするセンスアンプであり、図５に示すよ
うに構成されている。

【０１３６】図５中、センスアンプ６２−１において、
６６、６７はドレインとゲートをクロス結合された差動
動作を行うｎＭＯＳトランジスタ、６８はセンスアンプ
活性化信号φ１によりオン、オフが制御されるｎＭＯＳ
トランジスタである。

【０１３７】ここに、ｎＭＯＳトランジスタ６６は、ド
レインをノードＮ１に接続され、ｎＭＯＳトランジスタ
６７は、ドレインをノード／Ｎ１に接続され、ｎＭＯＳ
トランジスタ６８は、ドレインをｎＭＯＳトランジスタ
６６、６７のソースに接続され、ソースを接地されてい
る。

【０１３８】また、図４において、ｂ１、／ｂ１はそれ
ぞれノードＮ１、／Ｎ１の電位が示す相補関係にあるデ
ータであり、ｂ１はノードＮ１の電位が示すデータ、／
ｂ１はノード／Ｎ１の電位が示すデータｂ１と相補関係
にあるデータである。

【０１３９】また、６９はセンスアンプ６２−０、６２
−１によってラッチされた相補データｂ０、／ｂ０、ｂ
１、／ｂ１をエンコードしてデータ線Ｌ０、Ｌ１、Ｌ
２、Ｌ３のいずれか１本をＬレベルにディスチャージす
るものであり、図５に示すように構成されている。

【０１４０】図５中、エンコーダ６９において、７０−
０はノードＮ１の電位、即ち、データｂ１のレベルによ
りオン、オフが制御されるｐＭＯＳトランジスタ、７０
−１はノード／Ｎ１の電位、即ち、データ／ｂ１により
オン、オフが制御されるｐＭＯＳトランジスタである。

【０１４１】また、７０−２はノード／Ｎ０の電位、即
ち、データ／ｂ０によりオン、オフが制御されるｐＭＯ
Ｓトランジスタ、７０−３はノードＮ０の電位、即ち、
データｂ０のレベルによりオン、オフが制御されるｐＭ
ＯＳトランジスタである。

【０１４２】ここに、ｐＭＯＳトランジスタ７０−０
は、ソースをデータ線Ｌ０に接続され、ドレインをノー
ドＮ０に接続され、ｐＭＯＳトランジスタ７０−１は、
ソースをデータ線Ｌ３に接続され、ドレインをノード／
Ｎ０に接続され、ｐＭＯＳトランジスタ７０−２は、ソ
ースをデータ線Ｌ１に接続され、ドレインをノードＮ１
に接続され、ｐＭＯＳトランジスタ７０−３は、ソース
をデータ線Ｌ２に接続され、ドレインをノード／Ｎ１に
接続されている。

【０１４３】したがって、データ伝送時における相補デ
ータｂ０、／ｂ０、ｂ１、／ｂ１の論理レベルと、デー
タ線Ｌ０、Ｌ１、Ｌ２、Ｌ３の論理レベルとの関係は、
表２３に示すようになる。

【０１４４】

【表２３】

【０１４５】本発明の第４実施形態においては、センス
アンプ６２−０、６２−１及びエンコーダ６９で相補デ
ータｂ０、／ｂ０、ｂ１、／ｂ１を伝送対象データとす
るトランシーバが構成されている。

【０１４６】なお、センスアンプ６２−０とビット線Ｂ
Ｌ０、／ＢＬ０、及び、センスアンプ６２−１とビット
線ＢＬ１、／ＢＬ１は、それぞれ、データ読出し時、チ
ャージトランスファアンプを介して接続される。

【０１４７】図６はセンスアンプ６２−０とビット線Ｂ
Ｌ０、／ＢＬ０とを接続するチャージトランスファアン
プ７２を示す回路図であり、センスアンプ６２−１とビ
ット線ＢＬ１、／ＢＬ１とを接続するチャージトランス
ファアンプも同様に構成されている。

【０１４８】図６中、チャージトランスファアンプ７２
において、ＣＴはチャージトランスファ信号、７３、７
４はチャージトランスファ信号によりオン、オフが制御
されるｎＭＯＳトランジスタである。

【０１４９】ここに、ｎＭＯＳトランジスタ７３は、ド
レインをノードＮ０に接続され、ソースをビット線ＢＬ
０に接続され、ｎＭＯＳトランジスタ７４は、ドレイン
をノード／Ｎ０に接続され、ソースをビット線／ＢＬ０
に接続されている。

【０１５０】また、ＳＡＲＳＴはセンスアンプ・リセッ
ト信号、７５、７６はプリチャージ回路６１−０を構成
する、センスアンプ・リセット信号ＳＡＲＳＴによりオ
ン、オフが制御されるｐＭＯＳトランジスタ、７７はプ
リチャージ電圧としてＶＣＣＨ（例えば、１.５Ｖ）＞
ＶＣＣ（例えば、１.０Ｖ）を供給するプリチャージ電
圧線である。

【０１５１】ここに、ｐＭＯＳトランジスタ７５は、ソ
ースをプリチャージ電圧線７７に接続され、ドレインを
ノードＮ０に接続され、ｐＭＯＳトランジスタ７６は、
ソースをプリチャージ電圧線７７に接続され、ドレイン
をノード／Ｎ０に接続されている。

【０１５２】また、７８はビット線プリチャージ回路で
あり、ＢＬＲＳＴはビット線リセット信号、７９、８０
はビット線リセット信号ＢＬＲＳＴによりオン、オフが
制御されるｐＭＯＳトランジスタ、８１はビット線プリ
チャージ電圧として電源電圧ＶＣＣを供給するプリチャ
ージ線である。

【０１５３】図７はチャージトランスファアンプ７２及
びセンスアンプ６２−０の動作を示す波形図であり、チ
ャージトランスファ信号ＣＴ、ビット線リセット信号Ｂ
ＬＲＳＴ、センスアンプ・リセット信号ＳＡＲＳＴ、セ
ンスアンプ活性化信号φ１、ビット線ＢＬ０、／ＢＬ０
のレベル、ノードＮ０、／Ｎ０のレベルを示している。

【０１５４】また、図４において、８３はデータ線Ｌ
０、Ｌ１、Ｌ２、Ｌ３の論理レベルをデコードして相補
データｂ０、／ｂ０、ｂ１、／ｂ１をデコードするパス
ゲートロジック回路からなるデコーダである。

【０１５５】また、８４−０はデコーダ８３から出力さ
れる相補データｂ０、／ｂ０を増幅してラッチするラッ
チ回路、８４−１はデコーダ８３から出力される相補デ
ータｂ１、／ｂ１増幅してラッチするラッチ回路であ
る。

【０１５６】なお、本発明の第４実施形態においては、
デコーダ８３及びラッチ回路８４−０、８４−１でデー
タの受信を行うレシーバが構成されている。

【０１５７】図８はデコーダ８３及びラッチ回路８４−
０、８４−１の構成を示す回路図であり、デコーダ８３
において、８６〜９３はｐＭＯＳトランジスタ、センス
アンプ８４−０、８４−１において、９４〜９７はｎＭ
ＯＳトランジスタである。

【０１５８】また、φ２はリセット信号、９８〜１０１
はリセット信号φ２によりオン、オフが制御されるリセ
ット回路を構成するｎＭＯＳトランジスタである。

【０１５９】ここに、ｐＭＯＳトランジスタ８６、８７
は、ソースとゲートをクロス接続され、ｐＭＯＳトラン
ジスタ８６は、ソースをデータ線Ｌ３に接続され、ドレ
インをノードＮ２に接続され、ｐＭＯＳトランジスタ８
７は、ソースをデータ線Ｌ１に接続され、ドレインをノ
ードＮ２に接続されている。

【０１６０】また、ｐＭＯＳトランジスタ８８、８９
は、ソースとゲートをクロス接続され、ｐＭＯＳトラン
ジスタ８８は、ソースをデータ線Ｌ２に接続され、ドレ
インをノード／Ｎ２に接続され、ｐＭＯＳトランジスタ
８９は、ソースをデータ線Ｌ０に接続され、ドレインを
ノード／Ｎ２に接続されている。

【０１６１】また、ｐＭＯＳトランジスタ９０、９１
は、ソースとゲートをクロス接続され、ｐＭＯＳトラン
ジスタ９０は、ソースをデータ線Ｌ３に接続され、ドレ
インをノードＮ３に接続され、ｐＭＯＳトランジスタ９
１は、ソースをデータ線Ｌ２に接続され、ドレインをノ
ードＮ３に接続されている。

【０１６２】また、ｐＭＯＳトランジスタ９２、９３
は、ソースとゲートをクロス接続され、ｐＭＯＳトラン
ジスタ９２は、ソースをデータ線Ｌ１に接続され、ドレ
インをノード／Ｎ３に接続され、ｐＭＯＳトランジスタ
９３は、ソースをデータ線Ｌ０に接続され、ドレインを
ノード／Ｎ３に接続されている。

【０１６３】また、ｎＭＯＳトランジスタ９４、９５
は、ドレインとゲートをクロス接続され、ｎＭＯＳトラ
ンジスタ９４は、ドレインをノードＮ２に接続され、ソ
ースを接地線に接続され、ｎＭＯＳトランジスタ９５
は、ドレインをノード／Ｎ２に接続され、ソースを接地
されている。

【０１６４】また、ｎＭＯＳトランジスタ９６、９７
は、ドレインとゲートをクロス接続され、ｎＭＯＳトラ
ンジスタ９６は、ドレインをノードＮ３に接続され、ソ
ースを接地線に接続され、ｎＭＯＳトランジスタ９７
は、ドレインをノード／Ｎ３に接続され、ソースを接地
されている。

【０１６５】また、ｎＭＯＳトランジスタ９８は、ドレ
インをノードＮ２に接続され、ソースを接地線に接続さ
れ、ｎＭＯＳトランジスタ９９は、ドレインをノード／
Ｎ２に接続され、ソースを接地されている。

【０１６６】また、ｎＭＯＳトランジスタ１００は、ド
レインをノードＮ３に接続され、ソースを接地線に接続
され、ｎＭＯＳトランジスタ１０１は、ドレインをノー
ド／Ｎ３に接続され、ソースを接地されている。

【０１６７】ここに、データ伝送前には、リセット信号
φ２＝Ｈレベル、ｎＭＯＳトランジスタ９８〜１０１＝
オンとされ、ノードＮ２、／Ｎ２、Ｎ３、／Ｎ３は０
［Ｖ］にリセットされ、データラッチ時には、リセット
信号φ２＝Ｌレベル、ｎＭＯＳトランジスタ９８〜１０
１＝オフとされる。

【０１６８】したがって、ノードＮ２、／Ｎ２にはそれ
ぞれ相補データｂ０、／ｂ０を得ることができ、ノード
Ｎ３、／Ｎ３にはそれぞれ相補データｂ１、／ｂ１を得
ることができる。

【０１６９】即ち、データ伝送時におけるデータ線Ｌ
０、Ｌ１、Ｌ２、Ｌ３の論理レベルと、再生される相補
データｂ０、／ｂ０、ｂ１、／ｂ１の論理レベルとの関
係は、表２４に示すようになる。

【０１７０】

【表２４】

【０１７１】本発明の第４実施形態によれば、電源電圧
ＶＣＣにプリチャージされる４本のデータ線Ｌ０、Ｌ
１、Ｌ２、Ｌ３のうち、１本のデータ線をディスチャー
ジすることにより、２ビット構成のデータを表示する相
補データｂ０、／ｂ０、ｂ１、／ｂ１を伝送することが
できるので、データ線Ｌ０、Ｌ１、Ｌ２、Ｌ３における
消費電力の低減化を図ることができる。

【０１７２】また、エンコーダ６９をパスゲートロジッ
ク回路で構成しているので、この点からも消費電力の低
減化を図ることができると共に、エンコーダ６９を構成
するに必要なトランジスタの数を低減し、パターン面積
の低減化と、データ伝送の遅延の短縮化を図ることがで
きる。

【０１７３】また、ノードＮ０、／Ｎ０、Ｎ１、／Ｎ１
のプリチャージ期間、ノードＮ０、／Ｎ０、Ｎ１、／Ｎ
１とデータ線Ｌ０、Ｌ１、Ｌ２、Ｌ３とは、エンコーダ
６９によって導通しないようにし、かつ、センスアンプ
活性化信号φ１によりセンスアンプ６２−０、６２−１
が活性化され、データがラッチされると、別のタイミン
グ信号を加えることなく、対応するデータ線を自動的に
ディスチャージすることができるように構成しているの
で、データ線のディスチャージのタイミングロスを無く
し、データ伝送の高速化を図ることができると共に、タ
イミング信号の生成のための充放電電流を削減し、この
点からも消費電力の低減化を図ることができる。

【０１７４】また、デコーダ８３をパスゲートロジック
回路で構成しているので、デコーダ８３の出力ノードを
ラッチ回路８４−０、８４−１に直に接続することがで
きるので、リファレンス電位を必要とせず、この点から
も、消費電力の低減化を図ることができる。

【０１７５】なお、本発明の第４実施形態においては、
デコーダ８３及びラッチ回路８４−０、８４−１からな
るレシーバを設けているが、この代わりに、図９に示す
ようなレシーバを備えるようにしても良い。

【０１７６】図９中、１０３はデータ線Ｌ０、Ｌ１、Ｌ
２、Ｌ３のレベルをデコードして相補データｂ０、／ｂ
０を再生するデコーダ、１０４はデータ線Ｌ０、Ｌ１、
Ｌ２、Ｌ３のレベルをデコードして相補データｂ１、／
ｂ１を再生するデコーダである。

【０１７７】また、デコーダ１０３において、１０５〜
１０８はアナログ掛算回路を構成するｎＭＯＳトランジ
スタであり、ｎＭＯＳトランジスタ１０５、１０６は、
トーテンポール接続され、ｎＭＯＳトランジスタ１０５
は、ドレインをノードＮ４に接続され、ゲートをデータ
線Ｌ１に接続され、ｎＭＯＳトランジスタ１０６は、ゲ
ートをデータ線Ｌ３に接続され、ソースをノードＮ５に
接続されている。

【０１７８】また、ｎＭＯＳトランジスタ１０７、１０
８は、トーテンポール接続され、ｎＭＯＳトランジスタ
１０７は、ドレインをノードＮ４に接続され、ゲートを
データＬ３に接続され、ｎＭＯＳトランジスタ１０８
は、ゲートをデータ線Ｌ１に接続されている。

【０１７９】また、１０９〜１１２はアナログ掛算回路
を構成するｎＭＯＳトランジスタであり、ｎＭＯＳトラ
ンジスタ１０９、１１０は、トーテンポール接続され、
ｎＭＯＳトランジスタ１０９は、ドレインをノード／Ｎ
４に接続され、ゲートをデータ線Ｌ２に接続され、ｎＭ
ＯＳトランジスタ１１０は、ゲートをデータ線Ｌ０に接
続され、ソースをノード／Ｎ５に接続されている。

【０１８０】また、ｎＭＯＳトランジスタ１１１、１１
２は、トーテンポール接続され、ｎＭＯＳトランジスタ
１１１は、ドレインをノード／Ｎ４に接続され、ゲート
をデータＬ０に接続され、ｎＭＯＳトランジスタ１１２
は、ゲートをデータ線Ｌ２に接続されている。

【０１８１】また、１１３、１１４はｐＭＯＳトランジ
スタ、１１５、１１６はｎＭＯＳトランジスタであり、
これらｐＭＯＳトランジスタ１１３、１１４及びｎＭＯ
Ｓトランジスタ１１５、１１６でラッチ回路が構成され
ている。

【０１８２】ここに、ｐＭＯＳトランジスタ１１３は、
ソースをＶＣＣ電源線１１７に接続され、ゲートをノー
ド／Ｎ４に接続され、ドレインをノードＮ４に接続さ
れ、ｐＭＯＳトランジスタ１１４は、ソースをＶＣＣ電
源線１１７に接続され、ゲートをノードＮ４に接続さ
れ、ドレインをノード／Ｎ４に接続されている。

【０１８３】また、ｎＭＯＳトランジスタ１１５は、ド
レインをノードＮ５に接続され、ゲートをノード／Ｎ４
に接続され、ｎＭＯＳトランジスタ１１６は、ドレイン
をノード／Ｎ５に接続され、ゲートをノードＮ４に接続
されている。

【０１８４】また、１１８、１１９はｐＭＯＳトランジ
スタ、１２０、１２１はｎＭＯＳトランジスタであり、
これらｐＭＯＳトランジスタ１１８、１１９及びｎＭＯ
Ｓトランジスタ１２０、１２１でリセット回路が構成さ
れている。

【０１８５】ここに、ｐＭＯＳトランジスタ１１８は、
ソースをＶＣＣ電源線１１７に接続され、ドレインをノ
ードＮ４に接続され、リセット信号φ３によりオン、オ
フが制御される。

【０１８６】また、ｐＭＯＳトランジスタ１１９は、ソ
ースをＶＣＣ電源線１１７に接続され、ドレインをノー
ド／Ｎ４に接続され、リセット信号φ３によりオン、オ
フが制御される。

【０１８７】また、ｎＭＯＳトランジスタ１２０は、ド
レインをｎＭＯＳトランジスタ１１５のソースに接続さ
れ、ソースを接地線に接続され、リセット信号φ３によ
りオン、オフが制御される。

【０１８８】また、ｎＭＯＳトランジスタ１２１は、ド
レインをｎＭＯＳトランジスタ１１６のソースに接続さ
れ、ソースを接地線に接続され、リセット信号φ３によ
りオン、オフが制御される。

【０１８９】また、デコーダ１０４において、１２２〜
１２５はアナログ掛算回路を構成するｎＭＯＳトランジ
スタであり、ｎＭＯＳトランジスタ１２２、１２３は、
トーテンポール接続され、ｎＭＯＳトランジスタ１２２
は、ドレインをノードＮ６に接続され、ゲートをデータ
線Ｌ２に接続され、ｎＭＯＳトランジスタ１２３は、ゲ
ートをデータ線Ｌ３に接続され、ソースをノードＮ７に
接続されている。

【０１９０】また、ｎＭＯＳトランジスタ１２４、１２
５は、トーテンポール接続され、ｎＭＯＳトランジスタ
１２４は、ドレインをノードＮ６に接続され、ゲートを
データ線Ｌ３に接続され、ｎＭＯＳトランジスタ１２５
は、ゲートをデータ線Ｌ２に接続されている。

【０１９１】また、１２６〜１２９はアナログ掛算回路
を構成するｎＭＯＳトランジスタであり、ｎＭＯＳトラ
ンジスタ１２６、１２７は、トーテンポール接続され、
ｎＭＯＳトランジスタ１２６は、ドレインをノード／Ｎ
６に接続され、ゲートをデータ線Ｌ１に接続され、ｎＭ
ＯＳトランジスタ１２７は、ゲートをデータ線Ｌ０に接
続され、ソースをノード／Ｎ７に接続されている。

【０１９２】また、ｎＭＯＳトランジスタ１２８、１２
９は、トーテンポール接続され、ｎＭＯＳトランジスタ
１２８は、ドレインをノード／Ｎ６に接続され、ゲート
をデータ線Ｌ０に接続され、ｎＭＯＳトランジスタ１２
９は、ゲートをデータ線Ｌ１に接続されている。

【０１９３】また、１３０、１３１はｐＭＯＳトランジ
スタ、１３２、１３３はｎＭＯＳトランジスタであり、
これらｐＭＯＳトランジスタ１３０、１３１及びｎＭＯ
Ｓトランジスタ１３２、１３３でラッチ回路が構成され
ている。

【０１９４】ここに、ｐＭＯＳトランジスタ１３０は、
ソースをＶＣＣ電源線１１７に接続され、ゲートをノー
ド／Ｎ６に接続され、ドレインをノードＮ６に接続さ
れ、ｐＭＯＳトランジスタ１３１は、ソースをＶＣＣ電
源線１１７に接続され、ゲートをノードＮ６に接続さ
れ、ドレインをノード／Ｎ６に接続されている。

【０１９５】また、ｎＭＯＳトランジスタ１３２は、ド
レインをノードＮ７に接続され、ゲートをノード／Ｎ６
に接続され、ｎＭＯＳトランジスタ１３３は、ドレイン
をノード／Ｎ７に接続され、ゲートをノードＮ６に接続
されている。

【０１９６】また、１３４、１３５はｐＭＯＳトランジ
スタ、１３６、１３７はｎＭＯＳトランジスタであり、
これらｐＭＯＳトランジスタ１３４、１３５及びｎＭＯ
Ｓトランジスタ１３６、１３７でリセット回路が構成さ
れている。

【０１９７】ここに、ｐＭＯＳトランジスタ１３４は、
ソースをＶＣＣ電源線１１７に接続され、ドレインをノ
ードＮ６に接続され、リセット信号φ３によりオン、オ
フが制御される。

【０１９８】また、ｐＭＯＳトランジスタ１３５は、ソ
ースをＶＣＣ電源線１１７に接続され、ドレインをノー
ド／Ｎ６に接続され、リセット信号φ３によりオン、オ
フが制御される。

【０１９９】また、ｎＭＯＳトランジスタ１３６は、ド
レインをｎＭＯＳトランジスタ１３２のソースに接続さ
れ、ソースを接地線に接続され、リセット信号φ３によ
りオン、オフが制御される。

【０２００】また、ｎＭＯＳトランジスタ１３７は、ド
レインをｎＭＯＳトランジスタ１３３のソースに接続さ
れ、ソースを接地線に接続され、リセット信号φ３によ
りオン、オフが制御される。

【０２０１】ここに、データ伝送時におけるデータ線Ｌ
０、Ｌ１、Ｌ２、Ｌ３の論理レベルと、再生される相補
データｂ０、／ｂ０、ｂ１、／ｂ１の論理レベルとの関
係は、表２５に示すようになる。

【０２０２】

【表２５】

【０２０３】即ち、データ線Ｌ０＝Ｌレベル、データ線
Ｌ１、Ｌ２、Ｌ３＝Ｈレベルの場合、ｎＭＯＳトランジ
スタ１０５〜１０８＝オン、ｎＭＯＳトランジスタ１１
０、１１１＝オフ、ｎＭＯＳトランジスタ１２２〜１２
５＝オン、ｎＭＯＳトランジスタ１２７、１２８＝オフ
となる。

【０２０４】この結果、ノードＮ４の電位＜ノード／Ｎ
４の電位、ノードＮ６の電位＜ノード／Ｎ６の電位、相
補データｂ０＝Ｌレベル、相補データ／ｂ０＝Ｈレベ
ル、相補データｂ１＝Ｌレベル、相補データ／ｂ１＝Ｈ
レベルとなる。

【０２０５】また、データ線Ｌ１＝Ｌレベル、データ線
Ｌ０、Ｌ２、Ｌ３＝Ｈレベルの場合、ｎＭＯＳトランジ
スタ１０５、１０８＝オフ、ｎＭＯＳトランジスタ１０
９〜１１２＝オン、ｎＭＯＳトランジスタ１２２〜１２
５＝オン、ｎＭＯＳトランジスタ１２６、１２９＝オフ
となる。

【０２０６】この結果、ノードＮ４の電位＞ノード／Ｎ
４の電位、ノードＮ６の電位＜ノード／Ｎ６の電位、相
補データｂ０＝Ｈレベル、相補データ／ｂ０＝Ｌレベ
ル、相補データｂ１＝Ｌレベル、相補データ／ｂ１＝Ｈ
レベルとなる。

【０２０７】また、データ線Ｌ２＝Ｌレベル、データ線
Ｌ０、Ｌ１、Ｌ３＝Ｈレベルの場合、ｎＭＯＳトランジ
スタ１０５〜１０８＝オン、ｎＭＯＳトランジスタ１０
９、１１２＝オフ、ｎＭＯＳトランジスタ１２２、１２
５＝オフ、ｎＭＯＳトランジスタ１２６〜１２９＝オン
となる。

【０２０８】この結果、ノードＮ４の電位＜ノード／Ｎ
４の電位、ノードＮ６の電位＞ノード／Ｎ６の電位、相
補データｂ０＝Ｌレベル、相補データ／ｂ０＝Ｈレベ
ル、相補データｂ１＝Ｈレベル、相補データ／ｂ１＝Ｌ
レベルとなる。

【０２０９】また、データ線Ｌ３＝Ｌレベル、データ線
Ｌ０、Ｌ１、Ｌ２＝Ｈレベルの場合、ｎＭＯＳトランジ
スタ１０６、１０７＝オフ、ｎＭＯＳトランジスタ１０
９〜１１２＝オン、ｎＭＯＳトランジスタ１２３、１２
４＝オフ、ｎＭＯＳトランジスタ１２６〜１２９＝オン
となる。

【０２１０】この結果、ノードＮ４の電位＞ノード／Ｎ
４の電位、ノードＮ６の電位＞ノード／Ｎ６の電位、相
補データｂ０＝Ｈレベル、相補データ／ｂ０＝Ｌレベ
ル、相補データｂ１＝Ｈレベル、相補データ／ｂ１＝Ｌ
レベルとなる。

【０２１１】このように、レシーバを図９に示すように
構成する場合には、データ線Ｌ０、Ｌ１、Ｌ２、Ｌ３の
ディスチャージ電位が中電位であり、駆動されるデータ
線の電位変化が小振幅である場合においても、データ線
Ｌ０、Ｌ１、Ｌ２、Ｌ３の電位をデコードすることがで
きるので、データ線Ｌ０、Ｌ１、Ｌ２、Ｌ３のディスチ
ャージ電位を中電位にし、駆動されるデータ線の電位変
化を小振幅にすることにより、データ伝送の高速化を図
ることができる。

【０２１２】

【発明の効果】本発明中、第１の発明（請求項１記載の
半導体集積回路）によれば、複数本のデータ線のうちの
１本のデータ線の電位を変動させることにより、即ち、
複数本のデータ線のうちの１本のデータ線を充放電する
ことにより、並列複数ビット構成の伝送対象データを伝
送することができるので、データ線における消費電力の
低減化を図ることができる。

【０２１３】本発明中、第２の発明（請求項２記載の半
導体集積回路）によれば、複数本のデータ線のうちの１
本のデータ線を充放電することにより、並列複数ビット
構成の伝送対象データを伝送することができ、しかも、
データ線を駆動する出力回路は、インバータではなく、
ｎチャネル絶縁ゲート型電界効果トランジスタからなる
オープンドレイン回路とされているので、データ線に付
加される出力回路のジャンクション容量を減らすことが
できるので、データ線における消費電力の低減化を図る
ことができる。

【０２１４】本発明中、第３の発明（請求項３記載の半
導体集積回路）によれば、複数本のデータ線のうちの１
本のデータ線を充放電することにより、並列複数ビット
構成の伝送対象データを伝送することができ、しかも、
データ線を駆動する出力回路は、インバータではなく、
ｐチャネル絶縁ゲート型電界効果トランジスタからなる
ソースホロア回路とされているので、データ線に付加さ
れる出力回路のジャンクション容量を減らし、かつ、出
力電位の振幅を小さいものとすることができ、この結
果、データ線における消費電力の低減化を図ることがで
きると共に、ソースホロア回路は、その初期には電流駆
動能力が高く、レシーバの受信感度以上の電位差を高速
に発生させることができるので、データ伝送の高速化を
図ることができる。

【０２１５】本発明中、第４の発明（請求項４記載の半
導体集積回路）によれば、第３の発明と同様の効果を得
ることができると共に、エンコーダを構成するに必要な
トランジスタの数を低減し、パターン面積の低減化と、
データ伝送の遅延の短縮化を図ることができる。

【０２１６】本発明中、第５の発明（請求項５記載の半
導体集積回路）によれば、半導体記憶装置について、複
数本のデータ線のうちの１本のデータ線を駆動すること
により、並列複数ビット構成の伝送対象データを伝送す
ることができるので、データ線における消費電力の低減
化を図ることができると共に、エンコーダを構成するに
必要なトランジスタの数を低減し、パターン面積の低減
化と、データ伝送の遅延の短縮化を図ることができる。

【０２１７】本発明中、第６の発明（請求項６記載の半
導体集積回路）によれば、第５の発明と同様の効果を得
ることができると共に、デコーダを構成するに必要なト
ランジスタの数を低減し、パターン面積の低減化と、デ
ータ伝送の遅延の短縮化を図ることができる。

【０２１８】本発明中、第７の発明（請求項７記載の半
導体集積回路）によれば、第５の作用と同様の効果を得
ることができると共に、データ線のディスチャージ電位
が中電位であり、駆動されるデータ線の電位変化が小振
幅である場合においても、データ線の電位をデコードす
ることができるので、データ伝送の高速化を図ることが
できる。

【０２１９】本発明中、第８、第９の発明（請求項８、
９記載の半導体集積回路）によれば、半導体記憶装置に
ついて、４本のデータ線のうちの１本のデータ線を駆動
することにより、並列複数ビット構成の伝送対象データ
を伝送することができるので、データ線における消費電
力の低減化を図ることができると共に、エンコーダを構
成するに必要なトランジスタの数を低減し、パターン面
積の低減化と、データ伝送の遅延の短縮化を図ることが
できる。

【０２２０】本発明中、第１０の発明（請求項１０記載
の半導体集積回路）は、第９の発明と同様の効果を得る
ことができると共に、デコーダを構成するに必要なトラ
ンジスタの数を低減し、パターン面積の低減化と、デー
タ伝送の遅延の短縮化を図ることができる。

【０２２１】本発明中、第１１の発明（請求項１１記載
の半導体集積回路）は、第９の発明と同様の効果を得る
ことができると共に、データ線のディスチャージ電位が
中電位であり、駆動されるデータ線の電位変化が小振幅
である場合においても、データ線の電位をデコードする
ことができるので、データ伝送の高速化を図ることがで
きる。

【０２２２】

【図面の簡単な説明】

【図１】本発明の第１実施形態の要部を示す回路図であ
る。

【図２】本発明の第２実施形態の要部を示す回路図であ
る。

【図３】本発明の第３実施形態の要部を示す回路図であ
る。

【図４】本発明の第４実施形態の要部を示す回路図であ
る。

【図５】本発明の第４実施形態が備えるセンスアンプ及
びエンコーダの構成を示す回路図である。

【図６】本発明の第４実施形態が備えるチャージトラン
スファアンプの構成を示す回路図である。

【図７】本発明の第４実施形態が備えるチャージトラン
スファアンプ及びセンスアンプの動作を示す波形図であ
る。

【図８】本発明の第４実施形態が備えるデコーダ及びラ
ッチ回路の構成を示す回路図である。

【図９】本発明の第４実施形態が備えるレシーバの代わ
りに使用することができるレシーバの構成例を示す回路
図である。

【図１０】従来の半導体集積回路の一例の要部を示す回
路図である。

【符号の説明】

Ｌ０、Ｌ１、Ｌ２、Ｌ３ データ線

Claims (11)

【特許請求の範囲】
1. 【請求項１】データ伝送前に一定の電位にリセットされ
   る複数本のデータ線と、これら複数本のデータ線を使用
   するトランシーバ及びレシーバとを備える半導体集積回
   路において、 前記トランシーバは、データ伝送時、並列複数ビット構
   成の伝送対象データをエンコードして、前記伝送対象デ
   ータの内容に応じて、前記複数本のデータ線のうち、い
   ずれか１本のデータ線の電位を変動させるように構成さ
   れ、 前記レシーバは、前記複数本のデータ線の電位をデコー
   ドして、前記伝送対象データを再生するように構成され
   ていることを特徴とする半導体集積回路。
2. 【請求項２】データ伝送前に前記複数本のデータ線を高
   電位にプリチャージすることによりリセットするデータ
   線プリチャージ回路を有すると共に、前記トランシーバ
   として、複数個のトランシーバを有し、各トランシーバ
   は、 前記複数本のデータ線のそれぞれに対応して設けられ、
   ドレインを対応するデータ線に接続し、ソースを接地線
   に接続した複数個のｎチャネル絶縁ゲート形電界効果ト
   ランジスタと、 制御信号により活性状態、非活性状態を制御され、活性
   状態時には、前記伝送対象データをエンコードして、前
   記伝送対象データの内容に応じて、前記複数個のｎチャ
   ネル絶縁ゲート形電界効果トランジスタのうち、いずれ
   か１個のｎチャネル絶縁ゲート型電界効果トランジスタ
   をオン状態、他のｎチャネル絶縁ゲート型電界効果トラ
   ンジスタをオフ状態に制御し、非活性状態時には、前記
   複数個のｎチャネル絶縁ゲート型電界効果トランジスタ
   をオフ状態に制御するエンコーダとを備えて構成されて
   いることを特徴とする請求項１記載の半導体集積回路。
3. 【請求項３】データ伝送前に前記複数本のデータ線を高
   電位にプリチャージすることによりリセットするデータ
   線プリチャージ回路を有すると共に、前記トランシーバ
   として、複数個のトランシーバを有し、各トランシーバ
   は、 前記複数本のデータ線のそれぞれに対応して設けられ、
   ソースを対応するデータ線に接続し、ドレインを接地線
   に接続した複数個のｐチャネル絶縁ゲート形電界効果ト
   ランジスタと、 制御信号により活性状態、非活性状態を制御され、活性
   状態時には、前記伝送対象データをエンコードして、前
   記伝送対象データの内容に応じて、前記複数個のｐチャ
   ネル絶縁ゲート形電界効果トランジスタのうち、いずれ
   か１個のｐチャネル絶縁ゲート型電界効果トランジスタ
   をオン状態、他のｐチャネル絶縁ゲート型電界効果トラ
   ンジスタをオフ状態に制御し、非活性状態時には、前記
   複数個のｐチャネル絶縁ゲート型電界効果トランジスタ
   をオフ状態に制御するエンコーダとを備えて構成されて
   いることを特徴とする請求項１記載の半導体集積回路。
4. 【請求項４】前記エンコーダは、パスゲートロジック回
   路で構成されていることを特徴とする請求項３記載の半
   導体集積回路。
5. 【請求項５】データ伝送前に前記複数本のデータ線を高
   電位にプリチャージすることによりリセットするデータ
   線プリチャージ回路を有し、 前記トランシーバは、メモリセルから読み出されたデー
   タを相補データとして保持する複数個のラッチ回路と、 前記複数本のデータ線と前記複数個のラッチ回路の相補
   データ保持ノードとの間に接続され、前記複数個のラッ
   チ回路が保持する相補データを前記伝送対象データとし
   てエンコードして、前記複数個のラッチ回路が保持する
   相補データの内容に応じて、前記複数本のデータ線のう
   ち、いずれか１本のデータ線をディスチャージするパス
   ゲートロジック回路とを備えて構成されていることを特
   徴とする請求項１記載の半導体集積回路。
6. 【請求項６】前記レシーバは、前記複数本のデータ線の
   電位をデコードして、前記複数個のラッチ回路が保持す
   る相補データを再生するパスゲートロジック回路と、 このパスゲートロジック回路の出力を増幅する増幅回路
   とを備えて構成されていることを特徴とする請求項５記
   載の半導体集積回路。
7. 【請求項７】前記レシーバは、前記複数本のデータ線の
   電位をデコードして、前記複数個のラッチ回路が保持す
   る相補データを再生するアナログ掛算回路と、 このアナログ掛算回路の出力を増幅する増幅回路とを備
   えて構成されていることを特徴とする請求項５記載の半
   導体集積回路。
8. 【請求項８】前記複数本のデータ線として、４本のデー
   タ線を有すると共に、前記複数個のラッチ回路として、
   第１、第２のラッチ回路を有し、 第１のラッチ回路は、ドレインとゲートとをクロス接続
   した第１、第２のｎチャネル絶縁ゲート型電界効果トラ
   ンジスタを有し、データ読出し時、前記第１、第２のｎ
   チャネル絶縁ゲート型電界効果トランジスタのドレイン
   をメモリセルが接続された一対の第１、第２のビット線
   に接続されるように構成され、 第２のラッチ回路は、ドレインとゲートとをクロス接続
   した第３、第４のｎチャネル絶縁ゲート型電界効果トラ
   ンジスタを有し、データ読出し時、前記第３、第４のｎ
   チャネル絶縁ゲート型電界効果トランジスタのドレイン
   をメモリセルが接続された一対の第３、第４のビット線
   に接続されるように構成されていることを特徴とする請
   求項５記載の半導体集積回路。
9. 【請求項９】前記パスゲートロジック回路は、ソースを
   それぞれ異なるデータ線に接続し、ドレインをそれぞれ
   前記第１、第２のラッチ回路の異なる相補データ保持ノ
   ードに接続し、データ伝送時、前記第１、第２のラッチ
   回路が保持する相補データの内容に応じて、前記４本の
   データ線のうち、いずれか１本のデータ線をディスチャ
   ージすることができるように、ゲートを前記第１、第２
   のラッチ回路の異なる相補データ保持ノードに接続して
   いる第１、第２、第３、第４のｐチャネル絶縁ゲート型
   電界効果トランジスタを備えて構成されていることを特
   徴とする請求項８記載の半導体集積回路。
10. 【請求項１０】前記レシーバは、パスゲートロジック回
    路と、リセット回路と、第３、第４のラッチ回路を有
    し、 前記パスゲートロジック回路は、ソースとゲートとをク
    ロス接続し、ドレインを第１のノードに共通接続し、ソ
    ースをそれぞれ対応するデータ線に接続した第５、第６
    のｐチャネル絶縁ゲート型電界効果トランジスタと、ソ
    ースとゲートをクロス接続し、ドレインを第２のノード
    に共通接続し、ソースをそれぞれ対応するデータ線に接
    続した第７、第８のｐチャネル絶縁ゲート型電界効果ト
    ランジスタと、ソースとゲートをクロス接続し、ドレイ
    ンを第３のノードに共通接続し、ソースをそれぞれ対応
    するデータ線に接続した第９、第１０のｐチャネル絶縁
    ゲート型電界効果トランジスタと、ソースとゲートをク
    ロス接続し、ドレインを第４のノードに共通接続し、ソ
    ースをそれぞれ対応するデータ線に接続した第１１、第
    １２のｐチャネル絶縁ゲート型電界効果トランジスタと
    を有し、 前記リセット回路は、データ伝送前に前記第１、第２、
    第３、第４のノードを接地電圧にリセットする構成とさ
    れ、 前記第３のラッチ回路は、ドレインとゲートとをクロス
    接続した第５、第６のｎチャネル絶縁ゲート型電界効果
    トランジスタを有し、前記第５、第６のｎチャネル絶縁
    ゲート型電界効果トランジスタのドレインをそれぞれ前
    記第１、第２のノードに接続して構成され、 前記第４のラッチ回路は、ドレインとゲートとをクロス
    接続した第７、第８のｎチャネル絶縁ゲート型電界効果
    トランジスタを有し、前記第７、第８のｎチャネル絶縁
    ゲート型電界効果トランジスタのドレインをそれぞれ前
    記第３、第４のノードに接続して構成されていることを
    特徴とする請求項９記載の半導体集積回路。
11. 【請求項１１】前記レシーバは、第１、第２のアナログ
    掛算回路と、第５のラッチ回路と、第１のリセット回路
    とを有し、前記第１のラッチ回路が保持する相補データ
    を再生する第１のデコーダと、第３、第４のアナログ掛
    算回路と、第６のラッチ回路と、第２のリセット回路と
    を有し、前記第２のラッチ回路が保持する相補データを
    再生する第２のデコーダとを有し、 前記第１のアナログ掛算回路は、ドレインを第５のノー
    ドに接続し、ゲートを対応するデータ線に接続した第９
    のｎチャネル絶縁ゲート型電界効果トランジスタと、ド
    レインを前記第９のｎチャネル絶縁ゲート型電界効果ト
    ランジスタのソースに接続し、ゲートを対応するデータ
    線に接続し、ソースを第６のノードに接続した第１０の
    ｎチャネル絶縁ゲート型電界効果トランジスタと、ドレ
    インを前記第５のノードに接続し、ゲートを前記第１０
    のｎチャネル絶縁ゲート型電界効果トランジスタのゲー
    トに接続した第１１のｎチャネル絶縁ゲート型電界効果
    トランジスタと、ドレインを前記第１１のｎチャネル絶
    縁ゲート型電界効果トランジスタのソースに接続し、ゲ
    ートを前記第９のｎチャネル絶縁ゲート型電界効果トラ
    ンジスタのゲートに接続し、ソースを前記第６のノード
    に接続した第１２のｎチャネル絶縁ゲート型電界効果ト
    ランジスタから構成され、 前記第２のアナログ掛算回路は、ドレインを第７のノー
    ドに接続し、ゲートを対応するデータ線に接続した第１
    ３のｎチャネル絶縁ゲート型電界効果トランジスタと、
    ドレインを前記第１３のｎチャネル絶縁ゲート型電界効
    果トランジスタのソースに接続し、ゲートを対応するデ
    ータ線に接続し、ソースを第８のノードに接続した第１
    ４のｎチャネル絶縁ゲート型電界効果トランジスタと、
    ドレインを前記第７のノードに接続し、ゲートを前記第
    １４のｎチャネル絶縁ゲート型電界効果トランジスタの
    ゲートに接続した第１５のｎチャネル絶縁ゲート型電界
    効果トランジスタと、ドレインを前記第１５のｎチャネ
    ル絶縁ゲート型電界効果トランジスタのソースに接続
    し、ゲートを前記第１３のｎチャネル絶縁ゲート型電界
    効果トランジスタのゲートに接続し、ソースを前記第８
    のノードに接続した第１６のｎチャネル絶縁ゲート型電
    界効果トランジスタから構成され、 前記第５のラッチ回路は、ゲートとドレインとをクロス
    接続し、ドレインをそれぞれ前記第５、第７のノードに
    接続し、ソースに電源電圧が印加される第１３、第１４
    のｐチャネル絶縁ゲート型電界効果トランジスタと、ド
    レインを前記第６のノードに接続し、ゲートを前記第７
    のノードに接続した第１７のｎチャネル絶縁ゲート型電
    界効果トランジスタと、ドレインを前記第８のノードに
    接続し、ゲートを前記第５のノードに接続した第１８の
    ｎチャネル絶縁ゲート型電界効果トランジスタとを有
    し、 前記第１のリセット回路は、ドレインを前記第５のノー
    ドに接続し、ソースに前記電源電圧が印加され、リセッ
    ト信号によりオン、オフが制御される第１５のｐチャネ
    ル絶縁ゲート型電界効果トランジスタと、ドレインを前
    記第７のノードに接続し、ソースに前記電源電圧が印加
    され、前記リセット信号によりオン、オフが制御される
    第１６のｐチャネル絶縁ゲート型電界効果トランジスタ
    と、ドレインを前記第１７のｎチャネル絶縁ゲート型電
    界効果トランジスタのソースに接続し、ソースに接地電
    圧を印加され、前記リセット信号によりオン、オフが制
    御される第１９のｎチャネル絶縁ゲート型電界効果トラ
    ンジスタと、ドレインを前記第１８のｎチャネル絶縁ゲ
    ート型電界効果トランジスタのソースに接続し、ソース
    に前記接地電圧を印加され、前記リセット信号によりオ
    ン、オフが制御される第２０のｎチャネル絶縁ゲート型
    電界効果トランジスタとを有し、 前記第３のアナログ掛算回路は、ドレインを第９のノー
    ドに接続し、ゲートを対応するデータ線に接続した第２
    １のｎチャネル絶縁ゲート型電界効果トランジスタと、
    ドレインを前記第２１のｎチャネル絶縁ゲート型電界効
    果トランジスタのソースに接続し、ゲートを対応するデ
    ータ線に接続し、ソースを第１０のノードに接続した第
    ２２のｎチャネル絶縁ゲート型電界効果トランジスタ
    と、ドレインを前記第９のノードに接続し、ゲートを前
    記第２２のｎチャネル絶縁ゲート型電界効果トランジス
    タのゲートに接続した第２３のｎチャネル絶縁ゲート型
    電界効果トランジスタと、ドレインを前記第２３のｎチ
    ャネル絶縁ゲート型電界効果トランジスタのソースに接
    続し、ゲートを前記第２１のｎチャネル絶縁ゲート型電
    界効果トランジスタのゲートに接続し、ソースを前記第
    １０のノードに接続した第２４のｎチャネル絶縁ゲート
    型電界効果トランジスタから構成され、 前記第４のアナログ掛算回路は、ドレインを第１１のノ
    ードに接続し、ゲートを対応するデータ線に接続した第
    ２５のｎチャネル絶縁ゲート型電界効果トランジスタ
    と、ドレインを前記第２５のｎチャネル絶縁ゲート型電
    界効果トランジスタのソースに接続し、ゲートを対応す
    るデータ線に接続し、ソースを第１２のノードに接続し
    た第２６のｎチャネル絶縁ゲート型電界効果トランジス
    タと、ドレインを前記第１１のノードに接続し、ゲート
    を前記第２６のｎチャネル絶縁ゲート型電界効果トラン
    ジスタのゲートに接続した第２７のｎチャネル絶縁ゲー
    ト型電界効果トランジスタと、ドレインを前記第２７の
    ｎチャネル絶縁ゲート型電界効果トランジスタのソース
    に接続し、ゲートを前記第２５のｎチャネル絶縁ゲート
    型電界効果トランジスタのゲートに接続し、ソースを前
    記第１２のノードに接続した第２８のｎチャネル絶縁ゲ
    ート型電界効果トランジスタから構成され、 前記第６のラッチ回路は、ゲートとドレインとをクロス
    接続し、ドレインをそれぞれ前記第９、第１１のノード
    に接続し、ソースに電源電圧が印加される第１７、第１
    ８のｐチャネル絶縁ゲート型電界効果トランジスタと、
    ドレインを前記第１０のノードに接続し、ゲートを前記
    第１１のノードに接続した第２９のｎチャネル絶縁ゲー
    ト型電界効果トランジスタと、ドレインを前記第１２の
    ノードに接続し、ゲートを前記第９のノードに接続した
    第３０のｎチャネル絶縁ゲート型電界効果トランジスタ
    とを有し、 第２のリセット回路は、ドレインを前記第９のノードに
    接続し、ソースに前記電源電圧が印加され、リセット信
    号によりオン、オフが制御される第１９のｐチャネル絶
    縁ゲート型電界効果トランジスタと、ドレインを前記第
    １１のノードに接続し、ソースに前記電源電圧が印加さ
    れ、前記リセット信号によりオン、オフが制御される第
    ２０のｐチャネル絶縁ゲート型電界効果トランジスタ
    と、ドレインを前記第２９のｎチャネル絶縁ゲート型電
    界効果トランジスタのソースに接続し、ソースに接地電
    圧を印加され、前記リセット信号によりオン、オフが制
    御される第３１のｎチャネル絶縁ゲート型電界効果トラ
    ンジスタと、ドレインを前記第３０のｎチャネル絶縁ゲ
    ート型電界効果トランジスタのソースに接続し、ソース
    に前記接地電圧を印加され、前記リセット信号によりオ
    ン、オフが制御される第３２のｎチャネル絶縁ゲート型
    電界効果トランジスタとを有していることを特徴とする
    請求項９記載の半導体集積回路。