TWI740549B - 記憶體內運算胞 - Google Patents

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Abstract

記憶體內運算胞包括記憶胞電路、第一半導體元件、第二半導體元件以及第三半導體元件。第一半導體元件的第一端耦接至第一運算位元線。第一半導體元件的控制端耦接至運算字元線。第二半導體元件的控制端耦接至記憶胞電路。第二半導體元件的第一端耦接至第一半導體元件的第二端。第三半導體元件的第一端耦接至第二半導體元件的第二端。第三半導體元件的第二端耦接至第二運算位元線。第三半導體元件的控制端接收偏壓電壓。

Description

記憶體內運算胞
本發明是有關於一種記憶體電路，且特別是有關於一種記憶體內運算胞。
人工智慧（artificial intelligence，AI）網路，例如深度神經網路（Deep Neural Networks，DNN）等，常常要進行矩陣乘法。矩陣資料被從記憶體傳輸（搬移）至運算電路，以便進行矩陣乘法。在AI網路的運算過程中，大量資料的搬移會耗費時間與能量。記憶體內運算（computing in memory，CIM）技術可以減少資料搬移的次數。CIM技術兼具增加運算能力及降低功耗等優點。
本發明提供一種記憶體內運算（computing in memory，CIM）胞，以實現記憶體內運算。
在本發明的一實施例中，上述的記憶體內運算胞包括記憶胞（memory cell）電路、第一半導體元件、第二半導體元件以及第三半導體元件。第一半導體元件的第一端適於耦接至第一運算位元線。第一半導體元件的控制端適於耦接至第一運算字元線。第二半導體元件的控制端耦接至記憶胞電路中的第一資料節點。第二半導體元件的第一端耦接至第一半導體元件的第二端。第三半導體元件被配置為提供第一權重值所對應的第一權重電阻值。第三半導體元件的第一端耦接至第二半導體元件的第二端。第三半導體元件的第二端適於耦接至第二運算位元線。第三半導體元件的控制端適於接收第一權重值所對應的第一偏壓電壓。
在本發明的一實施例中，上述的記憶體內運算胞包括記憶胞電路、第一半導體元件、第二半導體元件、第三半導體元件以及第四半導體元件。第一半導體元件的第一端適於接收第一權重值所對應的偏壓電壓。第一半導體元件的控制端適於耦接至運算字元線。第二半導體元件的控制端耦接至記憶胞電路中的第一資料節點。第二半導體元件的第一端耦接至第一半導體元件的第二端。第三半導體元件的第一端耦接至第二半導體元件的第二端。第三半導體元件的第二端適於接收參考電壓。第三半導體元件的控制端適於接收運算字元線的反相訊號。第四半導體元件被配置為選擇性地提供權重值所對應的權重電阻值。第四半導體元件的第一端適於耦接至第一運算位元線。第四半導體元件的第二端適於耦接至第二運算位元線。第四半導體元件的控制端耦接至第二半導體元件的第二端。
基於上述，本發明諸實施例所述運算字元線可以提供在一個矩陣中的一個資料位元（第一資料位元，用以控制第一半導體元件的導通），而所述記憶胞電路可以提供在另一個矩陣中的一個資料位元（第二資料位元，用以控制第二半導體元件的導通）。第一半導體元件與第二半導體元件的操作相當於第一資料位元與第二資料位元進行乘法運算。因此，所述記憶體內運算胞可以實現記憶體內運算。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
在本案說明書全文（包括申請專利範圍）中所使用的「耦接（或連接）」一詞可指任何直接或間接的連接手段。舉例而言，若文中描述第一裝置耦接（或連接）於第二裝置，則應該被解釋成該第一裝置可以直接連接於該第二裝置，或者該第一裝置可以透過其他裝置或某種連接手段而間接地連接至該第二裝置。本案說明書全文（包括申請專利範圍）中提及的「第一」、「第二」等用語是用以命名元件（element）的名稱，或區別不同實施例或範圍，而並非用來限制元件數量的上限或下限，亦非用來限制元件的次序。另外，凡可能之處，在圖式及實施方式中使用相同標號的元件/構件/步驟代表相同或類似部分。不同實施例中使用相同標號或使用相同用語的元件/構件/步驟可以相互參照相關說明。
圖1是依照本發明的一實施例的一種記憶體的電路方塊（circuit block）示意圖。依照設計需求，記憶體可以是靜態隨機存取記憶體（static random access memory，SRAM）、動態隨機存取記憶體（dynamic random-access memory，DRAM）或是其他類型的記憶體。記憶體具有記憶胞陣列，其中所述記憶胞陣列包括多個記憶體內運算（computing in memory，CIM）胞。所述記憶胞陣列的記憶體內運算胞的數量可以依照設計需求來決定。舉例來說，圖1所示記憶胞陣列包括記憶體內運算胞CC1、CC2、CC3、CC4、CC5、CC6、CC7、CC8、CC9、CC10、CC11、CC12、CC13、CC14、CC15與CC16。記憶體內運算胞CC1～CC16的每一個可以具有一般記憶胞功能。此外，記憶體內運算胞CC1～CC16的每一個還具有記憶體內運算（CIM）功能。
運算字元線RWL>0>耦接至記憶體內運算胞CC1、CC2、CC3與CC4，運算字元線RWL>1>耦接至記憶體內運算胞CC5、CC6、CC7與CC8，運算字元線RWL>2>耦接至記憶體內運算胞CC9、CC10、CC11與CC12，而運算字元線RWL>3>耦接至記憶體內運算胞CC13、CC14、CC15與CC16。運算位元線RBL>0>耦接至記憶體內運算胞CC1、CC5、CC9與CC13。感測放大器SA1可以感測運算位元線RBL>0>的電流，以及輸出感測結果HVout>0>。運算位元線RBL>1>耦接至記憶體內運算胞CC2、CC6、CC10與CC14。感測放大器SA2可以感測運算位元線RBL>1>的電流，以及輸出感測結果HVout>1>。運算位元線RBL>2>耦接至記憶體內運算胞CC3、CC7、CC11與CC15。感測放大器SA3可以感測運算位元線RBL>2>的電流，以及輸出感測結果HVout>2>。運算位元線RBL>3>耦接至記憶體內運算胞CC4、CC8、CC12與CC16。感測放大器SA4可以感測運算位元線RBL>3>的電流，以及輸出感測結果HVout>3>。
圖1所示記憶胞陣列可以進行矩陣乘法，亦即計算矩陣A乘以矩陣B。舉例來說，矩陣B可以被存放在記憶體內運算胞CC1～CC16，而運算字元線RWL>0>～RWL>3>可以提供（傳輸）矩陣A的列（row）元素（資料位元）。記憶體內運算胞CC1～CC16的每一個可以對矩陣A的一個元素（資料位元）與矩陣B的一個元素（資料位元）進行乘法運算，而提供對應於乘法運算結果的電阻值（亦即，提供對應電流）。運算位元線RBL>0>～RBL>3>的每一個的電流相當於多個對應記憶體內運算胞的乘法運算結果的總和。因此，圖1所示記憶胞陣列可以進行矩陣乘法。圖1所示記憶體可以實現記憶體內運算。
圖2是依照本發明的一實施例說明圖1所示記憶體內運算胞CC1的電路方塊示意圖。圖1所示其他記憶體內運算胞CC2～CC16可以參照記憶體內運算胞CC1的相關說明來類推，因此不予贅述。在圖2所示實施例中，記憶體內運算胞CC1包括記憶胞電路210、半導體元件220以及半導體元件230。本實施例並不限制記憶胞電路210的實施方式。依照設計需求，在其他實施例中，記憶胞電路210可以是SRAM的記憶胞、DRAM的記憶胞或是其他類型的記憶胞。
在圖2所示實施例中，記憶胞電路210包括靜態隨機存取記憶胞211、開關M5以及開關M6。靜態隨機存取記憶胞211具有資料節點Q以及資料節點QB。開關M6的第一端耦接至資料節點Q，開關M6的第二端適於耦接至資料位元線BL，開關M6的控制端適於耦接至資料字元線WL。開關M5的第一端耦接至資料節點QB，開關M5的第二端適於耦接至資料位元線BLB，開關M5的控制端適於耦接至資料字元線WL。
在圖2所示實施例中，靜態隨機存取記憶胞211包括電晶體M1、電晶體M2、電晶體M3以及電晶體M4。電晶體M1與M3可以是N通道金屬氧化物半導體（N-channel metal oxide semiconductor，NMOS）電晶體。電晶體M2與M4可以是P通道金屬氧化物半導體（P-channel metal oxide semiconductor，PMOS）電晶體。電晶體M1的控制端（例如閘極）耦接至資料節點Q，電晶體M1的第一端（例如汲極）耦接至資料節點QB，電晶體M1的第二端（例如源極）適於接收參考電壓（例如接地電壓或其他固定電壓）。電晶體M2的控制端（例如閘極）耦接至資料節點Q，電晶體M2的第一端（例如汲極）耦接至資料節點QB，電晶體M2的第二端（例如源極）適於接收系統電壓VDD。電晶體M3的控制端（例如閘極）耦接至資料節點QB，電晶體M3的第一端（例如汲極）耦接至資料節點Q，電晶體M3的第二端（例如源極）適於接收參考電壓（例如接地電壓或其他固定電壓）。電晶體M4的控制端（例如閘極）耦接至資料節點QB，電晶體M4的第一端（例如汲極）耦接至資料節點Q，電晶體M4的第二端（例如源極）適於接收系統電壓VDD。
依照設計需求，半導體元件220以及（或是）半導體元件230可以由NMOS電晶體、PMOS電晶體或是其他類型的電晶體組成。半導體元件220的第一端適於耦接至運算位元線RBL>0>。感測放大器SA1可以作為運算位元線RBL>0>的電壓源。半導體元件220的控制端耦接至記憶胞電路210中的資料節點Q。半導體元件230的第一端耦接至半導體元件220的第二端，半導體元件230的第二端適於耦接至運算位元線RBLB。依照設計需求，運算位元線RBLB可以被耦接至電壓源（未繪示）以接收參考電壓。舉例來說，半導體元件230的第二端可以經由運算位元線RBLB接收接地電壓（或是其他參考電壓）。半導體元件230的控制端適於耦接至運算字元線RWL>0>。
圖3是依照本發明的一實施例說明圖2所示半導體元件220與230的等效電路示意圖。當運算字元線RWL>0>為邏輯「1」時，運算字元線RWL>0>的電壓為權重值所對應的偏壓電壓，其中所述偏壓電壓與運算位元線RBLB的電壓之間的壓差小於半導體元件230的閾電壓（threshold voltage）。所述權重值與所述偏壓電壓可以依照設計需求來決定。因此當運算字元線RWL>0>為邏輯「1」時，半導體元件230可以提供權重值所對應的權重電阻值。基於所述偏壓電壓的設定，所述權重電阻值可以依照設計需求來決定。當運算字元線RWL>0>為邏輯「0」時，運算字元線RWL>0>的電壓可以是接地電壓或是其他足以截止（turn off）半導體元件230的電壓。因此當運算字元線RWL>0>為邏輯「0」時，半導體元件230為截止（亦即半導體元件230的電阻值在理想上為無限大）。
感測放大器SA1可以提供電壓（或電流）至運算位元線RBL>0>。當記憶胞電路210中的資料節點Q為邏輯「1」（例如高邏輯準位）時，半導體元件220為導通（turn on），亦即半導體元件220的電阻值很小。在運算字元線RWL>0>為邏輯「1」的情況下，半導體元件220與230的電流主要由半導體元件230的所述權重電阻值所決定（因為半導體元件230的權重電阻值遠大於半導體元件220的導通電阻值）。更甚者，半導體元件230的權重電阻值可以遠大於電路徑上的寄生電阻值，因而半導體元件230的權重電阻值可以主導電路徑上的電流。當記憶胞電路210中的資料節點Q為邏輯「0」（例如低邏輯準位）時，半導體元件220為截止，亦即半導體元件220的電阻值在理想上為無限大。因此，半導體元件220與230並無電流（若考量實際漏電，半導體元件220與230的電流為接近0的電流）。
就半導體元件220與230的動作觀之，只有當資料節點Q為邏輯「1」以及運算字元線RWL>0>亦為邏輯「1」時，半導體元件220與230才會有電流（邏輯「1」）。這樣的動作相當於，資料節點Q的邏輯「1」以及運算字元線RWL>0>的邏輯「1」進行乘法運算，亦即1*1=1。
圖4是依照本發明的一實施例說明圖1所示記憶體內運算胞CC1、CC5、CC9與CC13的等效電路示意圖。圖4所示記憶體內運算胞CC1、CC5、CC9與CC13可以參照圖2與圖3的相關說明來類推。在圖4所示情境中，記憶體內運算胞CC1、CC5、CC9與CC13的資料節點Q分別為邏輯「1」、「0」、「1」與「1」，而記憶體內運算胞CC1、CC5、CC9與CC13的運算字元線RWL>0>、RWL>1>、RWL>2>與RWL>3>皆為邏輯「1」。在此假設，基於RWL>0>、RWL>1>、RWL>2>與RWL>3>的偏壓電壓的設定，記憶體內運算胞CC1、CC9與CC13的電流為I。感測放大器SA1可以感測到運算位元線RBL>0>的電流為3*I。這樣的動作相當於，矩陣A的一列（row）元素（資料位元）[1 0 1 1]與矩陣B的一行（column）元素（資料位元）[1 1 1 1]進行矩陣乘法運算，而產生矩陣乘法運算結果1*1 + 0*1 + 1*1 + 1*1 = 3（亦即，電流為3*I）。
圖5是依照本發明的另一實施例說明圖1所示記憶體內運算胞CC1的電路方塊示意圖。圖1所示其他記憶體內運算胞CC2～CC16可以參照記憶體內運算胞CC1的相關說明來類推，因此不予贅述。在圖5所示實施例中，記憶體內運算胞CC1包括記憶胞電路210、半導體元件510、半導體元件520以及半導體元件530。圖5所示記憶胞電路210可以參照圖2所示記憶胞電路210的相關說明，故不再贅述。
請參照圖5。半導體元件510、半導體元件520以及（或是）半導體元件530可以由NMOS電晶體、PMOS電晶體或是其他類型的電晶體組成。半導體元件510的第一端適於耦接至運算位元線RBL>0>。感測放大器SA1可以作為運算位元線RBL>0>的電壓源。半導體元件510的控制端耦接至記憶胞電路210中的資料節點Q。半導體元件520的第一端耦接至半導體元件510的第二端，半導體元件520的控制端適於耦接至運算字元線RWL>0>。半導體元件530的第一端耦接至半導體元件520的第二端，半導體元件530的第二端適於耦接至運算位元線RBLB。依照設計需求，運算位元線RBLB可以被耦接至電壓源（未繪示）以接收參考電壓。舉例來說，半導體元件530的第二端可以經由運算位元線RBLB接收接地電壓（或是其他參考電壓）。半導體元件530的控制端適於接收權重值所對應的偏壓電壓Vweight。所述權重值與所述偏壓電壓Vweight可以依照設計需求來決定。半導體元件530的控制端的偏壓電壓Vweight與運算位元線RBLB的電壓之間的壓差小於半導體元件530的閾電壓。
圖6是依照本發明的一實施例說明圖5所示半導體元件510、520與530的等效電路示意圖。當運算字元線RWL>0>為邏輯「1」（例如高邏輯準位）時，半導體元件520為導通，亦即半導體元件520的電阻值很小。當運算字元線RWL>0>為邏輯「0」（例如低邏輯準位）時，半導體元件520為截止（亦即半導體元件520的電阻值在理想上為無限大）。當記憶胞電路210中的資料節點Q為邏輯「1」（例如高邏輯準位）時，半導體元件510為導通，亦即半導體元件510的電阻值很小。當記憶胞電路210中的資料節點Q為邏輯「0」（例如低邏輯準位）時，半導體元件510為截止，亦即半導體元件510的電阻值在理想上為無限大。
感測放大器SA1可以提供電壓（或電流）至運算位元線RBL>0>。在半導體元件510與520均為導通的情況下，半導體元件530可以提供權重值所對應的權重電阻值。基於所述偏壓電壓Vweight的設定，所述權重電阻值可以依照設計需求來決定。在半導體元件510與520均為導通的情況下，半導體元件510與520的電流主要由半導體元件530的所述權重電阻值所決定（因為半導體元件530的權重電阻值遠大於半導體元件510與520的導通電阻值）。更甚者，半導體元件530的權重電阻值可以遠大於電路徑上的寄生電阻值，因而半導體元件530的權重電阻值可以主導電路徑上的電流。在半導體元件510與（或）520為截止的情況下，半導體元件510與520並無電流（若考量實際漏電，半導體元件510與520的電流為接近0的電流）。
就半導體元件510與520的動作觀之，只有當資料節點Q為邏輯「1」以及運算字元線RWL>0>亦為邏輯「1」時，半導體元件510與520才會有電流（邏輯「1」）。這樣的動作相當於，資料節點Q的邏輯「1」以及運算字元線RWL>0>的邏輯「1」進行乘法運算，亦即1*1=1。
基於圖6的說明，記憶體內運算胞CC1、CC5、CC9與CC13可以進行矩陣乘法運算。亦即，圖4的相關說明亦可以被類推至圖5與圖6所示實施例中。假設記憶體內運算胞CC1、CC5、CC9與CC13的資料節點Q分別為邏輯「1」、「0」、「1」與「1」，而記憶體內運算胞CC1、CC5、CC9與CC13的運算字元線RWL>0>、RWL>1>、RWL>2>與RWL>3>分別為邏輯「1」、「1」、「0」與「1」。因此，記憶體內運算胞CC1與CC13的電流為I。感測放大器SA1可以感測到運算位元線RBL>0>的電流為2*I。這樣的動作相當於，矩陣A的一列（row）元素（資料位元）[1 0 1 1]與矩陣B的一行（column）元素（資料位元）[1 1 0 1]進行矩陣乘法運算，而產生矩陣乘法運算結果1*1 + 0*1 + 1*0 + 1*1 = 2（亦即，電流為2*I）。
圖7是依照本發明的又一實施例說明圖1所示記憶體內運算胞CC1的電路方塊示意圖。圖1所示其他記憶體內運算胞CC2～CC16可以參照記憶體內運算胞CC1的相關說明來類推，因此不予贅述。在圖7所示實施例中，記憶體內運算胞CC1包括記憶胞電路210、半導體元件710、半導體元件720以及半導體元件730。圖7所示記憶胞電路210可以參照圖2所示記憶胞電路210的相關說明，故不再贅述。
請參照圖7。半導體元件710、半導體元件720以及（或是）半導體元件730可以由NMOS電晶體、PMOS電晶體或是其他類型的電晶體組成。半導體元件710的第一端適於耦接至運算位元線RBL>0>。感測放大器SA1可以作為運算位元線RBL>0>的電壓源。半導體元件710的控制端適於耦接至運算字元線RWL>0>。圖7所示半導體元件710可以參照圖5所示半導體元件520的相關說明來類推。半導體元件720的第一端耦接至半導體元件710的第二端。半導體元件720的控制端耦接至記憶胞電路210中的資料節點Q。圖7所示半導體元件720可以參照圖5所示半導體元件510的相關說明來類推。
半導體元件730的第一端耦接至半導體元件720的第二端。半導體元件730的第二端適於耦接至運算位元線RBLB。依照設計需求，運算位元線RBLB可以被耦接至電壓源（未繪示）以接收參考電壓。舉例來說，半導體元件730的第二端可以經由運算位元線RBLB接收接地電壓（或是其他參考電壓）。半導體元件730的控制端適於接收權重值所對應的偏壓電壓Vweight。所述權重值與所述偏壓電壓Vweight可以依照設計需求來決定。半導體元件730的控制端的偏壓電壓Vweight與運算位元線RBLB的電壓之間的壓差小於半導體元件730的閾電壓。圖7所示半導體元件730可以參照圖5所示半導體元件530的相關說明。
感測放大器SA1可以提供電壓（或電流）至運算位元線RBL>0>。在半導體元件710與720均為導通的情況下，半導體元件730可以提供權重值所對應的權重電阻值。基於所述偏壓電壓Vweight的設定，所述權重電阻值可以依照設計需求來決定。在半導體元件710與720均為導通的情況下，半導體元件710與720的電流主要由半導體元件730的所述權重電阻值所決定（因為半導體元件730的權重電阻值遠大於半導體元件710與720的導通電阻值）。更甚者，半導體元件730的權重電阻值可以遠大於電路徑上的寄生電阻值，因而半導體元件730的權重電阻值可以主導電路徑上的電流。在半導體元件710與（或）720為截止的情況下，半導體元件710與720並無電流（若考量實際漏電，半導體元件710與720的電流為接近0的電流）。
就半導體元件710與720的動作觀之，只有當資料節點Q為邏輯「1」以及運算字元線RWL>0>亦為邏輯「1」時，半導體元件710與720才會有電流（邏輯「1」）。這樣的動作相當於，資料節點Q的邏輯「1」以及運算字元線RWL>0>的邏輯「1」進行乘法運算，亦即1*1=1。
圖8是依照本發明的另一實施例說明圖1所示記憶體內運算胞CC1、CC5、CC9與CC13的等效電路示意圖。圖8所示記憶體內運算胞CC1、CC5、CC9與CC13可以參照圖7的相關說明來類推。在圖8所示情境中，記憶體內運算胞CC1、CC5、CC9與CC13的運算字元線RWL>0>、RWL>1>、RWL>2>與RWL>3>分別為邏輯「1」、「0」、「0」與「1」，而記憶體內運算胞CC1、CC5、CC9與CC13的資料節點Q皆為邏輯「1」。在此假設記憶體內運算胞CC1與CC5的偏壓電壓Vweight被設定為偏壓電壓Vweight1，使得記憶體內運算胞CC1的電流為I。在此假設記憶體內運算胞CC9與CC13的偏壓電壓Vweight被設定為偏壓電壓Vweight2，使得記憶體內運算胞CC13的電流為2*I。亦即，在記憶體內運算胞CC1與CC5的權重值為1的情況下，記憶體內運算胞CC9與CC13的權重值為2。感測放大器SA1可以感測到運算位元線RBL>0>的電流為3*I。這樣的動作相當於，矩陣A的一列（row）元素（資料位元）[1 0 0 1]與矩陣B的一行（column）元素（資料位元）[1 1 1 1]進行矩陣乘法運算，而產生矩陣乘法運算結果1*1*1 + 0*1*1 + 0*1*2 + 1*1*2 = 1+0+0+2 = 3（亦即，電流為3*I）。
圖9是依照本發明的另一實施例的一種記憶體的電路方塊示意圖。依照設計需求，圖9所示記憶體可以是SRAM、DRAM或是其他類型的記憶體。圖9所示記憶體具有記憶胞陣列，其中所述記憶胞陣列包括多個記憶體內運算（CIM）胞。所述記憶胞陣列的記憶體內運算胞的數量可以依照設計需求來決定。舉例來說，圖9所示記憶胞陣列包括記憶體內運算胞CC17、CC18、CC19、CC20、CC21、CC22、CC23、CC24、CC25、CC26、CC27、CC28、CC29、CC30、CC31與CC32。記憶體內運算胞CC17～CC32的每一個可以具有一般記憶胞功能。此外，記憶體內運算胞CC17～CC32的每一個還具有記憶體內運算（CIM）功能。在圖9所示實施例中，運算位元線RBL>0>～RBL>3>的方向不同於運算位元線VBL>0>～VBL>3>的方向。另外，在圖9所示實施例中，運算字元線RWL>0>～RWL>3>的方向不同於運算字元線VWL>0>～VWL>3>的方向。
運算位元線RBL>0>與運算字元線VWL>0>耦接至記憶體內運算胞CC17、CC21、CC25與CC29。感測放大器SA1可以感測運算位元線RBL>0>的電流，以及輸出感測結果HVout>0>。運算位元線RBL>1>與運算字元線VWL>1>耦接至記憶體內運算胞CC18、CC22、CC26與CC30。感測放大器SA2可以感測運算位元線RBL>1>的電流，以及輸出感測結果HVout>1>。運算位元線RBL>2>與運算字元線VWL>2>耦接至記憶體內運算胞CC19、CC23、CC27與CC31。感測放大器SA3可以感測運算位元線RBL>2>的電流，以及輸出感測結果HVout>2>。運算位元線RBL>3>與運算字元線VWL>3>耦接至記憶體內運算胞CC20、CC24、CC28與CC32。感測放大器SA4可以感測運算位元線RBL>3>的電流，以及輸出感測結果HVout>3>。
運算字元線RWL>0>與運算位元線VBL>0>耦接至記憶體內運算胞CC17、CC18、CC19與CC20。感測放大器SA5可以感測運算位元線VBL>0>的電流，以及輸出感測結果VVout>0>。運算字元線RWL>1>與運算位元線VBL>1>耦接至記憶體內運算胞CC21、CC22、CC23與CC24。感測放大器SA6可以感測運算位元線VBL>1>的電流，以及輸出感測結果VVout>1>。運算字元線RWL>2>與運算位元線VBL>2>耦接至記憶體內運算胞CC25、CC26、CC27與CC28。感測放大器SA7可以感測運算位元線VBL>2>的電流，以及輸出感測結果VVout>2>。運算字元線RWL>3>與運算位元線VBL>3>耦接至記憶體內運算胞CC29、CC30、CC31與CC32。感測放大器SA8可以感測運算位元線VBL>3>的電流，以及輸出感測結果VVout>3>。
圖9所示記憶胞陣列可以進行矩陣乘法，亦即計算矩陣A乘以矩陣B。舉例來說，矩陣B可以被存放在記憶體內運算胞CC17～CC32，而運算字元線RWL>0>～RWL>3>可以提供（傳輸）矩陣A的列（row）元素（資料位元）。記憶體內運算胞CC17～CC32的每一個可以對矩陣A的一個元素（資料位元）與矩陣B的一個元素（資料位元）進行乘法運算，而提供對應於乘法運算結果的電阻值（亦即，提供對應電流）。運算位元線RBL>0>～RBL>3>的每一個的電流相當於多個對應記憶體內運算胞的乘法運算結果的總和。因此，圖9所示記憶胞陣列可以進行矩陣乘法。圖9所示記憶體可以實現記憶體內運算。
圖9所示記憶胞陣列還可以計算矩陣A乘以轉置（transpose）矩陣B T，其中轉置矩陣B T是矩陣B的轉置。舉例來說，矩陣B可以被存放在記憶體內運算胞CC17～CC32，而運算字元線VWL>0>～VWL>3>可以提供（傳輸）矩陣A的列（row）元素（資料位元）。運算位元線VBL>0>～VBL>3>的每一個的電流相當於多個對應記憶體內運算胞的乘法運算結果的總和。不論是進行「矩陣A乘以矩陣B」或是進行「矩陣A乘以轉置矩陣B T」，被存放在記憶體內運算胞CC17～CC32的矩陣B不需要進行轉置。因此，圖9所示記憶體可以盡量避免資料的搬移。
圖10是依照本發明的一實施例說明圖9所示記憶體內運算胞CC17的電路方塊示意圖。圖9所示其他記憶體內運算胞CC18～CC32可以參照記憶體內運算胞CC17的相關說明來類推，因此不予贅述。在圖10所示實施例中，記憶體內運算胞CC17包括記憶胞電路210、半導體元件1010、半導體元件1020、半導體元件1030以及半導體元件1040。圖10所示記憶胞電路210可以參照圖2所示記憶胞電路210的相關說明，故不再贅述。
請參照圖10。半導體元件1010、半導體元件1020、半導體元件1030以及（或是）半導體元件1040可以由NMOS電晶體、PMOS電晶體或是其他類型的電晶體組成。圖10所示半導體元件1010、半導體元件1020與半導體元件1030可以參照圖7所示半導體元件710、半導體元件720與半導體元件730的相關說明，故不再贅述。
圖10所示半導體元件1040的第一端適於耦接至運算位元線VBL>0>。半導體元件1040的第二端耦接半導體元件1020的第一端。半導體元件1040的控制端適於耦接至運算字元線VWL>0>。在此假設矩陣B的一個元素（資料位元）被存放在記憶體內運算胞CC17的記憶胞電路210。當進行「矩陣A乘以矩陣B」時，半導體元件1040可以被禁能（disable，或截止），運算字元線RWL>0>可以提供（傳輸）矩陣A的一個元素（第一資料位元）至半導體元件1010的控制端，而記憶胞電路210可以提供矩陣B的一個元素（第二資料位元）至半導體元件1020的控制端。因此，記憶體內運算胞CC17可以進行第一資料位元與第二資料位元的乘法運算，以及將乘法運算結果（電流）呈現在運算位元線RBL>0>。
當進行「矩陣A乘以轉置矩陣B T」時，半導體元件1010可以被禁能（disable，或截止），運算字元線VWL>0>可以提供（傳輸）矩陣A的一個元素（第一資料位元）至半導體元件1040的控制端，而記憶胞電路210可以提供矩陣B的一個元素（第二資料位元）至半導體元件1020的控制端。因此，記憶體內運算胞CC17可以進行第一資料位元與第二資料位元的乘法運算，以及將乘法運算結果（電流）呈現在運算位元線VBL>0>。
圖11是依照本發明的另一實施例說明圖9所示記憶體內運算胞CC17的電路方塊示意圖。圖9所示其他記憶體內運算胞CC18～CC32可以參照記憶體內運算胞CC17的相關說明來類推，因此不予贅述。在圖11所示實施例中，記憶體內運算胞CC17包括記憶胞電路210、半導體元件1110、半導體元件1120、半導體元件1130、半導體元件1140以及半導體元件1150。半導體元件1110、1120、1130、1140以及（或是）1150可以由NMOS電晶體、PMOS電晶體或是其他類型的電晶體組成。圖11所示記憶胞電路210可以參照圖2所示記憶胞電路210的相關說明，圖11所示半導體元件1110、1120、1130以及1140可以參照圖10所示半導體元件1010、1020、1030以及1040的相關說明，故不再贅述。
圖11所示半導體元件1150的第一端耦接至半導體元件1120的第二端。半導體元件1150的第二端適於耦接至運算位元線VBLB。依照設計需求，運算位元線VBLB可以被耦接至電壓源（未繪示）以接收參考電壓。舉例來說，半導體元件1150的第二端可以經由運算位元線VBLB接收接地電壓（或是其他參考電壓）。半導體元件1150的控制端適於接收權重值所對應的偏壓電壓Vweight3。所述權重值與所述偏壓電壓Vweight3可以依照設計需求來決定。半導體元件1150的控制端的偏壓電壓Vweight3與運算位元線VBLB的電壓之間的壓差小於半導體元件1150的閾電壓。
圖9所示感測放大器SA5可以提供電壓（或電流）至運算位元線VBL>0>。在半導體元件1140與1120均為導通的情況下，圖11所示半導體元件1150可以提供權重值所對應的權重電阻值。基於所述偏壓電壓Vweight3的設定，半導體元件1150的所述權重電阻值可以依照設計需求來決定。
圖12是依照本發明的更一實施例說明圖1所示記憶體內運算胞CC1的電路方塊示意圖。圖1所示其他記憶體內運算胞CC2～CC16可以參照記憶體內運算胞CC1的相關說明來類推，因此不予贅述。在圖12所示實施例中，記憶體內運算胞CC1包括記憶胞電路210、半導體元件1210、半導體元件1220、半導體元件1230、半導體元件1240以及反閘1250。圖12所示記憶胞電路210可以參照圖2所示記憶胞電路210的相關說明，故不再贅述。
請參照圖12。半導體元件1210、1220、1230以及（或是）1240可以由NMOS電晶體、PMOS電晶體或是其他類型的電晶體組成。半導體元件1210的第一端適於接收權重值所對應的偏壓電壓Vweight，以及該第一半導體元件1210的該控制端適於耦接至運算字元線RWL>0>。半導體元件1220的控制端耦接至記憶胞電路210中的資料節點Q。半導體元件1220的第一端耦接至半導體元件1210的第二端。半導體元件1240的控制端耦接至半導體元件1220的第二端。半導體元件1240的第一端適於耦接至運算位元線RBL>0>。半導體元件1240的第二端適於耦接至運算位元線RBLB。依照設計需求，運算位元線RBLB可以被耦接至電壓源（未繪示）以接收參考電壓。舉例來說，半導體元件1240的第二端可以經由運算位元線RBLB接收接地電壓（或是其他參考電壓）。
半導體元件1230的第一端耦接至半導體元件1220的第二端。半導體元件1230的第二端適於接收參考電壓（例如接地電壓或是其他參考電壓）。半導體元件1230的控制端適於接收運算字元線RWL>0>的反相訊號。舉例來說，反閘1250的輸入端適於耦接至運算字元線RWL>0>，而反閘1250的輸出端可以提供所述反相訊號給半導體元件1230的控制端。當運算字元線RWL>0>為邏輯「1」（例如高邏輯準位）時，半導體元件1230為截止。當運算字元線RWL>0>為邏輯「0」（例如低邏輯準位）時，半導體元件1230為導通，以便對半導體元件1240的控制端進行放電。
在半導體元件1210與1220均為導通的情況下，偏壓電壓Vweight可以被傳輸至半導體元件1240的控制端。所述偏壓電壓Vweight可以依照設計需求來決定。半導體元件1240的控制端的偏壓電壓Vweight與運算位元線RBLB的電壓之間的壓差小於半導體元件1240的閾電壓。基於所述偏壓電壓Vweight的設定，半導體元件1240的所述權重電阻值可以依照設計需求來決定。
綜上所述，上述諸實施例所述運算字元線RWL可以提供在一個矩陣A中的一個元素（第一資料位元，用以控制第一半導體元件的導通），而所述記憶胞電路可以提供在另一個矩陣B中的一個元素（第二資料位元，用以控制第二半導體元件的導通）。第一半導體元件（例如710、1010、1110或1210）與第二半導體元件（例如720、1020、1120或1220）的操作相當於第一資料位元與第二資料位元進行乘法運算。因此，所述記憶體內運算胞可以實現記憶體內運算。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
210:記憶胞電路
211:靜態隨機存取記憶胞
220、230、510、520、530、710、720、730、1010、1020、1030、1040、1110、1120、1130、1140、1150、1210、1220、1230、1240:半導體元件
1250:反閘
BL、BLB:資料位元線
CC1~CC16、CC17~CC32:記憶體內運算胞
HVout>0>～HVout>3>、VVout>0>～VVout>3>:感測結果
M1、M2、M3、M4:電晶體
M5、M6:開關
Q、QB:資料節點
RBL>0>～RBL>3>、RBLB、VBL>0>～VBL>3>、VBLB:運算位元線
RWL>0>～RWL>3>、VWL>0>～VWL>3>:運算字元線
SA1～SA8:感測放大器
VDD:系統電壓
Vweight、Vweight3:偏壓電壓
WL:資料字元線
圖1是依照本發明的一實施例的一種記憶體的電路方塊（circuit block）示意圖。 圖2是依照本發明的一實施例說明圖1所示記憶體內運算胞CC1的電路方塊示意圖。 圖3是依照本發明的一實施例說明圖2所示半導體元件的等效電路示意圖。 圖4是依照本發明的一實施例說明圖1所示記憶體內運算胞的等效電路示意圖。 圖5是依照本發明的另一實施例說明圖1所示記憶體內運算胞的電路方塊示意圖。 圖6是依照本發明的一實施例說明圖5所示半導體元件的等效電路示意圖。 圖7是依照本發明的又一實施例說明圖1所示記憶體內運算胞的電路方塊示意圖。 圖8是依照本發明的另一實施例說明圖1所示記憶體內運算胞的等效電路示意圖。 圖9是依照本發明的另一實施例的一種記憶體的電路方塊示意圖。 圖10是依照本發明的一實施例說明圖9所示記憶體內運算胞的電路方塊示意圖。 圖11是依照本發明的另一實施例說明圖9所示記憶體內運算胞的電路方塊示意圖。 圖12是依照本發明的更一實施例說明圖1所示記憶體內運算胞的電路方塊示意圖。
210:記憶胞電路
211:靜態隨機存取記憶胞
710、720、730:半導體元件
BL、BLB:資料位元線
CC1:記憶體內運算胞
M1、M2、M3、M4:電晶體
M5、M6:開關
Q、QB:資料節點
RBL<0>、RBLB:運算位元線
RWL<0>:運算字元線
VDD:系統電壓
Vweight:偏壓電壓
WL:資料字元線

Claims (14)

  1. 一種記憶體內運算胞，包括：一記憶胞電路；一第一半導體元件，具有一第一端、一第二端以及一控制端，其中該第一半導體元件的該第一端適於耦接至一第一運算位元線，以及該第一半導體元件的該控制端適於耦接至一第一運算字元線；一第二半導體元件，具有一第一端、一第二端以及一控制端，其中該第二半導體元件的該控制端耦接至該記憶胞電路中的一第一資料節點，以及該第二半導體元件的該第一端耦接至該第一半導體元件的該第二端；以及一第三半導體元件，被配置為提供一第一權重值所對應的一第一權重電阻值，其中該第三半導體元件的一第一端耦接至該第二半導體元件的該第二端，該第三半導體元件的一第二端適於耦接至一第二運算位元線，以及該第三半導體元件的一控制端適於接收該第一權重值所對應的一第一偏壓電壓。
  2. 如請求項1所述的記憶體內運算胞，其中該記憶胞電路包括：一靜態隨機存取記憶胞，具有該第一資料節點以及一第二資料節點；一第一開關，具有一第一端耦接至該第一資料節點，其中該第一開關的一第二端適於耦接至一第一資料位元線，以及該第一開關的一控制端適於耦接至一資料字元線；以及 一第二開關，具有一第一端耦接至該第二資料節點，其中該第二開關的一第二端適於耦接至一第二資料位元線，以及該第二開關的一控制端適於耦接至該資料字元線。
  3. 如請求項2所述的記憶體內運算胞，其中該靜態隨機存取記憶胞包括：一第一電晶體，具有一控制端耦接至該第一資料節點，其中該第一電晶體的一第一端耦接至該第二資料節點，以及該第一電晶體的一第二端適於接收一參考電壓；一第二電晶體，具有一控制端耦接至該第一資料節點，其中該第二電晶體的一第一端耦接至該第二資料節點，以及該第二電晶體的一第二端適於接收一系統電壓；一第三電晶體，具有一控制端耦接至該第二資料節點，其中該第三電晶體的一第一端耦接至該第一資料節點，以及該第三電晶體的一第二端適於接收該參考電壓；以及一第四電晶體，具有一控制端耦接至該第二資料節點，其中該第四電晶體的一第一端耦接至該第一資料節點，以及該第四電晶體的一第二端適於接收該系統電壓。
  4. 如請求項1所述的記憶體內運算胞，其中該第一半導體元件、該第二半導體元件以及該第三半導體元件皆由N通道金屬氧化物半導體電晶體組成。
  5. 如請求項1所述的記憶體內運算胞，更包括：一第四半導體元件，具有一第一端、一第二端以及一控制端，其 中該第四半導體元件的該第一端適於耦接至一第三運算位元線，該第四半導體元件的該第二端耦接該第二半導體元件的該第一端，以及該第四半導體元件的該控制端適於耦接至一第二運算字元線。
  6. 如請求項5所述的記憶體內運算胞，其中該第一運算位元線的方向不同於該第三運算位元線的方向，以及該第一運算字元線的方向不同於該第二運算字元線的方向。
  7. 如請求項1所述的記憶體內運算胞，更包括：一第四半導體元件，被配置為提供一第二權重值所對應的一第二權重電阻值，其中該第四半導體元件的一第一端耦接至該第二半導體元件的該第二端，該第四半導體元件的一第二端適於耦接至一第三運算位元線，以及該第四半導體元件的一控制端適於接收該第二權重值所對應的一第二偏壓電壓。
  8. 如請求項7所述的記憶體內運算胞，其中該第二偏壓電壓與該第三運算位元線的一電壓之間的一壓差小於該第四半導體元件的一閾電壓。
  9. 如請求項1所述的記憶體內運算胞，其中該第一偏壓電壓與該第二運算位元線的一電壓之間的一壓差小於該第三半導體元件的一閾電壓。
  10. 一種記憶體內運算胞，包括：一記憶胞電路；一第一半導體元件，具有一第一端、一第二端及一控制端，其中該第一半導體元件的該第一端適於接收一第一權重值所對應的一偏壓 電壓，以及該第一半導體元件的該控制端適於耦接至一運算字元線；一第二半導體元件，具有一第一端、一第二端以及一控制端，其中該第二半導體元件的該控制端耦接至該記憶胞電路中的一第一資料節點，以及該第二半導體元件的該第一端耦接至該第一半導體元件的該第二端；一第三半導體元件，具有一第一端、一第二端以及一控制端，其中該第三半導體元件的該第一端耦接至該第二半導體元件的該第二端，該第三半導體元件的該第二端適於接收一參考電壓，以及該第三半導體元件的該控制端適於接收該運算字元線的一反相訊號；以及一第四半導體元件，被配置為選擇性地提供一權重值所對應的一權重電阻值，其中該第四半導體元件的一第一端適於耦接至一第一運算位元線，該第四半導體元件的一第二端適於耦接至一第二運算位元線，以及該第四半導體元件的一控制端耦接至該第二半導體元件的該第二端。
  11. 如請求項10所述的記憶體內運算胞，其中該記憶胞電路包括：一靜態隨機存取記憶胞，具有該第一資料節點以及一第二資料節點；一第一開關，具有一第一端耦接至該第一資料節點，其中該第一開關的一第二端適於耦接至一第一資料位元線，以及該第一開關的一控制端適於耦接至一資料字元線；以及一第二開關，具有一第一端耦接至該第二資料節點，其中該第二 開關的一第二端適於耦接至一第二資料位元線，以及該第二開關的一控制端適於耦接至該資料字元線。
  12. 如請求項11所述的記憶體內運算胞，其中該靜態隨機存取記憶胞包括：一第一電晶體，具有一控制端耦接至該第一資料節點，其中該第一電晶體的一第一端耦接至該第二資料節點，以及該第一電晶體的一第二端適於接收一參考電壓；一第二電晶體，具有一控制端耦接至該第一資料節點，其中該第二電晶體的一第一端耦接至該第二資料節點，以及該第二電晶體的一第二端適於接收一系統電壓；一第三電晶體，具有一控制端耦接至該第二資料節點，其中該第三電晶體的一第一端耦接至該第一資料節點，以及該第三電晶體的一第二端適於接收該參考電壓；以及一第四電晶體，具有一控制端耦接至該第二資料節點，其中該第四電晶體的一第一端耦接至該第一資料節點，以及該第四電晶體的一第二端適於接收該系統電壓。
  13. 如請求項10所述的記憶體內運算胞，其中該第一半導體元件、該第二半導體元件、該第三半導體元件以及該第四半導體元件皆由N通道金屬氧化物半導體電晶體組成。
  14. 如請求項10所述的記憶體內運算胞，其中該偏壓電壓與該第二運算位元線的一電壓之間的一壓差小於該第四半導體元件的一閾電壓。
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