TWI813244B - 記憶體陣列 - Google Patents

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TWI813244B TW111113293A TW111113293A TWI813244B TW I813244 B TWI813244 B TW I813244B TW 111113293 A TW111113293 A TW 111113293A TW 111113293 A TW111113293 A TW 111113293A TW I813244 B TWI813244 B TW I813244B
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英屬維京群島商爍星有限公司
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Abstract

本揭露提供一種記憶體陣列。該記憶體陣列包括第一記憶體單元、第一字線、第二字線、第一位線、第一互補位線、第二位線、第二互補位線、第一感測放大器、第二感測放大器以及第一邏輯電路。當記憶體陣列在二元內容可定址記憶體模式下運作時，於一搜尋操作期間，第一邏輯輸出顯示該第一字線的邏輯位準是否與位於該第一記憶體單元的第一資料儲存區之第一端處的第一邏輯值匹配、以及該第二字線的邏輯位準是否與位於該第一記憶體單元的該第一資料儲存區之第二端處的第一互補邏輯值匹配。

Description

記憶體陣列
本申請相關於電路，尤指一種記憶體陣列。
一般而言，可通過輸入儲存著所需資料值之記憶體位置的地址來搜尋一記憶體，而內容可尋址記憶體(content-addressable memory，CAM)則是一種可以根據儲存在記憶體中的內容來進行搜尋的記憶體形式。具體來說，輸入一個資料值之後，CAM會搜尋其記憶體位置以查看是否儲存了該資料值；如果儲存了該資料值，則CAM會指出儲存有該資料值之位置。
二進制內容可尋址記憶體(binary content-addressable memory，BCAM)是一種內容可尋址記憶體，其中每個記憶體單元可以儲存「邏輯高位」或「邏輯低位」。三元內容可定址記憶體(ternary content-addressable memory，TCAM)則是另一種形式的內容可尋址記憶體，其中每個儲存單元可以儲存以下三種狀態之一：「邏輯高位」、「邏輯低位」和「隨意(don't care)」。典型的BCAM單元包括9個電晶體，而典型的TCAM單元則由16個電晶體組成。與典型的BCAM/TCAM單元相比，典型的雙埠靜態隨機存取記憶體(static random access memory，SRAM)僅包括8個電晶體。換句話說，CAM較大且佔據更多的面積。因此，本領域 需要改進設計以使CAM更為小巧且在使用上更加靈活。
本揭露的部分實施例提供了一種記憶體陣列，包含：複數個第一雙埠靜態隨機存取記憶體(static random access memory，SRAM)單元、一第一位線、一第一互補位線、一第二位線、一第二互補位線、一第一比較器、一第二比較器以及一第一邏輯電路。該些第一雙埠SRAM單元各自具有一第一埠、一第一互補埠、一第二埠以及一第二互補埠。該第一位線耦接至該些第一雙埠SRAM單元之每一者的該第一埠；該第一互補位線耦接至該些第一雙埠SRAM單元之每一者的該第一互補埠；該第二位線耦接至該些第一雙埠SRAM單元之每一者的該第二埠；該第二互補位線耦接至該些第一雙埠SRAM單元之每一者的該第二互補埠。該第一比較器具有一第一輸入及一第二輸入，其中該第一比較器之該第一輸入耦接至該第一位線，且該第一比較器之該第二輸入耦接至一參考電壓；該第二比較器具有一第一輸入及一第二輸入，其中該第二比較器之該第一輸入耦接至該第二互補位線，且該第二比較器之該第二輸入耦接至該參考電壓。該第一邏輯電路用以根據該第一比較器之一輸出與該第二比較器之一輸出來產生一第一邏輯輸出。
本揭露的部分實施例提供了一種記憶體陣列，包含：一第一雙埠靜態隨機存取記憶體(SRAM)單元、一第二雙埠SRAM單元、一第一位線、一第二互補位線、一第三位線、一第四互補位線、一第一比較器、一第二比較器、一第三比較器、一第四比較器、一第一邏輯閘、一第二邏輯閘以及一第三邏輯閘。該第一雙埠SRAM單元具有一第一埠、一第一互補埠、一第二埠及一第二互補埠。該第二雙埠SRAM單元具有一第一 埠、一第一互補埠、一第二埠及一第二互補埠。該第一位線耦接至該第一雙埠SRAM單元之該第一埠；該第二互補位線耦接至該第一雙埠SRAM單元之該第二互補埠；該第三位線耦接至該第二雙埠SRAM單元之該第一埠；該第四互補位線耦接至該第二雙埠SRAM單元之該第二互補埠。該第一比較器用以比較該第一位線之一電壓位準以及一參考電壓之一電壓位準；該第二比較器用以比較該第二互補位線之一電壓位準以及該參考電壓之該電壓位準；該第三比較器用以比較該第三位線之一電壓位準以及該參考電壓之該電壓位準；該第四比較器用以比較該第四互補位線之一電壓位準以及該參考電壓之該電壓位準。該第一邏輯閘用以根據該第一比較器之一輸出與該第二比較器之一輸出來產生一第一邏輯輸出；該第二邏輯閘用以根據該第三比較器之一輸出與該第四比較器之一輸出來產生一第二邏輯輸出；該第三邏輯閘用以根據該第二比較器之該輸出以及該第三比較器之該輸出來產生一第三邏輯輸出。
本揭露的部分實施例提供了一種記憶體陣列，包含：一第一記憶體單元、一第一字線、一第二字線、一第一位線、一第一互補位線、一第二位線、一第二互補位線、一第一感測放大器、一第二感測放大器以及一第一邏輯電路。該第一記憶體單元包括：一第一資料儲存元件、一第一存取電晶體、一第二存取電晶體、一第三存取電晶體以及一第四存取電晶體。該第一資料儲存元件具有一第一端及一第二端，其中該第一資料儲存元件儲存一第一邏輯值於該第一端以及一第一互補邏輯值於該第二端。該第一存取電晶體耦接至該第一資料儲存元件的該第一端；該第二存取電晶體耦接至該第一資料儲存元件的該第二端；該第三存取電晶體耦接至該第一資料儲存元件的該第一端；該第四存取電晶體耦接至該第一資料 儲存元件的該第二端。該第一字線用以選擇性地致能該第一資料儲存元件通過該第一存取電晶體與該第二存取電晶體來進行存取；該第二字線用以選擇性地致能該第一資料儲存元件通過該第三存取電晶體與該第四存取電晶體來進行存取。該第一存取電晶體耦接於該第一位線與該第一資料儲存元件的該第一端之間；該第二存取電晶體耦接於該第一互補位線與該第一資料儲存元件的該第二端之間；該第三存取電晶體耦接於該第二位線與該第一資料儲存元件的該第一端之間；該第四存取電晶體耦接於該第二互補位線與該第一資料儲存元件的該第二端之間。該第一感測放大器用以根據該第一位線之一邏輯位準與一參考電壓來產生一第一感測結果；該第二感測放大器用以根據該第二互補位線之一邏輯位準與該參考電壓來產生一第二感測結果。該第一邏輯電路用以根據該第一感測結果與該第二感測結果來產生一第一邏輯輸出；其中該參考電壓之一電壓位準低於邏輯高位且高於邏輯低位。當該記憶體陣列操作於一雙埠靜態隨機存取記憶體(SRAM)模式下，因應在一讀取操作期間對該第一字線之選取，該第一感測結果指出儲存於該第一資料儲存元件之該第一端的該第一邏輯值，以及因應在該讀取操作期間對該第二字線之選取，該第二感測結果指出儲存於該第一資料儲存元件之該第二端的該第一互補邏輯值；當該記憶體陣列操作於一二元內容可定址記憶體(binary content-addressable memory，BCAM)模式下且進行一搜尋操作時，該第一邏輯輸出顯示該第一字線之一邏輯位準是否與該第一邏輯值匹配，以及該第二字線之一邏輯位準是否與該第一互補邏輯值匹配。
本申請提出了一種新的記憶體陣列架構，能夠切換於SRAM、BCAM及TCAM模式間，且在SRAM及BCAM模式下的容量是在 TCAM模式下的容量的兩倍。
11~14,21~24,31~34,41~44:記憶體單元
100:記憶體陣列
1112,1314,2122,2324,3132,3334,4142,4344:TCAM單位單元
BL1,BL2,BL3,BL4:位線
BLB1,BLB2,BLB3,BLB4:互補位線
L1,L2,L3:邏輯電路
m1,m2:負載電晶體
m3,m4:驅動電晶體
M1,M2,M3,M4,M5,M6,M7,M8:存取電晶體
OL1,OL2,OL3:邏輯輸出
OS1,OS2,OS3,OS4:感測結果
S1,S2:資料儲存元件
SC1,SC2,SC3,SC4:比較器
T1,T2:端
V1,V2,V3:參考電壓
WL1,WL2:字線
參照附隨圖式能夠更佳地瞭解本揭露內容的不同態樣。需要注意到，根據本領域的標準作法，各種特徵結構並未按比例繪製。事實上，為了使討論更佳清楚，可以任意增加或減少各種特徵結構的尺寸。
圖1為根據本揭露內容某些實施方式之記憶體陣列的概要圖示。
圖2為概要電路圖繪示根據本揭露內容一實施方式之記憶體陣列。
圖3繪示圖2所示記憶體陣列在BCAM模式下且「匹配」情況發生時的搜尋操作。
圖4繪示圖2所示記憶體陣列在BCAM模式下且「不匹配」情況發生時的搜尋操作。
圖5繪示圖2所示記憶體陣列在TCAM模式下，當一第一類邏輯值儲存於該資料儲存元件中並且發生「匹配」情況時的搜尋操作。
圖6繪示圖2所示記憶體陣列在TCAM模式下，當該第一類邏輯值儲存於該資料儲存元件中並且發生「不匹配」情況時的搜尋操作。
圖7繪示圖2所示記憶體陣列在TCAM模式下，當一第二類邏輯值儲存於該資料儲存元件中並且發生「不匹配」情況時的搜尋操作。
圖8繪示圖2所示記憶體陣列在TCAM模式下，當該第二類邏輯值儲存於該資料儲存元件中並且發生「匹配」情況時的搜尋操作。
圖9繪示圖2所示記憶體陣列在TCAM模式下，當一第三類邏輯值儲存於該資料儲存元件中並且發生「匹配」情況時的搜尋操作。
圖10繪示圖2所示記憶體陣列在TCAM模式下，當該第三類邏輯值儲存於該資料儲存元件中並且發生「不匹配」情況時的搜尋操作。
下文的揭露內容提供了多種實施方式或例示，期能用以實現本揭露內容的不同特徵。下文所述之元件/組件與配置方式的具體例子旨在簡化本揭露內容。當可想見，這些敘述僅為例示，其本意並非用以限制本申請內容。舉例來說，在下文的描述中，將第一特徵形成於第二特徵上或之上，可能包括第一與第二特徵彼此直接接觸的某些實施例，且也可能包括還有額外的元件/組件形成於上述第一與第二特徵間的某些實施例，而使得第一與第二特徵可能沒有直接接觸。此外，本申請內容可能會在多個實施例中重複使用元件符號及/或標號。此種重複使用是基於簡潔與清楚之目的，且其本身不代表所討論的不同實施例及/或組態間的關係。
在本揭露內容中，「耦接」的不同時態係指二或更多個裝置或元件間的直接或間接連接。在一些情況下，至少兩個裝置或元件之間的耦接僅指它們之間的電性連接或導電連接，並且在經耦接的裝置和元件之間可以存在居間特徵。在另一些情況中，至少兩個裝置或元件之間的耦接可能涉及實際接觸和/或電性連接。
在本揭露內容中，「啟用(activate)」的不同時態係指使能一裝置或元件(例如電晶體)的操作。啟用可涉及在電晶體(例如，在電晶體的柵極端子上)施加偏壓電壓，以使電晶體操作在導通狀態(在本文中也稱為啟用狀態)中，例如在飽和區或三極管區域中，而使電晶體就像一個 已經打開的開關一樣被「打開」。在某些情況下，電晶體需要一段時間才能達到導通狀態。
在本揭露內容中，「停用(deactivate)」的不同時態係指將裝置或裝置內的元件與外部導電特徵斷開的操作。停用可以涉及在電晶體上(例如，在電晶體的柵極端子上)施加偏壓電壓以使電晶體操作於非導通或斷開狀態(在本文中也稱為失效狀態)中，例如在截止區中，而使電晶體就像一個已經關斷的開關一樣被「關閉」。在某些情況下，電晶體需要一段時間才能達到非導通狀態。然而，在一些實施例中，儘管停用操作切斷了裝置和外部特徵之間的電性連接，但是裝置或元件仍可以出於特定目的在內部節點保有電力。因此，停用操作不一定保證完全停止功耗。
在此處，「大約」、「大致」、「基本上」、「實質上」和「約」等詞係用於描述和說明較小的變異。當與事件或情況結合使用時，這些詞彙用以指稱事件或情況準確發生的情況以及事件或情況發生的非常近似的情況。
圖1繪示根據本揭露內容某些實施方式之記憶體陣列100。記憶體陣列100係由排列於行、列中的複數個記憶體單元(memory cell)所組成，圖中繪示16個記憶體單元作為例示，即，記憶體單元11至14、記憶體單元21至24、記憶體單元31至34以及記憶體單元41至44。該記憶體陣列100的該些記憶體單元具有相同的結構。應注意到，為求簡潔，圖1並未繪示位線、字線以及周邊元件(如感測放大器)，但這些元件會出現在後續圖示與相關段落中。
記憶體陣列100能夠在三種不同的模式下操作，包括雙埠(dual-port)SRAM模式、BCAM模式以及TCAM模式。當記憶體陣列100 操作於雙埠SRAM模式下時，圖1所示16個記憶體單元的每一者可作為一雙埠SRAM單位單元。當該記憶體陣列100操作於BCAM模式下，圖1所示16個記憶體單元的每一者可作為一BCAM單位單元。
相較之下，當該記憶體陣列100操作於TCAM模式下，圖1所示16個記憶體單元會以2：1的關係形成8個TCAM單位單元。具體來說，記憶體單元11與記憶體單元12形成TCAM單位單元1112；記憶體單元13與記憶體單元14形成TCAM單位單元1314；記憶體單元21與記憶體單元22形成TCAM單位單元2122；記憶體單元23與記憶體單元24形成TCAM單位單元2324；記憶體單元31與該記憶體單元32形成TCAM單位單元3132；記憶體單元33與該記憶體單元34形成TCAM單位單元3334；記憶體單元41與記憶體單元42形成TCAM單位單元4142；記憶體單元43與記憶體單元44形成TCAM單位單元4344。
圖2的概要電路圖繪示根據本揭露內容一實施方式之記憶體陣列。圖2僅繪示記憶體陣列100的部分但加入進一步的細節。由圖2可以看出，記憶體單元11與該記憶體單元12皆為典型8-T雙埠SRAM單元。具體來說，記憶體單元11與記憶體單元12位在記憶體陣列100的相同列但不同行中。記憶體單元11包括一資料儲存元件S1。資料儲存元件S1係由兩個反相器所組成，其各自包括一負載電晶體m1(或m2)及一驅動電晶體m3(或m4)。負載電晶體m1與m2，係由P通道電晶體所構成，其係耦接至一第一參考電壓V1。驅動電晶體m3與m4，係由N通道電晶體所構成，其係耦接至一第二參考電壓V2。在本實施方式中，第一參考電壓V1大於第二參考電壓V2。兩個反相器彼此交互耦接，以構成一閂鎖器，而使得位於第一端(即，一資料節點)T1的電壓和位於第二端(即，一互補資料節 點)T2的電壓形成代表一資料位元的一對互補邏輯值(即，一對「1」與「0」，或一對「0」與「1」)。請注意到，在本揭露內容中，該記憶體單元中，第一端T1與第二端T2分別為邏輯高位(「1」)與邏輯低位(「0」)代表一具有邏輯高位(「1」)的資料位元，而第一端T1與第二端T2分別為邏輯低位(「0」)與邏輯高位(「1」)則代表一具有邏輯低位(「0」)的資料位元。
記憶體單元11可通過兩組獨立的控制線來存取。第一組控制線包括一位線(bit line)BL1、一互補位線(complementary bit line)BLB1以及一字線(word line)WL1。第二組控制線包括一位線BL2、一互補位線BLB2以及一字線WL2。位線BL1耦接至記憶體單元11的第一埠。互補位線BLB1耦接至記憶體單元11的第一互補埠。位線BL2耦接至記憶體單元11的第二埠。該互補位線BLB2耦接至記憶體單元11的第二互補埠。
存取電晶體M1耦接於位線BL1與資料儲存元件S1的第一端T1之間。存取電晶體M2耦接於互補位線BLB1與資料儲存元件S1的第二端T2間。存取電晶體M3耦接於位線BL2與資料儲存元件S1的第一端T1之間。存取電晶體M4耦接於互補位線BLB2與資料儲存元件S1的第二端T2之間。字線WL1用以選擇性地致能資料儲存元件S1通過電晶體M1與電晶體M2來進行存取。字線WL2用以選擇性地致能資料儲存元件S1通過電晶體M3與電晶體M4來進行存取。
當記憶體陣列100操作於雙埠SRAM模式下並進行寫入操作時，會使字線WL1生效(asserted)以啟用存取電晶體M1與存取電晶體M2，因而使資料能由位線BL1與互補位線BLB1傳輸至資料儲存元件S1； 或是使字線WL2生效以啟用存取電晶體M3與存取電晶體M4，因而使資料能由位線BL2與互補位線BLB2傳輸至資料儲存元件S1。
當記憶體陣列100操作於雙埠SRAM模式下並進行讀取操作時，位線BL1、BL2與互補位線BLB1、BLB2開始被預充電(pre-charge)至邏輯高位(「1」)。在預充電之後，字線WL1被生效而啟用存取電晶體M1與存取電晶體M2，使資料能由資料儲存元件S1傳輸至位線BL1與互補位線BLB1；或是字線WL2被生效而啟用存取電晶體M3與存取電晶體M4，使資料能由資料儲存元件S1傳輸至位線BL2與互補位線BLB2。
在本實施方式中，比較器SC1用以根據位線BL1之邏輯位準與參考電壓V3來產生感測結果OS1，而比較器SC2則用以根據互補位線BLB2之邏輯位準與參考電壓V3來產生感測結果OS2。比較器SC1與SC2可由電晶體構成。如圖2所示，比較器SC1與SC2可各自用以感測非反相輸入(+)與反相輸入(-)間的電壓差。可將比較器SC1或SC2實作成電壓模式、電流模式、電荷轉移模式或與其相似者。在本實施方式中，比較器SC1與SC2為單端感測放大器。
應注意參考電壓之電壓位準V3低於邏輯高位(「1」)的電壓位準且高於邏輯低位(「0」)的電壓位準。若位於資料儲存元件S1之第一端T1的資料位元之邏輯值為邏輯高位(「1」)，當通過存取電晶體M1將資料位元由資料儲存元件S1讀出至位線BL1時，位線BL1保持在邏輯高位(「1」)，且其電壓位準高於參考電壓V3，因此，感測結果OS1變為邏輯高位(「1」)。相反地，若位於資料儲存元件S1之第一端T1的資料位元之邏輯值為邏輯低位(「0」)，當通過存取電晶體M1將資料位元由資料儲存元件S1讀出至位線BL1時，該位線BL1會降低至邏輯低位(「0」)，且其電 壓位準低於參考電壓V3，因此，感測結果OS1變為邏輯低位(「0」)。
同樣地，若位於資料儲存元件S1之第二端T2的資料位元之互補邏輯值為邏輯高位(「1」)，當通過存取電晶體M4將資料位元由資料儲存元件S1讀出至互補位線BLB2時，互補位線BLB2保持在邏輯高位(「1」)，且其電壓位準高於參考電壓V3，因此，感測結果OS2變為邏輯高位(「1」)。相反地，若位於資料儲存元件S1之第二端T2的資料位元之互補邏輯值為邏輯低位(「0」)，當通過存取電晶體M4將資料位元由資料儲存元件S1讀出至互補位線BLB2時，互補位線BLB2會降低至邏輯低位(「0」)，且其電壓位準低於參考電壓V3，因此，感測結果OS2變為邏輯低位(「0」)。
如上所述，記憶體單元12與記憶體單元11的結構大致上相同。記憶體單元12包括一資料儲存元件S2，可通過兩組獨立的控制線來存取。第一組控制線包括一位線BL3、一互補位線BLB3以及字線WL1。第二組控制線包括一位線BL4、一互補位線BLB4以及字線WL2。存取電晶體M5耦接於位線BL3以及資料儲存元件S2的第一端T1之間。存取電晶體M6耦接於於該互補位線BLB3以及資料儲存元件S2的第二端T2之間。存取電晶體M7耦接於位線BL4以及資料儲存元件S2的第一端T1之間。存取電晶體M8耦接於互補位線BLB4以及資料儲存元件S2的第二端T2之間。字線WL1用以選擇性地致能資料儲存元件S2通過電晶體M5與電晶體M6進行存取。字線WL2用以選擇性地致能資料儲存元件S2通過存取電晶體M7與存取電晶體M8進行存取。比較器SC3用以根據位線BL3之邏輯位準與參考電壓V3來產生感測結果OS3；比較器SC4用以根據之互補位線BLB4之邏輯位準與參考電壓V3來產生感測結果OS4。比較器SC3與SC4 可由電晶體構成。比較器SC3與SC4可各自用以感測非反相輸入(+)與反相輸入(-)間的電壓差。可將比較器SC3或SC4實作成電壓模式、電流模式、電荷轉移模式或與其相似者。在本實施方式中，該比較器SC3或SC4為單端感測放大器。
上文說明係關於該記憶體陣列100之雙埠SRAM模式的操作。尚未討論邏輯電路L1、L2與L3，因為邏輯電路L1與L2是用於BCAM模式與TCAM模式下。邏輯電路L3僅用於TCAM模式下。以下段落將討論記憶體陣列100在BCAM模式與TCAM模式下的操作。
如上文所述，當記憶體陣列100操作於雙埠SRAM模式下時，每一個記憶體單元獨立地儲存一資料位元。這亦適用於BCAM模式。當記憶體陣列100操作於BCAM模式下時，其有效容量與在雙埠SRAM模式下的有效容量相同。但是，當該記憶體陣列100操作於TCAM模式下時，其有效容量僅有雙埠SRAM模式有效容量的一半。
圖3繪示圖2所示記憶體陣列在BCAM模式下且「匹配(match)」情況發生時的搜尋操作。圖4繪示圖2所示記憶體陣列在BCAM模式下且「不匹配(mismatch)」情況發生時的搜尋操作。簡言之，當記憶體陣列100操作於BCAM模式下並進行搜尋操作時，由邏輯電路L1產生的邏輯輸出OL1顯示以下兩種情況是否皆已符合：一種情況是字線WL1之邏輯位準與位於資料儲存元件S1之第一端T1的邏輯值相匹配；另一種情況是，字線WL2之邏輯位準與位於資料儲存元件S1之第二端T2的互補邏輯值相匹配。在本實施方式中，邏輯電路L1係由及閘(AND gate)所實作。然而，本揭露內容不限於此。在某些實施方式中，可使用其他組合式電路。舉例來說，可利用反及閘(NAND gate)來取代及閘。
在BCAM模式下，記憶體陣列100的每個記憶體單元可以通過寫入操作而儲存一資料位元。當搜尋操作開始時，位線BL1、BL2以及互補位線BLB1、BLB2開始進行預充電至邏輯高位(「1」)，其進行方式與在上述雙埠SRAM模式下的讀取操作相同。在預充電之後，字線WL1以及WL2將做為搜尋線之用。為求清楚，圖3的一部分以粗體文字與線條標記。如圖所示，資料儲存元件S1所處的情況是位於第一端T1之邏輯值與位於第二端T2之互補邏輯值分別為邏輯高位(「1」)與邏輯低位(「0」)。當字線WL1為邏輯高位(「1」)且字線WL2為邏輯低位(「0」)時，存取電晶體M1被啟用且存取電晶體M4被停用。由於位於第一端T1之邏輯值為邏輯高位(「1」)，在存取電晶體M1啟用後，位線BL1之邏輯值保持在邏輯高位(「1」)。另一方面，存取電晶體M4被停用，所以第二端T2的邏輯低位(「0」)不會拉低互補位線BLB2，互補位線BLB2之邏輯值故而保持在邏輯高位(「1」)。在圖3的情況中，感測結果OS1與OS2皆為邏輯高位(「1」)，因此，邏輯輸出OL1為邏輯高位(「1」)，這代表出現「匹配」的情況。
參照圖4，資料儲存元件S1具有與圖3所示相同的情況，但搜尋條件不同。同樣地，圖4的一部分以粗體字體與線條標記。由圖4可以看出，字線WL1為邏輯高位(「0」)且字線WL2為邏輯低位(「1」)，因此，存取電晶體M1被停用且存取電晶體M4被啟用。由於存取電晶體M1被停用，位線BL1的邏輯值保持在邏輯高位(「1」)。另一方面，位於第二端T2之邏輯值為邏輯低位(「0」)，在存取電晶體M4被啟用後，其可拉低互補位線BLB2至邏輯低位(「0」)。所以在圖4的情況中，感測結果OS1與OS2分別為邏輯高位(「1」)與邏輯低位(「0」)，導致邏輯輸出 OL1為邏輯低位(「0」)，代表發生了「不匹配」的情況。
綜上所述，當字線WL1與WL2的邏輯值分別與位於資料儲存元件S1之第一端T1與第二端T2之邏輯值相匹配時，會發生「匹配」的情況，否則，則會出現「不匹配」的情況。
圖5繪示圖2所示記憶體陣列在TCAM模式下，當一第一類邏輯值儲存於該資料儲存元件中並且發生「匹配」情況時的搜尋操作。圖6繪示圖2所示記憶體陣列在TCAM模式下，當該第一類邏輯值儲存於該資料儲存元件中並且發生「不匹配」情況時的搜尋操作。圖7繪示圖2所示記憶體陣列在TCAM模式下，當一第二類邏輯值儲存於該資料儲存元件中並且發生「不匹配」情況時的搜尋操作。圖8繪示圖2所示記憶體陣列在TCAM模式下，當該第二類邏輯值儲存於該資料儲存元件中並且發生「匹配」情況時的搜尋操作。圖9繪示圖2所示記憶體陣列在TCAM模式下，當一第三類邏輯值儲存於該資料儲存元件中並且發生「匹配」情況時的搜尋操作。圖10繪示圖2所示記憶體陣列在TCAM模式下，當該第三類邏輯值儲存於該資料儲存元件中並且發生「不匹配」情況時的搜尋操作。
簡言之，當記憶體陣列100操作於該TCAM模式並進行搜尋操作時，由邏輯電路L3產生的邏輯輸出OL3顯示兩種情況是否皆已符合。一種情況是字線WL2之邏輯位準與位於資料儲存元件S1之第二端T2的互補邏輯值相匹配；另一種情況是，字線WL1之邏輯位準與位於資料儲存元件S2之第一端T1的邏輯值相匹配。在本實施方式中，邏輯電路L3係由及閘所實作。然而，本揭露內容不限於此。在某些實施方式中，可使用其他組合式電路。舉例來說，可利用反及閘來取代及閘。
在TCAM模式下，記憶體陣列100的每個記憶體單元可以 通過寫入操作而存放一資料位元，但這些記憶體單元必須以成對的方式來操作。舉例來說，記憶體單元11與憶體單元12一起形成TCAM單位單元1112，且資料儲存元件S1與S2的儲存情況被共同視為代表一邏輯值。具體來說，資料儲存元件S1與S2的資料位元皆為邏輯高位(「1」)時，代表TCAM單位單元1112整體的邏輯值為邏輯高位(「1」)；資料儲存元件S1與S2的資料位元皆為邏輯低位(「0」)時，代表TCAM單位單元1112整體的邏輯值為邏輯低位(「0」)；資料儲存元件S1的資料位元為邏輯低位(「0」)且資料儲存元件S2的資料位元為邏輯高位(「1」)時，代表TCAM單位單元1112整體的邏輯值為「隨意」。
在TCAM模式下，當搜尋操作開始時，位線BL1至BL4以及互補位線BLB1至BLB4開始進行預充電至邏輯高位(「1」)，其進行方式與在上述雙埠SRAM模式下的讀取操作相同。在預充電之後，字線WL1以及WL2將做為搜尋線之用。如圖5中粗體文字與線條標記所示，資料儲存元件S1所處的情況是位於第一端T1之邏輯值與位於第二端T2之互補邏輯值分別為邏輯高位(「1」)與邏輯低位(「0」)；資料儲存元件S2的情況與資料儲存元件S1完全相同。如上所述，在此情況中，TCAM單位單元1112整體儲存之邏輯值為邏輯高位(「1」)。
當字線WL1為邏輯高位(「1」)且字線WL2為邏輯低位(「0」)時，存取電晶體M4被停用且存取電晶體M5被啟用。存取電晶體M4被停用，所以位於資料儲存元件S1之第二端T2的邏輯低位(「0」)不會拉低互補位線BLB2，互補位線BLB2的邏輯值故而保持在邏輯高位(「1」)。另一方面，由於位於資料儲存元件S2之第一端T1的邏輯值為邏輯高位(「1」)，在存取電晶體M5被啟用之後，位線BL3的邏輯值保持在 邏輯高位(「1」)。在圖5的情況中，感測結果OS2與OS3皆為邏輯高位(「1」)，因此，邏輯輸出OL3為邏輯高位(「1」)，這代表出現「匹配」的情況。
參照圖6，資料儲存元件S1具有與圖5所示相同的情況，但搜尋條件不同。為了幫助理解下文的敘述，圖6的一部分以粗體字體與線條標記。由圖中可以看出，字線WL1為邏輯低位(「0」)且字線WL2為邏輯高位(「1」)，因此，存取電晶體M4被啟用且存取電晶體M5被停用。位於資料儲存元件S1之第二端T2的邏輯值為邏輯低位(「0」)，在存取電晶體M4被啟用後，其可拉低互補位線BLB2至邏輯低位(「0」)。另一方面，由於存取電晶體M5被停用，位線BL3的邏輯值保持在邏輯高位(「1」)。所以在圖6的情況中，感測結果OS2與OS3分別為邏輯低位(「0」)與邏輯高位(「1」)，導致邏輯輸出OL3為邏輯低位(「0」)，其代表發生了「不匹配」的情況。
綜上所述，當資料儲存元件S1與S2的資料位元皆為邏輯高位(「1」)時，即，TCAM單位單元1112整體的資料值為邏輯高位(「1」)，只有當字線WL1與WL2的邏輯值分別是邏輯高位(「1」)與邏輯低位(「0」)時，才會出現「匹配」的情況。
如圖7的粗體字體與線條所示，資料儲存元件S1所處的情況是位於第一端T1之邏輯值與位於第二端T2之互補邏輯值分別為邏輯低位(「0」)與邏輯高位(「1」)；資料儲存元件S2的儲存情況與資料儲存元件S1的儲存情況完全相同。如上文所述，在此情況中，TCAM單位單元1112整體儲存之邏輯值為邏輯低位(「0」)。
當字線WL1為邏輯高位(「1」)且字線WL2為邏輯低位 (「0」)時，存取電晶體M4被停用與存取電晶體M5被啟用。由於存取電晶體M4被停用，互補位線BLB2的邏輯值保持在邏輯高位(「1」)。另一方面，位於資料儲存元件S2之第一端T1的邏輯值為邏輯低位(「0」)，在存取電晶體M5被啟用後，其可拉低位線BL3。在圖7的情況中，感測結果OS2與OS3分別為邏輯高位(「1」)與邏輯低位(「0」)，因此邏輯輸出OL3為邏輯低位(「0」)，這代表出現「不匹配」之情況。
參照圖8，資料儲存元件S1與S2的情況與圖7所示相同，但搜尋條件不同。為了幫助理解下文的敘述，圖8的一部分以粗體字體與線條標記。如圖所示，字線WL1為邏輯低位(「0」)且字線WL2為邏輯高位(「1」)，因此，存取電晶體M4被啟用且存取電晶體M5被停用。因為位於資料儲存元件S1之第二端T2的邏輯值為邏輯高位(「1」)，在存取電晶體M4被啟用後，互補位線BLB2的邏輯值保持在邏輯高位(「1」)。另一方面，由於存取電晶體M5被停用，位線BL3的邏輯值保持在邏輯高位(「1」)。所以在圖8的情況中，感測結果OS2與OS3皆為邏輯高位(「1」)，導致邏輯輸出OL3為邏輯高位(「1」)，其代表發生了「匹配」的情況。
綜上所述，當資料儲存元件S1與S2的資料位元皆為邏輯低位(「0」)時，即，TCAM單位單元1112整體的資料值為邏輯低位(「0」)，只有當字線WL1與WL2的邏輯值分別是邏輯低位(「0」)與邏輯高位(「1」)時，才會出現「匹配」的情況。
如圖9的粗體字體與線條所示，資料儲存元件S1所處的情況是位於第一端T1之邏輯值與位於第二端T2之互補邏輯值分別為邏輯低位(「0」)與邏輯高位(「1」)；資料儲存元件S2的儲存情況與資料儲存元 件S1的儲存情況完全相反。如上文所述，在此情形中，TCAM單位單元1112整體儲存之邏輯值為「隨意」。
當字線WL1為邏輯高位(「1」)且字線WL2為邏輯低位(「0」)時，存取電晶體M4被停用且存取電晶體M5被啟用。由於存取電晶體M4被停用，互補位線BLB2的邏輯值保持在邏輯高位(「1」)。另一方面，由於位於資料儲存元件S2之第一端T1的邏輯值為邏輯高位(「1」)，當存取電晶體M5被啟用時，位線BL3的邏輯值保持在邏輯高位(「1」)。在圖9的情況中，感測結果OS2與OS3皆為邏輯高位(「1」)，因此邏輯輸出OL3為邏輯高位(「1」)，這代表出現「匹配」之情況。
參照圖10，資料儲存元件S1與S2的情況與圖9所示相同，但搜尋條件不同。為了幫助理解下文的敘述，圖10的一部分以粗體字體與線條標記。在圖10中，字線WL1為邏輯低位(「0」)且字線WL2為邏輯高位(「1」)，因此，存取電晶體M4被啟用且存取電晶體M5被停用。因為位於資料儲存元件S1之第二端T2的邏輯值為邏輯高位(「1」)，在存取電晶體M4被啟用後，互補位線BLB2的邏輯值保持在邏輯高位(「1」)。另一方面，由於存取電晶體M5被停用，位線BL3的邏輯值保持在邏輯高位(「1」)。所以，在圖10的情況中，感測結果OS2與OS3皆為邏輯高位(「1」)，導致邏輯輸出OL3為邏輯高位(「1」)，其代表發生了「匹配」的情況。
有鑑於此，當資料儲存元件S1的資料位元為邏輯低位(「0」)且資料儲存元件S2的資料位元為邏輯高位(「1」)時，即，TCAM單位單元1112整體的資料值為「隨意」時，若字線WL1與WL2的邏輯值分別是邏輯低位(「0」)與邏輯高位(「1」)，就會出現「匹配」的情況， 反之亦然。
本揭露內容之記憶體陣列100可重新配置以便在SRAM、BCAM與TCAM模式間切換，且在SRAM與BCAM模式下的容量為在TCAM模式下容量的兩倍。如此一來，記憶體陣列100在彈性以及容量運用上遠高於既有記憶體陣列。在某些實施方式中，可將記憶體陣列100包括於半導體晶片中。
上文概述了數個實施方式的特徵，以使本發明所屬技術領域中具有通常知識者能夠更加地理解本揭露內容的不同態樣。本發明所屬技術領域中具有通常知識者當可理解，其可輕易地利用本揭露內容為基礎來設計或改變其他流程與結構，以達成與此處所述實施方式相同之目的及/或實現相同的優點。發明所屬技術領域中具有通常知識者當可理解，此種均等的建構並未悖離本揭露內容的精神與範圍，且其進行各種修改、替換與改變，而不至於離本揭露內容的精神與範圍。
11,12:記憶體單元
BL1,BL2,BL3,BL4:位線
BLB1,BLB2,BLB3,BLB4:互補位線
L1,L2,L3:邏輯電路
m1,m2:負載電晶體
m3,m4:驅動電晶體
M1,M2,M3,M4,M5,M6,M7,M8:存取電晶體
OL1,OL2,OL3:邏輯輸出
OS1,OS2,OS3,OS4:感測結果
S1,S2:資料儲存元件
SC1,SC2,SC3,SC4:比較器
T1,T2:端
V1,V2,V3:參考電壓
WL1,WL2:字線

Claims (20)

  1. 一種記憶體陣列，包含：複數個第一雙埠靜態隨機存取記憶體(static random access memory，SRAM)單元，各自具有一第一埠、一第一互補埠、一第二埠以及一第二互補埠，其中該複數個第一雙埠SRAM單元對應地耦接複數條字線；一第一位線，耦接至該些第一雙埠SRAM單元之每一者的該第一埠；一第一互補位線，耦接至該些第一雙埠SRAM單元之每一者的該第一互補埠；一第二位線，耦接至該些第一雙埠SRAM單元之每一者的該第二埠；一第二互補位線，耦接至該些第一雙埠SRAM單元之每一者的該第二互補埠；一第一比較器，具有一第一輸入及一第二輸入，其中該第一比較器之該第一輸入耦接至該第一位線，且該第一比較器之該第二輸入耦接至一參考電壓；一第二比較器，具有一第一輸入及一第二輸入，其中該第二比較器之該第一輸入耦接至該第二互補位線，且該第二比較器之該第二輸入耦接至該參考電壓；以及一第一邏輯電路，用以根據該第一比較器之一輸出與該第二比較器之一輸出來產生一第一邏輯輸出，其中該第一邏輯輸出用以指示該複數條 字線中的任一字線的一邏輯位準是否與該複數個第一雙埠SRAM單元中對應該任一字線的第一雙埠SRAM單元所儲存的一邏輯值匹配。
  2. 如請求項1所述的記憶體陣列，還包含：複數個第二雙埠SRAM單元，各自具有一第一埠、一第一互補埠、一第二埠以及一第二互補埠；一第三位線，耦接至該些第二雙埠SRAM單元之每一者的該第一埠；一第三互補位線，耦接至該些第二雙埠SRAM單元之每一者的該第一互補埠；一第四位線，耦接至該些第二雙埠SRAM單元之每一者的該第二埠；一第四互補位線，耦接至該些第二雙埠SRAM單元之每一者的該第二互補埠；一第三比較器，具有一第一輸入及一第二輸入，其中該第三比較器之該第一輸入耦接至該第三位線，且該第三比較器之該第二輸入耦接至該參考電壓；一第四比較器，具有一第一輸入及一第二輸入，其中該第四比較器之該第一輸入耦接至該第四互補位線，且該第四比較器之該第二輸入耦接至該參考電壓；一第二邏輯電路，用以根據該第三比較器之一輸出與該第四比較器之一輸出來產生一第二邏輯輸出；以及一第三邏輯電路，用以根據該第二比較器之該輸出與該第三比較器 之該輸出來產生一第三邏輯輸出。
  3. 如請求項2所述的記憶體陣列，其中該第一邏輯電路、該第二邏輯電路、以及該第三邏輯電路皆包括一及閘。
  4. 一種記憶體陣列，包含：一第一雙埠靜態隨機存取記憶體(SRAM)單元，具有一第一埠、一第一互補埠、一第二埠及一第二互補埠；一第二雙埠SRAM單元，具有一第一埠、一第一互補埠、一第二埠及一第二互補埠；一第一位線，耦接至該第一雙埠SRAM單元之該第一埠；一第二互補位線，耦接至該第一雙埠SRAM單元之該第二互補埠；一第三位線，耦接至該第二雙埠SRAM單元之該第一埠；一第四互補位線，耦接至該第二雙埠SRAM單元之該第二互補埠；一第一比較器，用以比較該第一位線之一電壓位準以及一參考電壓之一電壓位準；一第二比較器，用以比較該第二互補位線之一電壓位準以及該參考電壓之該電壓位準；一第三比較器，用以比較該第三位線之一電壓位準以及該參考電壓之該電壓位準；一第四比較器，用以比較該第四互補位線之一電壓位準以及該參考電壓之該電壓位準；一第一邏輯閘，用以根據該第一比較器之一輸出與該第二比較器之 一輸出來產生一第一邏輯輸出；一第二邏輯閘，用以根據該第三比較器之一輸出與該第四比較器之一輸出來產生一第二邏輯輸出；以及一第三邏輯閘，用以根據該第二比較器之該輸出以及該第三比較器之該輸出來產生一第三邏輯輸出。
  5. 如請求項4所述的記憶體陣列，還包含：一第一字線，用以：選擇性地致能該第一雙埠SRAM單元通過該第一雙埠SRAM單元之該第一埠與該第一互補埠來進行存取；以及選擇性地致能該第二雙埠SRAM單元通過該第二雙埠SRAM單元之該第一埠與該第一互補埠來進行存取；以及一第二字線，用以：選擇性地致能該第一雙埠SRAM單元通過該第一雙埠SRAM單元之該第二埠與該第二互補埠來進行存取；以及選擇性地致能該第二雙埠SRAM單元通過該第二雙埠SRAM單元之該第二埠與該第二互補埠來進行存取。
  6. 一種記憶體陣列，包含：一第一記憶體單元，包括：一第一資料儲存元件，具有一第一端及一第二端，其中該第一資料儲存元件儲存一第一邏輯值於該第一端以及一第一互補邏輯值於該第二端； 一第一存取電晶體，耦接至該第一資料儲存元件的該第一端；一第二存取電晶體，耦接至該第一資料儲存元件的該第二端；一第三存取電晶體，耦接至該第一資料儲存元件的該第一端；以及一第四存取電晶體，耦接至該第一資料儲存元件的該第二端；一第一字線，用以選擇性地致能該第一資料儲存元件通過該第一存取電晶體與該第二存取電晶體來進行存取；一第二字線，用以選擇性地致能該第一資料儲存元件通過該第三存取電晶體與該第四存取電晶體來進行存取；一第一位線，其中該第一存取電晶體耦接於該第一位線與該第一資料儲存元件的該第一端之間；一第一互補位線，其中該第二存取電晶體耦接於該第一互補位線與該第一資料儲存元件的該第二端之間；一第二位線，其中該第三存取電晶體耦接於該第二位線與該第一資料儲存元件的該第一端之間；一第二互補位線，其中該第四存取電晶體耦接於該第二互補位線與該第一資料儲存元件的該第二端之間；一第一感測放大器，用以根據該第一位線之一邏輯位準與一參考電壓來產生一第一感測結果；一第二感測放大器，用以根據該第二互補位線之一邏輯位準與該參考電壓來產生一第二感測結果；以及一第一邏輯電路，用以根據該第一感測結果與該第二感測結果來產生一第一邏輯輸出；其中： 當該記憶體陣列操作於一雙埠靜態隨機存取記憶體(SRAM)模式下，因應在一讀取操作期間對該第一字線之選取，該第一感測結果指出儲存於該第一資料儲存元件之該第一端的該第一邏輯值，以及因應在該讀取操作期間對該第二字線之選取，該第二感測結果指出儲存於該第一資料儲存元件之該第二端的該第一互補邏輯值；當該記憶體陣列操作於一二元內容可定址記憶體(binary content-addressable memory，BCAM)模式下且進行一搜尋操作時，該第一邏輯輸出顯示該第一字線之一邏輯位準是否與該第一邏輯值匹配，以及該第二字線之一邏輯位準是否與該第一互補邏輯值匹配；以及該參考電壓之一電壓位準低於邏輯高位且高於邏輯低位。
  7. 如請求項6所述的記憶體陣列，其中當該記憶體陣列操作於該BCAM模式下並進行該搜尋操作時，首先將該第一位線與該第二互補位線預充電至高邏輯位準。
  8. 如請求項7所述的記憶體陣列，其中當該記憶體陣列操作於該BCAM模式下，在該搜尋操作期間，若該第一邏輯值、該第一互補邏輯值、該第一字線與該第二字線分別為邏輯高位、邏輯低位、邏輯高位與邏輯低位，則該第一感測結果之一電壓位準與該第二感測結果之一電壓位準皆為邏輯高位。
  9. 如請求項7所述的記憶體陣列，其中當該記憶體陣列操作於該BCAM模式下，在該搜尋操作期間，若該第一邏輯值、該第一互補邏輯值、該第 一字線與該第二字線分別為邏輯高位、邏輯低位、邏輯低位與邏輯高位，則該第一感測結果之一電壓位準為邏輯高位，且該第二感測結果之一電壓位準為邏輯低位。
  10. 如請求項6所述的記憶體陣列，還包含：一第二記憶體單元，包括：一第二資料儲存元件，具有一第一端及一第二端，其中該第二資料儲存元件儲存一第二邏輯值於該第一端以及一第二互補邏輯值於該第二端；一第五存取電晶體，耦接至該第二資料儲存元件之該第一端；一第六存取電晶體，耦接至該第二資料儲存元件之該第二端，其中該第一字線還用以通過該第五存取電晶體與該第六存取電晶體選擇性地使能對該第二資料儲存元件之存取；一第七存取電晶體，耦接至之該第二資料儲存元件該第一端；以及一第八存取電晶體，耦接至該第二資料儲存元件之該第二端，其中該第二字線還用以選擇性地致能該第二資料儲存元件通過該第七存取電晶體與該第八存取電晶體來進行存取；一第三位線，其中該第五存取電晶體耦接於該第三位線與該第二資料儲存元件之該第一端間；一第三互補位線，其中該第六存取電晶體耦接於該第三互補位線與該第二資料儲存元件之該第二端間；一第四位線，其中該第七存取電晶體耦接於該第四位線與該第二資料儲存元件之該第一端間； 一第四互補位線，其中該第八存取電晶體耦接於該第四互補位線與該第二資料儲存元件之該第二端間；一第三感測放大器，用以根據該第三位線之一邏輯位準與該參考電壓來產生一第三感測結果；一第四感測放大器，用以根據該第四互補位線之一邏輯位準與該參考電壓來產生一第四感測結果；以及一第二邏輯電路，用以根據該第三感測結果與該第四感測結果來產生一第二邏輯輸出；其中：當該記憶體陣列操作於該雙埠SRAM模式下，因應在該讀取操作期間對該第一字線之選取，該第三感測結果指出儲存於該第二資料儲存元件之該第一端的該第二邏輯值，以及因應在該讀取操作期間對該第二字線之選取，該第四感測結果指出儲存於該第二資料儲存元件之該第二端的該第二互補邏輯值；以及當該記憶體陣列操作於該BCAM模式下，在該搜尋操作期間，該第二邏輯輸出顯示該第一字線之該邏輯位準是否與該第二邏輯值匹配，以及該第二字線之該邏輯位準是否與該第二互補邏輯值匹配。
  11. 如請求項10所述的記憶體陣列，其中當該記憶體陣列操作於該BCAM模式下並進行該搜尋操作時，首先將該第三位線與該第四互補位線預充電至高邏輯位準。
  12. 如請求項11所述的記憶體陣列，其中： 當該記憶體陣列操作於該BCAM模式下，在該搜尋操作期間，若該第二邏輯值、該第二互補邏輯值、該第一字線與該第二字線分別為邏輯高位、邏輯低位、邏輯高位與邏輯低位，則該第三感測結果之一電壓位準與該第四感測結果之一電壓位準皆為邏輯高位；以及若該第二邏輯值、該第二互補邏輯值、該第一字線與該第二字線分別為邏輯高位、邏輯低位、邏輯低位與邏輯高位，則該第三感測結果之該電壓位準為邏輯高位且該第四感測結果之該電壓位準為邏輯低位。
  13. 如請求項10所述的記憶體陣列，還包含一第三邏輯電路，用以根據該第二感測結果與該第三感測結果來產生一第三邏輯輸出。
  14. 如請求項13所述的記憶體陣列，其中當該記憶體陣列操作在三元內容可定址記憶體(ternary content-addressable memory，TCAM)模式下並進行該搜尋操作時，首先將該第一位線、該第二互補位線、該第三位線與該第四互補位線預充電至高邏輯位準。
  15. 如請求項14所述的記憶體陣列，其中當該記憶體陣列操作於該TCAM模式下，在該搜尋操作期間，若該第一邏輯值、該第一互補邏輯值、該第二邏輯值、該第二互補邏輯值、該第一字線與該第二字線分別為邏輯高位、邏輯低位、邏輯高位、邏輯低位、邏輯高位與邏輯低位，則該第二感測結果之一電壓位準與該第三感測結果之一電壓位準皆為邏輯高位。
  16. 如請求項14所述的記憶體陣列，其中當該記憶體陣列操作於該TCAM模式下，在該搜尋操作期間，若該第一邏輯值、該第一互補邏輯值、該第二邏輯值、該第二互補邏輯值、該第一字線與該第二字線分別為邏輯高位、邏輯低位、邏輯高位、邏輯低位、邏輯低位與邏輯高位，則該第二感測結果之一電壓位準為邏輯低位且該第三感測結果之一電壓位準為邏輯高位。
  17. 如請求項14所述的記憶體陣列，其中當該記憶體陣列操作於該TCAM模式下，在該搜尋操作期間，若該第一邏輯值、該第一互補邏輯值、該第二邏輯值、該第二互補邏輯值、該第一字線與該第二字線分別為邏輯低位、邏輯高位、邏輯低位、邏輯高位、邏輯低位與邏輯高位，則該第二感測結果之一電壓位準與該第四感測結果之一電壓位準皆為邏輯高位。
  18. 如請求項14所述的記憶體陣列，其中當該記憶體陣列操作於該TCAM模式下，在該搜尋操作期間，若該第一邏輯值、該第一互補邏輯值、該第二邏輯值、該第二互補邏輯值、該第一字線與該第二字線分別為邏輯低位、邏輯高位、邏輯低位、邏輯高位、邏輯高位與邏輯低位，則該第二感測結果之一電壓位準為邏輯高位且該第三感測結果之一電壓位準為邏輯低位。
  19. 如請求項14所述的記憶體陣列，其中當該記憶體陣列操作於該TCAM模式下，在該搜尋操作期間，若該第一邏輯值、該第一互補邏輯 值、該第二邏輯值、該第二互補邏輯值、該第一字線與該第二字線分別為邏輯低位、邏輯高位、邏輯高位、邏輯低位、邏輯高位與邏輯低位，則該第三感測結果之一電壓位準與該第四感測結果之一電壓位準皆為邏輯高位。
  20. 如請求項14所述的記憶體陣列，其中當該記憶體陣列操作於該TCAM模式下，在該搜尋操作期間，若該第一邏輯值、該第一互補邏輯值、該第二邏輯值、該第二互補邏輯值、該第一字線與該第二字線分別為邏輯低位、邏輯高位、邏輯高位、邏輯低位、邏輯低位與邏輯高位，則該第三感測結果之一電壓位準與該第四感測結果之一電壓位準皆為邏輯高位。
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