TW201946063A - 整合式位準轉換器 - Google Patents

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Abstract

本發明的實施例提供一種電路結構包含：一第一PMOS電晶體以及一第二PMOS電晶體，其每一者包含一閘極、一源極及一汲極；其中第一PMOS電晶體及第二PMOS電晶體的源極耦合至一第一電壓源，第一PMOS電晶體的閘極交叉耦合至第二PMOS電晶體的汲極，第二PMOS電晶體的閘極交叉耦合至第一PMOS電晶體的汲極，第一PMOS電晶體的汲極耦合至一第一位元線節點，且其中第二PMOS電晶體的汲極耦合至一第二位元線節點；寫入位元開關，具有耦合至第一位元線節點的第一NMOS電晶體以及耦合至第二位元線節點的第二NMOS電晶體，其中寫入位元開關的第一NMOS電晶體及第二NMOS電晶體分別耦合至一對資料節點，其每一者接收一對資料輸入的其中一者；以及寫入驅動器，具有一對電晶體堆疊，其每一者耦合至該對資料節點的其中一者與一接地之間。

Description

整合式位準轉換器
本發明的具體實施例一般關於一位準轉換器，在靜態隨機存取記憶體(SRAM)胞中的電路結構，用於寫入資料從一電壓源位準到另一電壓源位準的位準偏移，例如VDD(邏輯電源)到VCS(SRAM電源)。更特別地，具體實施例關於將位準轉換器與寫入驅動器和位元開關整合的電路結構，而不使用消耗額外空間的傳統位準偏移電路及及/或等效元件。本文所述的各種具體實施例可用於各種記憶體應用中，例如高性能單埠記憶體以及時域多工記憶體、或分時多工(TDM)記憶體。
靜態隨機存取記憶體(SRAM)為半導體記憶體的常見類型，其使用正反器電路來儲存二進位資料的位元。與動態隨機存取記憶體(DRAM)不同，SRAM雖然是揮發性的，但不需要定期刷新以確保資料不會失真。SRAM傳統上由SRAM位元胞的陣列所組成。每個SRAM位元胞通常由六或更多個電晶體組成，且儲存單一位元的資料，其可由一對互補位元線存取。隨著記憶體技術的不斷發展，在維持SRAM位元胞時出現了問題，因為電晶體記憶體技術產生了尺寸更小、功率更低的結構。特別地，SRAM胞的可靠操作所需的最小電壓不像操作支持邏輯和寫入輔助電路那樣快地縮放。因此，目前的SRAM胞使用雙電源，其中一個電源(如VDD)用以供電給SRAM外圍電路，而在較高電壓下操作的第二電源(VCS)用以供電給記憶 體陣列和位元胞。由於兩個不同的電壓和電源，SRAM胞必須能夠協調兩個電壓。此問題的一個解決方案是使用電壓位準偏移或位準轉換電路。與電壓位準偏移和位準轉換電路相關的缺點是需要在產品上有額外空間來容納這些組件，以及額外的功率消耗來驅動電壓位準之間的偏移。
本發明的第一樣態提供一種整合式位準轉換器電路結構，包含：一第一PMOS電晶體以及一第二PMOS電晶體，其每一者包含一閘極、一源極及一汲極；其中該第一PMOS電晶體及該第二PMOS電晶體的該等源極耦合至一第一電壓源，該第一PMOS電晶體的該閘極交叉耦合至該第二PMOS電晶體的該汲極，該第二PMOS電晶體的該閘極交叉耦合至該第一PMOS電晶體的該汲極，該第一PMOS電晶體的該汲極耦合至一第一位元線節點，且其中該第二PMOS電晶體的該汲極耦合至一第二位元線節點；一寫入位元開關，具有耦合至該第一位元線節點的一第一NMOS電晶體以及耦合至該第二位元線節點的一第二NMOS電晶體，其中該寫入位元開關的該第一NMOS電晶體及該第二NMOS電晶體分別耦合至一對資料節點，該對資料節點的每一者接收一對資料輸入的其中一者；以及一寫入驅動器，具有一對電晶體堆疊，其每一者耦合至該對資料節點的其中一者與一接地之間。
本發明的第二樣態提供一種整合式位準轉換器電路結構，包含：一第一PMOS電晶體以及一第二PMOS電晶體，其每一者包含一閘極、一源極及一汲極；其中該第一PMOS電晶體及該第二PMOS電晶體的該等源極耦合至一第一電壓源，該第一PMOS電晶體的該閘極交叉耦合至該第二PMOS電晶體的該汲極，該第二PMOS電晶體的該閘極交叉耦合至該第一PMOS電晶體的該汲極，該第一PMOS電晶體的該汲極耦合至一第一位元線節點，且其中該第二PMOS電晶體的該汲極耦合至一第二位元線節點；一寫入位元開關，具有耦合至該第一位元線節點的一第一NMOS電晶體以及耦合 至該第二位元線節點的一第二NMOS電晶體，其中該寫入位元開關的該第一NMOS電晶體及該第二NMOS電晶體分別耦合至一第一資料節點及一第二資料節點，且其中該第一資料節點及該第二資料節點組態以接收一對資料輸入；以及一寫入驅動器，具有一第三NMOS電晶體及一第四NMOS電晶體，該第三NMOS電晶體及該第四NMOS電晶體的每一者包含一閘極、一源極及一汲極，其中該第三NMOS電晶體及該第四NMOS電晶體的該等源極耦合至一接地，其中該第三NMOS電晶體及該第四NMOS電晶體的該等汲極分別耦合至該第一資料節點及該第二資料節點。
本發明的第三樣態提供一種整合式位準轉換器電路結構，包含：一第一PMOS電晶體以及一第二PMOS電晶體，其每一者包含一閘極、一源極及一汲極；其中該第一PMOS電晶體及該第二PMOS電晶體的該等源極耦合至一第一電壓源，該第一PMOS電晶體的該閘極交叉耦合至該第二PMOS電晶體的該汲極，該第二PMOS電晶體的該閘極交叉耦合至該第一PMOS電晶體的該汲極，該第一PMOS電晶體的該汲極耦合至一第一位元線節點，且其中該第二PMOS電晶體的該汲極耦合至一第二位元線節點；一寫入位元開關，具有耦合至該第一位元線節點的一第一NMOS電晶體以及耦合至該第二位元線節點的一第二NMOS電晶體，其中該寫入位元開關的該第一NMOS電晶體及該第二NMOS電晶體分別耦合至一第一資料節點及一第二資料節點，且其中該第一資料節點及該第二資料節點組態以接收一對資料輸入；以及一寫入驅動器，更包含：一第一電晶體堆疊，其具有一第三NMOS電晶體、一第五NMOS電晶體、一第一電源PMOS電晶體，該第三NMOS電晶體及該第五NMOS電晶體及該第一電源PMOS電晶體的每一者包含一閘極、一源極及一汲極，其中該第三NMOS電晶體的該汲極耦合至該第五NMOS電晶體的該源極，且該第一電源PMOS電晶體的該汲極耦合至該第五NMOS電晶體的該汲極，其中該第三NMOS電晶體的該汲極耦合至該第一資料節點；以及一第二電晶體堆疊，其具有一第四NMOS電晶體、一第六NMOS 電晶體、一第二電源PMOS電晶體，該第四NMOS電晶體及該第六NMOS電晶體、及該第二電源PMOS電晶體的每一者包含一閘極、一源極及一汲極，其中該第四NMOS電晶體的該汲極耦合至該第六NMOS電晶體的該源極，且該第二電源PMOS電晶體的該汲極耦合至該第六NMOS電晶體的該汲極，其中該第四NMOS電晶體的該汲極耦合至該第二資料節點。
50‧‧‧SRAM胞
100‧‧‧交叉耦合結構
140‧‧‧閘極金屬
200‧‧‧位準轉換器電路
202‧‧‧PMOS電晶體
204‧‧‧NMOS電晶體
206‧‧‧PMOS電晶體
300‧‧‧電路結構
302‧‧‧PMOS電晶體
304‧‧‧PMOS電晶體
306‧‧‧位元線節點
308‧‧‧位元線節點
312‧‧‧預充電PMOS電晶體
314‧‧‧輸入PMOS電晶體
316‧‧‧輸入PMOS電晶體
318‧‧‧寫入位元開關
320‧‧‧NMOS電晶體
322‧‧‧NMOS電晶體
324‧‧‧資料節點
326‧‧‧資料節點
327‧‧‧電晶體堆疊
328‧‧‧寫入驅動器
329‧‧‧電晶體堆疊
330‧‧‧NMOS電晶體
332‧‧‧NMOS電晶體
400‧‧‧電路結構
402‧‧‧寫入驅動器
410‧‧‧NMOS電晶體
412‧‧‧電源PMOS電晶體
414‧‧‧NMOS電晶體
416‧‧‧電源PMOS電晶體
AT‧‧‧存取電晶體
BLC‧‧‧第二位元線
BLRN‧‧‧控制信號
BLT‧‧‧第一位元線
BSON‧‧‧控制信號
DLC‧‧‧資料線互補
DLCW0‧‧‧資料輸入
DLT‧‧‧資料線真值
DLTW0‧‧‧資料輸入
GND‧‧‧接地
T1‧‧‧電晶體
T2‧‧‧電晶體
VCS‧‧‧電源
VDD‧‧‧電源
VDDN‧‧‧輸入
WBSO‧‧‧輸入
WGDLC‧‧‧寫入資料線
WGDLCN‧‧‧資料控制信號
WGDLT‧‧‧寫入資料線
WGDLTN‧‧‧料控制信號
WSEL‧‧‧時脈信號
本發明的這些及其他特徵將可從本發明以下各種態樣詳細說明連同描述本發明各個具體實施例的附圖而更瞭解。
圖1顯示了根據本發明具體實施例的具有一對交叉耦合結構的SRAM胞的平面圖。
圖2顯示了用於單埠SRAM的傳統寫入驅動器位準轉換器結構的示意圖。
圖3顯示了根據本發明的具有寫入驅動器和位元開關的整合式位準轉換器電路的示意圖。
圖4顯示了根據本發明的具有寫入驅動器和位元開關的整合式位準轉換器電路的示意圖。
注意，本發明的圖式不必然按比例示出。圖式旨在僅描繪本發明的典型態樣，因此不應被視為限制本發明的範疇。在圖式中，相同的編號表示圖式之間的類似元件。
在下述說明中，將參考形成其一部分的附圖，其中係藉由實行本教示之特定例示具體實施例的描述而說明。這些具體實施例係經充分詳細描述，以使熟習該項技藝者能實施本發明，而且應理解可使用其他具體實施例且可進行改變而不悖離本發明之範疇。因此，下述說明僅為例 示。
電晶體是用以實現數位及類比電路設計的關鍵組件。一般而言，電晶體(例如MOSFET或金屬氧化物半導體場效電晶體)包含三個電性端子：源極、汲極和閘極。藉由對閘極端子施加不同的電壓位準，可開啟或關閉電晶體的源極端子和汲極端子之間的電流流動。在電晶體的閘極端子處施加的電壓的存在或不存在可被識別為電晶體的「導通」和「關閉」狀態。因此，電晶體可用作各種電路設計中的開關元件，例如藉由操縱施加到每一電晶體的閘極的電壓，並藉此而影響每一電晶體的源極和汲極端子之間的電流流動。MOSFET可製造成兩種互補的類型，其稱作p型金屬氧化物半導體(PMOS)場效電晶體和n型金屬氧化物半導體(NMOS)場效電晶體。PMOS和NMOS的不同之處在於其電性端子上的材料的配置。當閘控至低輸入時，PMOS電晶體將「開啟」或致能，但若閘控輸入為高位準，則PMOS電晶體保持關閉狀態。NMOS電晶體則相反。若NMOS電晶體被閘控到高輸入，則電晶體將「開啟」或致能，但若閘控輸入為低，則電晶體將關閉。這些屬性允許電晶體成為電子數位電路中的基本元件。
以下描述描述了積體位準轉換器的各種具體實施例。本發明的具體實施例可允許使用至少兩個不同的供應電壓(例如VDD和VCS)為電路供電，而不使用傳統的位準偏移器來協調不同的電壓。本發明的具體實施例可組態為與單埠SRAM和時域多工SRAM胞一起使用，但應理解到，其他具體實施例可組態用於使用不同電壓供應源的任何電路。積體位準轉換器包含至少兩個交叉耦合的PMOS電晶體和具有耦合到寫入位元開關和寫入驅動器的VCS電壓位準的互補位元線。積體位準轉換器及其組件包含PMOS和NMOS電晶體，其作用為邏輯開關閘，允許根據施加在電晶體閘極處的二進位值(例如，低或高)來接通或斷開電路的區域。此處描述的具體實施例可能需要額外的電壓位準偏移電路結構，因此可以提供大約14-16%或更高百分比的記憶體密度改善。其他的益處可包含例如特定積體晶片的更 快循環時間、總寫入功率的減少及/或減少電路組件的總數量。
參照圖1，其顯示了包含一對交叉耦合結構100的SRAM胞50。圖1提供了交叉耦合結構100的平面圖。如圖所示，SRAM胞50可由六個電晶體組成，每一電晶體具有不同的操作功能。SRAM胞通常可包含兩對交叉耦合的電晶體，其每一者係構造成提供一反向器結構，其中兩個存取電晶體交替地致能和去能每個反向器(即，每個交叉耦合的電晶體對)和字元線之間的電連接，用以控制電晶體對內的記憶體儲存。
SRAM胞50可包含彼此相鄰且連接到單一導電區域(例如，此處所討論的閘極金屬140)的一對第一電晶體T1，以產生用於SRAM胞50的一反向器結構。SRAM胞50還可包含彼此相鄰並連接到單一、不同的導電區域(例如，另一個閘極金屬140)的一對第二電晶體T2，以提供分開的反向器結構。如圖1中具體所示，每對電晶體T1、T2可關聯於兩個存取電晶體AT的其中一個，用於控制外部導電元件(例如，位元線)與SRAM中的相關電晶體對T1、T2之間的電連接。存取電晶體AT本身可在其閘極處耦合到另一導電元件，例如字元線，用以控制每對電晶體T1、T2和字元線之間的電連接。
轉到圖2，為了與本發明的具體實施例進行比較，繪示了具有位準轉換器電路200的傳統寫入驅動器作為示例。具有位準轉換器電路200的傳統寫入驅動器用以協調在單埠SRAM中使用的不同電壓位準和電壓源。SRAM中的兩個重要操作包含讀取及寫入操作。單埠SRAM允許一次只存取這些操作的其中一個，防止同時發生多個讀取或寫入。由於技術上的限制，寫入驅動器當前需要使用更高的電壓(通常表示為VCS)來完成寫入輔助操作。這與使用先進半導體技術以使用較低的電源(通常表示為VDD)的其他元件電路產生衝突。使用兩個電壓位準VCS和VDD會在電路中產生衝突，其必須協調以使元件按預期工作。
具有位準轉換器電路200的傳統寫入驅動器可包含兩個寫入資料線WGDLT和WGDLC。WGDLT和WGDLC兩者都具有第一電壓位準 VDD，其進入具有位準轉換器電路200的傳統寫入驅動器。時脈信號WSEL具有第二電壓位準VCS。與傳統時脈信號一樣，WSEL在1/高和0/低狀態之間振盪，允許電路區域在預定時間開啟或關閉。儘管邏輯位準高(即，「1」表示主動高信號，以及「0」表示主動低信號)作為示例被討論，但是在邏輯低組態中則可能為相反。WGDLT和WGDLC可具有1/高或0/低值。WGDLT和WGDLC基本上耦合到相同的電路。WGDLT和WGDLC係閘極耦合到PMOS電晶體202和NMOS電晶體204。當向PMOS電晶體的閘極施加0/低值時，PMOS電晶體被激活。當向NMOS閘極施加1/高值時，NMOS電晶體被激活。由於WGDLT和WGDLC閘極耦合到PMOS電晶體202和NMOS電晶體204兩者，這允許電路評估WGDLT和WGDLC寫入資料線是0/低還是1/高。時脈信號WSEL係閘極耦合到PMOS電晶體206。PMOS電晶體202和206也源極耦合到VCS電壓源。當PMOS電晶體202和206藉由閘控到0/低值而被激活時，WSEL或WGDLT/WGDLC允許電壓源VCS向寫入驅動器供電。這種協調兩個電壓VCS和VDD的方法需要增加許多額外組件，例如至少15個額外的電晶體。
圖3描繪了根據本發明的具體實施例的具有位準轉換器電路300(下文簡稱為「電路結構」)的寫入驅動器和位元開關的具體實施例。電路結構300可包含第一PMOS電晶體302和第二PMOS電晶體304。每一PMOS電晶體可具有閘極、源極和汲極。PMOS電晶體302和304可耦合到第一電壓源VCS。VCS可具有比用以對外圍電路供電的電壓位準更高的電壓位準。第一PMOS電晶體302的閘極可交叉耦合到第二PMOS電晶體304的汲極，且第二PMOS 304的閘極可交叉耦合到第一PMOS電晶體302的汲極。第一和第二PMOS電晶體302和304的汲極也可分別耦合到第一和第二位元線節點306、308。位元線節點306和308也可耦合到至少三個預充電PMOS電晶體312。預充電PMOS電晶體312可閘極耦合到第一控制信號BLRN。取決於第一控制信號BLRN的值，預充電的PMOS電晶體可被激活或不被激活。
位元線節點306也可耦合到第一輸入PMOS電晶體314的源 極。除了耦合到資料線真值DLT之外，第一輸入PMOS電晶體314可閘極耦合到第二控制信號BSON。位元線節點308可耦合到第二輸入PMOS電晶體316的源極。第二輸入PMOS電晶體316的閘極可耦合到第二控制信號BSON。第二輸入PMOS電晶體316的汲極可連接到資料線互補或DLC。在操作期間，第一和第二輸入PMOS電晶體314、316可用於提供額外的電路控制和分析。
電路結構300也可包含寫入位元開關318。寫入位元開關318可分別具有第一和第二NMOS電晶體320和322。第一NMOS電晶體320的汲極可耦合到第一位元線節點306。第一NMOS電晶體320也可閘控到位元開關輸入WBS0。位元開關輸入WBS0可具有VCS電壓源。如本文其他地方所述，此VCS電壓源可具有比外圍電路中所發現的電壓更高的位準電壓。第二NMOS電晶體322與第一NMOS電晶體320類似地連接。第二NMOS電晶體322的汲極耦合到位元線節點308，並且在閘極處連接到位元開關輸入WBS0。第一和第二NMOS電晶體320和322的源極分別連接到第一和第二資料節點324、326。一對資料輸入DLTW0和DLCW0被施加到第一和第二資料節點324、326。特別地，DLTW0在第一資料節點324處輸入，且DLCW0在第二資料節點326處輸入。DLTW0可為與DLCW0不同的輸入、或者DLTW0和DLCW0可為相同的輸入。
電路結構300也可包含寫入驅動器328。寫入驅動器328可分別包含第一和第二電晶體堆疊327、329。第一和第二電晶體堆疊327和329可具有任何數量的電晶體或電晶體類型組合，例如PMOS和NMOS電晶體。第一電晶體堆疊327可耦合在第一資料節點324和接地GND之間。第二電晶體堆疊可耦合在第二資料節點326和接地GND之間。舉例來說，第一電晶體堆疊可包含第三NMOS電晶體330，且第二電晶體堆疊可包含第四NMOS電晶體332。第三NMOS電晶體330可在汲極處耦合到第一資料節點324並在源極處耦合到接地GND。第四NMOS電晶體332可在汲極處耦合到第二資料節 點336並在源極處耦合到接地GND。第三NMOS電晶體330可在閘極處耦合到第一資料控制信號WGDLTN，且第四NMOS電晶體332可在閘極處耦合到第二資料控制信號WGDLCN。第一和第二資料控制信號WGDLTN和WGDLCN具有VDD電壓位準。
如本文其他地方所述，單埠SRAM可具有一次進行一讀取或寫入操作。在讀取周期結束之後，電路結構300的第一控制信號BLRN可具有低值信號。這導致致能三個預充電的PMOS元件。將三個預充電的PMOS元件置於致能狀態可允許第一供應電壓VCS以高值流過預充電PMOS電晶體到第一和第二位元線節點306和308。此高值導致第一位元線BLT和第二位元線BLC具有高值。同時，WGDLT和WGDLC具有激活第三和第四NMOS電晶體330、332的高值。此操作可允許第一和第二位元線BLT和BLC藉由接地GND而被拉低。此時，第一和第二位元線節點306和308處的BLT和BLC的值為低。當第一和第二位元線節點306和308的低值致能第一和第二PMOS電晶體302、304時，BLT和BLC位元線恢復原始的高值。這兩個PMOS電晶體的致能允許來自第一電壓源的VCS到流過第一和第二PMOS電晶體並將BLT和BLC位元線恢復到高值。
圖4描繪了具有可用於TDM SRAM中的位準轉換器電路400的寫入驅動器和位元開關的具體實施例，之後在文中簡稱為「電路結構」。電路400用於分時多工記憶體(TDM)，其在一時脈週期中進行讀取接著進行寫入(R+W)操作、或在一時脈週期中進行寫入接著進行寫入(W+W)操作。具有位準轉換器電路400的寫入驅動器和位元開關可包含第一PMOS電晶體302和第二PMOS電晶體304。第一和第二PMOS電晶體302、304可各自在其源極端子處耦合到具有第一電壓位準的第一電壓源，VCS。第一PMOS電晶體302的閘極可交叉耦合到第二PMOS電晶體304的汲極。類似地，第二PMOS電晶體304的閘極交叉耦合到第一PMOS電晶體302的汲極。第一和第二PMOS電晶體的汲極可分別耦合到第一和第二位元線節點306、308。第一 和第二位元線BLT、BLC分別耦合到位元線節點306和308。
電路結構400也可包含寫入位元開關318。寫入位元開關318可分別具有第一和第二NMOS電晶體320和322。第一NMOS電晶體320的汲極可耦合到第一位元線節點306。第一NMOS電晶體320也可閘控到位元開關輸入WBS0。位元開關輸入WBS0可具有VCS電壓源。此VCS電壓源可具有比在外圍電路中發現的電壓更高位準的電壓。第二NMOS電晶體322與第一NMOS電晶體320類似地連接。第二NMOS電晶體322的汲極耦合到位元線節點308，並在閘極處連接到位元開關輸入WBS0。第一和第二NMOS電晶體320和322兩者的源極分別連接到第一和第二資料節點324、326。一對資料輸入DLTW0和DLCW0被施加到第一和第二資料節點324、326。特別地，DLTW0在第一資料節點324處輸入，且DLCW0在第二資料節點326處輸入。DLTW0與DLCW0可為不同的輸入、或者DLTW0和DLCW0可為相同的輸入。
電路結構400也可包含寫入驅動器402。寫入驅動器可由第一電晶體堆疊327和第二電晶體堆疊329構成。第一電晶體堆疊327可具有第三NMOS電晶體330、第五NMOS電晶體410、及第一電源PMOS電晶體412。第三NMOS電晶體330的汲極耦合到第五NMOS電晶體410的源極。第五NMOS電晶體410的汲極可耦合到第一電源PMOS電晶體412的汲極。寫入資料控制信號WGDLTN閘極耦合到第一電源PMOS電晶體412及第三NMOS電晶體330的閘極。第一資料節點324耦合到第三NMOS電晶體330和第五NMOS電晶體410之間的連接。
寫入驅動器402也可包含第二電晶體堆疊，其包含第四NMOS電晶體332、第六NMOS電晶體414、和第二電源PMOS電晶體416。第四NMOS電晶體332的汲極可耦合到第六電晶體414的源極，且第二電源PMOS電晶體416的汲極可耦合到第六NMOS電晶體414的汲極。第四NMOS電晶體332的汲極耦合到第二資料節點326。第三和第四NMOS電晶體330、 332的源極可在接地GND處源級耦合。第一和第二電源PMOS電晶體412、416可耦合到第二電壓源VDD。VDD的電壓位準與VCS的電壓位準不同。第五和第六NMOS電晶體410、414被閘控到輸入VDDN，其具有與第二電壓源VDD相同的電壓位準。
具有位準轉換器電路400的寫入驅動器和位元開關可同時維持讀取和寫入操作。與電路結構300(圖3)相反，電路結構400的第一和第二位元線BLT、BLC在TDM記憶體的幀內循環期間不需要預充電。在寫入操作期間，資料控制信號WGDLTN可具有低值。此低值施加到要被致能的第一電源PMOS電晶體412的閘極。致能第一電源PMOS電晶體412可以允許第二電壓源VDD流過第一電源PMOS電晶體412。當VDD信號流過第五NMOS電晶體410時，電壓信號不大於VDD-Vt。如果信號高於VDD-Vt，則第五NMOS電晶體410關閉。由於資料控制信號WGDLTN為低，因此禁止信號流到接地GND。在寫入操作期間，WBSO也向第一和第二NMOS電晶體320、322輸入高信號值。這允許VDD-Vt信號流過第一NMOS電晶體320並將第一位元線BLT的信號值拉至VDD-Vt。電壓為VDD-Vt的BLT將弱化PMOS電晶體304。當資料控制信號WGDLTN為低時，WGDLCN為高。結果，第二位元線BLC被致能並通過致能的第四NMOS電晶體322被拉至低值到接地GND。在GND的BLC將致能PMOS電晶體302並將第一位元線BLT拉至VCS。在VCS<VDD、VCS-Vt小於VDD-Vt的情況下，第一NMOS電晶體320關閉，且沒有電流從VCS流到VDD。在VCS>VDD、VCS-Vt大於VDD-Vt的情況下，第一NMOS電晶體410關閉，且沒有電流從VCS流到VDD。在VCS=VDD、VCS-Vt等於VDD-Vt的情況下，這將導致沒有電流從VCS流向VDD，因為電源處於相同的電位。
本揭露之各種具體實施例之描述已以例示之目的呈現，但未意欲窮盡或限制於所揭露之該等具體實施例。在不背離所描述之具體實施例之範疇及精神下，許多修正及變化對於熟習本技術者係顯而易見的。 本文所用之術語經選擇以最佳說明該等具體實施例之原理、實際應用或市面上所見之技術上之技術改善，或使熟習本技術之其他者可了解本文所揭示之該等具體實施例。

Claims (20)

  1. 一種整合式位準轉換器，其結構包含：一第一PMOS電晶體以及一第二PMOS電晶體，其每一者包含一閘極、一源極及一汲極；其中該第一PMOS電晶體及該第二PMOS電晶體的該等源極耦合至一第一電壓源，該第一PMOS電晶體的該閘極交叉耦合至該第二PMOS電晶體的該汲極，該第二PMOS電晶體的該閘極交叉耦合至該第一PMOS電晶體的該汲極，該第一PMOS電晶體的該汲極耦合至一第一位元線節點，且其中該第二PMOS電晶體的該汲極耦合至一第二位元線節點；一寫入位元開關，具有耦合至該第一位元線節點的一第一NMOS電晶體以及耦合至該第二位元線節點的一第二NMOS電晶體，其中該寫入位元開關的該第一NMOS電晶體及該第二NMOS電晶體分別耦合至一對資料節點，該對資料節點的每一者接收一對資料輸入的其中一者；以及一寫入驅動器，具有一對電晶體堆疊，其每一者耦合至該對資料節點的其中一者與一接地之間。
  2. 如申請專利範圍第1項所述的電路結構，其中該對電晶體堆疊的其中一者包含一第三NMOS電晶體、一第五NMOS電晶體、及一第一電源PMOS電晶體，該第三NMOS電晶體及該第五NMOS電晶體及該第一電源PMOS電晶體的每一者包含一閘極、一源極及一汲極，該第三NMOS電晶體的該汲極耦合至一驅動器節點，且該驅動器節點耦合至該第五NMOS電晶體的該源極，且其中該第一電源PMOS電晶體的該汲極耦合至該第五NMOS電晶體的該汲極。
  3. 如申請專利範圍第2項所述的電路結構，其中該第一電晶體堆疊的該第一電源PMOS電晶體及該對NMOS電晶體中的該第三NMOS電晶體係組態以從該對資料輸入的其中一者接收一第一輸入信號。
  4. 如申請專利範圍第1項所述的電路結構，其中該第一位元線節點及該第二位元線節點組態以分別接收一第一位元線輸入及一第二位元線輸入。
  5. 如申請專利範圍第1項所述的電路結構，更包含一第一輸入PMOS電晶體，其具有一閘極、一源極及一汲極，其中該第一輸入PMOS電晶體的該源極耦合至該第一位元線節點。
  6. 如申請專利範圍第5項所述的電路結構，其中該第一輸入PMOS電晶體的該閘極組態以接收一第一控制信號。
  7. 一種整合式位準轉換器，其結構包含：一第一PMOS電晶體以及一第二PMOS電晶體，其每一者包含一閘極、一源極及一汲極；其中該第一PMOS電晶體及該第二PMOS電晶體的該等源極耦合至一第一電壓源，該第一PMOS電晶體的該閘極交叉耦合至該第二PMOS電晶體的該汲極，該第二PMOS電晶體的該閘極交叉耦合至該第一PMOS電晶體的該汲極，該第一PMOS電晶體的該汲極耦合至一第一位元線節點，且其中該第二PMOS電晶體的該汲極耦合至一第二位元線節點；一寫入位元開關，具有耦合至該第一位元線節點的一第一NMOS電晶體以及耦合至該第二位元線節點的一第二NMOS電晶體，其中該寫入位元開關的該第一NMOS電晶體及該第二NMOS電晶體分別耦合至一第一資料節點 及一第二資料節點，且其中該第一資料節點及該第二資料節點組態以接收一對資料輸入；以及一寫入驅動器，具有一第三NMOS電晶體及一第四NMOS電晶體，該第三NMOS電晶體及該第四NMOS電晶體的每一者包含一閘極、一源極及一汲極，其中該第三NMOS電晶體及該第四NMOS電晶體的該等源極耦合至一接地，其中該第三NMOS電晶體及該第四NMOS電晶體的該等汲極分別耦合至該第一資料節點及該第二資料節點。
  8. 如申請專利範圍第1項所述的電路結構，其中該第一位元線節點及該第二位元線節點組態以分別接收一第一位元線輸入及一第二位元線輸入。
  9. 如申請專利範圍第1項所述的電路結構，更包含耦合至該第一位元線節點的一第一輸入PMOS電晶體。
  10. 如申請專利範圍第9項所述的電路結構，其中該第一輸入PMOS電晶體包含耦合至一第二控制信號的一閘極。
  11. 如申請專利範圍第1項所述的電路結構，其中該第三NMOS電晶體及該第四NMOS電晶體的該等閘極組態以接收多個輸入信號。
  12. 如申請專利範圍第1項所述的電路結構，其中該對資料輸入包含至少兩個不同的資料輸入。
  13. 一種具有一位準轉換器的寫入驅動器及位元開關電路結構，該結構包含： 一第一PMOS電晶體以及一第二PMOS電晶體，其每一者包含一閘極、一源極及一汲極；其中該第一PMOS電晶體及該第二PMOS電晶體的該等源極耦合至一第一電壓源，該第一PMOS電晶體的該閘極交叉耦合至該第二PMOS電晶體的該汲極，該第二PMOS電晶體的該閘極交叉耦合至該第一PMOS電晶體的該汲極，該第一PMOS電晶體的該汲極耦合至一第一位元線節點，且其中該第二PMOS電晶體的該汲極耦合至一第二位元線節點；一寫入位元開關，具有耦合至該第一位元線節點的一第一NMOS電晶體以及耦合至該第二位元線節點的一第二NMOS電晶體，其中該寫入位元開關的該第一NMOS電晶體及該第二NMOS電晶體分別耦合至一第一資料節點及一第二資料節點，且其中該第一資料節點及該第二資料節點組態以接收一對資料輸入；以及一寫入驅動器，更包含：一第一電晶體堆疊，其具有一第三NMOS電晶體、一第五NMOS電晶體、一第一電源PMOS電晶體，該第三NMOS電晶體及該第五NMOS電晶體及該第一電源PMOS電晶體的每一者包含一閘極、一源極及一汲極，其中該第三NMOS電晶體的該汲極耦合至該第五NMOS電晶體的該源極，且該第一電源PMOS電晶體的該汲極耦合至該第五NMOS電晶體的該汲極，其中該第三NMOS電晶體的該汲極耦合至該第一資料節點；以及一第二電晶體堆疊，其具有一第四NMOS電晶體、一第六NMOS電晶體、一第二電源PMOS電晶體，該第四NMOS電晶體及該第六NMOS電晶體、及該第二電源PMOS電晶體的每一者包含一閘極、一源極及一汲極，其中該第四NMOS電晶體的該汲極耦合至該第六NMOS電晶體的該源極，且該第二電源PMOS電晶體的該汲極耦合至該第六 NMOS電晶體的該汲極，其中該第四NMOS電晶體的該汲極耦合至該第二資料節點。
  14. 如申請專利範圍第13項所述的電路結構，其中該第一位元線節點及該第二位元線節點組態以分別接收一第一位元線輸入及一第二位元線輸入。
  15. 如申請專利範圍第14項所述的電路結構，更包含一第一輸入PMOS電晶體，其具有一閘極、一源極及一汲極，其中該第一輸入PMOS電晶體的該源極耦合至該第一位元線節點。
  16. 如申請專利範圍第15項所述的電路結構，其中該第一輸入PMOS電晶體的該閘極組態以接收一第一控制信號。
  17. 如申請專利範圍第16項所述的電路結構，其中該第三NMOS電晶體的該源極及該第四NMOS電晶體的該源極耦合至一接地。
  18. 如申請專利範圍第16項所述的電路結構，其中該第一電源PMOS電晶體的該汲極耦合至一第二電壓源。
  19. 如申請專利範圍第18項所述的電路結構，其中該第一電壓源具有一第一電壓位準且該第二電壓源具有一第二電壓位準，且其中該第一電壓位準不同於該第二電壓位準。
  20. 如申請專利範圍第13項所述的電路結構，其中該第五NMOS電晶體由一第三電壓源閘控。
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