CN101452740B - 一种用于同时选中多条位线的列译码器 - Google Patents

Abstract

一种能同时选中多条位线的列译码器，具体针对传统译码器每次只能在一个存储阵列中选中一个存储单元的弱点，提出一种新型的可以同时选中多条位线的列译码器。它包括可以恒定输出使欲选中地址线选中的有效选中电平的电平转换器。在此列译码器的基础上，可以成功实现同时选中多条位线，对多条位线上的多个存储单元进行写或者激活(Forming)等操作，可以大大提高工作的效率，尤其适应于对电阻存储器的激活操作过程。

Description

一种用于同时选中多条位线的列译码器

技术领域

本发明涉及一种存储器中的列译码器，具体涉及一种能同时选中多条位线的列译码器。

背景技术

现有技术中，半导体存储器都是通过其中的存储阵列来存储数据。而一般情况下，存储阵列都是通过行译码器和列译码器分别选中其中的某一行和某一列，从而确定阵列上的一个被选中的单元并对其进行读写等操作。图1所示为现有技术的存储阵列结构的选中方法示意图，如图1所示，存储器包括行译码器102和列译码器103。行译码器的作用在于选中存储阵列中的一行(104)，同样地，列译码器也选中了存储阵列中的一列(105)。这样由选中的一行和一列可以确定唯一一个被选中的存储单元106。

图2所示为一个传统的列译码器的选通的结构。如图2所示，对于一个有2ⁿ列的存储阵列201来说，采用了分两层进行译码的方式，即列译码器包括第一列译码器202和第二列译码器203，对应的，分别与第一列译码器202和第二列译码器203选通管也分为定义为第一层列选通管和第二层列选通管，图2中，选通管组204-206均为第一层列选通管，207-209均为第二层列选通管。具体结构如下：

首先，2ⁿ条位线一共被分为了2^n-m组，每组2^m条位线受2^m个列选通管控制，如图2中的选通管组204-206。而每组中的2^m个列选通管组又同时受一个更上层的列选通管的控制，比如选通管组204中的所有列选通管都受第二层选通管207的控制；选通管组205中的所有列选通管都受第二层选通管208的控制……

其次，列地址线A₀-A_n被分为两组：低m位地址线A₀-A_m-1，通过一个m-2^m的译码器后产生2^m个控制信号(Sel0-Sel2^m-1)，来分别控制选通管组204-206内每组中的第1个、第2个……第2^m个第一层列选通管；而高n-m位地址线A_m-A_n-1，通过一个(n-m)-2^n-m的译码器后产生2^n-m个控制信号(Sel’0-Sel’2^n-m-1)，来控制第二层列选通管207-209。这样，虽然一共只有2^m+2^n-m个控制信号，却能够控制2ⁿ条位线了。以选中位线210为例，只要控制地址信号使得Sel0和Sel’0为高电平，即MOS管207和211处于开启状态即可。此时虽然Sel0为高电平使得第一层列选通管211、213、215都处于开启状态，但由于208、209处于关断状态，因此位线212、214并不会被选中。

由于X-2^X译码器的输出只会同时存在一个有效电平。因此图2中Sel0-Sel2^m-1以及Sel’0-Sel’2^n-m-1信号每次只会分别存在一个高电平信号，使得每次只会有一条位线被选中。再加上由行译码器选中的某条字线，事实上每次只有一个单元能够被选中，以及对其进行读写操作。

然而，在某些情况下，只能每次对一个存储单元进行操作是不够的。尤其是随着新型存储器(电阻存储器)的出现时，需要提供这样一种译码器，能够同时选中多个单元来进行写或者激活(Forming)的操作。这时，传统的译码器就无法完成这一功能。因此，需要引入新的译码结构来提高工作的效率。

发明内容

本发明要解决的技术问题是：提出一种能同时选中多条位线的列译码器。

为解决以上技术问题，本发明提供的列译码器包括：与m条地址线连接的第一列译码器，与n-m条地址线连接的第二列译码器，其特征在于，所述列译码器还包括2^m个分别与第一列译码器的输出端连接的电平转换器，所述电平转换器恒定输出使地址线选中的有效选中电平；其中，n、m为大于零的整数，n大于m。

根据本发明所提供的列译码器，其中，所述2^m个电平转换器的输出端分别与2^m条不同位线上的第一选通管输入端串联，第二列译码器的输出端分别与2^n-m个第二选通管输入端连接，2^m个第一选通管分别与2^n-m个第二选通管串联连接。所述第一选通管和所述第二选通管为MOS管。所述m条地址线为低位地址线，所述n-m条地址线为高位地址线。

根据本发明所提供的列译码器，其中，所述电平转换包括输入端、控制端和输出端；所述控制端接第一电平时，电平转换器恒定输出有效选中电平；所述控制端接第二电平时，电平转换器输出端输出的电平与输入端的电平相同。所述电平转换器进一步包括第一反向器，与第一反向器串联的第二反向器。所述有效选中电平为使第一选通管与第二选通管导通的电平。所述所述2^m个电平转换器的控制端可以连接在一起，由一外接电平控制。所述第一电平为高电平，所述第二选中电平为低电平。

本发明的技术效果是：本发明提出的列译码器包括第一列译码器和第二列译码器，通过在第一列译码器的每个输出端和对应控制的第一选通管控制端之间增加一个电平转换器，而该电平转换器在外接一电平时，能够使与之连接的第一选通管选通，因此，控制所有电平转换器接该电平的情况下，不论第一列译码器的输入地址线的电平的输入状态为何，第一列译码器的控制端和与电平转换器连接的第一选通管都能够实现导通，即串联于2^m条不同位线上的、其控制端分别与2^m个不同电平转换器连接的2^m个第一选通管同时与2^n-m个第二选通管串联连接，因此可以通过第二列译码器选通其中某一个第二选通管，就可以同时选通2^m个第一选通管所属的位线。因此，利用本发明所提供的列译码器，可以实现同时对2^m个或者多倍2^m个存储单元进行写或者激活(Forming)等操作。尤其在对新型的电阻存储器进行激活操作时，可以大大提高工作的效率。

附图说明

图1是现有技术的存储阵列结构的选中方法示意图；

图2是一个传统的列译码器的选通的结构图；

图3是本发明所提出的一种列译码器的实施例及其控制的选通管阵列结构示意图；

图4是本发明实施例的列译码器中电平转换器的电路示意图。图中标号：101：存储阵列，102：行译码器，103：列译码器，104：行译码器在存储阵列中选中的某一行，105：列译码器在存储阵列中选中的某一列，106：由行译码器和列译码器选中的存储单元；201：存储阵列，202、203：列译码器，204-206：第一层列选通管，207-209：第二层列选通管，210、212、214：位线，211、213、215：一组选通管中的选通管；301：第一列译码器，302：第二列译码器，303：电平转换器，304：第一列选通管组，305：第二列选通管组，306：存储阵列，307-309：第一列选通管组中的一组选通管，3071-3074、3081-3084、3091-3094：一组选通管中的选通管，310-312：第二列选通管组中的选通管，313-315：一组位线，3131、3141、3151：一组位线中的一条位线，316：列译码器，317：本发明中提出的列译码器与受其控制的两层列选通管组成的结构；401、402：反相器。

具体实施方式

在下文中结合图示在参考实施例中更完全地描述本发明，本发明提供优选实施例，但不应该被认为仅限于在此阐述的实施例。相反，提供这些实施例以便此公开是彻底的和完全的，将本发明的范围完全传递给相关领域的技术人员。

在此参考图是本发明的理想化实施例的示意图，本发明所示的实施例不应该被认为仅限于图中所示的区域的特定形状。

由背景介绍的分析可知，传统的列译码器只能同时选中某一条位线，因此每次只能对一个存储阵列中的一个单元进行操作。而如图2所示，原来的列译码器202、203的输出信号每次只输出一个有效电平，这样第一层列选通管204-206和第二层列选通管207-209每次只能选中一条位线。

但如果列选通管的选通信号Sel0-Sel2^m-1不是每次只有一个有效，而是同时有效的话，那就有可能实现每次选中2^m条位线。本发明就是基于这种思想提出的一种新型的列译码器。下面结合图来具体说明本发明中的列译码器的结构和工作过程。

图3所示为本发明所提出的一种列译码器的实施例及其控制的选通管阵列结构示意图。如图3所示，实线框316为本实施例的列译码器，它包括第一列译码器301、第二列译码器302以及电平转换器303，其中，m条地址线输入至第一列译码器301，另外n-m条地址线输入至第二列译码器302，第一列译码器301和第二列译码器302分别对低m位地址线A₀-A_m-1和高n-m位地址线A_m-A_n-1进行译码，第一列译码器301具有2^m个输出端，其每个输出端分别与一个电平转换器303的输入端连接，因此第一列译码器301同时与2^m个电平转换器串联连接。307、308、309分别表示第一列选通管组304中的一组选通管。2^m个电平转换器303输出信号为Sel0、Sel1……Sel2^m-2、Sel2^m-1，分别用来控制所有第一选通管组组选通管307、308……309中的第1个选通管、第2个选通管……第2^m个选通管，即信号Sel0同时控制选通管3071、3081……3091；信号Sel1同时控制选通管3072、3082……3092；以此类推。而第二列译码器302的2^n-m个输出信号分别为Sel’0、Sel’1……Sel’2^n-m-1，它们直接控制第二列选通管组305中的2^n-m个选通管。具体说来，信号Sel’0控制选通管310，信号Sel’1控制选通管311，以此类推，信号Sel’2^n-m-1控制选通管312。

图3所示的实施例译码器结构中的电平转换器组303中，所有的2^m个电平转换器303的控制端在一个统一的V_Control信号的控制之下，可以恒定输出使欲选中地址线选中的有效选中电平。对于电平转换器303的功能的说明如下：当V_Control为高电平时，电平转换器303的输出等于输入，即此时Sel0--Sel2^m-1就各自等于第一译码器301的各个输出。当V_Control为低电平时，无论电平转换器303的输入信号(即第一译码器301的输出信号)为高电平还是低电平，电平转换器303的输出信号Sel0-Sel2^m-1都为有效电平。

图3所示列译码器的具体工作过程如下：当只需要每次选中阵列中的一条位线的时候，V_Control输入高电平。这样Sel0--Sel2^m-1就分别对应第一译码器301的输出。此时列译码器的工作模式就和传统的列译码器一样，即在同一时间Sel0--Sel2^m-1和Sel’0-Sel’2^n-m-1中都只有一个为有效电平。这样在第一列选通管组304和第二列选通管组305中，每一时间只有一条位线会被选中。如当Sel0和Sel’0为有效电平的时候会选中位线3131，以此类推；当需要同时选中多根位线的时候，V_Control输入低电平。此时在电平转换器303的作用下，无论第一译码器301的输出为高电平还是低电平，Sel0--Sel2^m-1都为有效电平(在图中即为高电平)。此时第一列选通管组304中的所有选通管都处于开启的状态。此时就可以通过高位的地址线A_m-A_n-1来控制选中哪一组位线。比如控制A_m-A_n-1的输入使得Sel’0为有效电平时，此时第二列选通管中选通管310处于开启状态，而其他的选通管如311、312等都处于关闭的状态。此时由于选通管310和选通管组307中的所有选通管(3071-3074)都开启，这样一组位线313(共2^m条)就能够被同时选中了。同样的，在V_Control为低电平时，控制A_m-A_n-1的输入使得Sel’1为有效电平，就可以同时选中另一组位线314，以此类推。值得一提的是，如果要在同时选中一组位线之后对这组位线上的存储单元进行写或者激活(Forming)操作的话，第二列选通管组305中的选通管的宽长比需要设计的足够大，来提供同时对2^m条位线进行操作的电流。

上述提到的选通管都可以为MOS管。

由前面所述的工作原理及工作过程可见，电平转换器303是实现同时选中多条位线的关键模块之一。图4所示为本实施例中图3的其中一个电平转换器303的电路示意图。如图4所示，电平转换器303包括两个串联的反相器401，402.该电路可以实现相应功能的关键在于该两个串联的反相器401和402。其中反相器401的电源电压由V_Control提供。假定对于列选通管来说，高电平为使其导通的有效电平，相反地低电平为无效电平。则当V_Control为高电平Vdd时，输入信号Vin经过两个反相器第一反相器401和第二反相器402后还是保持原来输入的值，因此此时Vout＝Vin；而V_Control为低电平时，此时由于反相器401的PMOS的源和NMOS的源都接了低电平，因此无论输入Vin是高电平还是低电平，第一反相器401都会将其输出节点N钳位在低电平。这样在经过第二反相器402之后，输出Vout就始终为高电平，也不会随着输入Vin的高低电平的变化而变化。这样此电路就满足了电平转换器所需要的功能。

采用本发明中所述的新型列译码器同时对多个存储单元进行操作的最大的优点就是提高了工作的效率。比如在对新型的电阻存储器进行激活(Forming)操作时，采用传统的译码器只能每次选中一个存储单元，因此一次只能对一个存储单元进行激活；而采用本发明中提到的新型译码器的结构之后，则可以每次对2^m个单元进行激活操作！两者相比，工作效率提高了2^m倍。

另外，电平转换器303也可以设置为，当V_Control为高电平时，无论电平转换器303的输入信号为高电平还是低电平，电平转换器303的输出信号Sel0-Sel2^m-1都为有效电平。当V-Control为低电平时，电平转换器303的输出等于输入，即Sel0--Sel2^m-1就各自等于第一译码器301的各个输出。

根据上述实施例，只要能使得低位选通管组或高位选通管组的一组中所有选通管都处于选通状态，就能达到同时选中多个存储单元。因此，也可以用其他装置来代替电平转换器，以使得输入到选通管的信号都为有效信号。

在不偏离本发明的精神和范围的情况下还可以构成许多有很大差别的实施例。应当理解，除了如所附的权利要求所限定的，本发明不限于在说明书中所述的具体实施例。

Claims (5)

1.一种用于同时选中多条位线的列译码器，所述列译码器包括：与m条地址线连接的第一列译码器，与n-m条地址线连接的第二列译码器，其中，所述第一列译码器用于对低m位的m条地址线进行译码，所述第二列译码器用于对高n-m位的n-m条地址线进行译码；其特征在于，所述列译码器还包括2^m个分别与第一列译码器的输出端连接的电平转换器，所述电平转换器包括输入端、控制端和输出端；所述电平转换器的控制端接第一电平时，所述电平转换器恒定输出使地址线选中的有效选中电平；所述电平转换器的控制端接第二电平时，所述电平转换器输出端输出的电平与所述输入端的电平相同；

所述2^m个电平转换器的输出端分别与串联在2^m条不同位线上的第一选通管的控制端连接，所述第二列译码器的输出端分别与2^n-m个第二选通管输入端连接，所述2^m个第一选通管分别与2^n-m个第二选通管串联连接；

所述有效选中电平为使第一选通管导通的电平；

n、m为大于零的整数，n大于m。

2.根据权利要求1所述的列译码器，其特征在于，所述第一选通管和所述第二选通管为MOS管。

3.根据权利要求1所述的列译码器，其特征在于，所述电平转换器进一步包括第一反向器，与第一反向器串联的第二反向器。

4.根据权利要求1所述的列译码器，其特征在于，所述2^m个电平转换器的控制端可以连接在一起，由一外接电平控制。

5.根据权利要求1所述的列译码器，其特征在于，所述第一电平为高电平，所述第二电平为低电平。

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