JPH01282796A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH01282796A JPH01282796A JP63110811A JP11081188A JPH01282796A JP H01282796 A JPH01282796 A JP H01282796A JP 63110811 A JP63110811 A JP 63110811A JP 11081188 A JP11081188 A JP 11081188A JP H01282796 A JPH01282796 A JP H01282796A
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- charge
- charge pumps
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- 238000003491 array Methods 0.000 claims abstract description 9
- 230000003247 decreasing effect Effects 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 12
- 239000003990 capacitor Substances 0.000 description 8
- 102100040858 Dual specificity protein kinase CLK4 Human genes 0.000 description 7
- 101000749298 Homo sapiens Dual specificity protein kinase CLK4 Proteins 0.000 description 7
- 102100040856 Dual specificity protein kinase CLK3 Human genes 0.000 description 4
- 101000749304 Homo sapiens Dual specificity protein kinase CLK3 Proteins 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は高電圧発生回路を有する不揮発性半導体記憶装
置に関するものである。
置に関するものである。
第４図は従来の不揮発性半導体記憶装置の簡単な等価回
路を表すブロック図である。
路を表すブロック図である。
同図において、４２は不揮発性半導体記憶装置、３９は
情報が記憶されるメモリアレイ、４０はこのメモリアレ
イ３９にデータの書き込みまたは消去を行う場合に用い
るチャージポンプ（Ｃ，Ｐｕｍｐ、高電圧発生回路）、
４１はこのチャージポンプ４０を働かせるためのクロッ
ク（ＣＬ Ｋ）発生器である。
情報が記憶されるメモリアレイ、４０はこのメモリアレ
イ３９にデータの書き込みまたは消去を行う場合に用い
るチャージポンプ（Ｃ，Ｐｕｍｐ、高電圧発生回路）、
４１はこのチャージポンプ４０を働かせるためのクロッ
ク（ＣＬ Ｋ）発生器である。
不揮発性半導体記憶装置はフローティングゲートを有し
ており、このフローティングゲート内の電子の状態によ
り情報記憶を行っている。つまり、フローティングゲー
ト内に電子が注入されている状態を論理値「１」、フロ
ーティングゲート内から電子を引き抜いた状態を論理値
「０」としている。この電子の注入、引き抜きを行うに
は、メモリセルに高電圧を印加し、かつ、高電圧を印加
するメモリセルの端子を変化させることにより、電子の
注入、引き抜きを行っている。そして、このメモリセル
に印加する高電圧はチャージポンプ４０により発生させ
ている。
ており、このフローティングゲート内の電子の状態によ
り情報記憶を行っている。つまり、フローティングゲー
ト内に電子が注入されている状態を論理値「１」、フロ
ーティングゲート内から電子を引き抜いた状態を論理値
「０」としている。この電子の注入、引き抜きを行うに
は、メモリセルに高電圧を印加し、かつ、高電圧を印加
するメモリセルの端子を変化させることにより、電子の
注入、引き抜きを行っている。そして、このメモリセル
に印加する高電圧はチャージポンプ４０により発生させ
ている。
次に、チャージポンプ４０の動作について第５図を参照
しながら説明する。
しながら説明する。
第５図はチャージポンプ４０の内部構成の詳細を示す回
路図である。
路図である。
トランジスタ４７はそのゲートとドレインとが接続され
るとともに、この接続点であるノード４８にキャパシタ
５３が接続されている。また、このトランジスタ４７の
ソースは次段のトランジスタ５０のドレインに接続され
、このトランジスタ５０もそのゲートとドレインとが接
続されるとともに、この接続点であるノード４９にキャ
パシタ５１が接続されている。トランジスタ４７．５０
の各ドレインに接続されているキャパシタ５３゜５１の
他方の端子には、お互いの位相が逆位相のクロック（Ｃ
ＬＫ３．ＣＬＫ４）が人力される。
るとともに、この接続点であるノード４８にキャパシタ
５３が接続されている。また、このトランジスタ４７の
ソースは次段のトランジスタ５０のドレインに接続され
、このトランジスタ５０もそのゲートとドレインとが接
続されるとともに、この接続点であるノード４９にキャ
パシタ５１が接続されている。トランジスタ４７．５０
の各ドレインに接続されているキャパシタ５３゜５１の
他方の端子には、お互いの位相が逆位相のクロック（Ｃ
ＬＫ３．ＣＬＫ４）が人力される。
そして、初段のトランジスタ４７のドレインはトランジ
スタ４６のソースに接続され、このような接続を複数段
連ね、トランジスタ４６のドレインおよびゲートは電源
電圧端子４５に接続され、最終段のトランジスタのソー
スがチャージポンプ４０の出力となる。
スタ４６のソースに接続され、このような接続を複数段
連ね、トランジスタ４６のドレインおよびゲートは電源
電圧端子４５に接続され、最終段のトランジスタのソー
スがチャージポンプ４０の出力となる。
ＣＬＫ４がｒＬＪレベル（＝Ｏ［Ｖ） ）の場合、キャ
パシタ５３に電荷が充電され、ノード４８が（５−Ｖ
ｔ ｈ） （Ｖ）になる（トランジスタ４６のスレシ
ホールド電圧ｖｔｈ分電位が低下する）。
パシタ５３に電荷が充電され、ノード４８が（５−Ｖ
ｔ ｈ） （Ｖ）になる（トランジスタ４６のスレシ
ホールド電圧ｖｔｈ分電位が低下する）。
次にＣＬＫ４がｒＨＪレベル（＝５ （Ｖ） ）になる
とともにＣＬＫ３がｒＬＪレベルになると、ノード４８
の電位が（５−Ｖｔｈ）（Ｖ）から〔（５−Ｖｔｈ）＋
５）（Ｖ） にＣＬＫ４によってたたき上げられる。
とともにＣＬＫ３がｒＬＪレベルになると、ノード４８
の電位が（５−Ｖｔｈ）（Ｖ）から〔（５−Ｖｔｈ）＋
５）（Ｖ） にＣＬＫ４によってたたき上げられる。
ここで、クロック信号のｒＨＪレベルとｒＬＪレベルと
の電位差は５ 〔■）としている。これによって、キャ
パシタ５３の電荷は、トランジスタ４７がオフ状態にな
るまで（トランジスタ４７のゲートルソース間の電位差
がｖｔｈになるまで）キャパシタ５１へ送られる。
の電位差は５ 〔■）としている。これによって、キャ
パシタ５３の電荷は、トランジスタ４７がオフ状態にな
るまで（トランジスタ４７のゲートルソース間の電位差
がｖｔｈになるまで）キャパシタ５１へ送られる。
この結果、ノード４９の電位は（（（５−Ｖｔｈ）＋５
３−Ｖｔｈ）（Ｖ）程度に上がる。そして、ＣＬＫ３が
「Ｈ」レベルになることによってノード４９の電位は、
さらに、（（（５−Ｖｔｈ）＋５）−Ｖｔｈ）＋５）（
Ｖ）まで上がり、トランジスタ５０を通ってキャパシタ
５１の変化は次段のキャパシタに送られることになる。
３−Ｖｔｈ）（Ｖ）程度に上がる。そして、ＣＬＫ３が
「Ｈ」レベルになることによってノード４９の電位は、
さらに、（（（５−Ｖｔｈ）＋５）−Ｖｔｈ）＋５）（
Ｖ）まで上がり、トランジスタ５０を通ってキャパシタ
５１の変化は次段のキャパシタに送られることになる。
このとき、各トランジスタはダイオード接続されている
ため、電荷が逆流することはない。
ため、電荷が逆流することはない。
以上のことが複数回（チャージポンプの段数だけ）繰り
返され、出力に高電圧が得られることになる。
返され、出力に高電圧が得られることになる。
また、高電圧の必要のないときはチャージポンプ４０に
入力するＣＬＫ３．４をともにｒＬＪレベルまたはｒＨ
Ｊレベルにする。
入力するＣＬＫ３．４をともにｒＬＪレベルまたはｒＨ
Ｊレベルにする。
しかし、チャージポンプの負荷は、高電圧に立ち上げる
必要のあるメモリセルに接続されているワード線または
ビット線の浮遊容量の合計となるため、上述したような
従来の構成の半導体記憶装置ではチャージポンプの特性
上電流駆動能力に乏しく、駆動すべきワード線またビッ
ト線の浮遊容量が増大するとこの浮遊容量の増大に応じ
た高電圧をチャージポンプは発生することが出来ないと
いう課題を有していた。
必要のあるメモリセルに接続されているワード線または
ビット線の浮遊容量の合計となるため、上述したような
従来の構成の半導体記憶装置ではチャージポンプの特性
上電流駆動能力に乏しく、駆動すべきワード線またビッ
ト線の浮遊容量が増大するとこの浮遊容量の増大に応じ
た高電圧をチャージポンプは発生することが出来ないと
いう課題を有していた。
また、チャージポンプの駆動能力を上げるには、チャー
ジポンプの容量値を大きくする、またはチャージポンプ
の段数を増すことが考えられる。しかし、これらの対処
で大容量の負荷を駆動して希望する高電圧を得るには、
チャージポンプを動作し始めてからかなりの時間が必要
となり、結局、駆動する容量には限界が有ることになる
。このため、大容量の不揮発性半導体記憶装置を構成す
ることは不可能であった。
ジポンプの容量値を大きくする、またはチャージポンプ
の段数を増すことが考えられる。しかし、これらの対処
で大容量の負荷を駆動して希望する高電圧を得るには、
チャージポンプを動作し始めてからかなりの時間が必要
となり、結局、駆動する容量には限界が有ることになる
。このため、大容量の不揮発性半導体記憶装置を構成す
ることは不可能であった。
本発明はこのような課題を解消するためになされたもの
で、大容量の浮遊容量を小さなプレート面積のチャージ
ポンプで駆動出来る構成を有する不揮発性半導体記憶装
置を提供することを目的とする。
で、大容量の浮遊容量を小さなプレート面積のチャージ
ポンプで駆動出来る構成を有する不揮発性半導体記憶装
置を提供することを目的とする。
本発明は、複数個に分割されたメモリアレイと、この各
メモリアレイに高電圧を供給する複数個の高電圧発生回
路と、これら高電圧発生回路を任意に選択する選択回路
とを備えたものである。
メモリアレイに高電圧を供給する複数個の高電圧発生回
路と、これら高電圧発生回路を任意に選択する選択回路
とを備えたものである。
個々のチャージポンプの駆動すべき浮遊容量は低減され
る。
る。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例の回路構成を表すブロック図
である。
である。
同図において、■は本発明による不揮発性半導体記憶装
置、２，３．４および５は複数個に分割されたメモリア
レイ、６，７．８および９はメモリアレイ２，３．４お
よび５にそれぞれ割り当てられた複数個のチャージポン
プ、１５はこれら各チャージポンプ６〜９に供給される
クロック信号を発生するクロック発生器、１４は任意の
チャージポンプ６〜９を選択するためのチャージポンプ
選択回路である。
置、２，３．４および５は複数個に分割されたメモリア
レイ、６，７．８および９はメモリアレイ２，３．４お
よび５にそれぞれ割り当てられた複数個のチャージポン
プ、１５はこれら各チャージポンプ６〜９に供給される
クロック信号を発生するクロック発生器、１４は任意の
チャージポンプ６〜９を選択するためのチャージポンプ
選択回路である。
第２図は各々同一構成を有する各チャージポンプ６〜９
の内部構成を表す回路図であり、第５図と同一または相
当する部分については同符号を用いてその説明は省略す
る。
の内部構成を表す回路図であり、第５図と同一または相
当する部分については同符号を用いてその説明は省略す
る。
同図において、チャージポンプ６〜９により高電圧を発
生する基本構成は第５図に示された従来技術と同じであ
り、従来の構成と異なる部分は、制御信号３とＣＬＫ３
．ＣＬＫ４のクロック信号とを入力する２人力ＮＡＮＤ
１６．１７の出力をチャージポンプ６〜９のクロック信
号人力とする部分であり、これらＮＡＮＤ１６．１７は
制御信号３によりイネーブル状態にされる。
生する基本構成は第５図に示された従来技術と同じであ
り、従来の構成と異なる部分は、制御信号３とＣＬＫ３
．ＣＬＫ４のクロック信号とを入力する２人力ＮＡＮＤ
１６．１７の出力をチャージポンプ６〜９のクロック信
号人力とする部分であり、これらＮＡＮＤ１６．１７は
制御信号３によりイネーブル状態にされる。
第３図はチャージポンプ選択回路１４の内部構成を表す
回路図である。
回路図である。
制御信号１，２の入力により、各チャージポンプ６〜９
に入力される制御信号３に相当する４種類の任意のＢＳ
信号（ＢＳＯ，ＢＳＩ、ＢＳ２゜Ｂ５３）が任意に選択
されるように、２人力Ｎ０Ｒ３５〜３８の入力を制御信
号１，２に接続する。
に入力される制御信号３に相当する４種類の任意のＢＳ
信号（ＢＳＯ，ＢＳＩ、ＢＳ２゜Ｂ５３）が任意に選択
されるように、２人力Ｎ０Ｒ３５〜３８の入力を制御信
号１，２に接続する。
つまり、制御信号１．２とこれらの反転信号とを作り、
２人力Ｎ０Ｒ３５には制御信号１の反転信号と制御信号
２の反転信号とを入力し、２人力Ｎ０Ｒ３６には制御信
号１の反転信号と制御信号２とを入力し、以下同様にし
て順番に各２人力Ｎ０Ｒ３７，３８の入力を設定し、そ
れぞれの出力信号をＢＳＯ〜ＢＳ３とする。また、これ
ら各Ｎ０Ｒ３５〜３８はこの２人力がともに「Ｌ」レベ
ルの場合のみ出力が「Ｈ」レベルとなり、この「Ｈ」レ
ベルの出力信ｑｅｓｏ〜ＢＳ３をそれぞれのチャージポ
ンプ６〜９に制御信号３として入力する。
２人力Ｎ０Ｒ３５には制御信号１の反転信号と制御信号
２の反転信号とを入力し、２人力Ｎ０Ｒ３６には制御信
号１の反転信号と制御信号２とを入力し、以下同様にし
て順番に各２人力Ｎ０Ｒ３７，３８の入力を設定し、そ
れぞれの出力信号をＢＳＯ〜ＢＳ３とする。また、これ
ら各Ｎ０Ｒ３５〜３８はこの２人力がともに「Ｌ」レベ
ルの場合のみ出力が「Ｈ」レベルとなり、この「Ｈ」レ
ベルの出力信ｑｅｓｏ〜ＢＳ３をそれぞれのチャージポ
ンプ６〜９に制御信号３として入力する。
次に、このような構成における本装置の動作について以
下に説明する。
下に説明する。
第１図および第３図に示される制御信号１，２の各２人
力が、例えばともにｒＨＪレベルの場合Ｎ０Ｒ３５への
２人力のみがともにｒＬＪレベルとなるので、ＢＳＯの
出力信号のみｒＨＪレベルとなり、他のＮ０Ｒ３６〜３
８の各出力信号は全てｒＬＪレベルとなる。つまり、第
１図のチャージポンプ６への制御信号３のみがｒＨＪレ
ベルとなる。このため、第２図において、制御信号３が
ｒＨＪレベルであるので２人力ＮＡＮＤ１６．１７が活
性化され、ＣＬＫ３．ＣＬＫ４のクロック信号入力によ
り高電圧を発生する。また、第１図のチャージポンプ７
〜９への制御信号３（ＢＳ１〜３）は全てｒＬＪレベル
であり、第２図において、制御信号３がｒＬＪレベルで
あるのでＣＬＫ３、ＣＬＫ４のクロック入力に係わらず
２人力ＮＡＮＤ１６．１７の出力信号はｒＨＪレベルと
なり高電圧は発生されない。
力が、例えばともにｒＨＪレベルの場合Ｎ０Ｒ３５への
２人力のみがともにｒＬＪレベルとなるので、ＢＳＯの
出力信号のみｒＨＪレベルとなり、他のＮ０Ｒ３６〜３
８の各出力信号は全てｒＬＪレベルとなる。つまり、第
１図のチャージポンプ６への制御信号３のみがｒＨＪレ
ベルとなる。このため、第２図において、制御信号３が
ｒＨＪレベルであるので２人力ＮＡＮＤ１６．１７が活
性化され、ＣＬＫ３．ＣＬＫ４のクロック信号入力によ
り高電圧を発生する。また、第１図のチャージポンプ７
〜９への制御信号３（ＢＳ１〜３）は全てｒＬＪレベル
であり、第２図において、制御信号３がｒＬＪレベルで
あるのでＣＬＫ３、ＣＬＫ４のクロック入力に係わらず
２人力ＮＡＮＤ１６．１７の出力信号はｒＨＪレベルと
なり高電圧は発生されない。
このように、制御信号１．２により活性化すべきチャー
ジポンプ６〜９を選択することにより、従来のように、
全メモリアレイを１つのチャージポンプ出力の「Ｈ」レ
ベル信号で駆動する場合に比べ、本実施例の場合はチャ
ージポンプの負荷となる浮遊容量が１／４に低減する。
ジポンプ６〜９を選択することにより、従来のように、
全メモリアレイを１つのチャージポンプ出力の「Ｈ」レ
ベル信号で駆動する場合に比べ、本実施例の場合はチャ
ージポンプの負荷となる浮遊容量が１／４に低減する。
なお、上記実施例では説明を簡単にするためにチャージ
ポンプを１つづつ選択するように構成したが、チャージ
ポンプ選択回路を変更することによって複数個のチャー
ジポンプを選択するように構成しても良く、上記実施例
と同様な効果を有する。
ポンプを１つづつ選択するように構成したが、チャージ
ポンプ選択回路を変更することによって複数個のチャー
ジポンプを選択するように構成しても良く、上記実施例
と同様な効果を有する。
また、１ページのバイト数をアレイの分割の仕方により
任意に設定することが出来る。
任意に設定することが出来る。
以上説明したように本発明は、複数個に分割されたメモ
リアレイと、この各メモリアレイに高電圧を供給する複
数個の高電圧発生回路と、これら高電圧発生回路を任意
に選択する選択回路とを備えたことにより、個々のチャ
ージポンプの駆動すべき浮遊容量は低減される。このた
め、特性上電流駆動能力に乏しいチャージポンプであっ
ても、駆動すべきワード線またビット線の浮遊容量が増
大してもこの浮遊容量の増大に応じた高電圧を発生する
ことが出来るという効果を有し、大容量の不揮発性半導
体記憶装置の構成を可能とした。
リアレイと、この各メモリアレイに高電圧を供給する複
数個の高電圧発生回路と、これら高電圧発生回路を任意
に選択する選択回路とを備えたことにより、個々のチャ
ージポンプの駆動すべき浮遊容量は低減される。このた
め、特性上電流駆動能力に乏しいチャージポンプであっ
ても、駆動すべきワード線またビット線の浮遊容量が増
大してもこの浮遊容量の増大に応じた高電圧を発生する
ことが出来るという効果を有し、大容量の不揮発性半導
体記憶装置の構成を可能とした。
第１図は本発明の一実施例の回路構成を表すブロック図
、第２図は第１図のブロック図に示されたチャージポン
プ６〜９内部の構成を表す回路図、第３図は第１図のブ
ロック図に示されたチャージポンプ選択回路１４内部の
構成を表す回路図、第４図は従来の回路構成を表すブロ
ック図、第５図はこの従来のチャージポンプ４０内部の
構成を表す回路図である。 １・・・不揮発性半導体記憶装置、２〜５・・・メモリ
アレイ、６〜９・・・チャージポンプ、１４・・・チャ
ージポンプ選択回路、１５・・・クロック発生器。
、第２図は第１図のブロック図に示されたチャージポン
プ６〜９内部の構成を表す回路図、第３図は第１図のブ
ロック図に示されたチャージポンプ選択回路１４内部の
構成を表す回路図、第４図は従来の回路構成を表すブロ
ック図、第５図はこの従来のチャージポンプ４０内部の
構成を表す回路図である。 １・・・不揮発性半導体記憶装置、２〜５・・・メモリ
アレイ、６〜９・・・チャージポンプ、１４・・・チャ
ージポンプ選択回路、１５・・・クロック発生器。
Claims (1)
- 複数個に分割されたメモリアレイと、この各メモリアレ
イに高電圧を供給する複数個の高電圧発生回路と、これ
ら高電圧発生回路を任意に選択する選択回路とを備えた
ことを特徴とする不揮発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63110811A JPH01282796A (ja) | 1988-05-07 | 1988-05-07 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63110811A JPH01282796A (ja) | 1988-05-07 | 1988-05-07 | 不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01282796A true JPH01282796A (ja) | 1989-11-14 |
Family
ID=14545261
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63110811A Pending JPH01282796A (ja) | 1988-05-07 | 1988-05-07 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01282796A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0640985A2 (en) * | 1993-08-23 | 1995-03-01 | Advanced Micro Devices, Inc. | Distributed negative gate power supplies |
| US5761127A (en) * | 1991-11-20 | 1998-06-02 | Fujitsu Limited | Flash-erasable semiconductor memory device having an improved reliability |
| JP2010257528A (ja) * | 2009-04-24 | 2010-11-11 | Toshiba Corp | 半導体集積回路装置 |
| JP2011003265A (ja) * | 2010-08-12 | 2011-01-06 | Spansion Llc | 電圧制御回路および電圧制御方法 |
| JP2011510427A (ja) * | 2008-01-17 | 2011-03-31 | モーセッド・テクノロジーズ・インコーポレイテッド | 不揮発性半導体記憶装置 |
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| US8705289B2 (en) | 2011-08-01 | 2014-04-22 | Ememory Technology Inc. | Flash memory apparatus with programming voltage control generators |
| US9153327B2 (en) | 2011-08-01 | 2015-10-06 | Ememory Technology Inc. | Flash memory apparatus with voltage boost circuit |
-
1988
- 1988-05-07 JP JP63110811A patent/JPH01282796A/ja active Pending
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
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