JP3609268B2 - 昇圧電圧発生回路及びこれを用いた不揮発性半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、電気的書き替え可能な不揮発性半導体記憶装置等において、データ書き替え用に用いられる昇圧電圧を発生するための昇圧電圧発生回路、及びこの昇圧電圧発生回路を用いた不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
従来より、半導体記憶装置の一つとして、電気的書き替えを可能としたＥＥＰＯＭが知られている。中でも、メモリセルを複数個直列接続してＮＡＮＤセルを構成するＮＡＮＤセル型ＥＥＰＲＯＭは、高集積化できるものとして注目されている。ＮＡＮＤ型ＥＥＰＲＯＭのメモリセルには、半導体基板上に電荷蓄積層（浮遊ゲート）と制御ゲートとを積層形成したＦＥＴＭＯＳ構造が用いられる。このメモリセルは、浮遊ゲートに蓄積された電荷量によって、データ“０”，“１”を記憶する。複数のメモリセルは、隣接するもの同士でソース、ドレインを共用する形で直列接続されて、ＮＡＮＤセルが構成される。
【０００３】
メモリセルアレイの列方向に並ぶＮＡＮＤセルの一端側のドレインは、選択ゲートを介してビット線に接続され、他端側ソースはやはり選択ゲートを介して共通ソース線に接続される。メモリセルの制御ゲート及び選択ゲートは、メモリセルアレイの行方向にそれぞれ制御ゲート線（ワード線）、選択ゲート線として共通接続される。
【０００４】
ＮＡＮＤ型ＥＥＰＲＯＭでのデータ書き込みは、選択されたワード線（制御ゲート線）に２０Ｖ程度の昇圧された書き込み用高電圧を印加し、それよりビット線側の非選択ワード線には中間電圧を印加し、データ“０”，“１”に応じて選択メモリセルのチャネル電圧をコントロールする。“０”データ書き込みのビット線は０Ｖとし、このビット線電圧を選択メモリセルのチャネルまで転送する。これにより選択メモリセルでは、トンネル電流により浮遊ゲートに電子が注入され、しきい値が正の状態（データ“０”）となる。“１”データ書き込みのビット線には、電源電圧ＶＣＣ（又は中間電圧）を与え、ビット線側選択ゲートをオフにしてビット線に沿うメモリセルのチャネルをフローティングにするか、或いはビット線側選択ゲートをオンとしてメモリセルのチャネルを中間電圧に設定する。この結果、制御ゲートに高電圧が与えられたメモリセルでもしきい値の変動がなく、負のしきい値状態（データ“１”の消去状態）に保たれる。
【０００５】
ＮＡＮＤ型ＥＥＰＲＯＭでのデータ消去は、例えばメモリセルアレイ全体について、全てのワード線に０Ｖを印加し、基板或いはウェルに２０Ｖ程度の消去電圧を印加して、全メモリセルで浮遊ゲートの電荷を基板側に放出させる。これにより、全メモリセルはしきい値が負のデータ“１”状態に消去される。メモリセルアレイが複数ブロックある場合に、ブロック単位でデータ消去を行うこともある。
【０００６】
データ読み出しは、選択されたワード線に０Ｖ、残りの非選択ワード線にデータ“０”，“１”に拘わらずメモリセルがオンする中間電圧を与えて、ＮＡＮＤ型セルが導通するか否かをビット線で検出することにより行われる。
【０００７】
以上のようにＮＡＮＤ型ＥＥＰＲＯＭでは、データ書き込み動作において、選択ブロックのワード線に電源電圧から昇圧された高電圧や中間電圧が用いられる。これらの高電圧や中間電圧は、通常チップ内に形成される昇圧回路により発生される。昇圧回路から発生される昇圧電圧を所定レベルに設定するためには、昇圧出力端子を監視して所定レベルに達したことを検知して昇圧回路の動作を停止させる制御を行う電圧レベル設定回路（電圧リミット回路）が設けられる。
【０００８】
図１５は、昇圧回路制御を行う従来の電圧レベル設定回路例を示している。この電圧レベル設定回路は、昇圧出力端子ＶＰＰと接地端子ＶＳＳの間に抵抗ＲＰＰ，Ｒ０及び活性化用ＭＯＳトランジスタを接続した電流経路１５１と、この電流経路１５１の電圧検出ノードＮ０の電圧を基準電圧ＶＲＥＦと比較するコンパレータ１５２と、このコンパレータ１５２の出力により、昇圧回路駆動信号ＶＰＰＧＥＮを非活性にするゲート回路１５３とから構成される。
【０００９】
この電圧レベル設定回路では、昇圧回路活性化信号／ＯＳＣＶＰＰが“Ｌ”になると、駆動信号ＶＰＰＧＥＮ＝“Ｈ”を出力する。この駆動信号により、昇圧回路を駆動する図１３に示すリングオシレータ１３１が活性化されて、図１４に示す相補クロックＲＮＧ，／ＲＮＧを出力する。この相補クロックが昇圧回路本体に供給され、昇圧動作を開始する。昇圧回路の出力端子ＶＰＰが電圧上昇し、所定の設定値に達すると、電流経路１５１の電圧検出ノードＮ０が基準電圧ＶＲＥＦより高くなる。これによりコンパレータ１５２が“Ｌ”出力を出すと、駆動信号ＶＰＰＧＥＮが“Ｌ”になり、昇圧動作を停止する。
【００１０】
この図１５に示す電圧レベル設定回路方式では、基準電圧ＶＲＥＦに対して、昇圧電圧の設定値ＶＰＰ０は、ＶＰＰ０＝ＶＲＥＦ×（ＲＰＰ＋Ｒ０）／Ｒ０と表される。
【００１１】
【発明が解決しようとする課題】
上述した従来の電圧レベル設定回路では、回路中の抵抗が寄生容量を持つために、昇圧電圧検出に応答遅れが生じる。この応答遅れは、実際に得られる昇圧電圧が設計された設定値よりも高くなるという事態をもたらす。その様子を、図１６に示す。図１６（ａ），（ｂ），（ｃ）は、昇圧回路の昇圧速度が異なる場合、即ち（ａ），（ｂ），（ｃ）の順で昇圧速度が遅くなる例を示している。
【００１２】
書き込み用高電圧等の昇圧所要時間を短縮するためには、昇圧回路の電流供給能力を大きく設定して高速昇圧を行わせることが望ましい。しかし、図１６（ａ）に示すように、高速で昇圧すると、応答遅れｔｒの間に、実際の昇圧電圧ＶＰＰｈは設定値ＶＰＰから大きくずれてしまう。この様な昇圧電圧の設定値からのズレは、メモリセルのしきい値の制御性を劣化させ、データ書き込み不十分のメモリセルが多くなり、或いは誤書き込みのメモリセルが発生するといった不都合が生じる。
【００１３】
昇圧速度を遅くすると、図１６に示すように、設定値からのズレは、ΔＶＰＰａ＞ΔＶＰＰｂ＞ΔＶＰＰｃのように小さくなり、昇圧電圧の制御性はよくなる、しかし、昇圧速度を遅くすると、設定値までの昇圧に時間がかかり、高速のデータ書き替えが難しくなる。
【００１４】
この発明は、上記事情を考慮してなされたもので、高速性を損なうことなく、設定値からのズレの小さい昇圧電圧を得ることを可能とした昇圧電圧発生回路を提供することを目的としている。
この発明はまた、その様な昇圧電圧発生回路を内蔵してデータ書き換えの制御性を向上させた不揮発性半導体記憶装置を提供することを目的とする。
【００１５】
【課題を解決するための手段】
この発明は、昇圧電圧を発生する昇圧回路と、この昇圧回路の出力電圧が設定値に達したことを検知して前記昇圧回路の動作を停止させる制御を行う電圧レベル設定回路とを備えた昇圧電圧発生回路において、前記電圧レベル設定回路は、前記昇圧回路の出力端子と基準端子の間に設けられて内部に第１の電圧検出ノードを持つ第１の電流経路と、前記昇圧回路の出力端子と基準端子の間に設けられて内部に第２の電圧検出ノードを持つ第２の電流経路と、前記第１及び第２の電圧検出ノードの間に電圧差を生じさせるため前記第１及び第２の電流経路の少なくとも一方に挿入された電圧降下素子とを備え、これらの電流経路の各電圧検出ノードの電圧を検知して、前記昇圧回路の出力電圧が前記設定値以下の所定レベルで前記昇圧回路の能力を切り替えを行い、前記設定値に達したときに前記昇圧回路の動作を停止させる制御信号を発生するための切り替え制御回路と、を備えたことを特徴とする。
【００１６】
この発明において例えば、前記第１の電流経路は、前記設定値の検出用であって、前記昇圧回路の出力端子と基準端子の間に電圧検出ノードを挟んで直列接続される抵抗を持つ第１の抵抗分圧回路と、この抵抗分圧回路内の電圧検出ノードと前記出力端子の間に挿入された少なくとも一つの電圧降下素子とを備えて構成され、前記第２の電流経路は、前記設定値以下の所定レベルの検出用であって、前記昇圧回路の出力端子と基準端子の間に電圧検出ノードを挟んで直列接続される抵抗を持ち、且つ電圧降下素子を含まない第２の抵抗分圧回路を備えて構成される。
【００１７】
またこの発明において、前記第１及び第２の電流経路は、異なる数の電圧降下素子を含んで構成することができる。
この発明において第１の電流経路に挿入される電圧降下素子としては、ダイオード接続されたＭＯＳトランジスタ、ｐｎ接合ダイオード、抵抗の中から選ばれた一種が用いられる。
【００１８】
この発明において前記昇圧回路は、例えば、（ａ）クロックにより駆動されてチャージポンプと電荷転送による昇圧を行う昇圧回路本体と、この昇圧回路本体に供給するクロックを生成するリングオシレータと、 前記切り替え制御回路から得られる制御信号により前記リングオシレータのゲート段数を切り替えて発生するクロックの周波数を切り替えるための切り替えスイッチ回路とを有するもの、或いは（ｂ）クロックにより駆動されてチャージポンプと電荷転送による昇圧を行う出力端子が共通接続された少なくとも二つの昇圧回路本体と、これらの昇圧回路本体に供給するクロックを生成するリングオシレータと、前記切り替え制御回路から得られる制御信号に応じて前記リングオシレータから得られるクロックの前記二つの昇圧回路本体への供給を制御するゲート回路とを有するものとする。
【００１９】
またこの発明において、設定値が順次変化する昇圧電圧を発生させる場合には、前記第１及び第２の電流経路における第１及び第２の抵抗分圧回路として、▲１▼電圧検出ノードと昇圧回路の出力端子の間に複数個直列に付加された抵抗と、これらの抵抗を選択的にバイパスさせて前記設定値及び設定値以下の所定レベルを切り替えるためのバイパス回路とを有するものを用い、或いは▲２▼電圧検出ノードと基準端子の間に複数個直列に付加された抵抗と、これらの抵抗を選択的にバイパスさせて前記設定値及び設定値以下の所定レベルを切り替えるためのバイパス回路とを有するものを用いる。
【００２０】
この発明において、前記切り替え制御回路は例えば、電圧降下素子が挿入された第１の電流経路の電圧検出ノードの出力を基準電圧と比較する第１のコンパレータと、第２の電流経路の電圧検出ノードの出力を基準電圧と比較する第２のコンパレータと、前記昇圧回路の活性化信号の変化を検知して前記昇圧回路の駆動信号を発生し、前記第１のコンパレータによる反転検出結果により前記駆動信号を非活性とする第１のゲート回路と、この第１のゲート回路から前記駆動信号が発生されている間、前記第２のコンパレータの出力が反転される前は前記昇圧回路の高速昇圧を行わせる制御信号を発生し、第２のコンパレータの反転検出結果により前記昇圧回路の低速昇圧を行わせる制御信号を発生する第２のゲート回路と、を備えて構成される。
【００２１】
この発明はまた、昇圧電圧を発生する昇圧回路と、この昇圧回路の出力電圧が設定値に達したことを検知して前記昇圧回路の動作を停止させる制御を行う電圧レベル設定回路とを備えた昇圧電圧発生回路において、前記電圧レベル設定回路が、前記昇圧回路の出力端子と基準端子の間に設けられて内部に電圧検出ノードを持ち、且つ少なくとも一つの電圧降下素子が挿入された電流経路と、この電流経路の電圧降下素子を選択的にバイパスさせるバイパス回路と、前記電流経路の電圧検出ノードの電圧を検知して、その検知結果に応じて前記バイパス回路を制御するとともに、前記昇圧回路の出力電圧が前記設定値以下の所定レベルで前記昇圧回路の能力を切り替えを行い、前記設定値に達したときに前記昇圧回路の動作を停止させる制御信号を発生するための切り替え制御回路と、を備えたことを特徴とする。
【００２２】
この発明に係る不揮発性半導体記憶装置は、上述した昇圧電圧発生回路を備えてデータ書き換え用の昇圧電圧を発生させることを特徴とする。
【００２３】
この発明によると、昇圧回路の動作を停止させるための電圧レベル設定回路（即ち電圧リミット回路）に、それぞれ電圧検出ノードを持つ少なくとも二つの電流経路を設け、各電圧検出ノードの電圧検知結果に応じて昇圧回路の動作停止だけでなく、昇圧回路の能力（具体的には、昇圧速度）を切り替え制御するようにしている。そのために、二つの電流経路の電圧検出ノードに電圧差を生じさせるように、少なくとも一方の電流経路に電圧降下素子を挿入することによって、二つの電流経路に、昇圧動作を停止させるための設定値と、それより少し低い所定レベルの検出機能を持たせる。そして、昇圧動作を開始した後、設定値より僅かに低いレベルまでは、高速の昇圧動作を行わせ、その後最終的な設定値が検出されるまでは昇圧速度を遅くするというように、昇圧回路の能力を可変制御する。
【００２４】
この様な昇圧能力の可変制御を行うことにより、昇圧回路の高速性を損なうことなく、昇圧回路の最終的な出力電圧の設定値（リミット電圧値）からのズレを小さくすることができる。
そして、この様な昇圧電圧発生回路をＮＡＮＤ型ＥＥＰＲＯＭ等の電気的書き替え可能な不揮発性半導体記憶装置に内蔵することにより、データ書き換え時のメモリセルのしきい値制御性を向上させることができる。
【００２５】
【発明の実施の形態】
以下、図面を参照して、この発明の実施例を説明する。
図１は、この発明の一実施例に係るＮＡＮＤセル型ＥＥＰＲＯＭのブロック構成を示す。メモリセルアレイ１０１は後述するように、不揮発性のメモリセルを直列接続したＮＡＮＤセルを配列して構成される。このメモリセルアレイ１０１のビット線データをセンスし、或いは書き込みデータを保持するためにビット線制御回路（センスアンプ兼データラッチ）１０２が設けられている。センスアンプ兼データラッチ１０２は、データ書き込み後のベリファイ読み出し及び書き込み不十分のメモリセルに対する再書き込みを行う際のビット線電位制御をも行うもので、例えばＣＭＯＳフリップフロップを主体として構成される。
【００２６】
センスアンプ兼データラッチ１０２は、データ入出力バッファ１０６に接続されている。センスアンプ兼データラッチ１０２とデータ入出力バッファ１０６の間の接続は、アドレスバッファ１０４からのアドレス信号を受けるカラムデコーダ１０３の出力により制御される。
【００２７】
メモリセルアレイ１０１に対して、メモリセルの選択を行うため、より具体的には制御ゲート及び選択ゲートを制御するために、ロウデコーダ１０５が設けられている。基板電位制御回路１０７は、メモリセルアレイ１０１が形成されるｐ型基板（又はｐ型ウェル）の電位を制御するために設けられている。
【００２８】
メモリセルアレイ１０１のデータ書き換えのための各種昇圧電圧を発生するために、昇圧電圧発生回路群１２０が設けられている。具体的に昇圧電圧発生回路群１２０は、データ書き込み時選択されたメモリセルに与えられる電源電圧より昇圧された書き込み用高電圧を発生する書き込み用高電圧発生回路１０９、データ書き込み時非選択ワード線やビット線に与えられる中間電圧を発生する中間電圧発生回路１１０、データ読み出し時（ベリファイ読み出し時を含む）、非選択ワード線に与えられる中間電圧を発生する中間電圧発生回路１１１、データ消去時の消去用高電圧を発生する消去用高電圧発生回路１１２を有する。これらの電圧発生回路１０９〜１１２を制御するために、制御信号発生回路１０８が設けられている。
【００２９】
図２（ａ）（ｂ）は、メモリセルアレイ１０１の一つのＮＡＮＤセル部分の平面図と等価回路図であり、図３（ａ）（ｂ）は図２（ａ）のＡ−Ａ′，Ｂ−Ｂ′断面図である。ＮＡＮＤセルは、ｐ型シリコン基板１１の素子分離絶縁膜１２で囲まれた領域に形成されている。各メモリセルは、基板１１にゲート絶縁膜１３を介して浮遊ゲート１４（１４１，１４２，…，１４８）が形成され、この上に層間絶縁膜１５を介して制御ゲート１６（１６１，１６２，…，１６８）が形成されて、構成されている。これらのメモリセルのソース、ドレイン拡散層であるｎ型拡散層１９（１９０，１９１，…，１９１０）は、隣接するもの同士共有する形で接続され、これによりＮＡＮＤセルが構成されている。
【００３０】
ＮＡＮＤセルのドレイン、ソース側にはそれぞれ、メモリセルの浮遊ゲート、制御ゲートと同時に形成された選択ゲート１４９，１６９及び１４１０，１６１０が設けられている。素子形成された基板上はＣＶＤ酸化膜１７により覆われ、この上にビット線１８が配設されている。ビット線１８はＮＡＮＤセルの一端のドレイン側拡散層１９０にコンタクトさせている。行方向に並ぶＮＡＮＤセルの制御ゲート１４は共通に制御ゲート線ＣＧ１，ＣＧ２，…，ＣＧ８として配設されて、これがワード線となる。選択ゲート１４９，１６９及び１４１０，１６１０もそれぞれ行方向に連続に配設されて選択ゲート線ＳＧ１，ＳＧ２となる。
【００３１】
図４は、この様なＮＡＮＤセルがマトリクス配列されたメモリセルアレイ１０１の等価回路を示している。同一の制御ゲート線（ワード線）及び選択ゲート線を共有する、破線で囲んだ範囲のＮＡＮＤセル群をブロックと称し、読み出し、書き込みの動作は通常、複数のブロックのうち一つを選択して行われる。
【００３２】
図５は、図１における書き込み用高電圧発生回路１０９の構成を示している。書き込み用高電圧発生回路１０９は、昇圧電圧を発生する昇圧回路５００と、この昇圧回路５００の出力電圧が所定の設定値に達したことを検知して昇圧回路５００の動作を停止させる制御を行う電圧レベル設定回路（リミット回路）５０３とから構成される。但しこの実施例の場合、電圧レベル設定回路５０３は従来のように昇圧回路５００の動作停止の制御を行う他、後述するように、昇圧回路５００の能力の可変制御をも行うものとして構成される。昇圧回路５００は、クロックにより制御される昇圧回路本体５０１と、これにクロックを与えるリングオシレータ５０２により構成される。
【００３３】
昇圧回路本体５０１は、図８に示すように、ダイオード接続されて電源ＶＣＣと昇圧出力端子ＶＰＰの間に直列接続された、電荷転送用のＮＭＯＳトランジスタＱＮ８１〜ＱＮ８６と、これらのトランジスタの接続ノードに設けられたチャージポンピング用のキャパシタＣ８１〜Ｃ８５を用いて構成される。キャパシタＣ８１〜Ｃ８５の端子には、交互に相補クロックＲＮＧ，／ＲＮＧが与えられる。これにより、各キャパシタの電荷蓄積と、ＭＯＳトランジスタによる一方向への電荷転送が繰り返されて、電源電圧ＶＣＣより昇圧された電圧が発生される。
【００３４】
昇圧出力端子ＶＰＰと電源ＶＣＣの間には、活性化信号／ＯＳＣＶＰＰが入るＤタイプＮＭＯＳトランジスタＱＮＤが設けられている。活性化信号／ＯＳＣＶＰＰ＝“Ｈ”の間、トランジスタＱＮＤはオンであって、出力端子ＶＰＰはＶＣＣ電位に保持される。活性化信号／ＯＳＣＶＰＰ＝“Ｌ”になると、トランジスタＱＮＤはオフになって出力端子ＶＰＰが電源ＶＣＣから切り離され、クロックＲＮＧ，／ＲＮＧによる昇圧動作が可能となる。
【００３５】
リングオシレータ５０２は、図６に示すように、二入力ＮＡＮＤゲートＧ６１を含んでインバータＩ６１〜Ｉ６４をリング状に接続して構成される。各ゲート段にはキャパシタＣ６１〜Ｃ６４が接続されている。ＮＡＮＤゲートＧ６１の一つの入力端子は、リングを構成するため帰還用であり、他の入力端子は昇圧回路の活性化時に“Ｈ”となる駆動信号ＶＰＰＧＥＮが入る。即ち、駆動信号ＶＰＰＧＥＮ＝“Ｈ”が入ることにより、リングオシレータ５０２は発振を開始する。
【００３６】
リングオシレータ５０２の出力は、インバータＩ６５と更にその出力を反転するインバータＩ６６を介して取り出されて、図８の昇圧回路本体に与えられる相補クロックＲＮＧ，／ＲＭＧとして発生される。
【００３７】
このリングオシレータ５０２には、後述する電圧レベル設定回路から得られる制御信号ＶＰＰＧＥＮ１，ＶＰＰＧＥＮ２により制御されてリングオシレータ５０２のゲート段数を切り替えて、発生するクロックの周波数を切り替えるための切り替えスイッチ回路６０１が設けられている。切り替えスイッチ回路６０１は、インバータＩ６２の出力端子と次のインバータＩ６３の入力端子の間に挿入されたＮＭＯＳトランジスタＱＮ６１と、ＮＡＮＤゲートＧ６１の出力端子とインバータＩ６３の入力端子の間に介在させたＮＭＯＳトランジスタＱＮ６２とから構成されている。
【００３８】
切り替えスイッチ回路６０１に入る制御信号が、ＶＰＰＧＥＮ１＝“Ｈ”（＝ＶＣＣ）、ＶＰＰＧＥＮ２＝“Ｌ”（＝０Ｖ）のときは、ＭＯＳトランジスタＱＮ６２がオンになって、リングオシレータ５０２の段数が少なくなり、図７（ａ）に示すクロックＲＮＧ，／ＲＮＧが得られる。制御信号が、ＶＰＰＧＥＮ１＝“Ｌ”、ＶＰＰＧＥＮ２＝“Ｈ”のときは、ＭＯＳトランジスタＱＮ６１がオンになって、リングオシレータ５０２の段数が多くなり、図７（ｂ）に示すように、図７（ａ）に比べて長周期（即ち低周波）のクロックＲＮＧ，／ＲＮＧが得られることになる。
【００３９】
図９は、昇圧回路５００の出力レベルを監視しながら昇圧回路５００の制御信号（具体的には、図６のリングオシレータ５０２を活性化する駆動信号ＶＰＰＧＥＮと、リングオシレータの周波数切り替えを行う制御信号ＶＰＰＧＥＮ１及びＶＰＰＧＥＮ２）を発生するための電圧レベル設定回路５０３の構成例である。この電圧レベル設定回路５０３は、昇圧出力端子ＶＰＰに得られる電圧を複数段階のレベルで検知して、昇圧回路５００の能力の切り替え制御、具体的には昇圧速度の切り替え制御を行うために、昇圧電圧出力端子ＶＰＰと接地端子ＶＳＳの間に設けられた複数の電流経路、具体的に図の例では二つの電流経路９０１と９０２を有する。
【００４０】
第１の電流経路９０１は、最終的な昇圧電圧の設定値を検出するためのもので、抵抗分圧回路を構成する二つの抵抗ＲＰＰとＲ０、活性化用ＮＭＯＳトランジスタＱＮ１０１、及び電圧降下素子９０５が端子ＶＰＰとＶＳＳの間に直列接続されている。抵抗ＲＰＰとＲ０の接続ノードＮ１が電圧検出ノードであり、電圧降下素子９０５はこの電圧検出ノードＮ１よりＶＰＰ端子側に設けられている。この実施例の場合、電圧降下素子９０５は、電流によらずほぼ一定電圧の降下を生じるように、ダイオード接続されたＮＭＯＳトランジスタＱＮ１０３により構成されている。
【００４１】
第２の電流経路９０２は、最終的に得られる昇圧電圧の設定値より僅かに低いレベルを検知するためのもので、第１の電流経路９０１と同様に、抵抗ＲＰＰ及びＲ０による分圧回路と、活性化用ＮＭＯＳトランジスタＱＮ１０２を有するが、電圧降下素子は挿入されていない。抵抗ＲＰＰとＲ０の接続ノードＮ２が電圧検出ノードである。第１の電流経路９０１と第２の電流経路９０２の抵抗値はこの実施例の場合、同じであるものとする。
【００４２】
これらの電流経路９０１，９０２では、昇圧回路活性化信号／ＯＳＣＶＰＰが“Ｌ”になると、活性化トランジスタＱＮ１０１，ＱＮ１０２がオンして、電流が流れる。このとき、電圧検出ノードＮ１，Ｎ２の間には、電圧降下素子９０５による電圧降下分の影響による電圧差が生じることになる。これらの電流経路９０１，９０２の検出ノードＮ１，Ｎ２の電圧を検知して、昇圧回路の能力切り替えを行う制御信号ＶＰＰＧＥＮ１，ＶＰＰＧＥＮ２を発生するための切り替え制御回路として、コンパレータ９０３，９０４及びゲート回路９０６，９０７が設けられている。
【００４３】
コンパレータ９０３，９０４はそれぞれ、電流経路９０１，９０２の各電圧検出ノードＮ１，Ｎ２の電圧が基準電圧ＶＲＥＦを超えたことを検知するためのものである。一方のコンパレータ９０３は、ＰＭＯＳトランジスタＱＰ１０２，ＱＰ１０３の対による能動負荷と、差動ＮＭＯＳトランジスタ対ＱＮ１０４，ＱＮ１０５を有するカレントミラー型差動増幅器により構成されている。電源側には、活性化用ＰＭＯＳトランジスタＱＰ１０１が設けられている。他方のコンパレータ９０４も同様に、能動負荷を構成するＰＭＯＳトランジスタＱＰ１０５，ＱＰ１０６、差動ＮＭＯＳトランジスタ対ＱＮ１０６，ＱＮ１０７、及び活性化用ＰＭＯＳトランジスタＱＰ１０４を持つカレントミラー型差動増幅器により構成されている。
【００４４】
コンパレータ９０３の出力ノードＮ３は、昇圧回路のリングオシレータ駆動信号ＶＰＰＧＥＮを発生するゲート回路９０６を構成するＮＡＮＤゲートＧ１０１の一つの入力端子に接続される。ＮＡＮＤゲートＧ１０１の他方の入力端子には、昇圧回路活性化信号／ＯＳＣＶＰＰをインバータＩ１０１により反転した信号が入力される。従って、昇圧回路が活性化されており、コンパレータ９０３の出力ノードＮ３が“Ｈ”の間、リングオシレータ５０２を駆動する信号ＶＰＰＧＥＮが“Ｈ”になる。
【００４５】
他方のコンパレータ９０４の出力ノードＮ４には、その出力信号と、コンパレータ９０３側のＮＡＮＤゲートＧ１０１から得られる駆動信号ＶＰＰＧＥＮとの論理により、昇圧回路の昇圧速度の切り替え制御を行う制御信号ＶＰＰＧＥＮ１，ＶＰＰＧＥＮ２を発生するゲート回路９０７が設けられている。即ち、コンパレータ９０４の出力ノードＮ４が“Ｈ”の間、駆動信号ＶＰＰＧＥＮとの一致により制御信号ＶＰＰＧＥＮ１を出すＮＡＮＤゲートＧ１０３と、出力ノードＮ４が“Ｌ”になったことを検出して駆動信号ＶＰＰＧＥＮとの一致により制御信号ＶＰＰＧＥＮ２を発生するＮＡＮＤゲートＧ１０２が設けられている。
【００４６】
この様に構成される電圧レベル設定回路５０３により制御される昇圧回路５００の動作を次に説明する。昇圧回路５００は活性化信号／ＯＳＣＶＰＰにより活性化される。昇圧回路５００が活性化された後、二つの電流経路９０１，９０２の検出ノードＮ１，Ｎ２の電圧が基準電圧ＶＲＥＦに至らない間、コンパレータ９０３の出力ノードＮ３は“Ｈ”であり、ＮＡＮＤゲートＧ１０１の一致検出により、駆動信号ＶＰＰＧＥＮが“Ｈ”となる。これにより、リングオシレータ５０２が活性化される。この間、コンパレータ９０４の出力ノードＮ４も“Ｈ”であり、駆動信号ＶＰＰＧＥＮと出力ノードＮ４の信号の一致がＮＡＮＤゲートＧ１０３により検出されて、制御信号ＶＰＰＧＥＮ１が“Ｈ”となる。このとき制御信号ＶＰＰＧＥＮ２は“Ｌ”である。
【００４７】
制御信号ＶＰＰＧＥＮ１が“Ｈ”、制御信号ＶＰＰＧＥＮ２が“Ｌ”のとき、図６に示すリングオシレータ５０２は、インバータ段数の少ない状態となり、相補クロックＲＮＧ，／ＲＮＧは短周期、即ち図７（ａ）に示す高速クロックとなる。これにより、高速の昇圧動作（充電動作）が行われる。
【００４８】
昇圧出力端子ＶＰＰが上昇してあるレベルになると、二つの電流経路９０１，９０２の電圧検出ノードＮ１，Ｎ２のうち、第２の電流経路９０２側のノードＮ２が先に基準電圧ＶＲＥＦを超える。第１の電流経路９０１には、電圧降下素子９０５が挿入されているからである。これにより、コンパレータ９０４の出力ノードＮ４が“Ｌ”になると、ＮＡＮＤゲートＧ１０３の出力は“Ｈ”、従って制御信号ＶＰＰＧＥＮ１が“Ｌ”になり、代わってＮＡＮＤゲートＧ１０２の出力が“Ｌ”、従って制御信号ＶＰＰＧＥＮ２が“Ｈ”になる。これにより、図６に示すリングオシレータ５０２ではＭＯＳトランジスタＱＮ６１がオン、ＭＯＳトランジスタＱＮ６２がオフとなる。即ちリングオシレータ５０２が出力する相補クロックＲＮＧ，／ＲＮＧは、図７（ｂ）に示す長周期、即ち低周波数のクロックとなる。この結果、昇圧カーブが切り替えられて緩くなる。
【００４９】
その後、第１の電流経路９０１の電圧検出ノードＮ１が基準電圧ＶＲＥＦを超えると、コンパレータ９０３の出力が反転する。これにより、駆動信号ＶＰＰＧＥＮが“Ｌ”になる。同時に、ＮＡＮＤゲートＧ１０２の出力が“Ｈ”となるから、駆動信号ＶＰＰＧＥＮ２が“Ｌ”になる。これにより、昇圧回路の昇圧動作は停止する。
【００５０】
この実施例により得られる昇圧電圧カーブを、従来の図１６と比較して、図１０に示す。時刻ｔ０で昇圧を開始し、開始直後は前述のように高速で昇圧する。時刻ｔ１では、制御信号ＶＰＰＧＥＮ１，ＶＰＰＧＥＮ２の“Ｈ”，“Ｌ”が反転し、昇圧動作が切り替えられて急激に低速になる。この場合、昇圧速度が切り替えられるレベルは、設定値ＶＰＰ０から電圧降下素子９０５による電圧降下分Ｖｃｈだけ下がった点である。残りの昇圧分Ｖｃｈは低速の昇圧動作により、設定値ＶＰＰに近い最終昇圧電圧ＶＰＰｈを得ることができる。
【００５１】
具体的にこの実施例の場合、電圧レベル設定回路５０３の第２の電流経路９０２により検出される昇圧レベルＶＰＰ１は、下記数１となる。
【００５２】
【数１】
ＶＰＰ１＝ＶＲＥＦ×（ＲＰＰ＋Ｒ０）／Ｒ０
【００５３】
そして、第１の電流経路９０１の電圧降下素子９０５での電圧降下分をＶｃｈとして、この第１の電流経路９０１により検出される昇圧電圧の最終的な設定値ＶＰＰ０は、下記数２で表される。
【００５４】
【数２】
【００５５】
昇圧出力端子ＶＰＰが設定値ＶＰＰ０に達した後、応答遅れｔｒの後の時刻ｔ２で、制御信号ＶＰＰＧＥＮ，ＶＰＰＧＥＮ２が“Ｌ”になり、昇圧回路５００が動作停止するが、このとき実際に得られる昇圧電圧ＶＰＰｈの設定値ＶＰＰ０からのズレΔＶＰＰｄは、従来の図１６（ａ）の高速昇圧の場合のΔＶＰＰａに比べて、小さいものとなる。
【００５６】
上述のような昇圧回路５００と電圧レベル設定回路５０３を持つ書き込み用高電圧発生回路を用いたこの実施例のＮＡＮＤ型ＥＥＰＲＯＭのデータ書き込み動作を次に説明する。
【００５７】
図１１は、データ書き込みの動作フローである。データ書き込み動作は、ＥＥＰＲＯＭチップへの書き込みデータの入力で始まる（Ｓ１）。続いて、書き込み用高電圧発生回路から得られる書き込みパルスの印加動作を行い（Ｓ２）、その後書き込みベリファイ動作を行う（Ｓ３）。ベリファイ読み出しによりデータ書き込みが充分なされたか否かの判定を行い（Ｓ４）、書き込みが完了していれば、データ書き込み動作は終了となる。書き込み不十分のメモリセルがある場合には、更に書き込みパルス印加（Ｓ２）とベリファイ動作（Ｓ３）を書き込みが完了するまで繰り返す。以後はこの繰り返しを書き込みループと呼び、また繰り返した回数をループ回数と呼ぶ。
【００５８】
図１２は、書き込みパルス印加の動作タイミング図を示す。図１２において、Ｃｅｌｌ−Ｓｏｕｒｓｅは共通ソース線、Ｃｅｌｌ−ｐ−ｗｅｌｌはメモリセルアレイが形成されたｐ型ウェル、ＶＰＰが前述の書き込み高電圧用昇圧回路の出力端子、ＶＭＷＬ，ＶＭＢＬはそれぞれ非選択ワード線及びデータ“０”のビット線に与えられる中間電圧発生回路の出力端子である。図１２では、ＮＡＮＤセル内の８本の制御ゲート線ＣＧ１〜８のうち、ＣＧ２が選択された場合を示している。
【００５９】
書き込みパルス印加動作が始まると、まず選択ブロック内の非選択制御ゲート線ＣＧ１，ＣＧ３〜８がＶＣＣまで充電される。同時に、共通ソース線や書き込みデータが“０”であるビット線もＶＣＣまで充電される。書き込みパルス印加動作の間、メモリセルアレイのｐ型ウェルは０Ｖ、ソース側選択ゲート線ＳＧ２も０Ｖに固定される。
【００６０】
続いて、非選択の制御ゲート線ＣＧ１，ＣＧ３〜８、ビット線側選択ゲート線ＳＧ１、データ“０”のビット線等への中間電圧充電が開始され、これに遅れて活性化信号／ＯＳＣＶＰＰが“Ｌ”になって、書き込み用高電圧の昇圧が開始される。そして、充電完了後、その状態をしばらく保持することにより、データ書き込みがなされる。その後、制御ゲート線及び選択ゲート線を０Ｖまで放電すると共に、各昇圧回路出力端子をＶＣＣに戻す。最後にビット線を０Ｖに戻して、書き込み動作を終了する。
【００６１】
前述のように、活性化信号／ＯＳＣＶＰＰが“Ｌ”になると（時刻ｔ０）、同時に昇圧回路の駆動信号ＶＰＰＧＥＮ及び制御信号ＶＰＰＧＥＮ１が“Ｈ”になり、これにより選択制御ゲート線ＣＧ２は高速に充電される。所定の充電電圧に達する前に、制御信号ＶＰＰＧＥＮ１が“Ｌ”、代わって制御信号ＶＰＧＥＮ２が“Ｈ”になり（時刻ｔ１）、充電カーブは急激に緩くなる。そして、駆動信号ＶＰＰＧＥＮ及び制御信号ＶＰＰＧＥＮ２が“Ｌ”になり（時刻ｔ２）、充電が完了する。
【００６２】
比較のため、図１３に示すリングオシレータ１３１と図１５に示す電圧レベル設定回路を用いて構成された従来の書き込み用高電圧発生回路を用いた場合の書き込み動作タイミングを図１７に示す。
【００６３】
以上のようにこの実施例によると、２つの電流経路を用いた電圧レベル設定回路を用いることによる昇圧回路の能力の切り替え制御、具体的にはリングオシレータの発振クロックの周波数切り替えによる昇圧速度の切り替え制御を行うことによって、高電圧の高速充電と高電圧のレベル制御性の向上が図られる。
【００６４】
図１８は、先の実施例の図５に示す昇圧回路５００を変形した実施例である。この実施例では、二つの昇圧回路本体１８２ａ，１８２ｂがそれらの出力端子を共通接続して配置される。二つの昇圧回路本体１８２ａ，１８２ｂはそれぞれ、図２０，図２１に示すように従来と同様の構成である。これらの昇圧回路本体１８２ａ，１８２ｂにそれぞれ相補クロックＲＮＧＡ，／ＲＮＧＡ，ＲＮＧＢ，／ＲＮＧＢを供給する昇圧制御回路１８１は、リングオシレータを主体として構成されるが、具体的には図１９に示すような構成となる。
【００６５】
即ち、リングオシレータ１９１は、固定周期であり、その出力には、電圧レベル設定回路５０３により得られる制御信号で制御されて出力クロックの二つの昇圧回路本体１８２ａ，１８２ｂへの供給を制御するゲート回路１９２が設けられている。なお電圧レベル設定回路５０３は、この実施例の場合、制御信号ＶＰＰＧＥＮ２を生成するゲート部分が不要となる他、図９の回路構成がそのまま用いられる。
【００６６】
ゲート回路１９２は、制御信号ＶＰＰＧＥＮ１に拘わらず、リングオシレータ１９１の出力とその反転出力をそのまま、第１の昇圧回路本体１８２ａの相補クロックＲＮＧＡ，／ＲＮＧＡとして出力する部分と、制御信号ＶＰＰＧＥＮ１が“Ｈ”になったときに、リングオシレータ１９１の出力と制御信号ＶＰＰＧＥＮ１とのＡＮＤにより、第２の昇圧回路本体１８２ｂの相補クロックＲＮＧＢ，／ＲＮＧＢを出力するＮＡＮＤゲートＧ１９１，Ｇ１９２を有する。
【００６７】
先の実施例で説明したように、電圧レベル設定回路５０３から得られる制御信号ＶＰＰＧＥＮ１は、昇圧開始と同時に“Ｈ”となり、昇圧レベル設定値の近くで“Ｌ”になる。従ってこの実施例の場合、昇圧開始から昇圧電圧の設定値の近くまでは、二つの昇圧回路本体１８２ａ，１８２ｂが同時に動作する。設定レベル近くに達して制御信号ＶＰＰＧＥＮ１が“Ｌ”になると、相補クロックＲＮＧＢ，／ＲＮＧＢの発生は止まり、一方の昇圧回路本体１８２ｂの動作が停止する。その後、昇圧電圧が設定値になると、駆動信号ＶＰＰＧＥＮが“Ｌ”になってリングオシレータ１９１が動作停止し、二つの昇圧回路本体１８２ａ，１８２ｂともに動作停止する。
【００６８】
以上のようにこの実施例では、昇圧開始から一定レベルまでは、併設された二つの昇圧回路本体１８２ａ，１８２ｂによる昇圧能力の高い状態での昇圧動作が行われ、その後一方の昇圧回路本体を切り離した昇圧能力の低い状態での昇圧が行われる。従って結果的に先の実施例と同様に、高速の昇圧動作から低速の昇圧動作への切り替えが行われる。この様な昇圧回路の能力調整により、先の実施例と同様に、高速性を確保しながら、昇圧レベルの制御性を高いものとすることが可能となる。
【００６９】
ここまでは、データ書き込みループの回数によらず、書き込み用高電圧のレベルが一定である場合を想定したが、書き込み用電圧を書き込みループ毎にレベルを変化させる場合にもこの発明を適用することができる。その様な実施例を次に説明する。
【００７０】
図２２は、書き込みループ毎に書き込み用高電圧のレベルを高くする実施例のデータ書き込み動作のフローを、先の実施例の図１１に対応させて示している。図１１と異なるのは、書き込み不十分が判定される毎に、書き込み用高電圧のレベルを変更するステップＳ５が追加される点である。
【００７１】
図２３は、この実施例での昇圧回路制御に用いられる電圧レベル設定回路５０３の構成を、図９に対応させて示している。基本的な構成は、図９と同様であるが、この実施例では各電流経路９０１，９０２の抵抗分圧回路部の検知ノードＮ１，Ｎ２より接地端子側に更に、直列に複数の抵抗Ｒ１〜Ｒ５が挿入されている。
【００７２】
更に、各電流経路９０１，９０２に追加された抵抗Ｒ１〜Ｒ５にはそれぞれ、書き込みループ毎に合成抵抗値を切り替えるためのバイパス回路２３１，２３２が設けられている。バイパス回路２３１，２３２は具体的には、１つの抵抗Ｒ１をバイパスするＮＭＯＳトランジスタＱ１、２つの抵抗Ｒ１及びＲ２をバイパスするＮＭＯＳトランジスタＱ２、以下同様に３つ，４つ，５つの抵抗をバイパスするＮＭＯＳトランジスタＱ３，Ｑ４，Ｑ５により構成される。これらのＮＭＯＳトランジスタＱ１〜Ｑ５は、書き込みループ毎に発生される制御信号ＰＧＭ１〜ＰＧＭ５により制御される。
【００７３】
即ちこの実施例の場合、書き込みループ毎に順次発生される制御信号ＰＧＭ１〜ＰＧＭ５により、電流経路９０１，９０２の検出ノードＮ１，Ｎ２より接地端子側の合成抵抗値は、大きな値から順次小さくなるように制御される。言い換えれば、第１の電流経路９０１で決まる昇圧レベル設定値は、初期の書き込みループでは低く、書き込みループ毎に高くなる。同時に、第２の電流経路９０２で決まる昇圧速度切り替えの行われるレベルが、書き込みループの初期では低く、次第に高くなるように制御される。
【００７４】
図２４は、この実施例の電圧レベル設定回路を用いた場合の、書き込み用高電圧パルス波形を制御信号ＰＧＭ１〜ＰＧＭ５と共に示している。図の例は、最初の書き込みループでは昇圧レベル設定値は１５Ｖであり、順次１Ｖずつ設定値が上がる場合である。昇圧速度の切り替えられる点は、各書き込みループとも、設定値からＶｔｈｎだけ下がった点である。この電圧Ｖｔｈｎは、第１の電流経路９０１に挿入されている電圧降下素子９０５による電圧降下分である。電圧降下素子９０５が図示のようにゲート・ドレインを接続したＮＭＯＳトランジスタである場合、抵抗値切り替えによる電流経路の電流変化によらず、ほぼ一定の電圧降下Ｖｔｈｎが得られるから、各書き込みループでの昇圧レベルから一定値下がった点で昇圧速度切り替えが行われることになる。
【００７５】
ここまでの実施例では、二つの電流経路の一方に挿入される電圧降下素子９０５として、ダイオード接続されたＮＭＯＳトランジスタを用いたが、図２５（ａ）に示すｐｎ接合ダイオード、同図（ｂ）に示すようなダイオード接続されたＰＭＯＳトランジスタ、或いは同図（ｃ）に示す抵抗を用いることができる。その他、バイポーラトランジスタ等の他の素子を用いることもできる。電圧降下素子９０５の働きは、実施例の説明から明らかなように、昇圧回路の能力切り替えを行うための、昇圧レベル設定値からＶｃｈだけ下がったレベルを決定するためのものである。従って、Ｖｃｈとしてもう少し大きな値が必要であれば、複数個の電圧降下素子９０５を直列に配置することも可能である。
【００７６】
電圧降下素子９０５として、図２５（ａ），（ｂ）に示すダイオードやＰＭＯＳトランジスタを用いれば、先の実施例のＮＭＯＳトランジスタを用いた場合と同様、電圧降下分が電流変化によらずほぼ一定になる。これらの半導体素子では、電流量の変化率に対する降下電圧の変化率は１桁以上小さいからである。従って、これらのダイオードやＰＭＯＳトランジスタを電圧降下素子９０５として用いた場合にも、図２４に示したように、ループ回数によらず、昇圧回路の能力切り替えが行われるレベルが昇圧レベル設定値から常に一定値だけ下がった点になり、好ましい。
【００７７】
また、電圧降下素子９０５は基本的に二つの電流経路の一方のみに挿入のみにすればよい。しかし、複数個の電圧降下素子を用いる場合には、両方の電流経路に異なる数で挿入することができる。この場合、両経路に挿入される電圧降下素子の個数の差分に対応する電圧降下分が、昇圧能力切り替えを行う設定値からのレベル低下分を決定することになる。
【００７８】
図２５（ｃ）に示すように、電圧降下素子として抵抗を用いた場合には、電流により電圧降下分が変化する。従って、図２３の実施例のように電流経路９０１，９０２により設定値の切り替えを行う場合に電圧降下素子９０５として抵抗を用いるには、電流経路９０１，９０２自体の構成を、電流値の変化が少なくなるように工夫することが望ましい。
【００７９】
図２６は、その様な工夫を行った実施例の電圧レベル設定回路５０３を、図２３の実施例に対応させて示している。即ちこの実施例では、第１の電流経路９０１の電圧降下素子９０５として抵抗Ｒｃｈを用いている。この場合、各電流経路９０１，９０２の電圧検出ノードＮ１，Ｎ２より出力端子ＶＰＰ側に、抵抗ＲＰＰに対して直列に複数の抵抗Ｒ６〜Ｒ１０が付加されている。これらの抵抗Ｒ６〜Ｒ１０に対して、書き込みループ毎に合成抵抗値を切り替えるためのバイパス回路２３１，２３２が設けられる。
【００８０】
バイパス回路２３１，２３２は、全抵抗Ｒ６〜Ｒ１０をバイパスするＮＭＯＳトランジスタＱ６、４つの抵抗Ｒ７〜Ｒ１０をバイパスするＮＭＯＳトランジスタＱ７、以下同様に３つ，２つ，１つの抵抗をバイパスするＮＭＯＳトランジスタＱ８，Ｑ９，Ｑ１０により構成される。これらのＮＭＯＳトランジスタＱ１〜Ｑ５は、書き込みループ毎に発生される制御信号ＰＧＭ６〜ＰＧＭ１０により制御される。
【００８１】
即ちこの実施例の場合、書き込みループ毎に順次発生される制御信号ＰＧＭ６〜ＰＧＭ１０により、電流経路９０１，９０２の検出ノードＮ１，Ｎ２より出力端子側の合成抵抗値は、小さな値から順次大きくなるように制御される。この実施例の場合も、第１の電流経路９０１で決まる昇圧レベル設定値は、初期の書き込みループでは低く、書き込みループ毎に高くなる。同時に、第２の電流経路９０２で決まる昇圧速度切り替えの行われるレベルが、書き込みループの初期では低く、次第に高くなるように制御される。
【００８２】
この実施例の場合、電圧検出ノードＮ１，Ｎ２より出力端子ＶＰＰ側に設定レベル切り替え用の抵抗を付加している。従って、電流経路９０１，９０２の電流値は、検出ノードＮ１，Ｎ２より出力端子側の抵抗によらず、ＶＲＥＦ／Ｒ０で表される一定値である。このため、電圧降下素子９０５として抵抗Ｒｃｈを用いているが、その電圧降下分はループ回数によらず一定である。
【００８３】
図２７は、この実施例の電圧レベル設定回路を用いた場合の、書き込み用高電圧パルス波形を制御信号ＰＧＭ６〜ＰＧＭ１０と共に示している。基本的に先の実施例の図２４と同様に、昇圧速度切り替えが各ループの設定値より一定値Ｖｃｈだけ低いレベルで行われるという昇圧電圧波形が得られる。
但し、図２６に示す電圧設定回路５０３においても、電圧降下素子９０５として、ダイオード接続したＮＭＯＳトランジスタやＰＭＯＳトランジスタ、或いはｐｎ接合ダイオード、バイポーラトランジスタ等を用いることができることは勿論である。
【００８４】
ここまでの実施例では、電圧レベル設定回路５０３を構成する二つの電流経路９０１，９０２が同じ抵抗値を有する場合を説明したが、二つの電流経路９０１，９０２の抵抗値が同じであることは必ずしも必要ではない。即ち、図９の実施例の場合、第１，第２の電流経路９０１，９０２において、抵抗分圧回路を構成する抵抗ＲＰＰ，Ｒ０による分圧比（ＲＰＰ＋Ｒ０）／Ｒ０が同じであれば、抵抗ＲＰＰ，Ｒ０の値が両経路で異なっていてもよい。同様のことは、図２３や図２６の実施例についても言える。
【００８５】
またここまでの実施例では、電圧レベル設定回路５０３は二つの昇圧レベル検知のために二つの電流経路を備えて構成された。しかし、同様の機能は、一つの電流経路を用いても実現することができる。
【００８６】
図２８は、一つの電流経路２８０を用いて構成された電圧レベル設定回路５０３の実施例を示している。この実施例での電流経路２８０は、昇圧回路の出力端子ＶＰＰと接地端子ＶＳＳの間に抵抗ＲＰＰ、電圧降下素子９０５としてのダイオード接続されたＮＭＯＳトランジスタＱＮ１０３、活性化用ＮＭＯＳトランジスタＱＮ２８１、及び抵抗Ｒ０により構成される、抵抗Ｒ０とＮＭＯＳトランジスタＱＮ２８１の接続ノードＮ０が電圧検出ノードである。
【００８７】
この実施例の場合、電流経路２８０には、ＮＭＯＳトランジスタＱＮ１０３及びＱＮ２８１の間を選択的にバスパスさせる回路２８２として、ＮＭＯＳトランジスタＱＮ２８２が設けられている。そしてこの実施例では、電流経路２８０の電圧検出ノードＮ０の電圧を検知して、その検知結果に応じてバイパス回路２８２を制御するとともに、昇圧回路の出力電圧が設定値以下の所定レベルで昇圧回路の能力を切り替えを行い、設定値に達したときに昇圧回路の動作を停止させる制御信号を発生するための電圧検出回路が設けられる。
【００８８】
具体的に電圧検出回路は、検出ノードＮ０に接続された、先の各実施例と同様のコンパレータ２８１を有する。但し、コンパレータ２８１中のＰＭＯＳトランジスタＱＰ１０１のゲートには、信号ＰＲＯＧＲＡＭ（書き込みパルス印加動作中に“Ｈ”レベルにある信号であって、図１２中のＣｅｌｌ−Ｓｏｕｒｃｅと同様のタイミング）の反転信号が入力される。また、コンパレータ２８１の出力ノードＮ３の出力により、高速昇圧と低速昇圧を行わせる二つの制御信号ＶＰＰＧＥＮ１，ＶＰＰＧＥＮ２を順次発生させるために、ＮＯＲゲートＧ２８３，Ｇ２８４からなるフリップフロップ２８３と、ゲート回路２８４を有する。
【００８９】
フリップフロップ２８３は、活性化信号／ＯＳＣＶＰＰによりリセットされ、コンパレータ２８１の出力によりセットされる。フリップフロップ２８３の出力は、活性化信号／ＯＳＣＶＰＰと共にＮＯＲゲートＧ２８５に入力され、このＮＯＲゲートＧ２８５の出力に制御信号ＶＰＰＧＥＮ１が得られる。この制御信号ＶＰＰＧＥＮ１により、バイパス回路２８２のＮＭＯＳトランジスタＱＮ２８２のゲートが制御されて、電流経路２８０の切り替えが行われる。
【００９０】
ゲート回路２８４は、活性化信号／ＯＳＣＶＰＰと制御信号ＶＰＰＧＥＮ１が入るＮＯＲゲートＧ２８１と、その出力とコンパレータ２８１の出力が入るＮＡＮＤゲートＧ２８２を有し、このＮＡＮＤゲートＧ２８２の出力がインバータにより反転されて、制御信号ＶＰＰＧＥＮ２となる。
【００９１】
この実施例の電圧レベル設定回路５０３の動作を、図２９を参照して簡単に説明する。活性化信号／ＯＳＣＶＰＰが“Ｌ”になって先の実施例と同様に昇圧回路が活性化される。このときＮＯＲゲートＧ２８５の出力に制御信号ＶＰＰＧＥＮ１＝“Ｈ”が発生され、これによりバイパス回路２８２のＮＭＯＳトランジスタＱＮ２８２はオンになる。この結果、電流経路２８０の電圧降下素子９０５はバイパスされた状態で、昇圧レベル上昇に応じて検出ノードＮ０が電位上昇する。この間制御信号ＶＰＰＧＥＮ１により高速の昇圧が行われることは、先の実施例と同様である。
【００９２】
昇圧レベルが設定値より僅かに低い値になり、検出ノードＮ０が基準電圧ＶＲＥＦを超えると、コンパレータ２８１がこれを検出してその出力ノードＮ３が“Ｌ”になる。この出力ノードＮ３のレベル変化を受けてフリップフロップ２８３は、ノードＮ５が“Ｈ”になり、これを受けて制御信号ＶＰＰＧＥＮ１は“Ｌ”になる。制御信号ＶＰＰＧＥＮ１が“Ｌ”になると、バイパス回路２８２はオフになり、電流経路２８０の電圧降下素子９０５の作用によって検出ノードＮ０は基準電圧ＶＲＥＦより下がり、コンパレータ２８１の出力は再度“Ｈ”になる。また制御信号ＶＰＰＧＥＮ１が“Ｌ”になると、ゲート回路２８４ではＮＯＲゲートＧ２８１の出力が“Ｈ”になるから、制御信号ＶＰＰＧＥＮ２が“Ｈ”になる。これにより、先の実施例と同様に低速の昇圧への切り替え制御が行われる。
【００９３】
そして、昇圧電圧が設定値に達すると、電流経路２８０の検出ノードＮ０が再び基準電圧ＶＲＥＦを超え、コンパレータ２８１の出力ノードＮ３が“Ｌ”になる。これにより、制御信号ＶＰＰＧＥＮ２が“Ｌ”になって、昇圧動作が停止する。
【００９４】
この実施例の場合、電流経路２８０は一つであるが、バイパス回路２８２により電圧降下素子９０５の短絡制御が行われるから、実質的には二つの電流経路を用いた先の各実施例と同様の電圧レベル検知を行うことができる。またこの実施例によると、電圧レベル設定回路の素子数が先の実施例に比べて少ない上、電流経路が一つと少ないため、消費電流が低減するというメリットが得られる。
【００９５】
ところで、電流経路を二つ設けた図９の実施例と、一つの電流経路を用いた図２８の実施例とは、基本的な機能は同じであるが、一旦設定値まで昇圧された後に何らかの原因でレベル低下が生じた場合に相違が生じる。この点を図３０を参照して説明する。
【００９６】
図３０（ａ），（ｂ）はそれぞれ、図９，図２８の実施例の電圧レベル設定回路を用いて昇圧制御を行い、設定値に達した後に、レベル低下が生じた場合の波形を示している。ここで、レベル低下量ΔＶは、高速昇圧動作から低速昇圧動作への切り替えが行われる設定値からの電圧降下分Ｖｃｈより大きいものとする。図９の実施例の場合は、二つの電流経路が設けられてこれらの切り替え制御が行われるため、図３０（ａ）に示すように昇圧レベルの低下があった場合、再度高速昇圧及び低速昇圧という制御が行われる。これに対して図２８の実施例の場合は、一旦設定値まで昇圧させると、その後は昇圧電圧が設定値に達したか否かを判定するための一つの電流経路しかない。言い換えれば、制御信号ＶＰＰＧＥＮ１は昇圧回路活性化の初期にしか発生されず、電流経路のバイパス切り替えはできない。このため、図３０（ｂ）に示すように、レベル低下があった後は、低速の昇圧動作しかできなくなる。
【００９７】
従って、昇圧設定値までの昇圧が完了した後にレベル低下が起こる可能性がない場合には、消費電流を低減できる図２８の実施例が有効であるが、レベル低下が生じる可能性がある場合には、高速の復帰が可能である図９の実施例の方が有効である。
【００９８】
また、図２８の実施例の電圧レベル設定回路を、図２３或いは図２６の実施例と同様に、順次ステップアップする昇圧電圧を得る回路に変形することは容易である。そのためには、図２８における電流経路２８０の昇圧出力端子ＶＰＰ側の抵抗ＲＰＰの部分に、図３１（ａ）に示すように、抵抗Ｒ６〜Ｒ１０を付加し、これらの抵抗に制御信号ＰＧＭ６〜ＰＧＭ１０で制御されるバイパス用ＭＯＳトランジスタを併設すればよい。或いは、電流経路２８０の接地端子側の抵抗Ｒ０の部分に、図３１（ｂ）に示すように抵抗Ｒ１〜Ｒ５を付加し、これらの抵抗に制御信号ＰＧＭ１〜ＰＧＭ５で制御されるバイパス用ＭＯＳトランジスタを併設すればよい。また、上記実施例の電圧レベル設定回路において、電圧降下素子の位置をＲＰＰとＶＰＰの間以外の位置、例えばＲＰＰからＮ１までの間の他の任意に位置に直列に接続してもよい。
【００９９】
ここまでの実施例は、ＮＡＮＤ型ＥＥＰＲＯＭのデータ書き込みに用いられる書き込み用高電圧発生回路に適用した場合を説明したが、図１に示す書き込み用中間電圧発生回路１１０、読み出し用中間電圧発生回路１１１、消去用高電圧発生回路１１２等に同様の昇圧回路とその制御方式を適用することができる。
また、ＮＡＮＤ型セルは、８個のメモリセルに限らず、２，４，１６，３２，６４個等のメモリセルの直列接続によるＮＡＮＤ型セルを用いた場合にもこの発明は有効である。
更にこの発明は、ＮＡＮＤ型ＥＥＰＲＯＭに限らず、図３２に示すＮＯＲ型セルのＥＥＰＲＯＭ、図３３に示すＤＩＮＯＲ型セルのＥＥＰＲＯＭ、図３４に示すＡＮＤ型セルのＥＥＰＲＯＭ、図３５に示す選択トランジスタ付きのＮＯＲ型セルのＥＥＰＲＯＭにも同様に適用することができる。
更にまた、この発明による昇圧電圧発生回路は、ＥＥＰＲＯＭ以外に、電源電圧より高い昇圧電圧を必要とする他の各種半導体装置に適用が可能である。
また以上の実施例では、電源電圧より高い正の電圧を発生させる昇圧回路に適用したが、接地電位より低い負の電圧を発生させる昇圧回路にも同様にこの発明を適用できる。
【０１００】
【発明の効果】
以上述べたようにこの発明によれば、昇圧電圧の充電速度を昇圧レベルに応じて切り替え制御することにより、高速での昇圧が可能でしかも昇圧レベルの設定値からのズレを小さくすることができる。
【図面の簡単な説明】
【図１】この発明の一実施例によるＮＡＮＤ型ＥＥＰＲＯＭのブロック構成を示す。
【図２】同実施例のＮＡＮＤ型セルの平面図と等価回路図である。
【図３】図２のＡ−Ａ′及びＢ−Ｂ′断面図である。
【図４】同実施例のメモリセルアレイの等価回路である。
【図５】同実施例の書き込み用高電圧発生回路の構成を示す。
【図６】同高電圧発生回路におけるリングオシレータの構成を示す。
【図７】同リングオシレータにより得られる相補クロックを示す。
【図８】同高電圧発生回路における昇圧回路本体の構成を示す。
【図９】同高電圧発生回路における電圧レベル設定回路の構成を示す。
【図１０】同電圧レベル設定回路により制御される昇圧電圧波形を示す。
【図１１】同実施例のＥＥＰＲＯＭのデータ書き込みの動作フローを示す。
【図１２】同実施例のＥＥＰＲＯＭのデータ書き込み時の動作波形を示す。
【図１３】従来の昇圧電圧発生回路に用いられるリングオシレータの構成を示す。
【図１４】同リングオシレータにより得られる相補クロックを示す。
【図１５】従来の昇圧電圧発生回路における電圧レベル設定回路の構成を示す。
【図１６】同電圧レベル設定回路により制御される昇圧電圧波形を示す。
【図１７】従来の昇圧電圧発生回路を書き込み回路として用いたＥＥＰＲＯＭの動作波形を図１２に対応させて示す。
【図１８】この発明の別の実施例による書き込み用高電圧発生回路における昇圧回路の構成を示す。
【図１９】同昇圧回路におけるリングオシレータを含む昇圧制御回路の構成を示す。
【図２０】同昇圧回路の一方の昇圧回路本体の構成を示す。
【図２１】同昇圧回路の他方の昇圧回路本体の構成を示す。
【図２２】実施例のＥＥＰＲＯＭにおいて、ステップアップする書き込み高電圧を用いるデータ書き込みフローを示す。
【図２３】図２２の方式を用いる場合の電圧レベル設定回路を図９に対応させて示す。
【図２４】同電圧レベル設定回路により制御される昇圧電圧を用いるデータ書き込み動作の書き込み高電圧波形を示す。
【図２５】実施例の電圧レベル設定回路に用いられる他の電圧降下素子の構成例を示す。
【図２６】図２２の方式を用いる場合の他の電圧レベル設定回路を図９に対応させて示す。
【図２７】同電圧レベル設定回路により制御される昇圧電圧を用いるデータ書き込み動作の書き込み高電圧波形を示す。
【図２８】この発明の別の実施例による電圧レベル設定回路の構成を示す。
【図２９】同電圧レベル設定回路の動作波形を示す。
【図３０】図９の電圧レベル設定回路と図２９の電圧レベル設定回路を用いた場合の充電完了後のレベル低下の影響を説明するための図である。
【図３１】図２９の電圧レベル設定回路をステップアップ方式に適用する場合の抵抗回路を示す。
【図３２】ＮＯＲ型セルのセルアレイの等価回路を示す。
【図３３】ＤＩＮＯＲ型セルのセルアレイの等価回路を示す。
【図３４】ＡＮＤ型セルのセルアレイの等価回路を示す。
【図３５】選択トランジスタ付きＮＯＲ型セルのセルアレイの等価回路を示す。
【符号の説明】
１０１…メモリセルアレイ、１０２…ビット線制御回路、１０３…カラムゲート、１０４…アドレスバッファ、１０５…ロウデコーダ、１０６…データ入出力バッファ、１０７…基板電位制御回路、１０８…制御回路、１０９…書き込み用高電圧発生回路、１１０…書き込み用中間電圧発生回路、１１１…読み出し用中間電圧発生回路、１１２…消去用高電圧発生回路、５００…昇圧回路、５０１…昇圧回路本体、５０２…リングオシレータ、５０３…電圧レベル設定回路、９０１，９０２…電流経路、９０３，９０４…コンパレータ、９０５…電圧降下素子、９０６，９０７…ゲート回路。
【発明の属する技術分野】
この発明は、電気的書き替え可能な不揮発性半導体記憶装置等において、データ書き替え用に用いられる昇圧電圧を発生するための昇圧電圧発生回路、及びこの昇圧電圧発生回路を用いた不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
従来より、半導体記憶装置の一つとして、電気的書き替えを可能としたＥＥＰＯＭが知られている。中でも、メモリセルを複数個直列接続してＮＡＮＤセルを構成するＮＡＮＤセル型ＥＥＰＲＯＭは、高集積化できるものとして注目されている。ＮＡＮＤ型ＥＥＰＲＯＭのメモリセルには、半導体基板上に電荷蓄積層（浮遊ゲート）と制御ゲートとを積層形成したＦＥＴＭＯＳ構造が用いられる。このメモリセルは、浮遊ゲートに蓄積された電荷量によって、データ“０”，“１”を記憶する。複数のメモリセルは、隣接するもの同士でソース、ドレインを共用する形で直列接続されて、ＮＡＮＤセルが構成される。
【０００３】
メモリセルアレイの列方向に並ぶＮＡＮＤセルの一端側のドレインは、選択ゲートを介してビット線に接続され、他端側ソースはやはり選択ゲートを介して共通ソース線に接続される。メモリセルの制御ゲート及び選択ゲートは、メモリセルアレイの行方向にそれぞれ制御ゲート線（ワード線）、選択ゲート線として共通接続される。
【０００４】
ＮＡＮＤ型ＥＥＰＲＯＭでのデータ書き込みは、選択されたワード線（制御ゲート線）に２０Ｖ程度の昇圧された書き込み用高電圧を印加し、それよりビット線側の非選択ワード線には中間電圧を印加し、データ“０”，“１”に応じて選択メモリセルのチャネル電圧をコントロールする。“０”データ書き込みのビット線は０Ｖとし、このビット線電圧を選択メモリセルのチャネルまで転送する。これにより選択メモリセルでは、トンネル電流により浮遊ゲートに電子が注入され、しきい値が正の状態（データ“０”）となる。“１”データ書き込みのビット線には、電源電圧ＶＣＣ（又は中間電圧）を与え、ビット線側選択ゲートをオフにしてビット線に沿うメモリセルのチャネルをフローティングにするか、或いはビット線側選択ゲートをオンとしてメモリセルのチャネルを中間電圧に設定する。この結果、制御ゲートに高電圧が与えられたメモリセルでもしきい値の変動がなく、負のしきい値状態（データ“１”の消去状態）に保たれる。
【０００５】
ＮＡＮＤ型ＥＥＰＲＯＭでのデータ消去は、例えばメモリセルアレイ全体について、全てのワード線に０Ｖを印加し、基板或いはウェルに２０Ｖ程度の消去電圧を印加して、全メモリセルで浮遊ゲートの電荷を基板側に放出させる。これにより、全メモリセルはしきい値が負のデータ“１”状態に消去される。メモリセルアレイが複数ブロックある場合に、ブロック単位でデータ消去を行うこともある。
【０００６】
データ読み出しは、選択されたワード線に０Ｖ、残りの非選択ワード線にデータ“０”，“１”に拘わらずメモリセルがオンする中間電圧を与えて、ＮＡＮＤ型セルが導通するか否かをビット線で検出することにより行われる。
【０００７】
以上のようにＮＡＮＤ型ＥＥＰＲＯＭでは、データ書き込み動作において、選択ブロックのワード線に電源電圧から昇圧された高電圧や中間電圧が用いられる。これらの高電圧や中間電圧は、通常チップ内に形成される昇圧回路により発生される。昇圧回路から発生される昇圧電圧を所定レベルに設定するためには、昇圧出力端子を監視して所定レベルに達したことを検知して昇圧回路の動作を停止させる制御を行う電圧レベル設定回路（電圧リミット回路）が設けられる。
【０００８】
図１５は、昇圧回路制御を行う従来の電圧レベル設定回路例を示している。この電圧レベル設定回路は、昇圧出力端子ＶＰＰと接地端子ＶＳＳの間に抵抗ＲＰＰ，Ｒ０及び活性化用ＭＯＳトランジスタを接続した電流経路１５１と、この電流経路１５１の電圧検出ノードＮ０の電圧を基準電圧ＶＲＥＦと比較するコンパレータ１５２と、このコンパレータ１５２の出力により、昇圧回路駆動信号ＶＰＰＧＥＮを非活性にするゲート回路１５３とから構成される。
【０００９】
この電圧レベル設定回路では、昇圧回路活性化信号／ＯＳＣＶＰＰが“Ｌ”になると、駆動信号ＶＰＰＧＥＮ＝“Ｈ”を出力する。この駆動信号により、昇圧回路を駆動する図１３に示すリングオシレータ１３１が活性化されて、図１４に示す相補クロックＲＮＧ，／ＲＮＧを出力する。この相補クロックが昇圧回路本体に供給され、昇圧動作を開始する。昇圧回路の出力端子ＶＰＰが電圧上昇し、所定の設定値に達すると、電流経路１５１の電圧検出ノードＮ０が基準電圧ＶＲＥＦより高くなる。これによりコンパレータ１５２が“Ｌ”出力を出すと、駆動信号ＶＰＰＧＥＮが“Ｌ”になり、昇圧動作を停止する。
【００１０】
この図１５に示す電圧レベル設定回路方式では、基準電圧ＶＲＥＦに対して、昇圧電圧の設定値ＶＰＰ０は、ＶＰＰ０＝ＶＲＥＦ×（ＲＰＰ＋Ｒ０）／Ｒ０と表される。
【００１１】
【発明が解決しようとする課題】
上述した従来の電圧レベル設定回路では、回路中の抵抗が寄生容量を持つために、昇圧電圧検出に応答遅れが生じる。この応答遅れは、実際に得られる昇圧電圧が設計された設定値よりも高くなるという事態をもたらす。その様子を、図１６に示す。図１６（ａ），（ｂ），（ｃ）は、昇圧回路の昇圧速度が異なる場合、即ち（ａ），（ｂ），（ｃ）の順で昇圧速度が遅くなる例を示している。
【００１２】
書き込み用高電圧等の昇圧所要時間を短縮するためには、昇圧回路の電流供給能力を大きく設定して高速昇圧を行わせることが望ましい。しかし、図１６（ａ）に示すように、高速で昇圧すると、応答遅れｔｒの間に、実際の昇圧電圧ＶＰＰｈは設定値ＶＰＰから大きくずれてしまう。この様な昇圧電圧の設定値からのズレは、メモリセルのしきい値の制御性を劣化させ、データ書き込み不十分のメモリセルが多くなり、或いは誤書き込みのメモリセルが発生するといった不都合が生じる。
【００１３】
昇圧速度を遅くすると、図１６に示すように、設定値からのズレは、ΔＶＰＰａ＞ΔＶＰＰｂ＞ΔＶＰＰｃのように小さくなり、昇圧電圧の制御性はよくなる、しかし、昇圧速度を遅くすると、設定値までの昇圧に時間がかかり、高速のデータ書き替えが難しくなる。
【００１４】
この発明は、上記事情を考慮してなされたもので、高速性を損なうことなく、設定値からのズレの小さい昇圧電圧を得ることを可能とした昇圧電圧発生回路を提供することを目的としている。
この発明はまた、その様な昇圧電圧発生回路を内蔵してデータ書き換えの制御性を向上させた不揮発性半導体記憶装置を提供することを目的とする。
【００１５】
【課題を解決するための手段】
この発明は、昇圧電圧を発生する昇圧回路と、この昇圧回路の出力電圧が設定値に達したことを検知して前記昇圧回路の動作を停止させる制御を行う電圧レベル設定回路とを備えた昇圧電圧発生回路において、前記電圧レベル設定回路は、前記昇圧回路の出力端子と基準端子の間に設けられて内部に第１の電圧検出ノードを持つ第１の電流経路と、前記昇圧回路の出力端子と基準端子の間に設けられて内部に第２の電圧検出ノードを持つ第２の電流経路と、前記第１及び第２の電圧検出ノードの間に電圧差を生じさせるため前記第１及び第２の電流経路の少なくとも一方に挿入された電圧降下素子とを備え、これらの電流経路の各電圧検出ノードの電圧を検知して、前記昇圧回路の出力電圧が前記設定値以下の所定レベルで前記昇圧回路の能力を切り替えを行い、前記設定値に達したときに前記昇圧回路の動作を停止させる制御信号を発生するための切り替え制御回路と、を備えたことを特徴とする。
【００１６】
この発明において例えば、前記第１の電流経路は、前記設定値の検出用であって、前記昇圧回路の出力端子と基準端子の間に電圧検出ノードを挟んで直列接続される抵抗を持つ第１の抵抗分圧回路と、この抵抗分圧回路内の電圧検出ノードと前記出力端子の間に挿入された少なくとも一つの電圧降下素子とを備えて構成され、前記第２の電流経路は、前記設定値以下の所定レベルの検出用であって、前記昇圧回路の出力端子と基準端子の間に電圧検出ノードを挟んで直列接続される抵抗を持ち、且つ電圧降下素子を含まない第２の抵抗分圧回路を備えて構成される。
【００１７】
またこの発明において、前記第１及び第２の電流経路は、異なる数の電圧降下素子を含んで構成することができる。
この発明において第１の電流経路に挿入される電圧降下素子としては、ダイオード接続されたＭＯＳトランジスタ、ｐｎ接合ダイオード、抵抗の中から選ばれた一種が用いられる。
【００１８】
この発明において前記昇圧回路は、例えば、（ａ）クロックにより駆動されてチャージポンプと電荷転送による昇圧を行う昇圧回路本体と、この昇圧回路本体に供給するクロックを生成するリングオシレータと、 前記切り替え制御回路から得られる制御信号により前記リングオシレータのゲート段数を切り替えて発生するクロックの周波数を切り替えるための切り替えスイッチ回路とを有するもの、或いは（ｂ）クロックにより駆動されてチャージポンプと電荷転送による昇圧を行う出力端子が共通接続された少なくとも二つの昇圧回路本体と、これらの昇圧回路本体に供給するクロックを生成するリングオシレータと、前記切り替え制御回路から得られる制御信号に応じて前記リングオシレータから得られるクロックの前記二つの昇圧回路本体への供給を制御するゲート回路とを有するものとする。
【００１９】
またこの発明において、設定値が順次変化する昇圧電圧を発生させる場合には、前記第１及び第２の電流経路における第１及び第２の抵抗分圧回路として、▲１▼電圧検出ノードと昇圧回路の出力端子の間に複数個直列に付加された抵抗と、これらの抵抗を選択的にバイパスさせて前記設定値及び設定値以下の所定レベルを切り替えるためのバイパス回路とを有するものを用い、或いは▲２▼電圧検出ノードと基準端子の間に複数個直列に付加された抵抗と、これらの抵抗を選択的にバイパスさせて前記設定値及び設定値以下の所定レベルを切り替えるためのバイパス回路とを有するものを用いる。
【００２０】
この発明において、前記切り替え制御回路は例えば、電圧降下素子が挿入された第１の電流経路の電圧検出ノードの出力を基準電圧と比較する第１のコンパレータと、第２の電流経路の電圧検出ノードの出力を基準電圧と比較する第２のコンパレータと、前記昇圧回路の活性化信号の変化を検知して前記昇圧回路の駆動信号を発生し、前記第１のコンパレータによる反転検出結果により前記駆動信号を非活性とする第１のゲート回路と、この第１のゲート回路から前記駆動信号が発生されている間、前記第２のコンパレータの出力が反転される前は前記昇圧回路の高速昇圧を行わせる制御信号を発生し、第２のコンパレータの反転検出結果により前記昇圧回路の低速昇圧を行わせる制御信号を発生する第２のゲート回路と、を備えて構成される。
【００２１】
この発明はまた、昇圧電圧を発生する昇圧回路と、この昇圧回路の出力電圧が設定値に達したことを検知して前記昇圧回路の動作を停止させる制御を行う電圧レベル設定回路とを備えた昇圧電圧発生回路において、前記電圧レベル設定回路が、前記昇圧回路の出力端子と基準端子の間に設けられて内部に電圧検出ノードを持ち、且つ少なくとも一つの電圧降下素子が挿入された電流経路と、この電流経路の電圧降下素子を選択的にバイパスさせるバイパス回路と、前記電流経路の電圧検出ノードの電圧を検知して、その検知結果に応じて前記バイパス回路を制御するとともに、前記昇圧回路の出力電圧が前記設定値以下の所定レベルで前記昇圧回路の能力を切り替えを行い、前記設定値に達したときに前記昇圧回路の動作を停止させる制御信号を発生するための切り替え制御回路と、を備えたことを特徴とする。
【００２２】
この発明に係る不揮発性半導体記憶装置は、上述した昇圧電圧発生回路を備えてデータ書き換え用の昇圧電圧を発生させることを特徴とする。
【００２３】
この発明によると、昇圧回路の動作を停止させるための電圧レベル設定回路（即ち電圧リミット回路）に、それぞれ電圧検出ノードを持つ少なくとも二つの電流経路を設け、各電圧検出ノードの電圧検知結果に応じて昇圧回路の動作停止だけでなく、昇圧回路の能力（具体的には、昇圧速度）を切り替え制御するようにしている。そのために、二つの電流経路の電圧検出ノードに電圧差を生じさせるように、少なくとも一方の電流経路に電圧降下素子を挿入することによって、二つの電流経路に、昇圧動作を停止させるための設定値と、それより少し低い所定レベルの検出機能を持たせる。そして、昇圧動作を開始した後、設定値より僅かに低いレベルまでは、高速の昇圧動作を行わせ、その後最終的な設定値が検出されるまでは昇圧速度を遅くするというように、昇圧回路の能力を可変制御する。
【００２４】
この様な昇圧能力の可変制御を行うことにより、昇圧回路の高速性を損なうことなく、昇圧回路の最終的な出力電圧の設定値（リミット電圧値）からのズレを小さくすることができる。
そして、この様な昇圧電圧発生回路をＮＡＮＤ型ＥＥＰＲＯＭ等の電気的書き替え可能な不揮発性半導体記憶装置に内蔵することにより、データ書き換え時のメモリセルのしきい値制御性を向上させることができる。
【００２５】
【発明の実施の形態】
以下、図面を参照して、この発明の実施例を説明する。
図１は、この発明の一実施例に係るＮＡＮＤセル型ＥＥＰＲＯＭのブロック構成を示す。メモリセルアレイ１０１は後述するように、不揮発性のメモリセルを直列接続したＮＡＮＤセルを配列して構成される。このメモリセルアレイ１０１のビット線データをセンスし、或いは書き込みデータを保持するためにビット線制御回路（センスアンプ兼データラッチ）１０２が設けられている。センスアンプ兼データラッチ１０２は、データ書き込み後のベリファイ読み出し及び書き込み不十分のメモリセルに対する再書き込みを行う際のビット線電位制御をも行うもので、例えばＣＭＯＳフリップフロップを主体として構成される。
【００２６】
センスアンプ兼データラッチ１０２は、データ入出力バッファ１０６に接続されている。センスアンプ兼データラッチ１０２とデータ入出力バッファ１０６の間の接続は、アドレスバッファ１０４からのアドレス信号を受けるカラムデコーダ１０３の出力により制御される。
【００２７】
メモリセルアレイ１０１に対して、メモリセルの選択を行うため、より具体的には制御ゲート及び選択ゲートを制御するために、ロウデコーダ１０５が設けられている。基板電位制御回路１０７は、メモリセルアレイ１０１が形成されるｐ型基板（又はｐ型ウェル）の電位を制御するために設けられている。
【００２８】
メモリセルアレイ１０１のデータ書き換えのための各種昇圧電圧を発生するために、昇圧電圧発生回路群１２０が設けられている。具体的に昇圧電圧発生回路群１２０は、データ書き込み時選択されたメモリセルに与えられる電源電圧より昇圧された書き込み用高電圧を発生する書き込み用高電圧発生回路１０９、データ書き込み時非選択ワード線やビット線に与えられる中間電圧を発生する中間電圧発生回路１１０、データ読み出し時（ベリファイ読み出し時を含む）、非選択ワード線に与えられる中間電圧を発生する中間電圧発生回路１１１、データ消去時の消去用高電圧を発生する消去用高電圧発生回路１１２を有する。これらの電圧発生回路１０９〜１１２を制御するために、制御信号発生回路１０８が設けられている。
【００２９】
図２（ａ）（ｂ）は、メモリセルアレイ１０１の一つのＮＡＮＤセル部分の平面図と等価回路図であり、図３（ａ）（ｂ）は図２（ａ）のＡ−Ａ′，Ｂ−Ｂ′断面図である。ＮＡＮＤセルは、ｐ型シリコン基板１１の素子分離絶縁膜１２で囲まれた領域に形成されている。各メモリセルは、基板１１にゲート絶縁膜１３を介して浮遊ゲート１４（１４１，１４２，…，１４８）が形成され、この上に層間絶縁膜１５を介して制御ゲート１６（１６１，１６２，…，１６８）が形成されて、構成されている。これらのメモリセルのソース、ドレイン拡散層であるｎ型拡散層１９（１９０，１９１，…，１９１０）は、隣接するもの同士共有する形で接続され、これによりＮＡＮＤセルが構成されている。
【００３０】
ＮＡＮＤセルのドレイン、ソース側にはそれぞれ、メモリセルの浮遊ゲート、制御ゲートと同時に形成された選択ゲート１４９，１６９及び１４１０，１６１０が設けられている。素子形成された基板上はＣＶＤ酸化膜１７により覆われ、この上にビット線１８が配設されている。ビット線１８はＮＡＮＤセルの一端のドレイン側拡散層１９０にコンタクトさせている。行方向に並ぶＮＡＮＤセルの制御ゲート１４は共通に制御ゲート線ＣＧ１，ＣＧ２，…，ＣＧ８として配設されて、これがワード線となる。選択ゲート１４９，１６９及び１４１０，１６１０もそれぞれ行方向に連続に配設されて選択ゲート線ＳＧ１，ＳＧ２となる。
【００３１】
図４は、この様なＮＡＮＤセルがマトリクス配列されたメモリセルアレイ１０１の等価回路を示している。同一の制御ゲート線（ワード線）及び選択ゲート線を共有する、破線で囲んだ範囲のＮＡＮＤセル群をブロックと称し、読み出し、書き込みの動作は通常、複数のブロックのうち一つを選択して行われる。
【００３２】
図５は、図１における書き込み用高電圧発生回路１０９の構成を示している。書き込み用高電圧発生回路１０９は、昇圧電圧を発生する昇圧回路５００と、この昇圧回路５００の出力電圧が所定の設定値に達したことを検知して昇圧回路５００の動作を停止させる制御を行う電圧レベル設定回路（リミット回路）５０３とから構成される。但しこの実施例の場合、電圧レベル設定回路５０３は従来のように昇圧回路５００の動作停止の制御を行う他、後述するように、昇圧回路５００の能力の可変制御をも行うものとして構成される。昇圧回路５００は、クロックにより制御される昇圧回路本体５０１と、これにクロックを与えるリングオシレータ５０２により構成される。
【００３３】
昇圧回路本体５０１は、図８に示すように、ダイオード接続されて電源ＶＣＣと昇圧出力端子ＶＰＰの間に直列接続された、電荷転送用のＮＭＯＳトランジスタＱＮ８１〜ＱＮ８６と、これらのトランジスタの接続ノードに設けられたチャージポンピング用のキャパシタＣ８１〜Ｃ８５を用いて構成される。キャパシタＣ８１〜Ｃ８５の端子には、交互に相補クロックＲＮＧ，／ＲＮＧが与えられる。これにより、各キャパシタの電荷蓄積と、ＭＯＳトランジスタによる一方向への電荷転送が繰り返されて、電源電圧ＶＣＣより昇圧された電圧が発生される。
【００３４】
昇圧出力端子ＶＰＰと電源ＶＣＣの間には、活性化信号／ＯＳＣＶＰＰが入るＤタイプＮＭＯＳトランジスタＱＮＤが設けられている。活性化信号／ＯＳＣＶＰＰ＝“Ｈ”の間、トランジスタＱＮＤはオンであって、出力端子ＶＰＰはＶＣＣ電位に保持される。活性化信号／ＯＳＣＶＰＰ＝“Ｌ”になると、トランジスタＱＮＤはオフになって出力端子ＶＰＰが電源ＶＣＣから切り離され、クロックＲＮＧ，／ＲＮＧによる昇圧動作が可能となる。
【００３５】
リングオシレータ５０２は、図６に示すように、二入力ＮＡＮＤゲートＧ６１を含んでインバータＩ６１〜Ｉ６４をリング状に接続して構成される。各ゲート段にはキャパシタＣ６１〜Ｃ６４が接続されている。ＮＡＮＤゲートＧ６１の一つの入力端子は、リングを構成するため帰還用であり、他の入力端子は昇圧回路の活性化時に“Ｈ”となる駆動信号ＶＰＰＧＥＮが入る。即ち、駆動信号ＶＰＰＧＥＮ＝“Ｈ”が入ることにより、リングオシレータ５０２は発振を開始する。
【００３６】
リングオシレータ５０２の出力は、インバータＩ６５と更にその出力を反転するインバータＩ６６を介して取り出されて、図８の昇圧回路本体に与えられる相補クロックＲＮＧ，／ＲＭＧとして発生される。
【００３７】
このリングオシレータ５０２には、後述する電圧レベル設定回路から得られる制御信号ＶＰＰＧＥＮ１，ＶＰＰＧＥＮ２により制御されてリングオシレータ５０２のゲート段数を切り替えて、発生するクロックの周波数を切り替えるための切り替えスイッチ回路６０１が設けられている。切り替えスイッチ回路６０１は、インバータＩ６２の出力端子と次のインバータＩ６３の入力端子の間に挿入されたＮＭＯＳトランジスタＱＮ６１と、ＮＡＮＤゲートＧ６１の出力端子とインバータＩ６３の入力端子の間に介在させたＮＭＯＳトランジスタＱＮ６２とから構成されている。
【００３８】
切り替えスイッチ回路６０１に入る制御信号が、ＶＰＰＧＥＮ１＝“Ｈ”（＝ＶＣＣ）、ＶＰＰＧＥＮ２＝“Ｌ”（＝０Ｖ）のときは、ＭＯＳトランジスタＱＮ６２がオンになって、リングオシレータ５０２の段数が少なくなり、図７（ａ）に示すクロックＲＮＧ，／ＲＮＧが得られる。制御信号が、ＶＰＰＧＥＮ１＝“Ｌ”、ＶＰＰＧＥＮ２＝“Ｈ”のときは、ＭＯＳトランジスタＱＮ６１がオンになって、リングオシレータ５０２の段数が多くなり、図７（ｂ）に示すように、図７（ａ）に比べて長周期（即ち低周波）のクロックＲＮＧ，／ＲＮＧが得られることになる。
【００３９】
図９は、昇圧回路５００の出力レベルを監視しながら昇圧回路５００の制御信号（具体的には、図６のリングオシレータ５０２を活性化する駆動信号ＶＰＰＧＥＮと、リングオシレータの周波数切り替えを行う制御信号ＶＰＰＧＥＮ１及びＶＰＰＧＥＮ２）を発生するための電圧レベル設定回路５０３の構成例である。この電圧レベル設定回路５０３は、昇圧出力端子ＶＰＰに得られる電圧を複数段階のレベルで検知して、昇圧回路５００の能力の切り替え制御、具体的には昇圧速度の切り替え制御を行うために、昇圧電圧出力端子ＶＰＰと接地端子ＶＳＳの間に設けられた複数の電流経路、具体的に図の例では二つの電流経路９０１と９０２を有する。
【００４０】
第１の電流経路９０１は、最終的な昇圧電圧の設定値を検出するためのもので、抵抗分圧回路を構成する二つの抵抗ＲＰＰとＲ０、活性化用ＮＭＯＳトランジスタＱＮ１０１、及び電圧降下素子９０５が端子ＶＰＰとＶＳＳの間に直列接続されている。抵抗ＲＰＰとＲ０の接続ノードＮ１が電圧検出ノードであり、電圧降下素子９０５はこの電圧検出ノードＮ１よりＶＰＰ端子側に設けられている。この実施例の場合、電圧降下素子９０５は、電流によらずほぼ一定電圧の降下を生じるように、ダイオード接続されたＮＭＯＳトランジスタＱＮ１０３により構成されている。
【００４１】
第２の電流経路９０２は、最終的に得られる昇圧電圧の設定値より僅かに低いレベルを検知するためのもので、第１の電流経路９０１と同様に、抵抗ＲＰＰ及びＲ０による分圧回路と、活性化用ＮＭＯＳトランジスタＱＮ１０２を有するが、電圧降下素子は挿入されていない。抵抗ＲＰＰとＲ０の接続ノードＮ２が電圧検出ノードである。第１の電流経路９０１と第２の電流経路９０２の抵抗値はこの実施例の場合、同じであるものとする。
【００４２】
これらの電流経路９０１，９０２では、昇圧回路活性化信号／ＯＳＣＶＰＰが“Ｌ”になると、活性化トランジスタＱＮ１０１，ＱＮ１０２がオンして、電流が流れる。このとき、電圧検出ノードＮ１，Ｎ２の間には、電圧降下素子９０５による電圧降下分の影響による電圧差が生じることになる。これらの電流経路９０１，９０２の検出ノードＮ１，Ｎ２の電圧を検知して、昇圧回路の能力切り替えを行う制御信号ＶＰＰＧＥＮ１，ＶＰＰＧＥＮ２を発生するための切り替え制御回路として、コンパレータ９０３，９０４及びゲート回路９０６，９０７が設けられている。
【００４３】
コンパレータ９０３，９０４はそれぞれ、電流経路９０１，９０２の各電圧検出ノードＮ１，Ｎ２の電圧が基準電圧ＶＲＥＦを超えたことを検知するためのものである。一方のコンパレータ９０３は、ＰＭＯＳトランジスタＱＰ１０２，ＱＰ１０３の対による能動負荷と、差動ＮＭＯＳトランジスタ対ＱＮ１０４，ＱＮ１０５を有するカレントミラー型差動増幅器により構成されている。電源側には、活性化用ＰＭＯＳトランジスタＱＰ１０１が設けられている。他方のコンパレータ９０４も同様に、能動負荷を構成するＰＭＯＳトランジスタＱＰ１０５，ＱＰ１０６、差動ＮＭＯＳトランジスタ対ＱＮ１０６，ＱＮ１０７、及び活性化用ＰＭＯＳトランジスタＱＰ１０４を持つカレントミラー型差動増幅器により構成されている。
【００４４】
コンパレータ９０３の出力ノードＮ３は、昇圧回路のリングオシレータ駆動信号ＶＰＰＧＥＮを発生するゲート回路９０６を構成するＮＡＮＤゲートＧ１０１の一つの入力端子に接続される。ＮＡＮＤゲートＧ１０１の他方の入力端子には、昇圧回路活性化信号／ＯＳＣＶＰＰをインバータＩ１０１により反転した信号が入力される。従って、昇圧回路が活性化されており、コンパレータ９０３の出力ノードＮ３が“Ｈ”の間、リングオシレータ５０２を駆動する信号ＶＰＰＧＥＮが“Ｈ”になる。
【００４５】
他方のコンパレータ９０４の出力ノードＮ４には、その出力信号と、コンパレータ９０３側のＮＡＮＤゲートＧ１０１から得られる駆動信号ＶＰＰＧＥＮとの論理により、昇圧回路の昇圧速度の切り替え制御を行う制御信号ＶＰＰＧＥＮ１，ＶＰＰＧＥＮ２を発生するゲート回路９０７が設けられている。即ち、コンパレータ９０４の出力ノードＮ４が“Ｈ”の間、駆動信号ＶＰＰＧＥＮとの一致により制御信号ＶＰＰＧＥＮ１を出すＮＡＮＤゲートＧ１０３と、出力ノードＮ４が“Ｌ”になったことを検出して駆動信号ＶＰＰＧＥＮとの一致により制御信号ＶＰＰＧＥＮ２を発生するＮＡＮＤゲートＧ１０２が設けられている。
【００４６】
この様に構成される電圧レベル設定回路５０３により制御される昇圧回路５００の動作を次に説明する。昇圧回路５００は活性化信号／ＯＳＣＶＰＰにより活性化される。昇圧回路５００が活性化された後、二つの電流経路９０１，９０２の検出ノードＮ１，Ｎ２の電圧が基準電圧ＶＲＥＦに至らない間、コンパレータ９０３の出力ノードＮ３は“Ｈ”であり、ＮＡＮＤゲートＧ１０１の一致検出により、駆動信号ＶＰＰＧＥＮが“Ｈ”となる。これにより、リングオシレータ５０２が活性化される。この間、コンパレータ９０４の出力ノードＮ４も“Ｈ”であり、駆動信号ＶＰＰＧＥＮと出力ノードＮ４の信号の一致がＮＡＮＤゲートＧ１０３により検出されて、制御信号ＶＰＰＧＥＮ１が“Ｈ”となる。このとき制御信号ＶＰＰＧＥＮ２は“Ｌ”である。
【００４７】
制御信号ＶＰＰＧＥＮ１が“Ｈ”、制御信号ＶＰＰＧＥＮ２が“Ｌ”のとき、図６に示すリングオシレータ５０２は、インバータ段数の少ない状態となり、相補クロックＲＮＧ，／ＲＮＧは短周期、即ち図７（ａ）に示す高速クロックとなる。これにより、高速の昇圧動作（充電動作）が行われる。
【００４８】
昇圧出力端子ＶＰＰが上昇してあるレベルになると、二つの電流経路９０１，９０２の電圧検出ノードＮ１，Ｎ２のうち、第２の電流経路９０２側のノードＮ２が先に基準電圧ＶＲＥＦを超える。第１の電流経路９０１には、電圧降下素子９０５が挿入されているからである。これにより、コンパレータ９０４の出力ノードＮ４が“Ｌ”になると、ＮＡＮＤゲートＧ１０３の出力は“Ｈ”、従って制御信号ＶＰＰＧＥＮ１が“Ｌ”になり、代わってＮＡＮＤゲートＧ１０２の出力が“Ｌ”、従って制御信号ＶＰＰＧＥＮ２が“Ｈ”になる。これにより、図６に示すリングオシレータ５０２ではＭＯＳトランジスタＱＮ６１がオン、ＭＯＳトランジスタＱＮ６２がオフとなる。即ちリングオシレータ５０２が出力する相補クロックＲＮＧ，／ＲＮＧは、図７（ｂ）に示す長周期、即ち低周波数のクロックとなる。この結果、昇圧カーブが切り替えられて緩くなる。
【００４９】
その後、第１の電流経路９０１の電圧検出ノードＮ１が基準電圧ＶＲＥＦを超えると、コンパレータ９０３の出力が反転する。これにより、駆動信号ＶＰＰＧＥＮが“Ｌ”になる。同時に、ＮＡＮＤゲートＧ１０２の出力が“Ｈ”となるから、駆動信号ＶＰＰＧＥＮ２が“Ｌ”になる。これにより、昇圧回路の昇圧動作は停止する。
【００５０】
この実施例により得られる昇圧電圧カーブを、従来の図１６と比較して、図１０に示す。時刻ｔ０で昇圧を開始し、開始直後は前述のように高速で昇圧する。時刻ｔ１では、制御信号ＶＰＰＧＥＮ１，ＶＰＰＧＥＮ２の“Ｈ”，“Ｌ”が反転し、昇圧動作が切り替えられて急激に低速になる。この場合、昇圧速度が切り替えられるレベルは、設定値ＶＰＰ０から電圧降下素子９０５による電圧降下分Ｖｃｈだけ下がった点である。残りの昇圧分Ｖｃｈは低速の昇圧動作により、設定値ＶＰＰに近い最終昇圧電圧ＶＰＰｈを得ることができる。
【００５１】
具体的にこの実施例の場合、電圧レベル設定回路５０３の第２の電流経路９０２により検出される昇圧レベルＶＰＰ１は、下記数１となる。
【００５２】
【数１】
ＶＰＰ１＝ＶＲＥＦ×（ＲＰＰ＋Ｒ０）／Ｒ０
【００５３】
そして、第１の電流経路９０１の電圧降下素子９０５での電圧降下分をＶｃｈとして、この第１の電流経路９０１により検出される昇圧電圧の最終的な設定値ＶＰＰ０は、下記数２で表される。
【００５４】
【数２】
昇圧出力端子ＶＰＰが設定値ＶＰＰ０に達した後、応答遅れｔｒの後の時刻ｔ２で、制御信号ＶＰＰＧＥＮ，ＶＰＰＧＥＮ２が“Ｌ”になり、昇圧回路５００が動作停止するが、このとき実際に得られる昇圧電圧ＶＰＰｈの設定値ＶＰＰ０からのズレΔＶＰＰｄは、従来の図１６（ａ）の高速昇圧の場合のΔＶＰＰａに比べて、小さいものとなる。
【００５６】
上述のような昇圧回路５００と電圧レベル設定回路５０３を持つ書き込み用高電圧発生回路を用いたこの実施例のＮＡＮＤ型ＥＥＰＲＯＭのデータ書き込み動作を次に説明する。
【００５７】
図１１は、データ書き込みの動作フローである。データ書き込み動作は、ＥＥＰＲＯＭチップへの書き込みデータの入力で始まる（Ｓ１）。続いて、書き込み用高電圧発生回路から得られる書き込みパルスの印加動作を行い（Ｓ２）、その後書き込みベリファイ動作を行う（Ｓ３）。ベリファイ読み出しによりデータ書き込みが充分なされたか否かの判定を行い（Ｓ４）、書き込みが完了していれば、データ書き込み動作は終了となる。書き込み不十分のメモリセルがある場合には、更に書き込みパルス印加（Ｓ２）とベリファイ動作（Ｓ３）を書き込みが完了するまで繰り返す。以後はこの繰り返しを書き込みループと呼び、また繰り返した回数をループ回数と呼ぶ。
【００５８】
図１２は、書き込みパルス印加の動作タイミング図を示す。図１２において、Ｃｅｌｌ−Ｓｏｕｒｓｅは共通ソース線、Ｃｅｌｌ−ｐ−ｗｅｌｌはメモリセルアレイが形成されたｐ型ウェル、ＶＰＰが前述の書き込み高電圧用昇圧回路の出力端子、ＶＭＷＬ，ＶＭＢＬはそれぞれ非選択ワード線及びデータ“０”のビット線に与えられる中間電圧発生回路の出力端子である。図１２では、ＮＡＮＤセル内の８本の制御ゲート線ＣＧ１〜８のうち、ＣＧ２が選択された場合を示している。
【００５９】
書き込みパルス印加動作が始まると、まず選択ブロック内の非選択制御ゲート線ＣＧ１，ＣＧ３〜８がＶＣＣまで充電される。同時に、共通ソース線や書き込みデータが“０”であるビット線もＶＣＣまで充電される。書き込みパルス印加動作の間、メモリセルアレイのｐ型ウェルは０Ｖ、ソース側選択ゲート線ＳＧ２も０Ｖに固定される。
【００６０】
続いて、非選択の制御ゲート線ＣＧ１，ＣＧ３〜８、ビット線側選択ゲート線ＳＧ１、データ“０”のビット線等への中間電圧充電が開始され、これに遅れて活性化信号／ＯＳＣＶＰＰが“Ｌ”になって、書き込み用高電圧の昇圧が開始される。そして、充電完了後、その状態をしばらく保持することにより、データ書き込みがなされる。その後、制御ゲート線及び選択ゲート線を０Ｖまで放電すると共に、各昇圧回路出力端子をＶＣＣに戻す。最後にビット線を０Ｖに戻して、書き込み動作を終了する。
【００６１】
前述のように、活性化信号／ＯＳＣＶＰＰが“Ｌ”になると（時刻ｔ０）、同時に昇圧回路の駆動信号ＶＰＰＧＥＮ及び制御信号ＶＰＰＧＥＮ１が“Ｈ”になり、これにより選択制御ゲート線ＣＧ２は高速に充電される。所定の充電電圧に達する前に、制御信号ＶＰＰＧＥＮ１が“Ｌ”、代わって制御信号ＶＰＧＥＮ２が“Ｈ”になり（時刻ｔ１）、充電カーブは急激に緩くなる。そして、駆動信号ＶＰＰＧＥＮ及び制御信号ＶＰＰＧＥＮ２が“Ｌ”になり（時刻ｔ２）、充電が完了する。
【００６２】
比較のため、図１３に示すリングオシレータ１３１と図１５に示す電圧レベル設定回路を用いて構成された従来の書き込み用高電圧発生回路を用いた場合の書き込み動作タイミングを図１７に示す。
【００６３】
以上のようにこの実施例によると、２つの電流経路を用いた電圧レベル設定回路を用いることによる昇圧回路の能力の切り替え制御、具体的にはリングオシレータの発振クロックの周波数切り替えによる昇圧速度の切り替え制御を行うことによって、高電圧の高速充電と高電圧のレベル制御性の向上が図られる。
【００６４】
図１８は、先の実施例の図５に示す昇圧回路５００を変形した実施例である。この実施例では、二つの昇圧回路本体１８２ａ，１８２ｂがそれらの出力端子を共通接続して配置される。二つの昇圧回路本体１８２ａ，１８２ｂはそれぞれ、図２０，図２１に示すように従来と同様の構成である。これらの昇圧回路本体１８２ａ，１８２ｂにそれぞれ相補クロックＲＮＧＡ，／ＲＮＧＡ，ＲＮＧＢ，／ＲＮＧＢを供給する昇圧制御回路１８１は、リングオシレータを主体として構成されるが、具体的には図１９に示すような構成となる。
【００６５】
即ち、リングオシレータ１９１は、固定周期であり、その出力には、電圧レベル設定回路５０３により得られる制御信号で制御されて出力クロックの二つの昇圧回路本体１８２ａ，１８２ｂへの供給を制御するゲート回路１９２が設けられている。なお電圧レベル設定回路５０３は、この実施例の場合、制御信号ＶＰＰＧＥＮ２を生成するゲート部分が不要となる他、図９の回路構成がそのまま用いられる。
【００６６】
ゲート回路１９２は、制御信号ＶＰＰＧＥＮ１に拘わらず、リングオシレータ１９１の出力とその反転出力をそのまま、第１の昇圧回路本体１８２ａの相補クロックＲＮＧＡ，／ＲＮＧＡとして出力する部分と、制御信号ＶＰＰＧＥＮ１が“Ｈ”になったときに、リングオシレータ１９１の出力と制御信号ＶＰＰＧＥＮ１とのＡＮＤにより、第２の昇圧回路本体１８２ｂの相補クロックＲＮＧＢ，／ＲＮＧＢを出力するＮＡＮＤゲートＧ１９１，Ｇ１９２を有する。
【００６７】
先の実施例で説明したように、電圧レベル設定回路５０３から得られる制御信号ＶＰＰＧＥＮ１は、昇圧開始と同時に“Ｈ”となり、昇圧レベル設定値の近くで“Ｌ”になる。従ってこの実施例の場合、昇圧開始から昇圧電圧の設定値の近くまでは、二つの昇圧回路本体１８２ａ，１８２ｂが同時に動作する。設定レベル近くに達して制御信号ＶＰＰＧＥＮ１が“Ｌ”になると、相補クロックＲＮＧＢ，／ＲＮＧＢの発生は止まり、一方の昇圧回路本体１８２ｂの動作が停止する。その後、昇圧電圧が設定値になると、駆動信号ＶＰＰＧＥＮが“Ｌ”になってリングオシレータ１９１が動作停止し、二つの昇圧回路本体１８２ａ，１８２ｂともに動作停止する。
【００６８】
以上のようにこの実施例では、昇圧開始から一定レベルまでは、併設された二つの昇圧回路本体１８２ａ，１８２ｂによる昇圧能力の高い状態での昇圧動作が行われ、その後一方の昇圧回路本体を切り離した昇圧能力の低い状態での昇圧が行われる。従って結果的に先の実施例と同様に、高速の昇圧動作から低速の昇圧動作への切り替えが行われる。この様な昇圧回路の能力調整により、先の実施例と同様に、高速性を確保しながら、昇圧レベルの制御性を高いものとすることが可能となる。
【００６９】
ここまでは、データ書き込みループの回数によらず、書き込み用高電圧のレベルが一定である場合を想定したが、書き込み用電圧を書き込みループ毎にレベルを変化させる場合にもこの発明を適用することができる。その様な実施例を次に説明する。
【００７０】
図２２は、書き込みループ毎に書き込み用高電圧のレベルを高くする実施例のデータ書き込み動作のフローを、先の実施例の図１１に対応させて示している。図１１と異なるのは、書き込み不十分が判定される毎に、書き込み用高電圧のレベルを変更するステップＳ５が追加される点である。
【００７１】
図２３は、この実施例での昇圧回路制御に用いられる電圧レベル設定回路５０３の構成を、図９に対応させて示している。基本的な構成は、図９と同様であるが、この実施例では各電流経路９０１，９０２の抵抗分圧回路部の検知ノードＮ１，Ｎ２より接地端子側に更に、直列に複数の抵抗Ｒ１〜Ｒ５が挿入されている。
【００７２】
更に、各電流経路９０１，９０２に追加された抵抗Ｒ１〜Ｒ５にはそれぞれ、書き込みループ毎に合成抵抗値を切り替えるためのバイパス回路２３１，２３２が設けられている。バイパス回路２３１，２３２は具体的には、１つの抵抗Ｒ１をバイパスするＮＭＯＳトランジスタＱ１、２つの抵抗Ｒ１及びＲ２をバイパスするＮＭＯＳトランジスタＱ２、以下同様に３つ，４つ，５つの抵抗をバイパスするＮＭＯＳトランジスタＱ３，Ｑ４，Ｑ５により構成される。これらのＮＭＯＳトランジスタＱ１〜Ｑ５は、書き込みループ毎に発生される制御信号ＰＧＭ１〜ＰＧＭ５により制御される。
【００７３】
即ちこの実施例の場合、書き込みループ毎に順次発生される制御信号ＰＧＭ１〜ＰＧＭ５により、電流経路９０１，９０２の検出ノードＮ１，Ｎ２より接地端子側の合成抵抗値は、大きな値から順次小さくなるように制御される。言い換えれば、第１の電流経路９０１で決まる昇圧レベル設定値は、初期の書き込みループでは低く、書き込みループ毎に高くなる。同時に、第２の電流経路９０２で決まる昇圧速度切り替えの行われるレベルが、書き込みループの初期では低く、次第に高くなるように制御される。
【００７４】
図２４は、この実施例の電圧レベル設定回路を用いた場合の、書き込み用高電圧パルス波形を制御信号ＰＧＭ１〜ＰＧＭ５と共に示している。図の例は、最初の書き込みループでは昇圧レベル設定値は１５Ｖであり、順次１Ｖずつ設定値が上がる場合である。昇圧速度の切り替えられる点は、各書き込みループとも、設定値からＶｔｈｎだけ下がった点である。この電圧Ｖｔｈｎは、第１の電流経路９０１に挿入されている電圧降下素子９０５による電圧降下分である。電圧降下素子９０５が図示のようにゲート・ドレインを接続したＮＭＯＳトランジスタである場合、抵抗値切り替えによる電流経路の電流変化によらず、ほぼ一定の電圧降下Ｖｔｈｎが得られるから、各書き込みループでの昇圧レベルから一定値下がった点で昇圧速度切り替えが行われることになる。
【００７５】
ここまでの実施例では、二つの電流経路の一方に挿入される電圧降下素子９０５として、ダイオード接続されたＮＭＯＳトランジスタを用いたが、図２５（ａ）に示すｐｎ接合ダイオード、同図（ｂ）に示すようなダイオード接続されたＰＭＯＳトランジスタ、或いは同図（ｃ）に示す抵抗を用いることができる。その他、バイポーラトランジスタ等の他の素子を用いることもできる。電圧降下素子９０５の働きは、実施例の説明から明らかなように、昇圧回路の能力切り替えを行うための、昇圧レベル設定値からＶｃｈだけ下がったレベルを決定するためのものである。従って、Ｖｃｈとしてもう少し大きな値が必要であれば、複数個の電圧降下素子９０５を直列に配置することも可能である。
【００７６】
電圧降下素子９０５として、図２５（ａ），（ｂ）に示すダイオードやＰＭＯＳトランジスタを用いれば、先の実施例のＮＭＯＳトランジスタを用いた場合と同様、電圧降下分が電流変化によらずほぼ一定になる。これらの半導体素子では、電流量の変化率に対する降下電圧の変化率は１桁以上小さいからである。従って、これらのダイオードやＰＭＯＳトランジスタを電圧降下素子９０５として用いた場合にも、図２４に示したように、ループ回数によらず、昇圧回路の能力切り替えが行われるレベルが昇圧レベル設定値から常に一定値だけ下がった点になり、好ましい。
【００７７】
また、電圧降下素子９０５は基本的に二つの電流経路の一方のみに挿入のみにすればよい。しかし、複数個の電圧降下素子を用いる場合には、両方の電流経路に異なる数で挿入することができる。この場合、両経路に挿入される電圧降下素子の個数の差分に対応する電圧降下分が、昇圧能力切り替えを行う設定値からのレベル低下分を決定することになる。
【００７８】
図２５（ｃ）に示すように、電圧降下素子として抵抗を用いた場合には、電流により電圧降下分が変化する。従って、図２３の実施例のように電流経路９０１，９０２により設定値の切り替えを行う場合に電圧降下素子９０５として抵抗を用いるには、電流経路９０１，９０２自体の構成を、電流値の変化が少なくなるように工夫することが望ましい。
【００７９】
図２６は、その様な工夫を行った実施例の電圧レベル設定回路５０３を、図２３の実施例に対応させて示している。即ちこの実施例では、第１の電流経路９０１の電圧降下素子９０５として抵抗Ｒｃｈを用いている。この場合、各電流経路９０１，９０２の電圧検出ノードＮ１，Ｎ２より出力端子ＶＰＰ側に、抵抗ＲＰＰに対して直列に複数の抵抗Ｒ６〜Ｒ１０が付加されている。これらの抵抗Ｒ６〜Ｒ１０に対して、書き込みループ毎に合成抵抗値を切り替えるためのバイパス回路２３１，２３２が設けられる。
【００８０】
バイパス回路２３１，２３２は、全抵抗Ｒ６〜Ｒ１０をバイパスするＮＭＯＳトランジスタＱ６、４つの抵抗Ｒ７〜Ｒ１０をバイパスするＮＭＯＳトランジスタＱ７、以下同様に３つ，２つ，１つの抵抗をバイパスするＮＭＯＳトランジスタＱ８，Ｑ９，Ｑ１０により構成される。これらのＮＭＯＳトランジスタＱ１〜Ｑ５は、書き込みループ毎に発生される制御信号ＰＧＭ６〜ＰＧＭ１０により制御される。
【００８１】
即ちこの実施例の場合、書き込みループ毎に順次発生される制御信号ＰＧＭ６〜ＰＧＭ１０により、電流経路９０１，９０２の検出ノードＮ１，Ｎ２より出力端子側の合成抵抗値は、小さな値から順次大きくなるように制御される。この実施例の場合も、第１の電流経路９０１で決まる昇圧レベル設定値は、初期の書き込みループでは低く、書き込みループ毎に高くなる。同時に、第２の電流経路９０２で決まる昇圧速度切り替えの行われるレベルが、書き込みループの初期では低く、次第に高くなるように制御される。
【００８２】
この実施例の場合、電圧検出ノードＮ１，Ｎ２より出力端子ＶＰＰ側に設定レベル切り替え用の抵抗を付加している。従って、電流経路９０１，９０２の電流値は、検出ノードＮ１，Ｎ２より出力端子側の抵抗によらず、ＶＲＥＦ／Ｒ０で表される一定値である。このため、電圧降下素子９０５として抵抗Ｒｃｈを用いているが、その電圧降下分はループ回数によらず一定である。
【００８３】
図２７は、この実施例の電圧レベル設定回路を用いた場合の、書き込み用高電圧パルス波形を制御信号ＰＧＭ６〜ＰＧＭ１０と共に示している。基本的に先の実施例の図２４と同様に、昇圧速度切り替えが各ループの設定値より一定値Ｖｃｈだけ低いレベルで行われるという昇圧電圧波形が得られる。
但し、図２６に示す電圧設定回路５０３においても、電圧降下素子９０５として、ダイオード接続したＮＭＯＳトランジスタやＰＭＯＳトランジスタ、或いはｐｎ接合ダイオード、バイポーラトランジスタ等を用いることができることは勿論である。
【００８４】
ここまでの実施例では、電圧レベル設定回路５０３を構成する二つの電流経路９０１，９０２が同じ抵抗値を有する場合を説明したが、二つの電流経路９０１，９０２の抵抗値が同じであることは必ずしも必要ではない。即ち、図９の実施例の場合、第１，第２の電流経路９０１，９０２において、抵抗分圧回路を構成する抵抗ＲＰＰ，Ｒ０による分圧比（ＲＰＰ＋Ｒ０）／Ｒ０が同じであれば、抵抗ＲＰＰ，Ｒ０の値が両経路で異なっていてもよい。同様のことは、図２３や図２６の実施例についても言える。
【００８５】
またここまでの実施例では、電圧レベル設定回路５０３は二つの昇圧レベル検知のために二つの電流経路を備えて構成された。しかし、同様の機能は、一つの電流経路を用いても実現することができる。
【００８６】
図２８は、一つの電流経路２８０を用いて構成された電圧レベル設定回路５０３の実施例を示している。この実施例での電流経路２８０は、昇圧回路の出力端子ＶＰＰと接地端子ＶＳＳの間に抵抗ＲＰＰ、電圧降下素子９０５としてのダイオード接続されたＮＭＯＳトランジスタＱＮ１０３、活性化用ＮＭＯＳトランジスタＱＮ２８１、及び抵抗Ｒ０により構成される、抵抗Ｒ０とＮＭＯＳトランジスタＱＮ２８１の接続ノードＮ０が電圧検出ノードである。
【００８７】
この実施例の場合、電流経路２８０には、ＮＭＯＳトランジスタＱＮ１０３及びＱＮ２８１の間を選択的にバスパスさせる回路２８２として、ＮＭＯＳトランジスタＱＮ２８２が設けられている。そしてこの実施例では、電流経路２８０の電圧検出ノードＮ０の電圧を検知して、その検知結果に応じてバイパス回路２８２を制御するとともに、昇圧回路の出力電圧が設定値以下の所定レベルで昇圧回路の能力を切り替えを行い、設定値に達したときに昇圧回路の動作を停止させる制御信号を発生するための電圧検出回路が設けられる。
【００８８】
具体的に電圧検出回路は、検出ノードＮ０に接続された、先の各実施例と同様のコンパレータ２８１を有する。但し、コンパレータ２８１中のＰＭＯＳトランジスタＱＰ１０１のゲートには、信号ＰＲＯＧＲＡＭ（書き込みパルス印加動作中に“Ｈ”レベルにある信号であって、図１２中のＣｅｌｌ−Ｓｏｕｒｃｅと同様のタイミング）の反転信号が入力される。また、コンパレータ２８１の出力ノードＮ３の出力により、高速昇圧と低速昇圧を行わせる二つの制御信号ＶＰＰＧＥＮ１，ＶＰＰＧＥＮ２を順次発生させるために、ＮＯＲゲートＧ２８３，Ｇ２８４からなるフリップフロップ２８３と、ゲート回路２８４を有する。
【００８９】
フリップフロップ２８３は、活性化信号／ＯＳＣＶＰＰによりリセットされ、コンパレータ２８１の出力によりセットされる。フリップフロップ２８３の出力は、活性化信号／ＯＳＣＶＰＰと共にＮＯＲゲートＧ２８５に入力され、このＮＯＲゲートＧ２８５の出力に制御信号ＶＰＰＧＥＮ１が得られる。この制御信号ＶＰＰＧＥＮ１により、バイパス回路２８２のＮＭＯＳトランジスタＱＮ２８２のゲートが制御されて、電流経路２８０の切り替えが行われる。
【００９０】
ゲート回路２８４は、活性化信号／ＯＳＣＶＰＰと制御信号ＶＰＰＧＥＮ１が入るＮＯＲゲートＧ２８１と、その出力とコンパレータ２８１の出力が入るＮＡＮＤゲートＧ２８２を有し、このＮＡＮＤゲートＧ２８２の出力がインバータにより反転されて、制御信号ＶＰＰＧＥＮ２となる。
【００９１】
この実施例の電圧レベル設定回路５０３の動作を、図２９を参照して簡単に説明する。活性化信号／ＯＳＣＶＰＰが“Ｌ”になって先の実施例と同様に昇圧回路が活性化される。このときＮＯＲゲートＧ２８５の出力に制御信号ＶＰＰＧＥＮ１＝“Ｈ”が発生され、これによりバイパス回路２８２のＮＭＯＳトランジスタＱＮ２８２はオンになる。この結果、電流経路２８０の電圧降下素子９０５はバイパスされた状態で、昇圧レベル上昇に応じて検出ノードＮ０が電位上昇する。この間制御信号ＶＰＰＧＥＮ１により高速の昇圧が行われることは、先の実施例と同様である。
【００９２】
昇圧レベルが設定値より僅かに低い値になり、検出ノードＮ０が基準電圧ＶＲＥＦを超えると、コンパレータ２８１がこれを検出してその出力ノードＮ３が“Ｌ”になる。この出力ノードＮ３のレベル変化を受けてフリップフロップ２８３は、ノードＮ５が“Ｈ”になり、これを受けて制御信号ＶＰＰＧＥＮ１は“Ｌ”になる。制御信号ＶＰＰＧＥＮ１が“Ｌ”になると、バイパス回路２８２はオフになり、電流経路２８０の電圧降下素子９０５の作用によって検出ノードＮ０は基準電圧ＶＲＥＦより下がり、コンパレータ２８１の出力は再度“Ｈ”になる。また制御信号ＶＰＰＧＥＮ１が“Ｌ”になると、ゲート回路２８４ではＮＯＲゲートＧ２８１の出力が“Ｈ”になるから、制御信号ＶＰＰＧＥＮ２が“Ｈ”になる。これにより、先の実施例と同様に低速の昇圧への切り替え制御が行われる。
【００９３】
そして、昇圧電圧が設定値に達すると、電流経路２８０の検出ノードＮ０が再び基準電圧ＶＲＥＦを超え、コンパレータ２８１の出力ノードＮ３が“Ｌ”になる。これにより、制御信号ＶＰＰＧＥＮ２が“Ｌ”になって、昇圧動作が停止する。
【００９４】
この実施例の場合、電流経路２８０は一つであるが、バイパス回路２８２により電圧降下素子９０５の短絡制御が行われるから、実質的には二つの電流経路を用いた先の各実施例と同様の電圧レベル検知を行うことができる。またこの実施例によると、電圧レベル設定回路の素子数が先の実施例に比べて少ない上、電流経路が一つと少ないため、消費電流が低減するというメリットが得られる。
【００９５】
ところで、電流経路を二つ設けた図９の実施例と、一つの電流経路を用いた図２８の実施例とは、基本的な機能は同じであるが、一旦設定値まで昇圧された後に何らかの原因でレベル低下が生じた場合に相違が生じる。この点を図３０を参照して説明する。
【００９６】
図３０（ａ），（ｂ）はそれぞれ、図９，図２８の実施例の電圧レベル設定回路を用いて昇圧制御を行い、設定値に達した後に、レベル低下が生じた場合の波形を示している。ここで、レベル低下量ΔＶは、高速昇圧動作から低速昇圧動作への切り替えが行われる設定値からの電圧降下分Ｖｃｈより大きいものとする。図９の実施例の場合は、二つの電流経路が設けられてこれらの切り替え制御が行われるため、図３０（ａ）に示すように昇圧レベルの低下があった場合、再度高速昇圧及び低速昇圧という制御が行われる。これに対して図２８の実施例の場合は、一旦設定値まで昇圧させると、その後は昇圧電圧が設定値に達したか否かを判定するための一つの電流経路しかない。言い換えれば、制御信号ＶＰＰＧＥＮ１は昇圧回路活性化の初期にしか発生されず、電流経路のバイパス切り替えはできない。このため、図３０（ｂ）に示すように、レベル低下があった後は、低速の昇圧動作しかできなくなる。
【００９７】
従って、昇圧設定値までの昇圧が完了した後にレベル低下が起こる可能性がない場合には、消費電流を低減できる図２８の実施例が有効であるが、レベル低下が生じる可能性がある場合には、高速の復帰が可能である図９の実施例の方が有効である。
【００９８】
また、図２８の実施例の電圧レベル設定回路を、図２３或いは図２６の実施例と同様に、順次ステップアップする昇圧電圧を得る回路に変形することは容易である。そのためには、図２８における電流経路２８０の昇圧出力端子ＶＰＰ側の抵抗ＲＰＰの部分に、図３１（ａ）に示すように、抵抗Ｒ６〜Ｒ１０を付加し、これらの抵抗に制御信号ＰＧＭ６〜ＰＧＭ１０で制御されるバイパス用ＭＯＳトランジスタを併設すればよい。或いは、電流経路２８０の接地端子側の抵抗Ｒ０の部分に、図３１（ｂ）に示すように抵抗Ｒ１〜Ｒ５を付加し、これらの抵抗に制御信号ＰＧＭ１〜ＰＧＭ５で制御されるバイパス用ＭＯＳトランジスタを併設すればよい。また、上記実施例の電圧レベル設定回路において、電圧降下素子の位置をＲＰＰとＶＰＰの間以外の位置、例えばＲＰＰからＮ１までの間の他の任意に位置に直列に接続してもよい。
【００９９】
ここまでの実施例は、ＮＡＮＤ型ＥＥＰＲＯＭのデータ書き込みに用いられる書き込み用高電圧発生回路に適用した場合を説明したが、図１に示す書き込み用中間電圧発生回路１１０、読み出し用中間電圧発生回路１１１、消去用高電圧発生回路１１２等に同様の昇圧回路とその制御方式を適用することができる。
また、ＮＡＮＤ型セルは、８個のメモリセルに限らず、２，４，１６，３２，６４個等のメモリセルの直列接続によるＮＡＮＤ型セルを用いた場合にもこの発明は有効である。
更にこの発明は、ＮＡＮＤ型ＥＥＰＲＯＭに限らず、図３２に示すＮＯＲ型セルのＥＥＰＲＯＭ、図３３に示すＤＩＮＯＲ型セルのＥＥＰＲＯＭ、図３４に示すＡＮＤ型セルのＥＥＰＲＯＭ、図３５に示す選択トランジスタ付きのＮＯＲ型セルのＥＥＰＲＯＭにも同様に適用することができる。
更にまた、この発明による昇圧電圧発生回路は、ＥＥＰＲＯＭ以外に、電源電圧より高い昇圧電圧を必要とする他の各種半導体装置に適用が可能である。
また以上の実施例では、電源電圧より高い正の電圧を発生させる昇圧回路に適用したが、接地電位より低い負の電圧を発生させる昇圧回路にも同様にこの発明を適用できる。
【０１００】
【発明の効果】
以上述べたようにこの発明によれば、昇圧電圧の充電速度を昇圧レベルに応じて切り替え制御することにより、高速での昇圧が可能でしかも昇圧レベルの設定値からのズレを小さくすることができる。
【図面の簡単な説明】
【図１】この発明の一実施例によるＮＡＮＤ型ＥＥＰＲＯＭのブロック構成を示す。
【図２】同実施例のＮＡＮＤ型セルの平面図と等価回路図である。
【図３】図２のＡ−Ａ′及びＢ−Ｂ′断面図である。
【図４】同実施例のメモリセルアレイの等価回路である。
【図５】同実施例の書き込み用高電圧発生回路の構成を示す。
【図６】同高電圧発生回路におけるリングオシレータの構成を示す。
【図７】同リングオシレータにより得られる相補クロックを示す。
【図８】同高電圧発生回路における昇圧回路本体の構成を示す。
【図９】同高電圧発生回路における電圧レベル設定回路の構成を示す。
【図１０】同電圧レベル設定回路により制御される昇圧電圧波形を示す。
【図１１】同実施例のＥＥＰＲＯＭのデータ書き込みの動作フローを示す。
【図１２】同実施例のＥＥＰＲＯＭのデータ書き込み時の動作波形を示す。
【図１３】従来の昇圧電圧発生回路に用いられるリングオシレータの構成を示す。
【図１４】同リングオシレータにより得られる相補クロックを示す。
【図１５】従来の昇圧電圧発生回路における電圧レベル設定回路の構成を示す。
【図１６】同電圧レベル設定回路により制御される昇圧電圧波形を示す。
【図１７】従来の昇圧電圧発生回路を書き込み回路として用いたＥＥＰＲＯＭの動作波形を図１２に対応させて示す。
【図１８】この発明の別の実施例による書き込み用高電圧発生回路における昇圧回路の構成を示す。
【図１９】同昇圧回路におけるリングオシレータを含む昇圧制御回路の構成を示す。
【図２０】同昇圧回路の一方の昇圧回路本体の構成を示す。
【図２１】同昇圧回路の他方の昇圧回路本体の構成を示す。
【図２２】実施例のＥＥＰＲＯＭにおいて、ステップアップする書き込み高電圧を用いるデータ書き込みフローを示す。
【図２３】図２２の方式を用いる場合の電圧レベル設定回路を図９に対応させて示す。
【図２４】同電圧レベル設定回路により制御される昇圧電圧を用いるデータ書き込み動作の書き込み高電圧波形を示す。
【図２５】実施例の電圧レベル設定回路に用いられる他の電圧降下素子の構成例を示す。
【図２６】図２２の方式を用いる場合の他の電圧レベル設定回路を図９に対応させて示す。
【図２７】同電圧レベル設定回路により制御される昇圧電圧を用いるデータ書き込み動作の書き込み高電圧波形を示す。
【図２８】この発明の別の実施例による電圧レベル設定回路の構成を示す。
【図２９】同電圧レベル設定回路の動作波形を示す。
【図３０】図９の電圧レベル設定回路と図２９の電圧レベル設定回路を用いた場合の充電完了後のレベル低下の影響を説明するための図である。
【図３１】図２９の電圧レベル設定回路をステップアップ方式に適用する場合の抵抗回路を示す。
【図３２】ＮＯＲ型セルのセルアレイの等価回路を示す。
【図３３】ＤＩＮＯＲ型セルのセルアレイの等価回路を示す。
【図３４】ＡＮＤ型セルのセルアレイの等価回路を示す。
【図３５】選択トランジスタ付きＮＯＲ型セルのセルアレイの等価回路を示す。
【符号の説明】
１０１…メモリセルアレイ、１０２…ビット線制御回路、１０３…カラムゲート、１０４…アドレスバッファ、１０５…ロウデコーダ、１０６…データ入出力バッファ、１０７…基板電位制御回路、１０８…制御回路、１０９…書き込み用高電圧発生回路、１１０…書き込み用中間電圧発生回路、１１１…読み出し用中間電圧発生回路、１１２…消去用高電圧発生回路、５００…昇圧回路、５０１…昇圧回路本体、５０２…リングオシレータ、５０３…電圧レベル設定回路、９０１，９０２…電流経路、９０３，９０４…コンパレータ、９０５…電圧降下素子、９０６，９０７…ゲート回路。
Claims (14)
- 昇圧電圧を発生する昇圧回路と、この昇圧回路の出力電圧が設定値に達したことを検知して前記昇圧回路の動作を停止させる制御を行う電圧レベル設定回路とを備えた昇圧電圧発生回路において、
前記電圧レベル設定回路は、前記昇圧回路の出力端子と基準端子の間に設けられて内部に第１の電圧検出ノードを持つ第１の電流経路と、前記昇圧回路の出力端子と基準端子の間に設けられて内部に第２の電圧検出ノードを持つ第２の電流経路と、前記第１及び第２の電圧検出ノードの間に電圧差を生じさせるため前記第１及び第２の電流経路の少なくとも一方に挿入された電圧降下素子とを備え、
これらの電流経路の各電圧検出ノードの電圧を検知して、前記昇圧回路の出力電圧が前記設定値以下の所定レベルで前記昇圧回路の能力を切り替えを行い、前記設定値に達したときに前記昇圧回路の動作を停止させる制御信号を発生するための切り替え制御回路と、
を備えたことを特徴とする昇圧電圧発生回路。 - 前記第１の電流経路に電流が流れているときには、前記第２の電流経路にも電流が流れているように構成されたことを特徴とする請求項１記載の昇圧電圧発生回路。
- 前記第１の電流経路は、前記設定値の検出用であって、前記昇圧回路の出力端子と基準端子の間に電圧検出ノードを挟んで直列接続される抵抗を持つ第１の抵抗分圧回路と、この抵抗分圧回路内の電圧検出ノードと前記出力端子の間に挿入された少なくとも一つの電圧降下素子とを備えて構成され、
前記第２の電流経路は、前記設定値以下の所定レベルの検出用であって、前記昇圧回路の出力端子と基準端子の間に電圧検出ノードを挟んで直列接続される抵抗を持ち、且つ電圧降下素子を含まない第２の抵抗分圧回路を備えて構成されることを特徴とする請求項１記載の昇圧電圧発生回路。 - 前記第１及び第２の電流経路は、異なる数の電圧降下素子を含むことを特徴とする請求項１記載の昇圧電圧発生回路。
- 前記電圧降下素子は、ダイオード接続されたＭＯＳトランジスタであることを特徴とする請求項１記載の昇圧電圧発生回路。
- 前記電圧降下素子は、ｐｎ接合ダイオードであることを特徴とする請求項１記載の昇圧電圧発生回路。
- 前記電圧降下素子は、抵抗であることを特徴とする請求項１記載の昇圧電圧発生回路。
- 前記昇圧回路は、
クロックにより駆動されてチャージポンプと電荷転送による昇圧を行う昇圧回路本体と、
この昇圧回路本体に供給するクロックを生成するリングオシレータと、
前記切り替え制御回路から得られる制御信号により前記リングオシレータが発生するクロックの周波数を切り替えるための切り替えスイッチ回路とを有する
ことを特徴とする請求項１記載の昇圧電圧発生回路。 - 前記昇圧回路は、
クロックにより駆動されてチャージポンプと電荷転送による昇圧を行う出力端子が共通接続された少なくとも二つの昇圧回路本体と、
これらの昇圧回路本体に供給するクロックを生成するリングオシレータと、
前記切り替え制御回路から得られる制御信号に応じて前記リングオシレータから得られるクロックの前記二つの昇圧回路本体への供給を制御するゲート回路とを有する
ことを特徴とする請求項１記載の昇圧電圧発生回路。 - 前記第１及び第２の抵抗分圧回路はそれぞれ、電圧検出ノードと昇圧回路の出力端子の間に複数個直列に付加された抵抗と、これらの抵抗を選択的にバイパスさせて前記設定値及び設定値以下の所定レベルを切り替えるためのバイパス回路とを有する
ことを特徴とする請求項３記載の昇圧電圧発生回路。 - 前記第１及び第２の抵抗分圧回路はそれぞれ、電圧検出ノードと基準端子の間に複数個直列に付加された抵抗と、これらの抵抗を選択的にバイパスさせて前記設定値及び設定値以下の所定レベルを切り替えるためのバイパス回路とを有する
ことを特徴とする請求項３記載の昇圧電圧発生回路。 - 前記切り替え制御回路は、
前記電圧降下素子が挿入された前記第１の電流経路の電圧検出ノードの出力を基準電圧と比較する第１のコンパレータと、
前記第２の電流経路の電圧検出ノードの出力を基準電圧と比較する第２のコンパレータと、
前記昇圧回路の活性化信号の変化を検知して前記昇圧回路の駆動信号を発生し、前記第１のコンパレータによる反転検出結果により前記駆動信号を非活性とする第１のゲート回路と、
この第１のゲート回路から前記駆動信号が発生されている間、前記第２のコンパレータの出力が反転される前は前記昇圧回路の高速昇圧を行わせる制御信号を発生し、第２のコンパレータの反転検出結果により前記昇圧回路の低速昇圧を行わせる制御信号を発生する第２のゲート回路と、
を備えた
ことを特徴とする請求項１記載の昇圧電圧発生回路。 - 昇圧電圧を発生する昇圧回路と、この昇圧回路の出力電圧が設定値に達したことを検知して前記昇圧回路の動作を停止させる制御を行う電圧レベル設定回路とを備えた昇圧電圧発生回路において、
前記電圧レベル設定回路は、前記昇圧回路の出力端子と基準端子の間に設けられて内部に電圧検出ノードを持ち、且つ少なくとも一つの電圧降下素子が挿入された電流経路と、
この電流経路の電圧降下素子を選択的にバイパスさせるバイパス回路と、
前記電流経路の電圧検出ノードの電圧を検知して、その検知結果に応じて前記バイパス回路を制御するとともに、前記昇圧回路の出力電圧が前記設定値以下の所定レベルで前記昇圧回路の能力を切り替えを行い、前記設定値に達したときに前記昇圧回路の動作を停止させる制御信号を発生するための切り替え制御回路と、
を備えたことを特徴とする昇圧電圧発生回路。 - 請求項１乃至１３のいずれかに記載の昇圧電圧発生回路を備えてデータ書き換え用の昇圧電圧を発生させることを特徴とする不揮発性半導体記憶装置。
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