JP2000100184A - 昇圧電圧発生回路及びこれを用いた不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 高速性を損なうことなく、設定値からのズレ
の小さい昇圧電圧を得ることを可能とした昇圧電圧発生
回路を提供する。 【解決手段】 昇圧回路と、その出力電圧が設定値に達
したことを検知して昇圧回路の動作を停止させる制御を
行う電圧レベル設定回路とを備え、電圧レベル設定回路
は、昇圧回路の出力端子ＶPPと接地端子の間に設けられ
て、昇圧電圧の設定値を検出するための第１の電流経路
９０１と、設定値より僅かに低いレベルを検出するため
の第２の電流経路９０２を有する。電流経路９０１には
電圧降下素子９０５が挿入されている。各電流経路の検
出ノードＮ１，Ｎ２の出力を基準値ＶREFと比較するコ
ンパレータ９０３，９０４を備えて、昇圧回路の駆動信
号ＶＰＰＧＥＮ、昇圧開始から高速昇圧を行わせるため
の制御信号ＶＰＰＧＥＮ１、設定値近傍から低速昇圧を
行わせるための制御信号ＶＰＰＧＥＮ２を発生させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、電気的書き替え
可能な不揮発性半導体記憶装置等において、データ書き
替え用に用いられる昇圧電圧を発生するための昇圧電圧
発生回路、及びこの昇圧電圧発生回路を用いた不揮発性
半導体記憶装置に関する。

【０００２】

【従来の技術】従来より、半導体記憶装置の一つとし
て、電気的書き替えを可能としたＥＥＰＯＭが知られて
いる。中でも、メモリセルを複数個直列接続してＮＡＮ
Ｄセルを構成するＮＡＮＤセル型ＥＥＰＲＯＭは、高集
積化できるものとして注目されている。ＮＡＮＤ型ＥＥ
ＰＲＯＭのメモリセルには、半導体基板上に電荷蓄積層
（浮遊ゲート）と制御ゲートとを積層形成したＦＥＴＭ
ＯＳ構造が用いられる。このメモリセルは、浮遊ゲート
に蓄積された電荷量によって、データ“０”，“１”を
記憶する。複数のメモリセルは、隣接するもの同士でソ
ース、ドレインを共用する形で直列接続されて、ＮＡＮ
Ｄセルが構成される。

【０００３】メモリセルアレイの列方向に並ぶＮＡＮＤ
セルの一端側のドレインは、選択ゲートを介してビット
線に接続され、他端側ソースはやはり選択ゲートを介し
て共通ソース線に接続される。メモリセルの制御ゲート
及び選択ゲートは、メモリセルアレイの行方向にそれぞ
れ制御ゲート線（ワード線）、選択ゲート線として共通
接続される。

【０００４】ＮＡＮＤ型ＥＥＰＲＯＭでのデータ書き込
みは、選択されたワード線（制御ゲート線）に２０Ｖ程
度の昇圧された書き込み用高電圧を印加し、それよりビ
ット線側の非選択ワード線には中間電圧を印加し、デー
タ“０”，“１”に応じて選択メモリセルのチャネル電
圧をコントロールする。“０”データ書き込みのビット
線は０Ｖとし、このビット線電圧を選択メモリセルのチ
ャネルまで転送する。これにより選択メモリセルでは、
トンネル電流により浮遊ゲートに電子が注入され、しき
い値が正の状態（データ“０”）となる。“１”データ
書き込みのビット線には、電源電圧ＶCC（又は中間電
圧）を与え、ビット線側選択ゲートをオフにしてビット
線に沿うメモリセルのチャネルをフローティングにする
か、或いはビット線側選択ゲートをオンとしてメモリセ
ルのチャネルを中間電圧に設定する。この結果、制御ゲ
ートに高電圧が与えられたメモリセルでもしきい値の変
動がなく、負のしきい値状態（データ“１”の消去状
態）に保たれる。

【０００５】ＮＡＮＤ型ＥＥＰＲＯＭでのデータ消去
は、例えばメモリセルアレイ全体について、全てのワー
ド線に０Ｖを印加し、基板或いはウェルに２０Ｖ程度の
消去電圧を印加して、全メモリセルで浮遊ゲートの電荷
を基板側に放出させる。これにより、全メモリセルはし
きい値が負のデータ“１”状態に消去される。メモリセ
ルアレイが複数ブロックある場合に、ブロック単位でデ
ータ消去を行うこともある。

【０００６】データ読み出しは、選択されたワード線に
０Ｖ、残りの非選択ワード線にデータ“０”，“１”に
拘わらずメモリセルがオンする中間電圧を与えて、ＮＡ
ＮＤ型セルが導通するか否かをビット線で検出すること
により行われる。

【０００７】以上のようにＮＡＮＤ型ＥＥＰＲＯＭで
は、データ書き込み動作において、選択ブロックのワー
ド線に電源電圧から昇圧された高電圧や中間電圧が用い
られる。これらの高電圧や中間電圧は、通常チップ内に
形成される昇圧回路により発生される。昇圧回路から発
生される昇圧電圧を所定レベルに設定するためには、昇
圧出力端子を監視して所定レベルに達したことを検知し
て昇圧回路の動作を停止させる制御を行う電圧レベル設
定回路（電圧リミット回路）が設けられる。

【０００８】図１５は、昇圧回路制御を行う従来の電圧
レベル設定回路例を示している。この電圧レベル設定回
路は、昇圧出力端子ＶPPと接地端子ＶSSの間に抵抗ＲP
P，Ｒ0及び活性化用ＭＯＳトランジスタを接続した電流
経路１５１と、この電流経路１５１の電圧検出ノードＮ
０の電圧を基準電圧ＶREFと比較するコンパレータ１５
２と、このコンパレータ１５２の出力により、昇圧回路
駆動信号ＶＰＰＧＥＮを非活性にするゲート回路１５３
とから構成される。

【０００９】この電圧レベル設定回路では、昇圧回路活
性化信号／ＯＳＣＶＰＰが“Ｌ”になると、駆動信号Ｖ
ＰＰＧＥＮ＝“Ｈ”を出力する。この駆動信号により、
昇圧回路を駆動する図１３に示すリングオシレータ１３
１が活性化されて、図１４に示す相補クロックＲＮＧ，
／ＲＮＧを出力する。この相補クロックが昇圧回路本体
に供給され、昇圧動作を開始する。昇圧回路の出力端子
ＶPPが電圧上昇し、所定の設定値に達すると、電流経路
１５１の電圧検出ノードＮ０が基準電圧ＶREFより高く
なる。これによりコンパレータ１５２が“Ｌ”出力を出
すと、駆動信号ＶＰＰＧＥＮが“Ｌ”になり、昇圧動作
を停止する。

【００１０】この図１５に示す電圧レベル設定回路方式
では、基準電圧ＶREFに対して、昇圧電圧の設定値ＶPP0
は、ＶPP0＝ＶREF×（ＲPP＋Ｒ0）／Ｒ0と表される。

【００１１】

【発明が解決しようとする課題】上述した従来の電圧レ
ベル設定回路では、回路中の抵抗が寄生容量を持つため
に、昇圧電圧検出に応答遅れが生じる。この応答遅れ
は、実際に得られる昇圧電圧が設計された設定値よりも
高くなるという事態をもたらす。その様子を、図１６に
示す。図１６（ａ），（ｂ），（ｃ）は、昇圧回路の昇
圧速度が異なる場合、即ち（ａ），（ｂ），（ｃ）の順
で昇圧速度が遅くなる例を示している。

【００１２】書き込み用高電圧等の昇圧所要時間を短縮
するためには、昇圧回路の電流供給能力を大きく設定し
て高速昇圧を行わせることが望ましい。しかし、図１６
（ａ）に示すように、高速で昇圧すると、応答遅れｔｒ
の間に、実際の昇圧電圧ＶPPhは設定値ＶPPから大きく
ずれてしまう。この様な昇圧電圧の設定値からのズレ
は、メモリセルのしきい値の制御性を劣化させ、データ
書き込み不十分のメモリセルが多くなり、或いは誤書き
込みのメモリセルが発生するといった不都合が生じる。

【００１３】昇圧速度を遅くすると、図１６に示すよう
に、設定値からのズレは、ΔＶPPa＞ΔＶPPb＞ΔＶPPc
のように小さくなり、昇圧電圧の制御性はよくなる、し
かし、昇圧速度を遅くすると、設定値までの昇圧に時間
がかかり、高速のデータ書き替えが難しくなる。

【００１４】この発明は、上記事情を考慮してなされた
もので、高速性を損なうことなく、設定値からのズレの
小さい昇圧電圧を得ることを可能とした昇圧電圧発生回
路を提供することを目的としている。この発明はまた、
その様な昇圧電圧発生回路を内蔵してデータ書き換えの
制御性を向上させた不揮発性半導体記憶装置を提供する
ことを目的とする。

【００１５】

【課題を解決するための手段】この発明は、昇圧電圧を
発生する昇圧回路と、この昇圧回路の出力電圧が設定値
に達したことを検知して前記昇圧回路の動作を停止させ
る制御を行う電圧レベル設定回路とを備えた昇圧電圧発
生回路において、前記電圧レベル設定回路が、前記昇圧
回路の出力端子と基準端子の間に設けられてそれぞれの
内部に電圧検出ノードを持ち、且つ各電圧検出ノードに
電圧差を生じさせる電圧降下素子が少なくとも一方に挿
入された第１及び第２の少なくとも二つの電流経路と、
これらの電流経路の各電圧検出ノードの電圧を検知し
て、前記昇圧回路の出力電圧が前記設定値以下の所定レ
ベルで前記昇圧回路の能力を切り替えを行い、前記設定
値に達したときに前記昇圧回路の動作を停止させる制御
信号を発生するための切り替え制御回路と、を備えたこ
とを特徴とする。

【００１６】この発明において例えば、前記第１の電流
経路は、前記設定値の検出用であって、前記昇圧回路の
出力端子と基準端子の間に電圧検出ノードを挟んで直列
接続される抵抗を持つ第１の抵抗分圧回路と、この抵抗
分圧回路内の電圧検出ノードと前記出力端子の間に挿入
された少なくとも一つの電圧降下素子とを備えて構成さ
れ、前記第２の電流経路は、前記設定値以下の所定レベ
ルの検出用であって、前記昇圧回路の出力端子と基準端
子の間に電圧検出ノードを挟んで直列接続される抵抗を
持ち、且つ電圧降下素子を含まない第２の抵抗分圧回路
を備えて構成される。

【００１７】またこの発明において、前記第１及び第２
の電流経路は、異なる数の電圧降下素子を含んで構成す
ることができる。この発明において第１の電流経路に挿
入される電圧降下素子としては、ダイオード接続された
ＭＯＳトランジスタ、ｐｎ接合ダイオード、抵抗の中か
ら選ばれた一種が用いられる。

【００１８】この発明において前記昇圧回路は、例え
ば、（ａ）クロックにより駆動されてチャージポンプと
電荷転送による昇圧を行う昇圧回路本体と、この昇圧回
路本体に供給するクロックを生成するリングオシレータ
と、 前記切り替え制御回路から得られる制御信号によ
り前記リングオシレータのゲート段数を切り替えて発生
するクロックの周波数を切り替えるための切り替えスイ
ッチ回路とを有するもの、或いは（ｂ）クロックにより
駆動されてチャージポンプと電荷転送による昇圧を行う
出力端子が共通接続された少なくとも二つの昇圧回路本
体と、これらの昇圧回路本体に供給するクロックを生成
するリングオシレータと、前記切り替え制御回路から得
られる制御信号に応じて前記リングオシレータから得ら
れるクロックの前記二つの昇圧回路本体への供給を制御
するゲート回路とを有するものとする。

【００１９】またこの発明において、設定値が順次変化
する昇圧電圧を発生させる場合には、前記第１及び第２
の電流経路における第１及び第２の抵抗分圧回路とし
て、電圧検出ノードと昇圧回路の出力端子の間に複数
個直列に付加された抵抗と、これらの抵抗を選択的にバ
イパスさせて前記設定値及び設定値以下の所定レベルを
切り替えるためのバイパス回路とを有するものを用い、
或いは電圧検出ノードと基準端子の間に複数個直列に
付加された抵抗と、これらの抵抗を選択的にバイパスさ
せて前記設定値及び設定値以下の所定レベルを切り替え
るためのバイパス回路とを有するものを用いる。

【００２０】この発明において、前記切り替え制御回路
は例えば、電圧降下素子が挿入された第１の電流経路の
電圧検出ノードの出力を基準電圧と比較する第１のコン
パレータと、第２の電流経路の電圧検出ノードの出力を
基準電圧と比較する第２のコンパレータと、前記昇圧回
路の活性化信号の変化を検知して前記昇圧回路の駆動信
号を発生し、前記第１のコンパレータによる反転検出結
果により前記駆動信号を非活性とする第１のゲート回路
と、この第１のゲート回路から前記駆動信号が発生され
ている間、前記第２のコンパレータの出力が反転される
前は前記昇圧回路の高速昇圧を行わせる制御信号を発生
し、第２のコンパレータの反転検出結果により前記昇圧
回路の低速昇圧を行わせる制御信号を発生する第２のゲ
ート回路と、を備えて構成される。

【００２１】この発明はまた、昇圧電圧を発生する昇圧
回路と、この昇圧回路の出力電圧が設定値に達したこと
を検知して前記昇圧回路の動作を停止させる制御を行う
電圧レベル設定回路とを備えた昇圧電圧発生回路におい
て、前記電圧レベル設定回路が、前記昇圧回路の出力端
子と基準端子の間に設けられて内部に電圧検出ノードを
持ち、且つ少なくとも一つの電圧降下素子が挿入された
電流経路と、この電流経路の電圧降下素子を選択的にバ
イパスさせるバイパス回路と、前記電流経路の電圧検出
ノードの電圧を検知して、その検知結果に応じて前記バ
イパス回路を制御するとともに、前記昇圧回路の出力電
圧が前記設定値以下の所定レベルで前記昇圧回路の能力
を切り替えを行い、前記設定値に達したときに前記昇圧
回路の動作を停止させる制御信号を発生するための切り
替え制御回路と、を備えたことを特徴とする。

【００２２】この発明に係る不揮発性半導体記憶装置
は、上述した昇圧電圧発生回路を備えてデータ書き換え
用の昇圧電圧を発生させることを特徴とする。

【００２３】この発明によると、昇圧回路の動作を停止
させるための電圧レベル設定回路（即ち電圧リミット回
路）に、それぞれ電圧検出ノードを持つ少なくとも二つ
の電流経路を設け、各電圧検出ノードの電圧検知結果に
応じて昇圧回路の動作停止だけでなく、昇圧回路の能力
（具体的には、昇圧速度）を切り替え制御するようにし
ている。そのために、二つの電流経路の電圧検出ノード
に電圧差を生じさせるように、少なくとも一方の電流経
路に電圧降下素子を挿入することによって、二つの電流
経路に、昇圧動作を停止させるための設定値と、それよ
り少し低い所定レベルの検出機能を持たせる。そして、
昇圧動作を開始した後、設定値より僅かに低いレベルま
では、高速の昇圧動作を行わせ、その後最終的な設定値
が検出されるまでは昇圧速度を遅くするというように、
昇圧回路の能力を可変制御する。

【００２４】この様な昇圧能力の可変制御を行うことに
より、昇圧回路の高速性を損なうことなく、昇圧回路の
最終的な出力電圧の設定値（リミット電圧値）からのズ
レを小さくすることができる。そして、この様な昇圧電
圧発生回路をＮＡＮＤ型ＥＥＰＲＯＭ等の電気的書き替
え可能な不揮発性半導体記憶装置に内蔵することによ
り、データ書き換え時のメモリセルのしきい値制御性を
向上させることができる。

【００２５】

【発明の実施の形態】以下、図面を参照して、この発明
の実施例を説明する。図１は、この発明の一実施例に係
るＮＡＮＤセル型ＥＥＰＲＯＭのブロック構成を示す。
メモリセルアレイ１０１は後述するように、不揮発性の
メモリセルを直列接続したＮＡＮＤセルを配列して構成
される。このメモリセルアレイ１０１のビット線データ
をセンスし、或いは書き込みデータを保持するためにビ
ット線制御回路（センスアンプ兼データラッチ）１０２
が設けられている。センスアンプ兼データラッチ１０２
は、データ書き込み後のベリファイ読み出し及び書き込
み不十分のメモリセルに対する再書き込みを行う際のビ
ット線電位制御をも行うもので、例えばＣＭＯＳフリッ
プフロップを主体として構成される。

【００２６】センスアンプ兼データラッチ１０２は、デ
ータ入出力バッファ１０６に接続されている。センスア
ンプ兼データラッチ１０２とデータ入出力バッファ１０
６の間の接続は、アドレスバッファ１０４からのアドレ
ス信号を受けるカラムデコーダ１０３の出力により制御
される。

【００２７】メモリセルアレイ１０１に対して、メモリ
セルの選択を行うため、より具体的には制御ゲート及び
選択ゲートを制御するために、ロウデコーダ１０５が設
けられている。基板電位制御回路１０７は、メモリセル
アレイ１０１が形成されるｐ型基板（又はｐ型ウェル）
の電位を制御するために設けられている。

【００２８】メモリセルアレイ１０１のデータ書き換え
のための各種昇圧電圧を発生するために、昇圧電圧発生
回路群１２０が設けられている。具体的に昇圧電圧発生
回路群１２０は、データ書き込み時選択されたメモリセ
ルに与えられる電源電圧より昇圧された書き込み用高電
圧を発生する書き込み用高電圧発生回路１０９、データ
書き込み時非選択ワード線やビット線に与えられる中間
電圧を発生する中間電圧発生回路１１０、データ読み出
し時（ベリファイ読み出し時を含む）、非選択ワード線
に与えられる中間電圧を発生する中間電圧発生回路１１
１、データ消去時の消去用高電圧を発生する消去用高電
圧発生回路１１２を有する。これらの電圧発生回路１０
９〜１１２を制御するために、制御信号発生回路１０８
が設けられている。

【００２９】図２（ａ）（ｂ）は、メモリセルアレイ１
０１の一つのＮＡＮＤセル部分の平面図と等価回路図で
あり、図３（ａ）（ｂ）は図２（ａ）のＡ−Ａ′，Ｂ−
Ｂ′断面図である。ＮＡＮＤセルは、ｐ型シリコン基板
１１の素子分離絶縁膜１２で囲まれた領域に形成されて
いる。各メモリセルは、基板１１にゲート絶縁膜１３を
介して浮遊ゲート１４（１４₁，１４₂，…，１４₈）が
形成され、この上に層間絶縁膜１５を介して制御ゲート
１６（１６₁，１６₂，…，１６₈）が形成されて、構成
されている。これらのメモリセルのソース、ドレイン拡
散層であるｎ型拡散層１９（１９₀，１９₁，…，１
９₁₀）は、隣接するもの同士共有する形で接続され、こ
れによりＮＡＮＤセルが構成されている。

【００３０】ＮＡＮＤセルのドレイン、ソース側にはそ
れぞれ、メモリセルの浮遊ゲート、制御ゲートと同時に
形成された選択ゲート１４₉，１６₉及び１４₁₀，１６₁₀
が設けられている。素子形成された基板上はＣＶＤ酸化
膜１７により覆われ、この上にビット線１８が配設され
ている。ビット線１８はＮＡＮＤセルの一端のドレイン
側拡散層１９₀にコンタクトさせている。行方向に並ぶ
ＮＡＮＤセルの制御ゲート１４は共通に制御ゲート線Ｃ
Ｇ１，ＣＧ２，…，ＣＧ８として配設されて、これがワ
ード線となる。選択ゲート１４₉，１６₉及び１４₁₀，１
６₁₀もそれぞれ行方向に連続に配設されて選択ゲート線
ＳＧ１，ＳＧ２となる。

【００３１】図４は、この様なＮＡＮＤセルがマトリク
ス配列されたメモリセルアレイ１０１の等価回路を示し
ている。同一の制御ゲート線（ワード線）及び選択ゲー
ト線を共有する、破線で囲んだ範囲のＮＡＮＤセル群を
ブロックと称し、読み出し、書き込みの動作は通常、複
数のブロックのうち一つを選択して行われる。

【００３２】図５は、図１における書き込み用高電圧発
生回路１０９の構成を示している。書き込み用高電圧発
生回路１０９は、昇圧電圧を発生する昇圧回路５００
と、この昇圧回路５００の出力電圧が所定の設定値に達
したことを検知して昇圧回路５００の動作を停止させる
制御を行う電圧レベル設定回路（リミット回路）５０３
とから構成される。但しこの実施例の場合、電圧レベル
設定回路５０３は従来のように昇圧回路５００の動作停
止の制御を行う他、後述するように、昇圧回路５００の
能力の可変制御をも行うものとして構成される。昇圧回
路５００は、クロックにより制御される昇圧回路本体５
０１と、これにクロックを与えるリングオシレータ５０
２により構成される。

【００３３】昇圧回路本体５０１は、図８に示すよう
に、ダイオード接続されて電源ＶCCと昇圧出力端子ＶPP
の間に直列接続された、電荷転送用のＮＭＯＳトランジ
スタＱＮ８１〜ＱＮ８６と、これらのトランジスタの接
続ノードに設けられたチャージポンピング用のキャパシ
タＣ８１〜Ｃ８５を用いて構成される。キャパシタＣ８
１〜Ｃ８５の端子には、交互に相補クロックＲＮＧ，／
ＲＮＧが与えられる。これにより、各キャパシタの電荷
蓄積と、ＭＯＳトランジスタによる一方向への電荷転送
が繰り返されて、電源電圧ＶCCより昇圧された電圧が発
生される。

【００３４】昇圧出力端子ＶPPと電源ＶCCの間には、活
性化信号／ＯＳＣＶＰＰが入るＤタイプＮＭＯＳトラン
ジスタＱNDが設けられている。活性化信号／ＯＳＣＶＰ
Ｐ＝“Ｈ”の間、トランジスタＱNDはオンであって、出
力端子ＶPPはＶCC電位に保持される。活性化信号／ＯＳ
ＣＶＰＰ＝“Ｌ”になると、トランジスタＱNDはオフに
なって出力端子ＶPPが電源ＶCCから切り離され、クロッ
クＲＮＧ，／ＲＮＧによる昇圧動作が可能となる。

【００３５】リングオシレータ５０２は、図６に示すよ
うに、二入力ＮＡＮＤゲートＧ６１を含んでインバータ
Ｉ６１〜Ｉ６４をリング状に接続して構成される。各ゲ
ート段にはキャパシタＣ６１〜Ｃ６４が接続されてい
る。ＮＡＮＤゲートＧ６１の一つの入力端子は、リング
を構成するため帰還用であり、他の入力端子は昇圧回路
の活性化時に“Ｈ”となる駆動信号ＶＰＰＧＥＮが入
る。即ち、駆動信号ＶＰＰＧＥＮ＝“Ｈ”が入ることに
より、リングオシレータ５０２は発振を開始する。

【００３６】リングオシレータ５０２の出力は、インバ
ータＩ６５と更にその出力を反転するインバータＩ６６
を介して取り出されて、図８の昇圧回路本体に与えられ
る相補クロックＲＮＧ，／ＲＭＧとして発生される。

【００３７】このリングオシレータ５０２には、後述す
る電圧レベル設定回路から得られる制御信号ＶＰＰＧＥ
Ｎ１，ＶＰＰＧＥＮ２により制御されてリングオシレー
タ５０２のゲート段数を切り替えて、発生するクロック
の周波数を切り替えるための切り替えスイッチ回路６０
１が設けられている。切り替えスイッチ回路６０１は、
インバータＩ６２の出力端子と次のインバータＩ６３の
入力端子の間に挿入されたＮＭＯＳトランジスタＱＮ６
１と、ＮＡＮＤゲートＧ６１の出力端子とインバータＩ
６３の入力端子の間に介在させたＮＭＯＳトランジスタ
ＱＮ６２とから構成されている。

【００３８】切り替えスイッチ回路６０１に入る制御信
号が、ＶＰＰＧＥＮ１＝“Ｈ”（＝ＶCC）、ＶＰＰＧＥ
Ｎ２＝“Ｌ”（＝０Ｖ）のときは、ＭＯＳトランジスタ
ＱＮ６２がオンになって、リングオシレータ５０２の段
数が少なくなり、図７（ａ）に示すクロックＲＮＧ，／
ＲＮＧが得られる。制御信号が、ＶＰＰＧＥＮ１＝
“Ｌ”、ＶＰＰＧＥＮ２＝“Ｈ”のときは、ＭＯＳトラ
ンジスタＱＮ６１がオンになって、リングオシレータ５
０２の段数が多くなり、図７（ｂ）に示すように、図７
（ａ）に比べて長周期（即ち低周波）のクロックＲＮ
Ｇ，／ＲＮＧが得られることになる。

【００３９】図９は、昇圧回路５００の出力レベルを監
視しながら昇圧回路５００の制御信号（具体的には、図
６のリングオシレータ５０２を活性化する駆動信号ＶＰ
ＰＧＥＮと、リングオシレータの周波数切り替えを行う
制御信号ＶＰＰＧＥＮ１及びＶＰＰＧＥＮ２）を発生す
るための電圧レベル設定回路５０３の構成例である。こ
の電圧レベル設定回路５０３は、昇圧出力端子ＶPPに得
られる電圧を複数段階のレベルで検知して、昇圧回路５
００の能力の切り替え制御、具体的には昇圧速度の切り
替え制御を行うために、昇圧電圧出力端子ＶPPと接地端
子ＶSSの間に設けられた複数の電流経路、具体的に図の
例では二つの電流経路９０１と９０２を有する。

【００４０】第１の電流経路９０１は、最終的な昇圧電
圧の設定値を検出するためのもので、抵抗分圧回路を構
成する二つの抵抗ＲPPとＲ0、活性化用ＮＭＯＳトラン
ジスタＱＮ１０１、及び電圧降下素子９０５が端子ＶPP
とＶSSの間に直列接続されている。抵抗ＲPPとＲ0の接
続ノードＮ１が電圧検出ノードであり、電圧降下素子９
０５はこの電圧検出ノードＮ１よりＶPP端子側に設けら
れている。この実施例の場合、電圧降下素子９０５は、
電流によらずほぼ一定電圧の降下を生じるように、ダイ
オード接続されたＮＭＯＳトランジスタＱＮ１０３によ
り構成されている。

【００４１】第２の電流経路９０２は、最終的に得られ
る昇圧電圧の設定値より僅かに低いレベルを検知するた
めのもので、第１の電流経路９０１と同様に、抵抗ＲPP
及びＲ0による分圧回路と、活性化用ＮＭＯＳトランジ
スタＱＮ１０２を有するが、電圧降下素子は挿入されて
いない。抵抗ＲPPとＲ0の接続ノードＮ２が電圧検出ノ
ードである。第１の電流経路９０１と第２の電流経路９
０２の抵抗値はこの実施例の場合、同じであるものとす
る。

【００４２】これらの電流経路９０１，９０２では、昇
圧回路活性化信号／ＯＳＣＶＰＰが“Ｌ”になると、活
性化トランジスタＱＮ１０１，ＱＮ１０２がオンして、
電流が流れる。このとき、電圧検出ノードＮ１，Ｎ２の
間には、電圧降下素子９０５による電圧降下分の影響に
よる電圧差が生じることになる。これらの電流経路９０
１，９０２の検出ノードＮ１，Ｎ２の電圧を検知して、
昇圧回路の能力切り替えを行う制御信号ＶＰＰＧＥＮ
１，ＶＰＰＧＥＮ２を発生するための切り替え制御回路
として、コンパレータ９０３，９０４及びゲート回路９
０６，９０７が設けられている。

【００４３】コンパレータ９０３，９０４はそれぞれ、
電流経路９０１，９０２の各電圧検出ノードＮ１，Ｎ２
の電圧が基準電圧ＶREFを超えたことを検知するための
ものである。一方のコンパレータ９０３は、ＰＭＯＳト
ランジスタＱＰ１０２，ＱＰ１０３の対による能動負荷
と、差動ＮＭＯＳトランジスタ対ＱＮ１０４，ＱＮ１０
５を有するカレントミラー型差動増幅器により構成され
ている。電源側には、活性化用ＰＭＯＳトランジスタＱ
Ｐ１０１が設けられている。他方のコンパレータ９０４
も同様に、能動負荷を構成するＰＭＯＳトランジスタＱ
Ｐ１０５，ＱＰ１０６、差動ＮＭＯＳトランジスタ対Ｑ
Ｎ１０６，ＱＮ１０７、及び活性化用ＰＭＯＳトランジ
スタＱＰ１０４を持つカレントミラー型差動増幅器によ
り構成されている。

【００４４】コンパレータ９０３の出力ノードＮ３は、
昇圧回路のリングオシレータ駆動信号ＶＰＰＧＥＮを発
生するゲート回路９０６を構成するＮＡＮＤゲートＧ１
０１の一つの入力端子に接続される。ＮＡＮＤゲートＧ
１０１の他方の入力端子には、昇圧回路活性化信号／Ｏ
ＳＣＶＰＰをインバータＩ１０１により反転した信号が
入力される。従って、昇圧回路が活性化されており、コ
ンパレータ９０３の出力ノードＮ３が“Ｈ”の間、リン
グオシレータ５０２を駆動する信号ＶＰＰＧＥＮが
“Ｈ”になる。

【００４５】他方のコンパレータ９０４の出力ノードＮ
４には、その出力信号と、コンパレータ９０３側のＮＡ
ＮＤゲートＧ１０１から得られる駆動信号ＶＰＰＧＥＮ
との論理により、昇圧回路の昇圧速度の切り替え制御を
行う制御信号ＶＰＰＧＥＮ１，ＶＰＰＧＥＮ２を発生す
るゲート回路９０７が設けられている。即ち、コンパレ
ータ９０４の出力ノードＮ４が“Ｈ”の間、駆動信号Ｖ
ＰＰＧＥＮとの一致により制御信号ＶＰＰＧＥＮ１を出
すＮＡＮＤゲートＧ１０３と、出力ノードＮ４が“Ｌ”
になったことを検出して駆動信号ＶＰＰＧＥＮとの一致
により制御信号ＶＰＰＧＥＮ２を発生するＮＡＮＤゲー
トＧ１０２が設けられている。

【００４６】この様に構成される電圧レベル設定回路５
０３により制御される昇圧回路５００の動作を次に説明
する。昇圧回路５００は活性化信号／ＯＳＣＶＰＰによ
り活性化される。昇圧回路５００が活性化された後、二
つの電流経路９０１，９０２の検出ノードＮ１，Ｎ２の
電圧が基準電圧ＶREFに至らない間、コンパレータ９０
３の出力ノードＮ３は“Ｈ”であり、ＮＡＮＤゲートＧ
１０１の一致検出により、駆動信号ＶＰＰＧＥＮが
“Ｈ”となる。これにより、リングオシレータ５０２が
活性化される。この間、コンパレータ９０４の出力ノー
ドＮ４も“Ｈ”であり、駆動信号ＶＰＰＧＥＮと出力ノ
ードＮ４の信号の一致がＮＡＮＤゲートＧ１０３により
検出されて、制御信号ＶＰＰＧＥＮ１が“Ｈ”となる。
このとき制御信号ＶＰＰＧＥＮ２は“Ｌ”である。

【００４７】制御信号ＶＰＰＧＥＮ１が“Ｈ”、制御信
号ＶＰＰＧＥＮ２が“Ｌ”のとき、図６に示すリングオ
シレータ５０２は、インバータ段数の少ない状態とな
り、相補クロックＲＮＧ，／ＲＮＧは短周期、即ち図７
（ａ）に示す高速クロックとなる。これにより、高速の
昇圧動作（充電動作）が行われる。

【００４８】昇圧出力端子ＶPPが上昇してあるレベルに
なると、二つの電流経路９０１，９０２の電圧検出ノー
ドＮ１，Ｎ２のうち、第２の電流経路９０２側のノード
Ｎ２が先に基準電圧ＶREFを超える。第１の電流経路９
０１には、電圧降下素子９０５が挿入されているからで
ある。これにより、コンパレータ９０４の出力ノードＮ
４が“Ｌ”になると、ＮＡＮＤゲートＧ１０３の出力は
“Ｈ”、従って制御信号ＶＰＰＧＥＮ１が“Ｌ”にな
り、代わってＮＡＮＤゲートＧ１０２の出力が“Ｌ”、
従って制御信号ＶＰＰＧＥＮ２が“Ｈ”になる。これに
より、図６に示すリングオシレータ５０２ではＭＯＳト
ランジスタＱＮ６１がオン、ＭＯＳトランジスタＱＮ６
２がオフとなる。即ちリングオシレータ５０２が出力す
る相補クロックＲＮＧ，／ＲＮＧは、図７（ｂ）に示す
長周期、即ち低周波数のクロックとなる。この結果、昇
圧カーブが切り替えられて緩くなる。

【００４９】その後、第１の電流経路９０１の電圧検出
ノードＮ１が基準電圧ＶREFを超えると、コンパレータ
９０３の出力が反転する。これにより、駆動信号ＶＰＰ
ＧＥＮが“Ｌ”になる。同時に、ＮＡＮＤゲートＧ１０
２の出力が“Ｈ”となるから、駆動信号ＶＰＰＧＥＮ２
が“Ｌ”になる。これにより、昇圧回路の昇圧動作は停
止する。

【００５０】この実施例により得られる昇圧電圧カーブ
を、従来の図１６と比較して、図１０に示す。時刻ｔ０
で昇圧を開始し、開始直後は前述のように高速で昇圧す
る。時刻ｔ１では、制御信号ＶＰＰＧＥＮ１，ＶＰＰＧ
ＥＮ２の“Ｈ”，“Ｌ”が反転し、昇圧動作が切り替え
られて急激に低速になる。この場合、昇圧速度が切り替
えられるレベルは、設定値ＶPP0から電圧降下素子９０
５による電圧降下分Ｖchだけ下がった点である。残りの
昇圧分Ｖchは低速の昇圧動作により、設定値ＶPPに近い
最終昇圧電圧ＶPPhを得ることができる。

【００５１】具体的にこの実施例の場合、電圧レベル設
定回路５０３の第２の電流経路９０２により検出される
昇圧レベルＶPP1は、下記数１となる。

【００５２】

【数１】ＶPP1＝ＶREF×（ＲPP＋Ｒ0）／Ｒ0

【００５３】そして、第１の電流経路９０１の電圧降下
素子９０５での電圧降下分をＶchとして、この第１の電
流経路９０１により検出される昇圧電圧の最終的な設定
値ＶPP0は、下記数２で表される。

【００５４】

【数２】ＶPP0＝Ｖch＋ＶREF×（ＲPP＋Ｒ0）／Ｒ0 ＝ＶPP1＋Ｖch

【００５５】昇圧出力端子ＶPPが設定値ＶPP0に達した
後、応答遅れｔｒの後の時刻ｔ２で、制御信号ＶＰＰＧ
ＥＮ，ＶＰＰＧＥＮ２が“Ｌ”になり、昇圧回路５００
が動作停止するが、このとき実際に得られる昇圧電圧Ｖ
PPhの設定値ＶPP0からのズレΔＶPPdは、従来の図１６
（ａ）の高速昇圧の場合のΔＶPPaに比べて、小さいも
のとなる。

【００５６】上述のような昇圧回路５００と電圧レベル
設定回路５０３を持つ書き込み用高電圧発生回路を用い
たこの実施例のＮＡＮＤ型ＥＥＰＲＯＭのデータ書き込
み動作を次に説明する。

【００５７】図１１は、データ書き込みの動作フローで
ある。データ書き込み動作は、ＥＥＰＲＯＭチップへの
書き込みデータの入力で始まる（Ｓ１）。続いて、書き
込み用高電圧発生回路から得られる書き込みパルスの印
加動作を行い（Ｓ２）、その後書き込みベリファイ動作
を行う（Ｓ３）。ベリファイ読み出しによりデータ書き
込みが充分なされたか否かの判定を行い（Ｓ４）、書き
込みが完了していれば、データ書き込み動作は終了とな
る。書き込み不十分のメモリセルがある場合には、更に
書き込みパルス印加（Ｓ２）とベリファイ動作（Ｓ３）
を書き込みが完了するまで繰り返す。以後はこの繰り返
しを書き込みループと呼び、また繰り返した回数をルー
プ回数と呼ぶ。

【００５８】図１２は、書き込みパルス印加の動作タイ
ミング図を示す。図１２において、Ｃｅｌｌ−Ｓｏｕｒ
ｓｅは共通ソース線、Ｃｅｌｌ−ｐ−ｗｅｌｌはメモリ
セルアレイが形成されたｐ型ウェル、ＶPPが前述の書き
込み高電圧用昇圧回路の出力端子、ＶＭＷＬ，ＶＭＢＬ
はそれぞれ非選択ワード線及びデータ“０”のビット線
に与えられる中間電圧発生回路の出力端子である。図１
２では、ＮＡＮＤセル内の８本の制御ゲート線ＣＧ１〜
８のうち、ＣＧ２が選択された場合を示している。

【００５９】書き込みパルス印加動作が始まると、まず
選択ブロック内の非選択制御ゲート線ＣＧ１，ＣＧ３〜
８がＶCCまで充電される。同時に、共通ソース線や書き
込みデータが“０”であるビット線もＶCCまで充電され
る。書き込みパルス印加動作の間、メモリセルアレイの
ｐ型ウェルは０Ｖ、ソース側選択ゲート線ＳＧ２も０Ｖ
に固定される。

【００６０】続いて、非選択の制御ゲート線ＣＧ１，Ｃ
Ｇ３〜８、ビット線側選択ゲート線ＳＧ１、データ
“０”のビット線等への中間電圧充電が開始され、これ
に遅れて活性化信号／ＯＳＣＶＰＰが“Ｌ”になって、
書き込み用高電圧の昇圧が開始される。そして、充電完
了後、その状態をしばらく保持することにより、データ
書き込みがなされる。その後、制御ゲート線及び選択ゲ
ート線を０Ｖまで放電すると共に、各昇圧回路出力端子
をＶCCに戻す。最後にビット線を０Ｖに戻して、書き込
み動作を終了する。

【００６１】前述のように、活性化信号／ＯＳＣＶＰＰ
が“Ｌ”になると（時刻ｔ０）、同時に昇圧回路の駆動
信号ＶＰＰＧＥＮ及び制御信号ＶＰＰＧＥＮ１が“Ｈ”
になり、これにより選択制御ゲート線ＣＧ２は高速に充
電される。所定の充電電圧に達する前に、制御信号ＶＰ
ＰＧＥＮ１が“Ｌ”、代わって制御信号ＶＰＧＥＮ２が
“Ｈ”になり（時刻ｔ１）、充電カーブは急激に緩くな
る。そして、駆動信号ＶＰＰＧＥＮ及び制御信号ＶＰＰ
ＧＥＮ２が“Ｌ”になり（時刻ｔ２）、充電が完了す
る。

【００６２】比較のため、図１３に示すリングオシレー
タ１３１と図１５に示す電圧レベル設定回路を用いて構
成された従来の書き込み用高電圧発生回路を用いた場合
の書き込み動作タイミングを図１７に示す。

【００６３】以上のようにこの実施例によると、２つの
電流経路を用いた電圧レベル設定回路を用いることによ
る昇圧回路の能力の切り替え制御、具体的にはリングオ
シレータの発振クロックの周波数切り替えによる昇圧速
度の切り替え制御を行うことによって、高電圧の高速充
電と高電圧のレベル制御性の向上が図られる。

【００６４】図１８は、先の実施例の図５に示す昇圧回
路５００を変形した実施例である。この実施例では、二
つの昇圧回路本体１８２ａ，１８２ｂがそれらの出力端
子を共通接続して配置される。二つの昇圧回路本体１８
２ａ，１８２ｂはそれぞれ、図２０，図２１に示すよう
に従来と同様の構成である。これらの昇圧回路本体１８
２ａ，１８２ｂにそれぞれ相補クロックＲＮＧＡ，／Ｒ
ＮＧＡ，ＲＮＧＢ，／ＲＮＧＢを供給する昇圧制御回路
１８１は、リングオシレータを主体として構成される
が、具体的には図１９に示すような構成となる。

【００６５】即ち、リングオシレータ１９１は、固定周
期であり、その出力には、電圧レベル設定回路５０３に
より得られる制御信号で制御されて出力クロックの二つ
の昇圧回路本体１８２ａ，１８２ｂへの供給を制御する
ゲート回路１９２が設けられている。なお電圧レベル設
定回路５０３は、この実施例の場合、制御信号ＶＰＰＧ
ＥＮ２を生成するゲート部分が不要となる他、図９の回
路構成がそのまま用いられる。

【００６６】ゲート回路１９２は、制御信号ＶＰＰＧＥ
Ｎ１に拘わらず、リングオシレータ１９１の出力とその
反転出力をそのまま、第１の昇圧回路本体１８２ａの相
補クロックＲＮＧＡ，／ＲＮＧＡとして出力する部分
と、制御信号ＶＰＰＧＥＮ１が“Ｈ”になったときに、
リングオシレータ１９１の出力と制御信号ＶＰＰＧＥＮ
１とのＡＮＤにより、第２の昇圧回路本体１８２ｂの相
補クロックＲＮＧＢ，／ＲＮＧＢを出力するＮＡＮＤゲ
ートＧ１９１，Ｇ１９２を有する。

【００６７】先の実施例で説明したように、電圧レベル
設定回路５０３から得られる制御信号ＶＰＰＧＥＮ１
は、昇圧開始と同時に“Ｈ”となり、昇圧レベル設定値
の近くで“Ｌ”になる。従ってこの実施例の場合、昇圧
開始から昇圧電圧の設定値の近くまでは、二つの昇圧回
路本体１８２ａ，１８２ｂが同時に動作する。設定レベ
ル近くに達して制御信号ＶＰＰＧＥＮ１が“Ｌ”になる
と、相補クロックＲＮＧＢ，／ＲＮＧＢの発生は止ま
り、一方の昇圧回路本体１８２ｂの動作が停止する。そ
の後、昇圧電圧が設定値になると、駆動信号ＶＰＰＧＥ
Ｎが“Ｌ”になってリングオシレータ１９１が動作停止
し、二つの昇圧回路本体１８２ａ，１８２ｂともに動作
停止する。

【００６８】以上のようにこの実施例では、昇圧開始か
ら一定レベルまでは、併設された二つの昇圧回路本体１
８２ａ，１８２ｂによる昇圧能力の高い状態での昇圧動
作が行われ、その後一方の昇圧回路本体を切り離した昇
圧能力の低い状態での昇圧が行われる。従って結果的に
先の実施例と同様に、高速の昇圧動作から低速の昇圧動
作への切り替えが行われる。この様な昇圧回路の能力調
整により、先の実施例と同様に、高速性を確保しなが
ら、昇圧レベルの制御性を高いものとすることが可能と
なる。

【００６９】ここまでは、データ書き込みループの回数
によらず、書き込み用高電圧のレベルが一定である場合
を想定したが、書き込み用電圧を書き込みループ毎にレ
ベルを変化させる場合にもこの発明を適用することがで
きる。その様な実施例を次に説明する。

【００７０】図２２は、書き込みループ毎に書き込み用
高電圧のレベルを高くする実施例のデータ書き込み動作
のフローを、先の実施例の図１１に対応させて示してい
る。図１１と異なるのは、書き込み不十分が判定される
毎に、書き込み用高電圧のレベルを変更するステップＳ
５が追加される点である。

【００７１】図２３は、この実施例での昇圧回路制御に
用いられる電圧レベル設定回路５０３の構成を、図９に
対応させて示している。基本的な構成は、図９と同様で
あるが、この実施例では各電流経路９０１，９０２の抵
抗分圧回路部の検知ノードＮ１，Ｎ２より接地端子側に
更に、直列に複数の抵抗Ｒ１〜Ｒ５が挿入されている。

【００７２】更に、各電流経路９０１，９０２に追加さ
れた抵抗Ｒ１〜Ｒ５にはそれぞれ、書き込みループ毎に
合成抵抗値を切り替えるためのバイパス回路２３１，２
３２が設けられている。バイパス回路２３１，２３２は
具体的には、１つの抵抗Ｒ１をバイパスするＮＭＯＳト
ランジスタＱ１、２つの抵抗Ｒ１及びＲ２をバイパスす
るＮＭＯＳトランジスタＱ２、以下同様に３つ，４つ，
５つの抵抗をバイパスするＮＭＯＳトランジスタＱ３，
Ｑ４，Ｑ５により構成される。これらのＮＭＯＳトラン
ジスタＱ１〜Ｑ５は、書き込みループ毎に発生される制
御信号ＰＧＭ１〜ＰＧＭ５により制御される。

【００７３】即ちこの実施例の場合、書き込みループ毎
に順次発生される制御信号ＰＧＭ１〜ＰＧＭ５により、
電流経路９０１，９０２の検出ノードＮ１，Ｎ２より接
地端子側の合成抵抗値は、大きな値から順次小さくなる
ように制御される。言い換えれば、第１の電流経路９０
１で決まる昇圧レベル設定値は、初期の書き込みループ
では低く、書き込みループ毎に高くなる。同時に、第２
の電流経路９０２で決まる昇圧速度切り替えの行われる
レベルが、書き込みループの初期では低く、次第に高く
なるように制御される。

【００７４】図２４は、この実施例の電圧レベル設定回
路を用いた場合の、書き込み用高電圧パルス波形を制御
信号ＰＧＭ１〜ＰＧＭ５と共に示している。図の例は、
最初の書き込みループでは昇圧レベル設定値は１５Ｖで
あり、順次１Ｖずつ設定値が上がる場合である。昇圧速
度の切り替えられる点は、各書き込みループとも、設定
値からＶthnだけ下がった点である。この電圧Ｖthnは、
第１の電流経路９０１に挿入されている電圧降下素子９
０５による電圧降下分である。電圧降下素子９０５が図
示のようにゲート・ドレインを接続したＮＭＯＳトラン
ジスタである場合、抵抗値切り替えによる電流経路の電
流変化によらず、ほぼ一定の電圧降下Ｖthnが得られる
から、各書き込みループでの昇圧レベルから一定値下が
った点で昇圧速度切り替えが行われることになる。

【００７５】ここまでの実施例では、二つの電流経路の
一方に挿入される電圧降下素子９０５として、ダイオー
ド接続されたＮＭＯＳトランジスタを用いたが、図２５
（ａ）に示すｐｎ接合ダイオード、同図（ｂ）に示すよ
うなダイオード接続されたＰＭＯＳトランジスタ、或い
は同図（ｃ）に示す抵抗を用いることができる。その
他、バイポーラトランジスタ等の他の素子を用いること
もできる。電圧降下素子９０５の働きは、実施例の説明
から明らかなように、昇圧回路の能力切り替えを行うた
めの、昇圧レベル設定値からＶchだけ下がったレベルを
決定するためのものである。従って、Ｖchとしてもう少
し大きな値が必要であれば、複数個の電圧降下素子９０
５を直列に配置することも可能である。

【００７６】電圧降下素子９０５として、図２５
（ａ），（ｂ）に示すダイオードやＰＭＯＳトランジス
タを用いれば、先の実施例のＮＭＯＳトランジスタを用
いた場合と同様、電圧降下分が電流変化によらずほぼ一
定になる。これらの半導体素子では、電流量の変化率に
対する降下電圧の変化率は１桁以上小さいからである。
従って、これらのダイオードやＰＭＯＳトランジスタを
電圧降下素子９０５として用いた場合にも、図２４に示
したように、ループ回数によらず、昇圧回路の能力切り
替えが行われるレベルが昇圧レベル設定値から常に一定
値だけ下がった点になり、好ましい。

【００７７】また、電圧降下素子９０５は基本的に二つ
の電流経路の一方のみに挿入のみにすればよい。しか
し、複数個の電圧降下素子を用いる場合には、両方の電
流経路に異なる数で挿入することができる。この場合、
両経路に挿入される電圧降下素子の個数の差分に対応す
る電圧降下分が、昇圧能力切り替えを行う設定値からの
レベル低下分を決定することになる。

【００７８】図２５（ｃ）に示すように、電圧降下素子
として抵抗を用いた場合には、電流により電圧降下分が
変化する。従って、図２３の実施例のように電流経路９
０１，９０２により設定値の切り替えを行う場合に電圧
降下素子９０５として抵抗を用いるには、電流経路９０
１，９０２自体の構成を、電流値の変化が少なくなるよ
うに工夫することが望ましい。

【００７９】図２６は、その様な工夫を行った実施例の
電圧レベル設定回路５０３を、図２３の実施例に対応さ
せて示している。即ちこの実施例では、第１の電流経路
９０１の電圧降下素子９０５として抵抗Ｒchを用いてい
る。この場合、各電流経路９０１，９０２の電圧検出ノ
ードＮ１，Ｎ２より出力端子ＶPP側に、抵抗ＲPPに対し
て直列に複数の抵抗Ｒ６〜Ｒ１０が付加されている。こ
れらの抵抗Ｒ６〜Ｒ１０に対して、書き込みループ毎に
合成抵抗値を切り替えるためのバイパス回路２３１，２
３２が設けられる。

【００８０】バイパス回路２３１，２３２は、全抵抗Ｒ
６〜Ｒ１０をバイパスするＮＭＯＳトランジスタＱ６、
４つの抵抗Ｒ７〜Ｒ１０をバイパスするＮＭＯＳトラン
ジスタＱ７、以下同様に３つ，２つ，１つの抵抗をバイ
パスするＮＭＯＳトランジスタＱ８，Ｑ９，Ｑ１０によ
り構成される。これらのＮＭＯＳトランジスタＱ１〜Ｑ
５は、書き込みループ毎に発生される制御信号ＰＧＭ６
〜ＰＧＭ１０により制御される。

【００８１】即ちこの実施例の場合、書き込みループ毎
に順次発生される制御信号ＰＧＭ６〜ＰＧＭ１０によ
り、電流経路９０１，９０２の検出ノードＮ１，Ｎ２よ
り出力端子側の合成抵抗値は、小さな値から順次大きく
なるように制御される。この実施例の場合も、第１の電
流経路９０１で決まる昇圧レベル設定値は、初期の書き
込みループでは低く、書き込みループ毎に高くなる。同
時に、第２の電流経路９０２で決まる昇圧速度切り替え
の行われるレベルが、書き込みループの初期では低く、
次第に高くなるように制御される。

【００８２】この実施例の場合、電圧検出ノードＮ１，
Ｎ２より出力端子ＶPP側に設定レベル切り替え用の抵抗
を付加している。従って、電流経路９０１，９０２の電
流値は、検出ノードＮ１，Ｎ２より出力端子側の抵抗に
よらず、ＶREF／Ｒ0で表される一定値である。このた
め、電圧降下素子９０５として抵抗Ｒchを用いている
が、その電圧降下分はループ回数によらず一定である。

【００８３】図２７は、この実施例の電圧レベル設定回
路を用いた場合の、書き込み用高電圧パルス波形を制御
信号ＰＧＭ６〜ＰＧＭ１０と共に示している。基本的に
先の実施例の図２４と同様に、昇圧速度切り替えが各ル
ープの設定値より一定値Ｖchだけ低いレベルで行われる
という昇圧電圧波形が得られる。但し、図２６に示す電
圧設定回路５０３においても、電圧降下素子９０５とし
て、ダイオード接続したＮＭＯＳトランジスタやＰＭＯ
Ｓトランジスタ、或いはｐｎ接合ダイオード、バイポー
ラトランジスタ等を用いることができることは勿論であ
る。

【００８４】ここまでの実施例では、電圧レベル設定回
路５０３を構成する二つの電流経路９０１，９０２が同
じ抵抗値を有する場合を説明したが、二つの電流経路９
０１，９０２の抵抗値が同じであることは必ずしも必要
ではない。即ち、図９の実施例の場合、第１，第２の電
流経路９０１，９０２において、抵抗分圧回路を構成す
る抵抗ＲPP，Ｒ0による分圧比（ＲPP＋Ｒ0）／Ｒ0が同
じであれば、抵抗ＲPP，Ｒ0の値が両経路で異なってい
てもよい。同様のことは、図２３や図２６の実施例につ
いても言える。

【００８５】またここまでの実施例では、電圧レベル設
定回路５０３は二つの昇圧レベル検知のために二つの電
流経路を備えて構成された。しかし、同様の機能は、一
つの電流経路を用いても実現することができる。

【００８６】図２８は、一つの電流経路２８０を用いて
構成された電圧レベル設定回路５０３の実施例を示して
いる。この実施例での電流経路２８０は、昇圧回路の出
力端子ＶPPと接地端子ＶSSの間に抵抗ＲPP、電圧降下素
子９０５としてのダイオード接続されたＮＭＯＳトラン
ジスタＱＮ１０３、活性化用ＮＭＯＳトランジスタＱＮ
２８１、及び抵抗Ｒ0により構成される、抵抗Ｒ0とＮＭ
ＯＳトランジスタＱＮ２８１の接続ノードＮ0が電圧検
出ノードである。

【００８７】この実施例の場合、電流経路２８０には、
ＮＭＯＳトランジスタＱＮ１０３及びＱＮ２８１の間を
選択的にバスパスさせる回路２８２として、ＮＭＯＳト
ランジスタＱＮ２８２が設けられている。そしてこの実
施例では、電流経路２８０の電圧検出ノードＮ0の電圧
を検知して、その検知結果に応じてバイパス回路２８２
を制御するとともに、昇圧回路の出力電圧が設定値以下
の所定レベルで昇圧回路の能力を切り替えを行い、設定
値に達したときに昇圧回路の動作を停止させる制御信号
を発生するための電圧検出回路が設けられる。

【００８８】具体的に電圧検出回路は、検出ノードＮ0
に接続された、先の各実施例と同様のコンパレータ２８
１を有する。但し、コンパレータ２８１中のＰＭＯＳト
ランジスタＱＰ１０１のゲートには、信号ＰＲＯＧＲＡ
Ｍ（書き込みパルス印加動作中に“Ｈ”レベルにある信
号であって、図１２中のＣｅｌｌ−Ｓｏｕｒｃｅと同様
のタイミング）の反転信号が入力される。また、コンパ
レータ２８１の出力ノードＮ３の出力により、高速昇圧
と低速昇圧を行わせる二つの制御信号ＶＰＰＧＥＮ１，
ＶＰＰＧＥＮ２を順次発生させるために、ＮＯＲゲート
Ｇ２８３，Ｇ２８４からなるフリップフロップ２８３
と、ゲート回路２８４を有する。

【００８９】フリップフロップ２８３は、活性化信号／
ＯＳＣＶＰＰによりリセットされ、コンパレータ２８１
の出力によりセットされる。フリップフロップ２８３の
出力は、活性化信号／ＯＳＣＶＰＰと共にＮＯＲゲート
Ｇ２８５に入力され、このＮＯＲゲートＧ２８５の出力
に制御信号ＶＰＰＧＥＮ１が得られる。この制御信号Ｖ
ＰＰＧＥＮ１により、バイパス回路２８２のＮＭＯＳト
ランジスタＱＮ２８２のゲートが制御されて、電流経路
２８０の切り替えが行われる。

【００９０】ゲート回路２８４は、活性化信号／ＯＳＣ
ＶＰＰと制御信号ＶＰＰＧＥＮ１が入るＮＯＲゲートＧ
２８１と、その出力とコンパレータ２８１の出力が入る
ＮＡＮＤゲートＧ２８２を有し、このＮＡＮＤゲートＧ
２８２の出力がインバータにより反転されて、制御信号
ＶＰＰＧＥＮ２となる。

【００９１】この実施例の電圧レベル設定回路５０３の
動作を、図２９を参照して簡単に説明する。活性化信号
／ＯＳＣＶＰＰが“Ｌ”になって先の実施例と同様に昇
圧回路が活性化される。このときＮＯＲゲートＧ２８５
の出力に制御信号ＶＰＰＧＥＮ１＝“Ｈ”が発生され、
これによりバイパス回路２８２のＮＭＯＳトランジスタ
ＱＮ２８２はオンになる。この結果、電流経路２８０の
電圧降下素子９０５はバイパスされた状態で、昇圧レベ
ル上昇に応じて検出ノードＮ0が電位上昇する。この間
制御信号ＶＰＰＧＥＮ１により高速の昇圧が行われるこ
とは、先の実施例と同様である。

【００９２】昇圧レベルが設定値より僅かに低い値にな
り、検出ノードＮ０が基準電圧ＶREFを超えると、コン
パレータ２８１がこれを検出してその出力ノードＮ３が
“Ｌ”になる。この出力ノードＮ３のレベル変化を受け
てフリップフロップ２８３は、ノードＮ５が“Ｈ”にな
り、これを受けて制御信号ＶＰＰＧＥＮ１は“Ｌ”にな
る。制御信号ＶＰＰＧＥＮ１が“Ｌ”になると、バイパ
ス回路２８２はオフになり、電流経路２８０の電圧降下
素子９０５の作用によって検出ノードＮ０は基準電圧Ｖ
REFより下がり、コンパレータ２８１の出力は再度
“Ｈ”になる。また制御信号ＶＰＰＧＥＮ１が“Ｌ”に
なると、ゲート回路２８４ではＮＯＲゲートＧ２８１の
出力が“Ｈ”になるから、制御信号ＶＰＰＧＥＮ２が
“Ｈ”になる。これにより、先の実施例と同様に低速の
昇圧への切り替え制御が行われる。

【００９３】そして、昇圧電圧が設定値に達すると、電
流経路２８０の検出ノードＮ０が再び基準電圧ＶREFを
超え、コンパレータ２８１の出力ノードＮ３が“Ｌ”に
なる。これにより、制御信号ＶＰＰＧＥＮ２が“Ｌ”に
なって、昇圧動作が停止する。

【００９４】この実施例の場合、電流経路２８０は一つ
であるが、バイパス回路２８２により電圧降下素子９０
５の短絡制御が行われるから、実質的には二つの電流経
路を用いた先の各実施例と同様の電圧レベル検知を行う
ことができる。またこの実施例によると、電圧レベル設
定回路の素子数が先の実施例に比べて少ない上、電流経
路が一つと少ないため、消費電流が低減するというメリ
ットが得られる。

【００９５】ところで、電流経路を二つ設けた図９の実
施例と、一つの電流経路を用いた図２８の実施例とは、
基本的な機能は同じであるが、一旦設定値まで昇圧され
た後に何らかの原因でレベル低下が生じた場合に相違が
生じる。この点を図３０を参照して説明する。

【００９６】図３０（ａ），（ｂ）はそれぞれ、図９，
図２８の実施例の電圧レベル設定回路を用いて昇圧制御
を行い、設定値に達した後に、レベル低下が生じた場合
の波形を示している。ここで、レベル低下量ΔＶは、高
速昇圧動作から低速昇圧動作への切り替えが行われる設
定値からの電圧降下分Ｖchより大きいものとする。図９
の実施例の場合は、二つの電流経路が設けられてこれら
の切り替え制御が行われるため、図３０（ａ）に示すよ
うに昇圧レベルの低下があった場合、再度高速昇圧及び
低速昇圧という制御が行われる。これに対して図２８の
実施例の場合は、一旦設定値まで昇圧させると、その後
は昇圧電圧が設定値に達したか否かを判定するための一
つの電流経路しかない。言い換えれば、制御信号ＶＰＰ
ＧＥＮ１は昇圧回路活性化の初期にしか発生されず、電
流経路のバイパス切り替えはできない。このため、図３
０（ｂ）に示すように、レベル低下があった後は、低速
の昇圧動作しかできなくなる。

【００９７】従って、昇圧設定値までの昇圧が完了した
後にレベル低下が起こる可能性がない場合には、消費電
流を低減できる図２８の実施例が有効であるが、レベル
低下が生じる可能性がある場合には、高速の復帰が可能
である図９の実施例の方が有効である。

【００９８】また、図２８の実施例の電圧レベル設定回
路を、図２３或いは図２６の実施例と同様に、順次ステ
ップアップする昇圧電圧を得る回路に変形することは容
易である。そのためには、図２８における電流経路２８
０の昇圧出力端子ＶPP側の抵抗ＲPPの部分に、図３１
（ａ）に示すように、抵抗Ｒ６〜Ｒ１０を付加し、これ
らの抵抗に制御信号ＰＧＭ６〜ＰＧＭ１０で制御される
バイパス用ＭＯＳトランジスタを併設すればよい。或い
は、電流経路２８０の接地端子側の抵抗Ｒ０の部分に、
図３１（ｂ）に示すように抵抗Ｒ１〜Ｒ５を付加し、こ
れらの抵抗に制御信号ＰＧＭ１〜ＰＧＭ５で制御される
バイパス用ＭＯＳトランジスタを併設すればよい。ま
た、上記実施例の電圧レベル設定回路において、電圧降
下素子の位置をＲPPとＶPPの間以外の位置、例えばＲPP
からＮ１までの間の他の任意に位置に直列に接続しても
よい。

【００９９】ここまでの実施例は、ＮＡＮＤ型ＥＥＰＲ
ＯＭのデータ書き込みに用いられる書き込み用高電圧発
生回路に適用した場合を説明したが、図１に示す書き込
み用中間電圧発生回路１１０、読み出し用中間電圧発生
回路１１１、消去用高電圧発生回路１１２等に同様の昇
圧回路とその制御方式を適用することができる。また、
ＮＡＮＤ型セルは、８個のメモリセルに限らず、２，
４，１６，３２，６４個等のメモリセルの直列接続によ
るＮＡＮＤ型セルを用いた場合にもこの発明は有効であ
る。更にこの発明は、ＮＡＮＤ型ＥＥＰＲＯＭに限ら
ず、図３２に示すＮＯＲ型セルのＥＥＰＲＯＭ、図３３
に示すＤＩＮＯＲ型セルのＥＥＰＲＯＭ、図３４に示す
ＡＮＤ型セルのＥＥＰＲＯＭ、図３５に示す選択トラン
ジスタ付きのＮＯＲ型セルのＥＥＰＲＯＭにも同様に適
用することができる。更にまた、この発明による昇圧電
圧発生回路は、ＥＥＰＲＯＭ以外に、電源電圧より高い
昇圧電圧を必要とする他の各種半導体装置に適用が可能
である。また以上の実施例では、電源電圧より高い正の
電圧を発生させる昇圧回路に適用したが、接地電位より
低い負の電圧を発生させる昇圧回路にも同様にこの発明
を適用できる。

【０１００】

【発明の効果】以上述べたようにこの発明によれば、昇
圧電圧の充電速度を昇圧レベルに応じて切り替え制御す
ることにより、高速での昇圧が可能でしかも昇圧レベル
の設定値からのズレを小さくすることができる。

【図面の簡単な説明】

【図１】この発明の一実施例によるＮＡＮＤ型ＥＥＰＲ
ＯＭのブロック構成を示す。

【図２】同実施例のＮＡＮＤ型セルの平面図と等価回路
図である。

【図３】図２のＡ−Ａ′及びＢ−Ｂ′断面図である。

【図４】同実施例のメモリセルアレイの等価回路であ
る。

【図５】同実施例の書き込み用高電圧発生回路の構成を
示す。

【図６】同高電圧発生回路におけるリングオシレータの
構成を示す。

【図７】同リングオシレータにより得られる相補クロッ
クを示す。

【図８】同高電圧発生回路における昇圧回路本体の構成
を示す。

【図９】同高電圧発生回路における電圧レベル設定回路
の構成を示す。

【図１０】同電圧レベル設定回路により制御される昇圧
電圧波形を示す。

【図１１】同実施例のＥＥＰＲＯＭのデータ書き込みの
動作フローを示す。

【図１２】同実施例のＥＥＰＲＯＭのデータ書き込み時
の動作波形を示す。

【図１３】従来の昇圧電圧発生回路に用いられるリング
オシレータの構成を示す。

【図１４】同リングオシレータにより得られる相補クロ
ックを示す。

【図１５】従来の昇圧電圧発生回路における電圧レベル
設定回路の構成を示す。

【図１６】同電圧レベル設定回路により制御される昇圧
電圧波形を示す。

【図１７】従来の昇圧電圧発生回路を書き込み回路とし
て用いたＥＥＰＲＯＭの動作波形を図１２に対応させて
示す。

【図１８】この発明の別の実施例による書き込み用高電
圧発生回路における昇圧回路の構成を示す。

【図１９】同昇圧回路におけるリングオシレータを含む
昇圧制御回路の構成を示す。

【図２０】同昇圧回路の一方の昇圧回路本体の構成を示
す。

【図２１】同昇圧回路の他方の昇圧回路本体の構成を示
す。

【図２２】実施例のＥＥＰＲＯＭにおいて、ステップア
ップする書き込み高電圧を用いるデータ書き込みフロー
を示す。

【図２３】図２２の方式を用いる場合の電圧レベル設定
回路を図９に対応させて示す。

【図２４】同電圧レベル設定回路により制御される昇圧
電圧を用いるデータ書き込み動作の書き込み高電圧波形
を示す。

【図２５】実施例の電圧レベル設定回路に用いられる他
の電圧降下素子の構成例を示す。

【図２６】図２２の方式を用いる場合の他の電圧レベル
設定回路を図９に対応させて示す。

【図２７】同電圧レベル設定回路により制御される昇圧
電圧を用いるデータ書き込み動作の書き込み高電圧波形
を示す。

【図２８】この発明の別の実施例による電圧レベル設定
回路の構成を示す。

【図２９】同電圧レベル設定回路の動作波形を示す。

【図３０】図９の電圧レベル設定回路と図２９の電圧レ
ベル設定回路を用いた場合の充電完了後のレベル低下の
影響を説明するための図である。

【図３１】図２９の電圧レベル設定回路をステップアッ
プ方式に適用する場合の抵抗回路を示す。

【図３２】ＮＯＲ型セルのセルアレイの等価回路を示
す。

【図３３】ＤＩＮＯＲ型セルのセルアレイの等価回路を
示す。

【図３４】ＡＮＤ型セルのセルアレイの等価回路を示
す。

【図３５】選択トランジスタ付きＮＯＲ型セルのセルア
レイの等価回路を示す。

【符号の説明】

１０１…メモリセルアレイ、１０２…ビット線制御回
路、１０３…カラムゲート、１０４…アドレスバッフ
ァ、１０５…ロウデコーダ、１０６…データ入出力バッ
ファ、１０７…基板電位制御回路、１０８…制御回路、
１０９…書き込み用高電圧発生回路、１１０…書き込み
用中間電圧発生回路、１１１…読み出し用中間電圧発生
回路、１１２…消去用高電圧発生回路、５００…昇圧回
路、５０１…昇圧回路本体、５０２…リングオシレー
タ、５０３…電圧レベル設定回路、９０１，９０２…電
流経路、９０３，９０４…コンパレータ、９０５…電圧
降下素子、９０６，９０７…ゲート回路。

Claims (13)

【特許請求の範囲】
1. 【請求項１】 昇圧電圧を発生する昇圧回路と、この昇
   圧回路の出力電圧が設定値に達したことを検知して前記
   昇圧回路の動作を停止させる制御を行う電圧レベル設定
   回路とを備えた昇圧電圧発生回路において、 前記電圧レベル設定回路は、 前記昇圧回路の出力端子と基準端子の間に設けられてそ
   れぞれの内部に電圧検出ノードを持ち、且つ各電圧検出
   ノードに電圧差を生じさせる電圧降下素子が少なくとも
   一方に挿入された第１及び第２の少なくとも二つの電流
   経路と、 これらの電流経路の各電圧検出ノードの電圧を検知し
   て、前記昇圧回路の出力電圧が前記設定値以下の所定レ
   ベルで前記昇圧回路の能力を切り替えを行い、前記設定
   値に達したときに前記昇圧回路の動作を停止させる制御
   信号を発生するための切り替え制御回路と、を備えたこ
   とを特徴とする昇圧電圧発生回路。
2. 【請求項２】 前記第１の電流経路は、前記設定値の検
   出用であって、前記昇圧回路の出力端子と基準端子の間
   に電圧検出ノードを挟んで直列接続される抵抗を持つ第
   １の抵抗分圧回路と、この抵抗分圧回路内の電圧検出ノ
   ードと前記出力端子の間に挿入された少なくとも一つの
   電圧降下素子とを備えて構成され、 前記第２の電流経路は、前記設定値以下の所定レベルの
   検出用であって、前記昇圧回路の出力端子と基準端子の
   間に電圧検出ノードを挟んで直列接続される抵抗を持
   ち、且つ電圧降下素子を含まない第２の抵抗分圧回路を
   備えて構成されることを特徴とする請求項１記載の昇圧
   電圧発生回路。
3. 【請求項３】 前記第１及び第２の電流経路は、異なる
   数の電圧降下素子を含むことを特徴とする請求項１記載
   の昇圧電圧発生回路。
4. 【請求項４】 前記電圧降下素子は、ダイオード接続さ
   れたＭＯＳトランジスタであることを特徴とする請求項
   １記載の昇圧電圧発生回路。
5. 【請求項５】 前記電圧降下素子は、ｐｎ接合ダイオー
   ドであることを特徴とする請求項１記載の昇圧電圧発生
   回路。
6. 【請求項６】 前記電圧降下素子は、抵抗であることを
   特徴とする請求項１記載の昇圧電圧発生回路。
7. 【請求項７】 前記昇圧回路は、 クロックにより駆動されてチャージポンプと電荷転送に
   よる昇圧を行う昇圧回路本体と、 この昇圧回路本体に供給するクロックを生成するリング
   オシレータと、 前記切り替え制御回路から得られる制御信号により前記
   リングオシレータが発生するクロックの周波数を切り替
   えるための切り替えスイッチ回路とを有することを特徴
   とする請求項１記載の昇圧電圧発生回路。
8. 【請求項８】 前記昇圧回路は、 クロックにより駆動されてチャージポンプと電荷転送に
   よる昇圧を行う出力端子が共通接続された少なくとも二
   つの昇圧回路本体と、 これらの昇圧回路本体に供給するクロックを生成するリ
   ングオシレータと、 前記切り替え制御回路から得られる制御信号に応じて前
   記リングオシレータから得られるクロックの前記二つの
   昇圧回路本体への供給を制御するゲート回路とを有する
   ことを特徴とする請求項１記載の昇圧電圧発生回路。
9. 【請求項９】 前記第１及び第２の抵抗分圧回路はそれ
   ぞれ、電圧検出ノードと昇圧回路の出力端子の間に複数
   個直列に付加された抵抗と、これらの抵抗を選択的にバ
   イパスさせて前記設定値及び設定値以下の所定レベルを
   切り替えるためのバイパス回路とを有することを特徴と
   する請求項１記載の昇圧電圧発生回路。
10. 【請求項１０】 前記第１及び第２の抵抗分圧回路はそ
    れぞれ、電圧検出ノードと基準端子の間に複数個直列に
    付加された抵抗と、これらの抵抗を選択的にバイパスさ
    せて前記設定値及び設定値以下の所定レベルを切り替え
    るためのバイパス回路とを有することを特徴とする請求
    項１記載の昇圧電圧発生回路。
11. 【請求項１１】 前記切り替え制御回路は、 前記電圧降下素子が挿入された前記第１の電流経路の電
    圧検出ノードの出力を基準電圧と比較する第１のコンパ
    レータと、 前記第２の電流経路の電圧検出ノードの出力を基準電圧
    と比較する第２のコンパレータと、 前記昇圧回路の活性化信号の変化を検知して前記昇圧回
    路の駆動信号を発生し、前記第１のコンパレータによる
    反転検出結果により前記駆動信号を非活性とする第１の
    ゲート回路と、 この第１のゲート回路から前記駆動信号が発生されてい
    る間、前記第２のコンパレータの出力が反転される前は
    前記昇圧回路の高速昇圧を行わせる制御信号を発生し、
    第２のコンパレータの反転検出結果により前記昇圧回路
    の低速昇圧を行わせる制御信号を発生する第２のゲート
    回路と、を備えたことを特徴とする請求項１記載の昇圧
    電圧発生回路。
12. 【請求項１２】 昇圧電圧を発生する昇圧回路と、この
    昇圧回路の出力電圧が設定値に達したことを検知して前
    記昇圧回路の動作を停止させる制御を行う電圧レベル設
    定回路とを備えた昇圧電圧発生回路において、 前記電圧レベル設定回路は、 前記昇圧回路の出力端子と基準端子の間に設けられて内
    部に電圧検出ノードを持ち、且つ少なくとも一つの電圧
    降下素子が挿入された電流経路と、 この電流経路の電圧降下素子を選択的にバイパスさせる
    バイパス回路と、 前記電流経路の電圧検出ノードの電圧を検知して、その
    検知結果に応じて前記バイパス回路を制御するととも
    に、前記昇圧回路の出力電圧が前記設定値以下の所定レ
    ベルで前記昇圧回路の能力を切り替えを行い、前記設定
    値に達したときに前記昇圧回路の動作を停止させる制御
    信号を発生するための切り替え制御回路と、を備えたこ
    とを特徴とする昇圧電圧発生回路。
13. 【請求項１３】 請求項１乃至１２のいずれかに記載の
    昇圧電圧発生回路を備えてデータ書き換え用の昇圧電圧
    を発生させることを特徴とする不揮発性半導体記憶装
    置。